JP4563409B2 - リフロー処理方法およびｔｆｔの製造方法 - Google Patents

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Description

本発明は、例えば薄膜トランジスタ（ＴＦＴ）などの製造過程で利用できるレジストのリフロー処理方法およびＴＦＴの製造方法に関する。
アクティブ・マトリックス型液晶表示装置は、薄膜トランジスタ（ＴＦＴ）を形成したＴＦＴ基板と、カラーフィルタを形成した対向基板との間に液晶を挟み込んで担持し、画素毎に選択的に電圧を印加できるように構成されている。ここで用いられるＴＦＴ基板の作製過程では、フォトリソグラフィー技術によってレジスト等の感光性材料のパターニングが繰り返し行なわれるため、フォトリソグラフィー工程毎にレジストマスクが必要である。
しかし、近年では液晶表示装置の高集積化と微細化の進展に伴い、その製造工程が複雑化しており、製造コストが増加する傾向にある。そこで、製造コストを低減すべく、フォトリソグラフィーのためのマスクパターンの形成工程を統合させて全体の工程数を削減することが検討されている。マスクパターンの形成工程数を削減する技術として、パターン形成されたレジストに有機溶剤を浸透させることによりレジストを軟化させ、パターン形状を変化させて再利用することにより、マスクパターンの形成工程を省略するリフロープロセスが提案されている（例えば、特許文献１）。
特開２００２−３３４８３０号公報（特許請求の範囲など）
リフロー技術には、フォトリソグラフィー工程の回数を削減できるとともに、レジストの消費量も節減できるメリットがある。しかし、リフロー処理では、基板表面のレジストを溶剤雰囲気に暴露するため、基板面内の領域別にリフローの速度（つまりレジストの変形の程度）を調節することが困難であった。このため、リフロー処理によってレジストで被覆したい領域と、被覆を行いたくない領域が基板上に存在する場合でも、基板面内で一律にリフローが進行してしまう結果、変形したレジストをエッチングマスクとして用いる次のエッチング工程で下層膜のエッチング精度が損なわれる、という問題があった。
例えば、ＴＦＴ素子の製造過程でリフロー処理を適用する場合に、ソース電極とドレイン電極との間のチャンネル部を、ソース電極・ドレイン電極形成用のエッチングマスクとして利用したレジストを変形させて被覆しようとすると、配線形成用のエッチングマスクとして使用した配線上のレジストも変形して配線幅よりも広がってしまう。この場合、リフロー処理により変形したレジストをマスクとして次工程で下層のアモルファスシリコン（ａ−Ｓｉ）層のエッチングを行うと、配線の幅に対してはみ出すように下層のａ−Ｓｉ層が幅広に残ってしまい、ＴＦＴ素子の微細化や高集積化への対応が難しくなるという問題があった。
従って、本発明は、リフロー処理の精度を確保しながら、省レジスト化並びに工程数の削減を図ることが可能なリフロー処理方法およびＴＦＴの製造方法を提供することを目的とする。
上記課題を解決するため、本発明の第１の観点は、パターン形成された電極用金属膜および該電極用金属膜に接続する配線用金属膜と、前記電極用金属膜および前記配線用金属膜の上にそれぞれ設けられた電極用レジストマスクおよび配線用レジストマスクと、を有する基板に対し、前記電極用レジストマスクおよび前記配線用レジストマスクに溶剤を作用させ、前記電極用金属膜に隣接する領域を変形レジストで被覆するリフロー処理方法であって、前記電極用レジストマスクの膜厚を前記配線用レジストマスクの膜厚より厚く形成し、前記電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して１．５〜３倍とし、前記電極用レジストマスクおよび前記配線用レジストマスクを流動化するリフロー処理を行うことを特徴とする、リフロー処理方法を提供する。
また、本発明の第２の観点は、パターン形成された電極用金属膜および該電極用金属膜に接続する配線用金属膜と、前記電極用金属膜および前記配線用金属膜の上にそれぞれ設けられた電極用レジストマスクおよび配線用レジストマスクと、を有する基板に対し、前記電極用レジストマスクおよび前記配線用レジストマスクに溶剤を作用させ、前記電極用金属膜に隣接する領域を変形レジストで被覆するリフロー処理方法であって、前記電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して０．２〜０．７倍とし、前記配線用レジストマスクが流動化しない時間でリフロー処理を行うことを特徴とする、リフロー処理方法を提供する。
上記第２の観点において、前記電極用レジストマスクの線幅を前記配線用レジストマスクの線幅より狭く形成してもよい。また、前記電極用レジストマスクの膜厚を前記配線用レジストマスクの膜厚より薄く形成してもよい。これらの場合、前記配線用レジストマスクが流動化しない時間でリフロー処理を行うことができる。特に、前記配線用レジストマスクが流動化しない時間でリフロー処理を繰り返し行い、前記電極用レジストマスクを優勢的に変形させることが好ましい。
また、この発明の第３の観点は、ソース電極とドレイン電極の間のチャンネル部と、前記ソース電極および前記ドレイン電極にそれぞれ接続する配線とを有するＴＦＴの製造方法であって、基板上に形成された金属膜の上にレジスト膜を形成する工程と、前記レジスト膜をフォトリソグラフィー技術によりパターン形成して、ソース電極用レジストマスク、ドレイン電極用レジストマスクおよび配線用レジストマスクを形成する工程と、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクをマスクとして前記金属膜をエッチングし、前記ソース電極と前記ドレイン電極と前記配線とを形成する金属膜エッチング工程と、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクに溶剤を作用させ、前記ソース電極と前記ドレイン電極との間を変形レジストで被覆するリフロー工程と、を含み、前記リフロー工程において、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの膜厚を前記配線用レジストマスクの膜厚より厚く形成し、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して１．５〜３倍とし、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび配線用レジストマスクが流動化するリフロー処理を行うことを特徴とする、ＴＦＴの製造方法を提供する。
また、本発明の第４の観点は、ソース電極とドレイン電極の間のチャンネル部と、前記ソース電極および前記ドレイン電極にそれぞれ接続する配線とを有するＴＦＴの製造方法であって、基板上に形成された金属膜の上にレジスト膜を形成する工程と、前記レジスト膜をフォトリソグラフィー技術によりパターン形成して、ソース電極用レジストマスク、ドレイン電極用レジストマスクおよび配線用レジストマスクを形成する工程と、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクをマスクとして前記金属膜をエッチングし、前記ソース電極と前記ドレイン電極と前記配線とを形成する金属膜エッチング工程と、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクに溶剤を作用させ、前記ソース電極と前記ドレイン電極との間を変形レジストで被覆するリフロー工程と、を含み、前記リフロー工程において、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して０．２〜０．７倍とし、前記配線用レジストマスクが流動化しない時間でリフロー処理を行うことを特徴とする、ＴＦＴの製造方法を提供する。
また、本発明の第５の観点は、基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、下から順にａ−Ｓｉ膜、オーミックコンタクト用Ｓｉ膜および金属膜を堆積させる工程と、前記金属膜上にレジスト膜を形成する工程と、前記レジスト膜を所定の露光マスクを用いて露光処理する工程と、露光処理された前記レジスト膜を現像処理してパターン形成し、ソース電極用レジストマスク、ドレイン電極用レジストマスクおよび配線用レジストマスクを形成するマスクパターニング工程と、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクをマスクとして前記金属膜をエッチングし、ソース電極とドレイン電極とこれらにそれぞれ接続する配線とを形成する金属膜エッチング工程と、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクに有機溶媒を作用させて、少なくとも前記ソース電極と前記ドレイン電極との間のチャンネル用凹部内の前記オーミックコンタクト用Ｓｉ膜を変形レジストにより覆うリフロー工程と、前記変形レジスト並びに前記ソース電極および前記ドレイン電極をマスクとして、下層の前記オーミックコンタクト用Ｓｉ膜および前記ａ−Ｓｉ膜をエッチングする工程と、
前記変形レジストを除去して、前記チャンネル用凹部内に前記オーミックコンタクト用Ｓｉ膜を再び露出させる工程と、前記ソース電極と前記ドレイン電極とをマスクとして、これらの間の前記チャンネル用凹部に露出した前記オーミックコンタクト用Ｓｉ膜をエッチングする工程と、を含み、前記リフロー工程において、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの膜厚を前記配線用レジストマスクの膜厚より厚く形成することで、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して１．５〜３倍とし、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクが流動化するリフロー処理を行うことを特徴とする、ＴＦＴの製造方法を提供する。
また、本発明の第６の観点は、基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、下から順にａ−Ｓｉ膜、オーミックコンタクト用Ｓｉ膜および金属膜を堆積させる工程と、前記金属膜上にレジスト膜を形成する工程と、前記レジスト膜を所定の露光マスクを用いて露光処理する工程と、露光処理された前記レジスト膜を現像処理してパターン形成し、ソース電極用レジストマスク、ドレイン電極用レジストマスクおよび配線用レジストマスクを形成するマスクパターニング工程と、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクをマスクとして前記金属膜をエッチングし、ソース電極とドレイン電極とこれらにそれぞれ接続する配線とを形成する金属膜エッチング工程と、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクに有機溶媒を作用させて、少なくとも前記ソース電極と前記ドレイン電極との間のチャンネル用凹部内の前記オーミックコンタクト用Ｓｉ膜を変形レジストにより覆うリフロー工程と、前記変形レジスト並びに前記ソース電極および前記ドレイン電極をマスクとして、下層の前記オーミックコンタクト用Ｓｉ膜および前記ａ−Ｓｉ膜をエッチングする工程と、前記変形レジストを除去して、前記チャンネル用凹部内に前記オーミックコンタクト用Ｓｉ膜を再び露出させる工程と、前記ソース電極と前記ドレイン電極とをマスクとして、これらの間の前記チャンネル用凹部に露出した前記オーミックコンタクト用Ｓｉ膜をエッチングする工程と、を含み、前記リフロー工程において、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して０．２〜０．７倍とし、前記配線用レジストマスクが流動化しない時間でリフロー処理を行うことを特徴とする、ＴＦＴの製造方法を提供する。
本発明の第７の観点は、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
前記制御プログラムは、実行時に、リフロー処理装置の処理室内で上記第１の観点または第２の観点のリフロー処理方法が行なわれるようにリフロー処理装置を制御するものである、コンピュータ読み取り可能な記憶媒体を提供する。
本発明の第８の観点は、基板を載置する支持台を備えた処理室と、
前記処理室内に有機溶媒を供給するためのガス供給手段と、
前記処理室内で上記第１の観点または第２の観点のリフロー処理方法が行なわれるように制御する制御部と、
を備えた、リフロー処理装置を提供する。
本発明によれば、リフロー処理に使用するレジストの体積を調節することにより、軟化したレジストの広がり量を被処理体の面内で高精度に制御し、被覆したい領域には確実にレジストを広げ、被覆を望まない領域ではレジストの広がりを抑制できる。その結果、リフロー処理によって変形したレジストをマスクとして使用するエッチングの精度を向上させることができる。
従って、本発明のリフロー方法を、レジストをマスクにしたエッチング工程が繰り返し行なわれるＴＦＴ素子などの半導体装置の製造に適用することにより、省マスク化と工程数の削減が可能になるだけでなく、高いエッチング精度が確保されることになる、半導体装置の高集積化や微細化への対応が可能になるという効果を有する。
以下、図面を参照しながら、本発明の好ましい形態について説明する。
図１は、本発明のリフロー方法に好適に利用可能なリフロー処理システムの全体を示す概略平面図である。ここでは、液晶表示装置（ＬＣＤ）用ガラス基板（以下、単に「基板」と記す）Ｇの表面に形成されたレジスト膜を、現像処理後に軟化させて変形させ、下層膜をエッチングする際のエッチングマスクとして再使用するためのリフロー処理を行なうリフロー処理ユニットと、このリフロー処理に先だって必要に応じて表面改質処理を行なうアドヒージョンユニットを備えたリフロー処理システムを例に挙げて説明することとする。このリフロー処理システム１００は、図示しない基板搬送ラインを介して、外部のレジスト塗布・現像処理システムや露光装置、エッチング装置、アッシング装置などとの間で基板Ｇの受け渡しを行なえるように構成されている。
リフロー処理システム１００は、複数の基板Ｇを収容するカセットＣを載置するカセットステーション（搬入出部）１と、基板Ｇにリフロー処理およびこれに先行して行なわれる表面改質処理を含む一連の処理を施すための複数の処理ユニットを備えた処理ステーション（処理部）２と、リフロー処理システム１００の各構成部を制御する制御部３と、を備えている。なお、図１において、リフロー処理システム１００の長手方向をＸ方向、水平面上においてＸ方向と直交する方向をＹ方向とする。
カセットステーション１は、処理ステーション２の一方の端部に隣接して配置されている。このカセットステーション１は、カセットＣと処理ステーション２との間で基板Ｇの搬入出を行うための搬送装置１１を備えており、このカセットステーション１において外部に対するカセットＣの搬入出が行われる。また、搬送装置１１は、カセットＣの配列方向であるＹ方向に沿って設けられた搬送路１０上を移動可能な搬送アーム１１ａを有している。この搬送アーム１１ａは、Ｘ方向への進出・退避、上下方向への昇降および回転可能に設けられており、カセットＣと処理ステーション２との間で基板Ｇの受渡しを行なえるように構成されている。
処理ステーション２は、基板Ｇに対してレジストのリフロー処理、その前処理として表面改質処理等を行うための複数の処理ユニットを備えている。これら各処理ユニットにおいて基板Ｇは１枚ずつ処理される。また、処理ステーション２は、基本的にＸ方向に延在する基板Ｇ搬送用の中央搬送路２０を有しており、この中央搬送路２０を挟んでその両側に各処理ユニットが、中央搬送路２０に臨むように配置されている。
また、中央搬送路２０には、各処理ユニットとの間で基板Ｇの搬入出を行うための搬送装置２１が備えられており、処理ユニットの配列方向であるＸ方向に移動可能な搬送アーム２１ａを有している。さらに、この搬送アーム２１ａは、Ｙ方向への進出・退避、上下方向への昇降および回転可能に設けられており、各処理ユニットとの間で基板Ｇの搬入出を行なえるように構成されている。
処理ステーション２の中央搬送路２０に沿って一方側には、カセットステーション１の側から、アドヒージョンユニット（ＡＤ）３０およびリフロー処理ユニット（ＲＥＦＬＷ）６０がこの順に配列され、中央搬送路２０に沿って他方側には、三つの加熱・冷却処理ユニット（ＨＰ／ＣＯＬ）８０ａ，８０ｂ，８０ｃが一列に配列されている。各加熱・冷却処理ユニット（ＨＰ／ＣＯＬ）８０ａ，８０ｂ，８０ｃは、鉛直方向に多段に積層配置されている（図示省略）。
アドヒージョンユニット（ＡＤ）３０は、必要に応じて、リフロー処理に先だって基板Ｇに対し、例えばＨＭＤＳ（ヘキサメチルジシラザン）、ＴＭＳＤＥＡ（Ｎ−トリメチルシリルジエチルアミン）等のシリル化剤に代表される表面改質処理剤を含む雰囲気を形成して表面改質処理を行なう。表面改質処理は、リフロー処理の際にレジストの流動が抑制されるように下地膜表面を改質する処理である。これらの表面改質処理剤は、疎水化処理作用を持ち、疎水化処理剤としても知られている。
ここで、アドヒージョンユニット（ＡＤ）３０について図２を参照しながら説明する。
アドヒージョンユニット（ＡＤ）３０は、図示しない直方体形状のフレームを有しており、このフレームの内側に固定式のチャンバ本体３１と昇降可能な蓋体３３とを有している。チャンバ本体３１は、基板Ｇよりもサイズが一回り大きく、上面が開口した扁平な直方体の下部容器として構成されている。
蓋体３３は、チャンバ本体３１とほぼ同サイズ（面積）の下面に開口した扁平な直方体の上部容器として構成され、後述するように表面改質に用いるＨＭＤＳを貯留するＨＭＤＳ供給源３５に接続されている。また、蓋体３３は、水平方向（Ｘ方向およびＹ方向）に延びる複数本の水平支持部材３７に固定されており、各々の水平支持部材３７は、図示しない昇降駆動機構例えば、複数のエアシリンダのピストンロッドに連結されている。従って、これらのエアシリンダのピストンロッドを垂直上方に向けて進出させると、水平支持部材３７と一体になって蓋体３３が垂直上方に移動（上昇）してチャンバが開放され、逆に、各ピストンロッドを垂直下方に後退させると、水平支持部材３７と一体に蓋体３３が垂直下方に移動（下降）するようになっている。
チャンバ本体３１内には、基板Ｇに略対応した大きさの矩形をした加熱プレート４１が水平に配置され、固定具４２によって固定されている。この加熱プレート４１は、熱伝導率の高い金属例えばアルミニウムからなり、その内部または下面には例えば抵抗発熱体からなるヒータ（図示せず）が設けられている。
また、加熱プレート４１には、複数の貫通孔４３が形成され、各貫通孔４３にはそれぞれリフターピン４４が挿設されており、基板Ｇを上下に昇降させる基板昇降機構４５が設けられている。そして、外部の搬送装置２１の搬送アーム２１ａ（図１参照）との間でこれらのリフターピン４４を加熱プレート４１の表面から突出させて基板Ｇを受渡しできるように構成されている。リフターピン４４は、加熱プレート４１の下に配置された水平支持板４６により互いに連結され、同期して昇降変位できるように構成されている。なお、水平支持板４６を昇降移動させるための図示しない昇降駆動部が、チャンバ本体３１の内側または外側に配置されている。
チャンバ本体３１の側壁上端面には、周回方向に延びるシームレスなシール部材３２が取付けられている。蓋体３３をチャンバ本体３１に合体させた状態で、蓋体３３の側壁下端面とチャンバ本体３１の側壁上端面との間にこのシール部材３２が介在して密閉できるようになっている。これにより、チャンバ本体３１と蓋体３３とによる気密な処理室４７が形成されるようになっている。
蓋体３３の一側面には、ＨＭＤＳガス導入ポート４８が設けられ、このＨＭＤＳガス導入ポート４８と対向する他方の側面には、排気ポート４９が設けられている。
ＨＭＤＳガス導入ポート４８は、蓋体３３の一側面に任意の間隔で形成された複数の貫通孔５０と、各貫通孔５０にその外側から装着されたガス供給管５１の終端アダプタ５３と、各貫通孔５０より内側に設けられ、一定間隔で多数のガス吐出口５５が形成されたバッファ室５４とを有している。
また、排気ポート４９は、ＨＭＤＳガス導入ポート４８と対向する蓋体３３の側面に一定間隔で形成された多数の通気孔５６を有するとともに、蓋体３３の側壁の外側に設けられた排気ダクト室５７を有している。この排気ダクト室５７の底に形成された排気口５８は、排気管５９を介して排気ポンプ（図示せず）に接続している。
このような構成のアドヒージョンユニット（ＡＤ）３０において表面改質処理を行なうときは、まず、基板昇降機構４５のリフターピン４４を上昇させた状態で搬送装置２１の搬送アーム２１ａから基板Ｇを受取る。そして、リフターピン４４を下降させて基板Ｇを加熱プレート４１上に載置した後、蓋体３３を退避位置から垂直に下降させ、チャンバ本体３１に当接させ、チャンバを密閉する。基板Ｇは、加熱プレート４１によって所定温度例えば１１０℃〜１２０℃に加熱される。そして、図示しない排気ポンプにより処理室４７内を排気しながら、ＨＭＤＳ供給源３５よりＨＭＤＳガスをガス供給管５１およびＨＭＤＳガス導入ポート４８を介して処理室４７に供給する。処理室４７内では、ＨＭＤＳガス導入ポート４８のガス吐出口５５より噴出されたＨＭＤＳガスが、排気ポート４９に向かう気流を形成し、その途中で基板Ｇの表面（被処理面）に接触し、該表面を表面改質する。
処理室４７内を通過したＨＭＤＳガスは、排気ポート４９において通気孔５６から排気ダクト室５７へ送られ、そこから排気ポンプの作用によって排気される。所定の処理時間が経過し、表面改質処理が終了した後は、ＨＭＤＳガスの供給および排気ポンプを停止させてから、図示しない昇降駆動機構の上昇駆動によって蓋体３３をチャンバ本体３１から上方に引き離し、そのまま所定の退避位置まで持ち上げる。その後、基板昇降機構４５のリフターピン４４を上昇させ、基板Ｇを加熱プレート４１の上方へ持ち上げ、搬送装置２１の搬送アーム２１ａに受け渡す。その後、搬送アーム２１ａにより、表面改質処理後の基板Ｇをアドヒージョンユニット（ＡＤ）３０から搬出する。
必要に応じて表面改質処理が施された後の基板Ｇは、次に、搬送アーム２１ａによって処理ステーション２のリフロー処理ユニット（ＲＥＦＬＷ）６０に搬入され、基板Ｇ上に形成されたレジストを有機溶媒例えばシンナー雰囲気で軟化させてマスク形状を変化させるリフロー処理が行なわれる。
ここで、リフロー処理ユニット（ＲＥＦＬＷ）６０の構成について、詳細に説明する。図３は、リフロー処理ユニット（ＲＥＦＬＷ）６０の概略断面図である。リフロー処理ユニット（ＲＥＦＬＷ）６０は、チャンバ６１を有しており、このチャンバ６１は、下部チャンバ６１ａと、この下部チャンバ６１ａの上部に当接される上部チャンバ６１ｂとから構成されている。上部チャンバ６１ｂと下部チャンバ６１ａとは、図示しない開閉機構により開閉可能に構成されており、開状態のときに、搬送装置２１により基板Ｇの搬入出が行なわれる。
このチャンバ６１内には、基板Ｇを水平に支持する支持台（支持テーブル６２）が設けられている。支持テーブル６２は熱伝導率に優れた材質例えばアルミニウムで構成されている。
支持テーブル６２には、図示しない昇降機構によって駆動され、基板Ｇを昇降させる３本の昇降ピン６３（図３では２本のみを図示する）が、支持テーブル６２を貫通するように設けられている。この昇降ピン６３は、昇降ピン６３と搬送装置２１との間で基板Ｇを受け渡しする際には、基板Ｇを支持テーブル６２から持ち上げて所定の高さ位置で基板Ｇを支持し、基板Ｇのリフロー処理中は、例えば、その先端が支持テーブル６２の上面と同じ高さとなるようにして保持される。
下部チャンバ６１ａの底部には、排気口６４ａ，６４ｂが形成されており、この排気口６４ａ，６４ｂには排気ポンプなどの排気装置を備えた排気系６４が接続されている。そして、この排気系６４を通ってチャンバ６１内の雰囲気ガスが排気される。
支持テーブル６２の内部には、温度調節媒体流路６５が設けられており、この温度調節媒体流路６５には、例えば温調冷却水などの温度調節媒体が温度調節媒体導入管６５ａを介して導入され、温度調節媒体排出管６５ｂから排出されて循環し、その熱（例えば冷熱）が支持テーブル６２を介して基板Ｇに対して伝熱され、これにより基板Ｇの処理面が所望の温度に制御される。
チャンバ６１の天壁部分には、シャワーヘッド６６が、支持テーブル６２に対向するように設けられている。このシャワーヘッド６６の下面６６ａには、多数のガス吐出孔６６ｂが設けられている。
また、シャワーヘッド６６の上部中央には、ガス導入部６７が設けられており、このガス導入部６７はシャワーヘッド６６の内部に形成された空間６８に連通している。ガス導入部６７には配管６９が接続されている。配管６９には、有機溶媒例えばシンナーを気化して供給するバブラータンク７０が接続され、その途中には開閉バルブ７１が設けられている。バブラータンク７０の底部には、シンナーを気化させるための気泡発生手段として、図示しないＮ２ガス供給源に接続されたＮ２ガス供給配管７４が配備されている。このＮ２ガス供給配管７４には、マスフローコントローラ７２および開閉バルブ７３が設けられている。また、バブラータンク７０は、内部に貯留されるシンナーの温度を所定温度に調節するための図示しない温度調節機構を備えている。そして、図示しないＮ２ガス供給源からＮ２ガスをマスフローコントローラ７２によって流量制御しながらバブラータンク７０の底部に導入することにより、所定温度に温度調節されたバブラータンク７０内のシンナーを気化させ、配管６９、ガス導入部６７を介してチャンバ６１内に導入できるように構成されている。
また、シャワーヘッド６６の上部の周縁部には、複数のパージガス導入部７５が設けられており、各パージガス導入部７５には、例えばパージガスとしてのＮ２ガスをチャンバ６１内に供給するパージガス供給配管７６が接続されている。パージガス供給配管７６は、図示しないパージガス供給源に接続されており、その途中には開閉バルブ７７が設けられている。
このような構成のリフロー処理ユニット（ＲＥＦＬＷ）６０においては、まず、上部チャンバ６１ｂを下部チャンバ６１ａから開放し、その状態で、搬送装置２１の搬送アーム２１ａにより、既にパターン形成されたレジストを有する基板Ｇを搬入し、支持テーブル６２に載置する。そして、上部チャンバ６１ｂと下部チャンバ６１ａを当接させ、チャンバ６１を閉じる。
次に配管６９の開閉バルブ７１およびＮ２ガス供給配管７４の開閉バルブ７３を開放し、マスフローコントローラ７２によってＮ２ガスの流量を調節してシンナーの気化量を制御しつつ、バブラータンク７０から、気化されたシンナーを配管６９、ガス導入部６７を介してシャワーヘッド６６の空間６８に導入し、ガス吐出孔６６ｂから吐出させる。これにより、チャンバ６１内が所定濃度のシンナー雰囲気とされる。
チャンバ６１内の支持テーブル６２に載置された基板Ｇ上には、既にパターン形成されたレジストが設けられているので、このレジストがシンナー雰囲気に曝されることにより、シンナーがレジストに浸透する。これにより、レジストが軟化してその流動性が高まり、変形して基板Ｇ表面の所定の領域（ターゲット領域）が変形レジストで被覆される。この際、支持テーブル６２の内部に設けられた温度調節媒体流路６５に、温度調節媒体を導入することによって、その熱が支持テーブル６２を介して基板Ｇに対して伝熱され、これにより基板Ｇの処理面が所望の温度例えば２０℃に制御される。シャワーヘッド６６から基板Ｇの表面に向けて吐出されたシンナーを含むガスは、基板Ｇの表面に接触した後、排気口６４ａ，６４ｂへ向けて流れ、チャンバ６１内から排気系６４へ排気される。
以上のようにして、リフロー処理ユニット（ＲＥＦＬＷ）６０におけるリフロー処理が終了した後は、排気を継続しながらパージガス供給配管７６上の開閉バルブ７７を開放し、パージガス導入部７５を介してチャンバ６１内にパージガスとしてのＮ２ガスを導入し、チャンバ内雰囲気を置換する。その後、上部チャンバ６１ｂを下部チャンバ６１ａから開放し、前記と逆の手順でリフロー処理後の基板Ｇを搬送アーム２１ａによってリフロー処理ユニット（ＲＥＦＬＷ）６０から搬出する。
三つの加熱・冷却処理ユニット（ＨＰ／ＣＯＬ）８０ａ，８０ｂ，８０ｃには、それぞれ基板Ｇに対して加熱処理を行うホットプレートユニット（ＨＰ）、基板Ｇに対して冷却処理を行うクーリングプレートユニット（ＣＯＬ）が多段に重ねられて構成されている（図示省略）。この加熱・冷却処理ユニット（ＨＰ／ＣＯＬ）８０ａ，８０ｂ，８０ｃでは、表面改質処理後またはリフロー処理後の基板Ｇに対して、必要に応じて加熱処理や冷却処理が行なわれる。
図１に示すように、リフロー処理システム１００の各構成部は、制御部３のＣＰＵを備えたコントローラ９０に接続されて制御される構成となっている。コントローラ９０には、工程管理者がリフロー処理システム１００を管理するためにコマンドの入力操作等を行うキーボードや、リフロー処理システム１００の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース９１が接続されている。
また、コントローラ９０には、リフロー処理システム１００で実行される各種処理をコントローラ９０の制御にて実現するための制御プログラムや処理条件データ等が記録されたレシピが格納された記憶部９２が接続されている。
そして、必要に応じて、ユーザーインターフェース９１からの指示等にて任意のレシピを記憶部９２から呼び出してコントローラ９０に実行させることで、コントローラ９０の制御下で、リフロー処理システム１００での所望の処理が行われる。また、前記レシピは、例えば、ＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、フラッシュメモリなどのコンピュータ読み取り可能な記憶媒体に格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させて利用したりすることも可能である。
以上のように構成されるリフロー処理システム１００においては、まず、カセットステーション１において、搬送装置１１の搬送アーム１１ａが、既にレジストパターンが形成された基板Ｇを収容しているカセットＣにアクセスして１枚の基板Ｇを取り出す。基板Ｇは、搬送装置１１の搬送アーム１１ａから処理ステーション２の中央搬送路２０における搬送装置２１の搬送アーム２１ａに受渡され、表面改質処理を行う場合にはアドヒージョンユニット（ＡＤ）３０へ搬入される。そして、アドヒージョンユニット（ＡＤ）３０において、必要に応じてリフロー処理に先立ち表面改質処理が行なわれた後、基板Ｇはアドヒージョンユニット（ＡＤ）３０から搬送装置２１によって取出され、加熱・冷却処理ユニット（ＨＰ／ＣＯＬ）８０ａ，８０ｂ，８０ｃのいずれかに搬入される。そして、各加熱・冷却処理ユニット（ＨＰ／ＣＯＬ）８０ａ，８０ｂ，８０ｃにおいて冷却処理が施された基板Ｇは、リフロー処理ユニット（ＲＥＦＬＷ）６０へ搬入され、そこでリフロー処理が行なわれる。
リフロー処理後は、必要に応じて各加熱・冷却処理ユニット（ＨＰ／ＣＯＬ）８０ａ，８０ｂ，８０ｃにおいて所定の加熱、冷却処理が施される。このような一連の処理が終了した基板Ｇは、搬送装置２１によりカセットステーション１の搬送装置１１に受渡され、任意のカセットＣに収容される。
次に、リフロー処理ユニット（ＲＥＦＬＷ）６０において行なわれるリフロー方法の原理について説明する。
図４は、リフロー処理の対象となる、ライン＆スペースなどの形状にパターン形成されたレジストマスクの単位長さＬ（Ｌは任意の長さであり、例えばＬ＝１０μｍとすることができる。本発明において同様の意味で用いる）あたりのレジスト体積と、リフロー処理によるレジストの広がり量（ΔＣＤ）との関係を示す基礎実験データである。この図４から、レジストマスクの単位長さＬあたりのレジスト体積が大きくなるほどΔＣＤが大きくなっていることがわかる。従って、レジストマスクをパターン形成する際に、リフロー処理によりレジストで被覆したい領域ではレジスト体積を大きくしておき、逆にリフロー処理においてレジストで被覆したくない領域では、レジスト体積を小さくしておくことで、基板Ｇの面内における変形レジストの広がり量を制御できることが理解される。
図５は、リフロー処理の対象となるレジストマスクの単位長さＬあたりのレジスト体積と、リフロー処理により軟化したレジストが変形して流動を開始するまでの広がり開始時間との関係を示す基礎実験データである。この図５から、レジストマスクの単位長さＬあたりのレジスト体積が大きくなるほど広がり開始時間が長くなっていることがわかる。つまり、レジスト体積が大きい場合には、レジスト体積が小さい場合に比べてリフロー処理でレジストの変形が開始するまでに長い時間を要し、短時間の溶剤雰囲気暴露では変形が生じにくいことが示されている。
従って、レジストマスクをパターン形成する際に、リフロー処理によりレジストで被覆したい領域ではレジスト体積を小さくしておき、逆にリフロー処理においてレジストで被覆したくない領域では、レジスト体積を一定以上に大きくしておく。そして、溶剤雰囲気暴露の時間を大体積のレジストの変形が生じない程度の短時間に設定するか、あるいは、当該短時間の溶剤雰囲気暴露を繰り返すことにより、被覆を望まない領域の大体積のレジストを変形させずにおく一方で、被覆したい領域の小体積のレジストを優勢的に変形させることができる。このように、レジスト体積と溶剤雰囲気暴露時間とを調節することによっても、基板Ｇの面内において変形レジストの広がり量を制御できる。
以上のように、基板Ｇの面内でリフロー処理対象となるレジストマスクの体積を調節することによって、基板Ｇ面内でレジストの広がり量（ΔＣＤ）および変形開始時間を変化させることが可能になる。レジストの体積は、例えば基板Ｇの面内でレジストマスクの線幅や膜厚を変えることによって調節することができる。
レジストマスクの線幅を変えるには、フォトリソグラフィー技術によりレジストマスクをパターン形成する際に、リフロー処理により被覆を行いたい領域と、被覆を望まない領域で線幅に差を持たせればよい。
また、レジストの膜厚を変えるには、フォトリソグラフィー技術によりレジストマスクをパターン形成する際に、例えばハーフトーン露光マスクを利用してハーフトーン露光処理し、それを現像することにより、リフロー処理により被覆を行いたい領域と、被覆を望まない領域でレジストマスクに膜厚差を持たせればよい。
次に、図６〜図９を参照しながら、ＴＦＴ製造過程の中で本発明のリフロー処理を行なう場合の適用例について説明する。
＜第１実施形態＞
図６は、電極用レジストと配線用レジストの線幅に差をつけることにより体積に差異を生じさせ、図４のデータに示される知見に基づき、リフロー後のレジストの広がり量を制御する実施形態である。ガラス等の透明基板からなる絶縁基板２０１上には、ゲート電極２０２および図示しないゲート線が形成され、さらにシリコン窒化膜などのゲート絶縁膜２０３、ａ−Ｓｉ（アモルファスシリコン）膜２０４、オーミックコンタクト層としてのｎ＋Ｓｉ膜２０５、ソース電極２０６ａおよびドレイン電極２０６ｂ並びにソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１がこの順に積層されている。また、絶縁基板２０１上の少し離れた位置には、ｎ＋Ｓｉ膜２０５上に配線２３０が形成され、その上層には配線用レジストマスク２３１が積層されている。ソース電極２０６ａ、ドレイン電極２０６ｂおよび配線２３０は、ソース電極用レジストマスク２１０、ドレイン電極用レジストマスク２１１および配線用レジストマスク２３１をマスクとしてそれぞれエッチングされており、下地膜であるｎ＋Ｓｉ膜２０５の表面が露出している。
このような積層構造を有する被処理体に対して、リフロー処理システム１００のリフロー処理ユニット（ＲＥＦＬＷ）６０にてシンナー等の溶剤雰囲気でリフロー処理が行なわれる。このリフロー処理によって、ソース電極用レジストマスク２１０、ドレイン電極用レジストマスク２１１および配線用レジストマスク２３１を構成するレジストが軟化して流動性を持つようになる。リフロー処理は、ソース電極２０６ａとドレイン電極２０６ｂの間の凹部２２０（チャンネル形成領域）のｎ＋Ｓｉ膜２０５の表面を流動化したレジストで覆うことによって、次工程でｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４をエッチングする際に、チャンネル形成領域のｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４がエッチングされてしまうことを防ぐ目的で行なわれる。このように、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１を構成するレジストをリフローさせてレジストマスクを再利用することにより、フォトリソグラフィー工程を省略できるという利点がある。
しかし、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１を流動化させる目的でリフロー処理を行うと、溶剤雰囲気によって配線用レジストマスク２３１にも溶剤が作用し、軟化して変形してしまう。そして、リフロー処理によって変形した変形レジスト２３２が配線２３０を超えて下地のｎ＋Ｓｉ膜２０５の表面に拡がってしまうと、次工程でｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４をエッチングする際にエッチング精度が低下してしまうという問題が生じる。
すなわち、リフロー処理によって変形レジスト２３２が配線２３０の面積を超えて周囲にはみ出してしまうと、次工程でｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４をエッチングする際にマスクとなる変形レジスト２３２の被覆面積が広がる。その状態でｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４をエッチングすると、エッチング後のｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４の側面と、配線２３０の側面とが面一にならず、段差が生じてしまう。このような状態でＴＦＴを製造した場合、開口率の低下、光ノイズの発生などの問題が生じるほか、微細化や高集積化が困難になることが懸念される。
そこで、本実施形態では、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）の線幅Ｗ１が、配線用レジストマスク２３１の線幅Ｗ２よりも広くなるように（Ｗ１＞Ｗ２）パターン形成している。つまり、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）の単位長さＬあたりの体積Ｖ１が、配線用レジストマスク２３１の単位長さＬあたりの体積Ｖ２に対して１．５〜３倍、好ましくは２〜３倍になるように線幅Ｗ１およびＷ２が設定されている。体積Ｖ１が体積Ｖ２に対して１．５倍未満では、良好な効果が得られず、レジストの広がり量に有意な差が生じない。一方、体積Ｖ１が体積Ｖ２に対して３倍超では、パターン制御が難しく、線幅が大きすぎることによる開口率の低下が生じる。このように、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）のレジスト体積を配線用レジストマスク２３１のレジスト体積よりも大きくすることによって、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）が変形して得られる変形レジスト２１２の線幅Ｗ３を凹部２２０の被覆に十分な幅で確保できる。その一方で、配線用レジストマスク２３１が変形して得られる変形レジスト２３２の線幅Ｗ４を小さく抑制し、ｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４のエッチング精度への悪影響を低減できる。
＜第２実施形態＞
図７は、電極用レジストと配線用レジストの膜厚に差をつけることにより体積に差異を生じさせ、図４のデータに示される知見に基づき、リフロー後のレジストの広がり量を制御する実施形態である。なお、図６と同様の構成については同一の符号を付して説明を省略する。
本実施形態では、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）の膜厚Ｔ１が、配線用レジストマスク２３１の膜厚Ｔ２よりも厚くなるように（Ｔ１＞Ｔ２）パターン形成している。つまり、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）の単位長さＬあたりの体積Ｖ１が、配線用レジストマスク２３１の単位長さＬあたりの体積Ｖ２に対して１．５〜３倍、好ましくは２〜３倍になるように膜厚Ｔ１およびＴ２が設定されている。なお、本実施形態では、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）の線幅Ｗ５と、配線用レジストマスク２３１の線幅Ｗ６を等しく（Ｗ５＝Ｗ６）設定しているが、体積Ｖ１＝１．５Ｖ２〜３Ｖ２となる範囲で線幅Ｗ５と線幅Ｗ６を任意に設定できる。
このように、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）のレジスト体積を配線用レジストマスク２３１のレジスト体積よりも大きくすることによって、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）が変形して得られる変形レジスト２１２の線幅Ｗ７を凹部２２０の被覆に十分な幅で確保できる。その一方で、配線用レジストマスク２３１が変形して得られる変形レジスト２３２の線幅Ｗ８を小さく抑制し、ｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４のエッチング精度への悪影響を低減できる。
＜第３実施形態＞
図８は、電極用レジストと配線用レジストの線幅に差をつけることにより体積に差異を生じさせ、図５のデータに示される知見に基づき、リフロー後のレジストの広がり量を制御する別の実施形態である。なお、図６と同様の構成については同一の符号を付して説明を省略する。
本実施形態では、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）の線幅Ｗ９が、配線用レジストマスク２３１の線幅Ｗ１０よりも狭くなるように（Ｗ９＜Ｗ１０）パターン形成している。つまり、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）の単位長さＬあたりの体積Ｖ１が、配線用レジストマスク２３１の単位長さＬあたりの体積Ｖ２に対して０．２〜０．７倍、好ましくは０．２〜０．５倍になるように線幅Ｗ９およびＷ１０が設定されている。体積Ｖ１が体積Ｖ２に対して０．２倍未満では、パターン制御が難しく、線幅が細すぎることにより解像することができない。一方、体積Ｖ１が体積Ｖ２に対して０．７倍超では、広がり量制御の効果がみられない。
このように、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）のレジスト体積を配線用レジストマスク２３１のレジスト体積よりも小さく設定し、かつリフロー処理で溶剤を作用させる時間を体積の小さなソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）には内部まで溶剤が浸透して十分に軟化するが、体積の大きな配線用レジストマスク２３１は内部まで十分に溶剤が浸透せず、広がりが開始しない時間に設定することによって、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）が変形して得られる変形レジスト２１２の線幅Ｗ１１を凹部２２０の被覆に十分な幅で確保できる。具体的には、図５に示すように、広がり開始時間が、５．０μｍ２の場合に５０ｓｅｃ、１０．０μｍ２の場合に９０ｓｅｃなので、５０ｓｅｃ以上９０ｓｅｃ未満の処理を繰り返せば１０．０μｍ２以上のパターンは広がらない。その一方で、配線用レジストマスク２３１の変形を極力抑えることにより、変形レジスト２３２の線幅Ｗ１２を小さく抑制し、ｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４のエッチング精度への悪影響を低減できる。
また、本実施形態では、リフロー処理の際に、体積の大きな配線用レジストマスク２３１は十分に軟化せず広がりが開始しない短い時間で繰り返し溶剤雰囲気を形成することによって、体積の小さなソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）を優勢的に軟化させて被覆したい領域に十分な広がり量で変形レジスト２１２を形成することができる。
＜第４実施形態＞
図９は、電極用レジストと配線用レジストの膜厚に差をつけることにより体積に差異を生じさせ、図５のデータに示される知見に基づき、リフロー後のレジストの広がり量を制御する別の実施形態である。なお、図６と同様の構成については同一の符号を付して説明を省略する。
本実施形態では、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）の膜厚Ｔ３が、配線用レジストマスク２３１の膜厚Ｔ４よりも薄くなるように（Ｔ３＜Ｔ４）パターン形成している。つまり、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）の単位長さＬあたりの体積Ｖ１が、配線用レジストマスク２３１の単位長さＬあたりの体積Ｖ２に対して０．２〜０．７倍になるように膜厚Ｔ３およびＴ４が設定されている。
このように、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）のレジスト体積を配線用レジストマスク２３１のレジスト体積よりも小さく設定し、かつリフロー処理で溶剤を作用させる時間を、体積の小さなソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）には内部まで溶剤が浸透して十分に軟化するが、体積の大きな配線用レジストマスク２３１では内部まで十分に溶剤が浸透せず、広がりが開始しない短い時間に設定することによって、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）が変形して得られる変形レジスト２１２の線幅Ｗ１５を凹部２２０の被覆に十分な幅で確保することができる。具体的には、図８と同様に、５０ｓｅｃ以上９０ｓｅｃ未満の処理を繰り返せば１０．０μｍ２以上のパターンは広がらない。その一方で、配線用レジストマスク２３１の変形を極力抑えることにより、変形レジスト２３２の線幅Ｗ１６を小さく抑制し、ｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４のエッチング精度への悪影響を低減できる。
また、本実施形態では、リフロー処理の際に、体積の大きな配線用レジストマスク２３１は十分に軟化せず広がりが開始しない短い時間で繰り返し溶剤雰囲気を形成することによって、体積の小さなソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）を優勢的に軟化させて被覆したい領域に十分な広がり量で変形レジスト２１２を形成することができる。
以上のようなリフロー処理方法は、例えば図１０〜図１２に示すような形状のＴＦＴのチャンネル部のリフロー処理に適用できる。図１０（ａ）では、それぞれ配線からＴ字型に接続されたソース電極およびドレイン電極が平行に対向配置されたソース・ドレイン構造を有している。そして、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１の線幅Ｗ１は、配線用レジストマスク２３１の線幅Ｗ２よりも幅広に形成され（Ｗ１＞Ｗ２；図６参照）、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１の単位長さＬあたりの体積Ｖ１は、配線用レジストマスク２３１の単位長さＬあたりの体積Ｖ２に対して１．５〜３倍になっている。
リフロー処理により、図１０（ｂ）に示すように、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１は変形してそれぞれ線幅Ｗ３を有する変形レジスト２１２となり、これらの間のチャンネル部の被覆を行うことができる。一方、配線用レジストマスク２３１が変形して得られる変形レジスト２３２の線幅Ｗ４は変形前の線幅Ｗ２に比べてほとんど変化せず、広がり量を小さく抑制することができる。
図１１（ａ）では、配線から接続された平面視Ｕ字型の端部を有するドレイン電極の間に、直線状のソース電極が挿入されるように配置されたソース・ドレイン構造を有している。そして、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１の膜厚Ｔ１は、配線用レジストマスク２３１の膜厚Ｔ２よりも厚く形成され（Ｔ１＞Ｔ２；図７参照）、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１の単位長さＬあたりの体積Ｖ１は、配線用レジストマスク２３１の単位長さＬあたりの体積Ｖ２に対して１．５〜３倍になっている。なお、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１の線幅Ｗ５は、配線用レジストマスク２３１の線幅Ｗ６と同じに設定されている（Ｗ５＝Ｗ６）。
リフロー処理により、図１１（ｂ）に示すように、体積の大きなソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１は変形してそれぞれ線幅Ｗ７を有する変形レジスト２１２となり、これらの間のチャンネル部の被覆を行うことができる。一方、体積の小さな配線用レジストマスク２３１が変形して得られる変形レジスト２３２の線幅Ｗ８は変形前の線幅Ｗ６に比べてほとんど変化せず、広がり量を小さく抑制することができる。
図１２（ａ）では、配線から接続された平面視ほぼＷ字型の端部を有するドレイン電極の間に、配線から接続された平面視Ｕ字型の端部を有するソース電極が入れ子状に挿入されるように配置されたソース・ドレイン構造を有している。そして、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１の線幅Ｗ９は、配線用レジストマスク２３１の線幅Ｗ１０よりも幅狭く形成され（Ｗ９＜Ｗ１０；図８参照）、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１の単位長さＬあたりの体積Ｖ１は、配線用レジストマスク２３１の単位長さＬあたりの体積Ｖ２に対して０．２〜０．７倍になっている。
リフロー処理において、溶剤を作用させる時間を、ソース電極用レジストマスク２１０（ドレイン電極用レジストマスク２１１）には溶剤が内部まで十分に浸透して軟化するが、配線用レジストマスク２３１には内部まで溶剤が浸透せず、十分に軟化しない時間に設定する。これによって、図１２（ｂ）に示すように、体積の小さなソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１は変形してそれぞれ線幅Ｗ１１を有する変形レジスト２１２となり、これらの間のチャンネル部の被覆を行うことができる。一方、体積の大きな配線用レジストマスク２３１の変形は抑えられるので、変形レジスト２３２の線幅Ｗ１２は変形前の線幅Ｗ１０に比べてほとんど変化せず、広がり量を小さく抑制することができる。
以上の説明では、図１０のソース・ドレイン構造に第１実施形態（図６）のリフロー処理方法を適用した例を挙げたが、これに限らず、第２〜第４実施形態（図７〜図９）のリフロー処理方法を適用することもできる。同様に、図１１のソース・ドレイン構造には、第２実施形態のリフロー処理方法（図７）に限らず、第１、第３または第４実施形態（図６、図８および図９）のリフロー処理方法を適用することもできる。さらに、図１２のソース・ドレイン構造には、第３実施形態のリフロー処理方法（図８）に限らず、第１、第２または第４実施形態（図６、図７および図９）のリフロー処理方法を適用することもできる。特に、基板面内でレジストマスクの膜厚を変えて体積に差をつける第２および第４実施形態（図７および図９）のリフロー処理方法は、図１０〜図１２のすべてのソース・ドレイン構造に好ましく適用できる。また、基板面内でレジストマスクの線幅を変えて体積に差をつける第１実施形態（図６）のリフロー処理方法は、図１０および図１１のソース・ドレイン構造に好ましく適用できる。さらに、基板面内でレジストマスクの線幅を変えて体積に差をつける第３実施形態（図８）のリフロー処理方法は、図１１および図１２のソース・ドレイン構造に好ましく適用できる。
次に、図１３〜図１９を参照しながら、本発明のリフロー方法を液晶表示装置用ＴＦＴ素子の製造工程に適用した実施形態について説明する。
図１３は、本発明の一実施形態に係る液晶表示装置用ＴＦＴ素子の製造方法の主要な工程を示すフローチャートであり、図１４〜図１６は代表的な工程後の基板Ｇの断面図である。
まず、図１４（ａ）に示すように、ガラス等の透明基板からなる絶縁基板２０１上にゲート電極２０２および図示しないゲート線を形成し、さらにシリコン窒化膜などのゲート絶縁膜２０３、ａ−Ｓｉ（アモルファスシリコン）膜２０４、オーミックコンタクト層としてのｎ＋Ｓｉ膜２０５、Ａｌ合金やＭｏ合金等の電極用金属膜２０６をこの順に積層して堆積する（ステップＳ１）。
次に、図１４（ｂ）に示すように、電極用金属膜２０６上にレジスト２０７を形成する（ステップＳ２）。そして、図１４（ｃ）に示すように露光マスク３００を用い、レジスト２０７に対して露光処理を行なう（ステップＳ３）。この露光マスク３００は、レジスト２０７を所定のパターンで露光できるように構成されている。このようにレジスト２０７を露光処理することにより、図１４（ｄ）に示すように、露光レジスト部２０８と、未露光レジスト部２０９とが形成される。
露光後は、現像処理を行なうことにより、図１５（ａ）に図示するように、露光レジスト部２０８が除去され、未露光レジスト部２０９を電極用金属膜２０６上に残存させる（ステップＳ４）。未露光レジスト部２０９は、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１に分離されパターン形成されている。ここで、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１と、配線用レジストマスク２３１との間で線幅に差をつけておく（図６参照）。
そして、ソース電極用レジストマスク２１０、ドレイン電極用レジストマスク２１１および配線用レジストマスク２３１をエッチングマスクとして用い、電極用金属膜２０６をエッチングし、図１５（ｂ）に示すように、ソース電極２０６ａとドレイン電極２０６ｂと配線２３０を形成するとともに、後にチャンネル領域となる部分に凹部２２０を形成する（ステップＳ５）。このエッチングによって、ソース電極２０６ａとドレイン電極２０６ｂの間の凹部２２０内にｎ＋Ｓｉ膜２０５の表面を露出させることができる。
なお、ステップＳ５の金属膜エッチングの後で、図２のアドヒージョンユニット（ＡＤ）３０において、露出したｎ＋Ｓｉ膜２０５の表面に表面改質処理を実施することもできる。シリル化剤などを用いる表面改質処理を行うことによって、ｎ＋Ｓｉ膜２０５の表面が表面改質されて、例えば純水による接触角が５０度以上となり、レジストが流動し難い状態を形成することができるので、配線用レジストマスク２３１の広がりをさらに効果的に抑制できる。
次に、ステップＳ６のリフロー処理においては、後にチャンネル領域となる目的の凹部２２０にシンナー等の有機溶媒によって軟化させたレジストを流入させる。このリフロー処理は、図３のリフロー処理ユニット（ＲＥＦＬＷ）６０により行なわれる。図１５（ｃ）は、リフロー処理後、変形レジスト２１２によって凹部２２０内が被覆された状態を示している。リフロー処理に際して、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１と、配線用レジストマスク２３１との間で線幅に差があるため、後にチャンネル領域となる凹部２２０内へのレジストの広がりが配線２３０周囲におけるレジストの広がりに比べて大きくなり、凹部２２０内を確実に被覆することができる（図６参照）。また、配線２３０の周囲におけるレジストのはみ出しが抑制されており、高いエッチング精度を確保することが可能であり、ＴＦＴ素子の高集積化、微細化への対応が可能になる。
次に、図１６（ａ）に示すように、変形レジスト２１２，２３２をエッチングマスクとして使用し、ｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４をエッチング処理する（ステップＳ７）。その後、例えばレジスト剥離液を用いるウエット処理などの手法により、変形レジスト２１２，２３２を除去し（ステップＳ８）、図１６（ｂ）に示すように、ソース電極２０６ａおよびドレイン電極２０６ｂと配線２３０を露出させる。
次に、ソース電極２０６ａおよびドレイン電極２０６ｂをエッチングマスクとして使用し、凹部２２０内に露出したｎ＋Ｓｉ膜２０５をエッチング処理する（ステップＳ９）。これにより、図１６（ｃ）に示すように、チャンネル領域２２１が形成される。
以降の工程は図示を省略するが、例えば、チャンネル領域２２１とソース電極２０６ａおよびドレイン電極２０６ｂを覆うように有機膜を成膜した後（ステップＳ１０）、フォトリソグラフィー技術によりソース電極２０６ａ（ドレイン電極２０６ｂ）に接続するコンタクトホールをエッチングによって形成し（ステップＳ１１）、次いでインジウム・錫酸化物（ＩＴＯ）等により透明電極を形成する（ステップＳ１２）ことにより、液晶表示装置用のＴＦＴ素子が製造される。
上記実施形態では、ステップＳ６のリフロー工程を行なうことにより、ステップＳ５の電極用金属膜２０６をエッチングする工程と、ステップＳ７のｎ＋Ｓｉ膜２０５およびａ−Ｓｉ膜２０４をエッチングする工程を、一回のフォトリソグラフィーにより形成されたレジスト、つまり、ソース電極用レジストマスク２１０、ドレイン電極用レジストマスク２１１および変形レジスト２１２により行なうことができるので、フォトリソグラフィー工程数の削減と省レジスト化を図ることが可能になる。
次に、図１７は、本発明の別の実施形態に係る液晶表示装置用ＴＦＴ素子の製造方法の主要な工程を示すフローチャートであり、図１８および図１９は代表的な工程後の基板Ｇの断面図である。なお、図１７のステップＳ２１、Ｓ２２およびステップＳ２７〜Ｓ３２の各工程は、図１３のステップＳ１、Ｓ２およびステップＳ７〜Ｓ１２と同じであるため、説明を省略する。
図１８（ａ）に示すように、電極用金属膜２０６上にレジスト２０７が形成された状態でハーフトーン露光マスク３０１を用い、レジスト２０７に対してハーフ露光処理を行なう（ステップＳ２３）。ハーフトーン露光マスク３０１は、レジスト２０７に対して、２段階の露光量で露光できるように構成されている。このようにレジスト２０７をハーフ露光処理することにより、図１８（ｂ）に示すように、露光レジスト部２０８と、未露光レジスト部２０９とが形成される。未露光レジスト部２０９は、ハーフトーン露光マスク３０１の透過率に対応して、露光レジスト部２０８との境界が階段状に形成される。
露光後は、現像処理を行なうことにより、図１８（ｃ）に図示するように、露光レジスト部２０８が除去され、未露光レジスト部２０９を電極用金属膜２０６上に残存させる（ステップＳ２４）。未露光レジスト部２０９は、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１に分離されパターン形成されている。ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１は、ハーフ露光処理によって膜厚が厚く形成され、配線用レジストマスク２３１は膜厚が薄く形成されている。このように、本実施形態では、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１と、配線用レジストマスク２３１との間で膜厚に差をつけておく（図７参照）。
そして、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１をエッチングマスクとして用い、電極用金属膜２０６をエッチングし、図１９（ａ）に示すように、ソース電極２０６ａとドレイン電極２０６ｂおよび配線２３０を形成するとともに、後にチャンネル領域となる部分に凹部２２０を形成する（ステップＳ２５）。このエッチングによって、ソース電極２０６ａとドレイン電極２０６ｂの間の凹部２２０内にｎ＋Ｓｉ膜２０５の表面を露出させることができる。
なお、ステップＳ２５の金属膜エッチングの後で、図２のアドヒージョンユニット（ＡＤ）３０において、露出したｎ＋Ｓｉ膜２０５の表面に表面改質処理を実施することもできる。シリル化剤などを用いる表面改質処理を行うことによって、ｎ＋Ｓｉ膜２０５の表面が表面改質されて、例えば純水による接触角が５０度以上となり、レジストが流動し難い状態を形成することができるので、配線用レジストマスク２３１の広がりをさらに効果的に抑制できる。
次に、ステップＳ２６のリフロー処理においては、後にチャンネル領域となる目的の凹部２２０にシンナー等の有機溶媒によって軟化させたレジストを流入させる。このリフロー処理は、図３のリフロー処理ユニット（ＲＥＦＬＷ）６０により行なわれる。図１９（ｂ）は、リフロー処理後、変形レジスト２１２によって凹部２２０内が被覆された状態を示している。リフロー処理に際して、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１と、配線用レジストマスク２３１との間で膜厚に差があるため、後にチャンネル領域となる凹部２２０内へのレジストの広がりが配線２３０周囲におけるレジストの広がりに比べて大きくなり、凹部２２０内を確実に被覆することができる（図７参照）。また、配線２３０の周囲におけるレジストのはみ出しが抑制されており、次工程で高いエッチング精度を確保することが可能であり、ＴＦＴ素子の高集積化、微細化への対応が可能になる。
図１３〜図１９に示す実施形態では、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１の線幅または膜厚を大きくし、配線用レジストマスク２３１の線幅または膜厚を小さくすることによって両者の体積に差をつけ、リフロー処理における広がり量を制御したが、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１の線幅または膜厚を小さくし、配線用レジストマスク２３１の線幅または膜厚を大きくすることによって、リフロー処理における広がり量を制御してもよい（図８および図９参照）。
この場合、リフロー処理においては、リフロー処理ユニット（ＲＥＦＬＷ）６０のチャンバ６１内における溶剤（シンナー）への暴露を配線用レジストマスク２３１が変形する前に停止する。あるいは、図２０に示すような手順で、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１が変形し、かつ配線用レジストマスク２３１が変形しない程度の暴露時間で短時間のリフロー処理を繰り返すこともできる。その場合にも、具体的には、図８と同様に、５０ｓｅｃ以上９０ｓｅｃ未満の処理を繰り返せば１０．０μｍ２以上のパターンは広がらない。すなわち、リフロー処理ユニット（ＲＥＦＬＷ）６０において、まず、既にパターン形成されたレジストを有する基板Ｇを支持テーブル６２に載置し、上部チャンバ６１ｂと下部チャンバ６１ａを当接させ、チャンバ６１を閉じる（ステップＳ４１）。
次に、チャンバ６１内の排気を開始する（ステップＳ４２）。そして、配管６９の開閉バルブ７１およびＮ２ガス供給配管７４の開閉バルブ７３を開放し、マスフローコントローラ７２によってＮ２ガスの流量を調節してシンナーの気化量を制御しつつ、バブラータンク７０から、気化されたシンナーを配管６９、ガス導入部６７を介してシャワーヘッド６６の空間６８に導入し、ガス吐出孔６６ｂから吐出させる。これにより、チャンバ６１内を所定濃度のシンナー雰囲気とする（ステップＳ４３）。基板Ｇ上においてパターン形成されたレジストは、シンナー雰囲気に曝されて軟化し、その流動性が高まり、変形して基板Ｇ表面のソース電極２０６ａとドレイン電極２０６ｂとの間のチャンネル部が変形レジスト２１２で被覆される。
このステップＳ４３の工程は、体積の小さなソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１が変形し、体積の大きな配線用レジストマスク２３１が変形しない時間で行われる。当該時間経過後、シンナーの供給を停止する（ステップＳ４４）。そして、排気を継続しながらパージガス供給配管７６上の開閉バルブ７７を開放し、パージガス導入部７５を介してチャンバ６１内にパージガスとしてのＮ２ガスを導入し、チャンバ内雰囲気を置換する（ステップ４５）。所定時間経過後、パージガスの供給を停止する（ステップＳ４６）。
以上のステップＳ４３〜ステップＳ４６までの処理を、ソース電極用レジストマスク２１０およびドレイン電極用レジストマスク２１１が十分に変形するまで繰り返した後、チャンバ６１の排気を停止し（ステップＳ４７）、その後、上部チャンバ６１ｂを下部チャンバ６１ａから開放し、前記と逆の手順でリフロー処理後の基板Ｇを搬送アーム２１ａによってリフロー処理ユニット（ＲＥＦＬＷ）６０から搬出する（ステップＳ４８）。
このように、ステップＳ４３〜ステップＳ４６までの処理を繰り返すことにより、被覆を望まない配線２３０周囲における変形レジスト２３２の広がりを抑制しながら、目的とするチャンネル部の被覆を確実に行うことができる。
以上、本発明の実施の形態について説明してきたが、本発明はこのような形態に限定されるものでない。
例えば、上記説明においては、ＬＣＤ用ガラス基板を用いるＴＦＴ素子の製造を例に取り挙げたが、他のフラットパネルディスプレイ（ＦＰＤ）基板や、半導体基板等の基板に形成されたレジストのリフロー処理を行なう場合にも本発明を適用することができる。
本発明は、例えばＴＦＴ素子などの半導体装置の製造において好適に利用可能である。
リフロー処理システムの概要を説明する図面である。 アドヒージョンユニット（ＡＤ）の概略構成を示す断面図である。 リフロー処理ユニット（ＲＥＦＬＷ）の概略構成を示す断面図である。 リフロー処理におけるレジストの体積と広がり量との関係を示すグラフである。 リフロー処理におけるレジストの体積と広がり開始時間との関係を示すグラフである。 本発明の第１実施形態に係るリフロー処理方法の概要を説明する図面である。 本発明の第２実施形態に係るリフロー処理方法の概要を説明する図面である。 本発明の第３実施形態に係るリフロー処理方法の概要を説明する図面である。 本発明の第４実施形態に係るリフロー処理方法の概要を説明する図面である。 本発明のリフロー処理方法を適用可能なＴＦＴのチャンネル部の形状を示す図面である。 本発明のリフロー処理方法を適用可能な別の実施形態に係るＴＦＴのチャンネル部の形状を示す図面である。 本発明のリフロー処理方法を適用可能なさらに別の実施形態に係るＴＦＴのチャンネル部の形状を示す図面である。 本発明の一実施形態に係る液晶表示装置用ＴＦＴ素子の製造方法の主要な工程を示すフロー図である。 ＴＦＴ素子の製造工程において、絶縁基板上への積層膜形成から露光処理後までの状態を示す基板の縦断面図である。 ＴＦＴ素子の製造工程において、現像処理後からリフロー処理後までの状態を示す基板の縦断面図である。 ＴＦＴ素子の製造工程において、リフロー処理後からチャンネル形成後までの状態を示す基板の縦断面図である。 本発明の別の実施形態に係る液晶表示装置用ＴＦＴ素子の製造方法の主要な工程を示すフロー図である。 ＴＦＴ素子の製造工程において、ハーフ露光処理から現像処理後までの状態を示す基板の縦断面図である。 ＴＦＴ素子の製造工程において、金属膜エッチング後からリフロー処理後までの状態を示す基板の縦断面図である。 本発明の一実施形態に係るリフロー処理方法の工程手順を示すフロー図である。
符号の説明
１：カセットステーション
２：処理ステーション
３：制御部
２０：中央搬送路
２１：搬送装置
３０：アドヒージョンユニット（ＡＤ）
６０：リフロー処理ユニット（ＲＥＦＬＷ）
８０ａ，８０ｂ，８０ｃ：加熱・冷却処理ユニット（ＨＰ／ＣＯＬ）
１００：リフロー処理システム
２０１：絶縁基板
２０２：ゲート電極
２０３：ゲート絶縁膜
２０４：ａ−Ｓｉ膜
２０５：ｎ＋Ｓｉ膜
２０６ａ：ソース電極
２０６ｂ：ドレイン電極
２１０：ソース電極用レジストマスク
２１１：ドレイン電極用レジストマスク
２３０：配線
２３１：配線用レジストマスク
２３２：変形レジスト
Ｇ：基板

Claims (11)

  1. パターン形成された電極用金属膜および該電極用金属膜に接続する配線用金属膜と、前記電極用金属膜および前記配線用金属膜の上にそれぞれ設けられた電極用レジストマスクおよび配線用レジストマスクと、を有する基板に対し、前記電極用レジストマスクおよび前記配線用レジストマスクに溶剤を作用させ、前記電極用金属膜に隣接する領域を変形レジストで被覆するリフロー処理方法であって、
    前記電極用レジストマスクの膜厚を前記配線用レジストマスクの膜厚より厚く形成し、前記電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して１．５〜３倍とし、前記電極用レジストマスクおよび前記配線用レジストマスクを流動化するリフロー処理を行うことを特徴とする、リフロー処理方法。
  2. パターン形成された電極用金属膜および該電極用金属膜に接続する配線用金属膜と、前記電極用金属膜および前記配線用金属膜の上にそれぞれ設けられた電極用レジストマスクおよび配線用レジストマスクと、を有する基板に対し、前記電極用レジストマスクおよび前記配線用レジストマスクに溶剤を作用させ、前記電極用金属膜に隣接する領域を変形レジストで被覆するリフロー処理方法であって、
    前記電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して０．２〜０．７倍とし、前記配線用レジストマスクが流動化しない時間でリフロー処理を行うことを特徴とする、リフロー処理方法。
  3. 前記電極用レジストマスクの線幅を前記配線用レジストマスクの線幅より狭く形成する、請求項２に記載のリフロー処理方法。
  4. 前記電極用レジストマスクの膜厚を前記配線用レジストマスクの膜厚より薄く形成する、請求項２に記載のリフロー処理方法。
  5. 前記配線用レジストマスクが流動化しない時間でリフロー処理を繰り返し行い、前記電極用レジストマスクを優勢的に変形させることを特徴とする、請求項２に記載のリフロー処理方法。
  6. ソース電極とドレイン電極の間のチャンネル部と、前記ソース電極および前記ドレイン電極にそれぞれ接続する配線とを有するＴＦＴの製造方法であって、
    基板上に形成された金属膜の上にレジスト膜を形成する工程と、
    前記レジスト膜をフォトリソグラフィー技術によりパターン形成して、ソース電極用レジストマスク、ドレイン電極用レジストマスクおよび配線用レジストマスクを形成する工程と、
    前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクをマスクとして前記金属膜をエッチングし、前記ソース電極と前記ドレイン電極と前記配線とを形成する金属膜エッチング工程と、
    前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクに溶剤を作用させ、前記ソース電極と前記ドレイン電極との間を変形レジストで被覆するリフロー工程と、
    を含み、
    前記リフロー工程において、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの膜厚を前記配線用レジストマスクの膜厚より厚く形成し、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して１．５〜３倍とし、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび配線用レジストマスクが流動化するリフロー処理を行うことを特徴とする、ＴＦＴの製造方法。
  7. ソース電極とドレイン電極の間のチャンネル部と、前記ソース電極および前記ドレイン電極にそれぞれ接続する配線とを有するＴＦＴの製造方法であって、
    基板上に形成された金属膜の上にレジスト膜を形成する工程と、
    前記レジスト膜をフォトリソグラフィー技術によりパターン形成して、ソース電極用レジストマスク、ドレイン電極用レジストマスクおよび配線用レジストマスクを形成する工程と、
    前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクをマスクとして前記金属膜をエッチングし、前記ソース電極と前記ドレイン電極と前記配線とを形成する金属膜エッチング工程と、
    前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクに溶剤を作用させ、前記ソース電極と前記ドレイン電極との間を変形レジストで被覆するリフロー工程と、
    を含み、
    前記リフロー工程において、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して０．２〜０．７倍とし、前記配線用レジストマスクが流動化しない時間でリフロー処理を行うことを特徴とする、ＴＦＴの製造方法。
  8. 基板上にゲート電極を形成する工程と、
    前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、下から順にａ−Ｓｉ膜、オーミックコンタクト用Ｓｉ膜および金属膜を堆積させる工程と、
    前記金属膜上にレジスト膜を形成する工程と、
    前記レジスト膜を所定の露光マスクを用いて露光処理する工程と、
    露光処理された前記レジスト膜を現像処理してパターン形成し、ソース電極用レジストマスク、ドレイン電極用レジストマスクおよび配線用レジストマスクを形成するマスクパターニング工程と、
    前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクをマスクとして前記金属膜をエッチングし、ソース電極とドレイン電極とこれらにそれぞれ接続する配線とを形成する金属膜エッチング工程と、
    前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクに有機溶媒を作用させて、少なくとも前記ソース電極と前記ドレイン電極との間のチャンネル用凹部内の前記オーミックコンタクト用Ｓｉ膜を変形レジストにより覆うリフロー工程と、
    前記変形レジスト並びに前記ソース電極および前記ドレイン電極をマスクとして、下層の前記オーミックコンタクト用Ｓｉ膜および前記ａ−Ｓｉ膜をエッチングする工程と、
    前記変形レジストを除去して、前記チャンネル用凹部内に前記オーミックコンタクト用Ｓｉ膜を再び露出させる工程と、
    前記ソース電極と前記ドレイン電極とをマスクとして、これらの間の前記チャンネル用凹部に露出した前記オーミックコンタクト用Ｓｉ膜をエッチングする工程と、
    を含み、
    前記リフロー工程において、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの膜厚を前記配線用レジストマスクの膜厚より厚く形成することで、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して１．５〜３倍とし、前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクが流動化するリフロー処理を行うことを特徴とする、ＴＦＴの製造方法。
  9. 基板上にゲート電極を形成する工程と、
    前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、下から順にａ−Ｓｉ膜、オーミックコンタクト用Ｓｉ膜および金属膜を堆積させる工程と、
    前記金属膜上にレジスト膜を形成する工程と、
    前記レジスト膜を所定の露光マスクを用いて露光処理する工程と、
    露光処理された前記レジスト膜を現像処理してパターン形成し、ソース電極用レジストマスク、ドレイン電極用レジストマスクおよび配線用レジストマスクを形成するマスクパターニング工程と、
    前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクをマスクとして前記金属膜をエッチングし、ソース電極とドレイン電極とこれらにそれぞれ接続する配線とを形成する金属膜エッチング工程と、
    前記ソース電極用レジストマスク、前記ドレイン電極用レジストマスクおよび前記配線用レジストマスクに有機溶媒を作用させて、少なくとも前記ソース電極と前記ドレイン電極との間のチャンネル用凹部内の前記オーミックコンタクト用Ｓｉ膜を変形レジストにより覆うリフロー工程と、
    前記変形レジスト並びに前記ソース電極および前記ドレイン電極をマスクとして、下層の前記オーミックコンタクト用Ｓｉ膜および前記ａ−Ｓｉ膜をエッチングする工程と、
    前記変形レジストを除去して、前記チャンネル用凹部内に前記オーミックコンタクト用Ｓｉ膜を再び露出させる工程と、
    前記ソース電極と前記ドレイン電極とをマスクとして、これらの間の前記チャンネル用凹部に露出した前記オーミックコンタクト用Ｓｉ膜をエッチングする工程と、
    を含み、
    前記リフロー工程において、前記ソース電極用レジストマスクおよび／または前記ドレイン電極用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ１を、前記配線用レジストマスクの長手方向における単位長さＬあたりの体積Ｖ２に対して０．２〜０．７倍とし、前記配線用レジストマスクが流動化しない時間でリフロー処理を行うことを特徴とする、ＴＦＴの製造方法。
  10. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
    前記制御プログラムは、実行時に、リフロー処理装置の処理室内で請求項１から請求項５のいずれか１項に記載されたリフロー処理方法が行なわれるようにリフロー処理装置を制御するものである、コンピュータ読み取り可能な記憶媒体。
  11. 基板を載置する支持台を備えた処理室と、
    前記処理室内に有機溶媒を供給するためのガス供給手段と、
    前記処理室内で請求項１から請求項５のいずれか１項に記載されたリフロー処理方法が行なわれるように制御する制御部と、
    を備えた、リフロー処理装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5429590B2 (ja) * 2007-07-10 2014-02-26 Ｎｌｔテクノロジー株式会社 ハーフトーンマスク
US8441012B2 (en) 2009-08-20 2013-05-14 Sharp Kabushiki Kaisha Array substrate, method for manufacturing array substrate, and display device
CN102455593B (zh) * 2010-10-25 2013-10-09 京东方科技集团股份有限公司 光刻胶图案的形成方法和阵列基板的制造方法
EP2951856B1 (en) * 2013-01-29 2019-05-22 Hewlett-Packard Development Company, L.P. Interconnects through dielectric vias
JP6211416B2 (ja) * 2013-12-27 2017-10-11 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタの製造方法
US20160260731A1 (en) * 2015-03-03 2016-09-08 Kabushiki Kaisha Toshiba Semiconductor device, manufacturing method for a semiconductor device, and nontransitory computer readable medium storing a pattern generating program
US10475947B2 (en) 2015-09-16 2019-11-12 Sharp Kabushiki Kaisha Photovoltaic device and method of manufacturing same
KR102602193B1 (ko) 2016-08-12 2023-11-15 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
CN107104044A (zh) * 2017-05-12 2017-08-29 京东方科技集团股份有限公司 一种电极制作方法及阵列基板的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0776776A (ja) * 1993-07-14 1995-03-20 Alps Electric Co Ltd 電子素子およびその製造方法
JP2000131719A (ja) * 1998-10-21 2000-05-12 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP2002334830A (ja) * 2000-06-12 2002-11-22 Nec Kagoshima Ltd パターン形成方法及びそれを用いた表示装置の製造方法
JP2005535147A (ja) * 2002-08-30 2005-11-17 シャープ株式会社 薄膜トランジスタ、液晶表示装置、薄膜トランジスタの製造方法および液晶表示装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0776776A (ja) * 1993-07-14 1995-03-20 Alps Electric Co Ltd 電子素子およびその製造方法
JP2000131719A (ja) * 1998-10-21 2000-05-12 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP2002334830A (ja) * 2000-06-12 2002-11-22 Nec Kagoshima Ltd パターン形成方法及びそれを用いた表示装置の製造方法
JP2005535147A (ja) * 2002-08-30 2005-11-17 シャープ株式会社 薄膜トランジスタ、液晶表示装置、薄膜トランジスタの製造方法および液晶表示装置の製造方法

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