CN114551453A - 半导体装置 - Google Patents

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CN114551453A CN202011384382.4A CN202011384382A CN114551453A CN 114551453 A CN114551453 A CN 114551453A CN 202011384382 A CN202011384382 A CN 202011384382A CN 114551453 A CN114551453 A CN 114551453A
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Abstract

本发明公开了一种半导体装置，其中包括一叠层以及多个存储器串列。叠层形成于一衬底上，叠层包括交替叠层的多个导电层及多个绝缘层。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层设置于第一导电柱与第二导电柱之间，且通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。

Description

半导体装置
技术领域
本发明是有关于一种半导体装置及其制造方法，且特别是有关于一种三维半导体装置及其制造方法。
背景技术
近来，由于对于更优异的存储器元件的需求已逐渐增加，已提供各种三维(3D)存储器元件。然而，为了让此类三维存储器元件可达到更高的存储容量以及更加的效能，仍有需要提供一种改善的三维存储器装置及其制造方法。
发明内容
本发明系有关于一种半导体装置。相较于通道层设置于第一导电柱与第二导电柱之外并环绕第一导电柱与第二导电柱的比较例而言，由于本发明的半导体装置的通道层设置于第一导电柱与第二导电柱之间，可具有较短的通道长度，不但可使得半导体装置的效能提升，亦可增加芯片的密度。
根据本发明的一实施例，提出一种半导体装置。半导体装置包括一叠层以及多个存储器串列。叠层形成于一衬底上，叠层包括交替叠层的多个导电层及多个绝缘层。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱，分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层设置于第一导电柱与第二导电柱之间，且通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。
根据本发明的另一实施例，提出一种半导体装置。半导体装置包括一叠层以及多个存储器串列。叠层形成于一衬底上，叠层包括交替叠层的多个导电层及多个绝缘层。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱，分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。导电层包括一第一底导电层，该第一底导电层设置于该第一导电柱与该第二导电柱之下。
根据本发明的又一实施例，提出一种半导体装置的制造方法。方法包括下列步骤。首先，形成一叠层于一衬底上。叠层包括交替叠层的多个导电层及多个绝缘层。此后，形成多个存储器串列。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱，分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层设置于第一导电柱与第二导电柱之间，且通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1A绘示依照本发明一实施例的半导体装置的俯视图；
图1B绘示沿着图1A的A-A’联机的剖面图；以及
图2A至图12B绘示依照本发明一实施例的半导体装置的制造流程的示意图。
【符号说明】
18a，18b：底部结构
100：半导体装置
101：衬底
103：第一底绝缘层
105：第一底导电层
107：第二底绝缘层
109：底牺牲层
112：底牺牲层
110：第三底绝缘层
111：上牺牲层
116：上导电层
114：绝缘层
116：上导电层
118a：第一导电柱
118b：第二导电柱
120：通道层
120n：环形内表面
120t：环形外表面
122：存储器结构
124：绝缘柱
132：第一开口
134：第二开口
136：第三开口
138：沟道
140：第四开口
146：第二氧化物层
148：氧化物材料
A，A’，B，B’：剖面线端点
C1：第一位置
C2：第二位置
CL：导电层
IL：绝缘层
L1，L2：长度
LS：叠层结构
MS：存储器串列
ST：叠层
W1：第一宽度
W2：第二宽度
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1A绘示依照本发明一实施例的半导体装置100的俯视图，对应于图1B的B-B’联机的平面(亦即是对应于X轴与Y轴所形成的平面)。图1B绘示沿着图1A的A-A’联机的剖面图(亦即是对应于X轴与Z轴所形成的平面)。在本实施例中，X轴、Y轴与Z轴是彼此垂直，但本发明并不以此为限，只要X轴、Y轴与Z轴是彼此交错即可。
请同时参照图1A及图1B，半导体装置100包括一叠层ST及多个存储器串列MS。沟道138可将叠层ST分为多个次叠层(未绘示)。半导体装置100形成于一衬底101上。叠层ST包括交替叠层的多个导电层CL及多个绝缘层IL。存储器串列MS分别沿着一第一方向穿过叠层ST。第一方向例如是Z轴的方向。详细而言，导电层CL包括依序叠层于衬底101上的一第一底导电层105、一第二底导电层112及多个上导电层116。绝缘层IL包括依序叠层于衬底101上的一第一底绝缘层103、一第二底绝缘层107、一第三底绝缘层110以及多个上绝缘层114。
各个存储器串列MS包括一第一导电柱118a及一第二导电柱118b、一通道层120、一绝缘柱124、一存储器结构122。第一导电柱118a及第二导电柱118b分别沿着第一方向延伸且彼此电性隔离。绝缘柱124可包括第二氧化物层146及氧化物材料148。通道层120及绝缘柱124沿着第一方向延伸，并穿过第一底导电层105、第二底绝缘层107、第二底导电层112、第三底绝缘层110以及叠层ST的其他层。通道层120设置于第一导电柱118a与第二导电柱118b之间，如图1A所示。在图1B中，通道层120延伸于绝缘柱124与第一导电柱118a之间以及绝缘柱124与第二导电柱118b之间。通道层120耦接于第一导电柱118a与第二导电柱118b。此外，通道层120具有沿着一第二方向(例如是X轴方向)及一第三方向(例如是Y轴方向)所形成的一环形横截面，如图1A所示。第二方向及第三方向例如是垂直于第一方向(然本发明并不限于此)。详细而言，通道层具120有一环形内表面120n以及一环形外表面120t，第一导电柱118a及第二导电柱118b耦接于环形外表面120t。绝缘柱124连接于通道层120的环形内表面120n。换言之，第一导电柱118a及第二导电柱118b是设置于通道层120之外侧，并没有设置于通道层120的内侧。在本实施例中，通道层120的横截面为圆形，然本发明并不以此为限，通道层120的横截面可以是椭圆形或其他合适的形状。
在图1A中，第一导电柱118a耦接于通道层120的第一位置C1，第二导电柱118b耦接于通道层120的第二位置C2。第一位置C1与第二位置C2例如是沿着第二方向彼此相对。在第一位置C1与第二位置C2之间的延伸联机上(例如是穿过绝缘柱124的中心点)，通道层120形成一第一宽度W1(例如是最大宽度)，由第一导电柱118a至第二导电柱118b所形成的宽度为一第二宽度W2(例如是最大宽度)，且第二宽度W2大于第一宽度W1。在一些实施例中，通道层120形成的第一宽度W1可以称作通道长度。相较于通道层环绕第一导电柱与第二导电柱的比较例而言，由于本发明的实施例中的通道层120设置于第一导电柱118a与第二导电柱118b之间，通道层120所占的体积较小，且所形成的通道长度可较短，故可使得芯片的密度提升，并让半导体装置可达到更好的效能。第一导电柱118a与第二导电柱118a分别接触于通道层120而形成2个接触面积，接触面积的大小可视需求有所调整。在一些实施例中，第一导电柱118a及第二导电柱118b沿着第二方向接触通道层120的相对侧。
在图1B中，第一底导电层105设置于第一导电柱118a与第二导电柱118b之下，且第一底导电层105环绕通道层120的一底部部分。位于第一底导电层105之上的导电层CL(亦即是第二底导电层112及上导电层116)环绕第一导电柱118a及第二导电柱118b。在第一方向中，第一底导电层105是重叠于第一导电柱118a与第二导电柱118b。第一底导电层105环绕通道层120的底部。在第二方向中，第一底导电层105的长度L1是大于设置于第一底导电层105之上的第二底导电层112的长度L2。在第二方向中，第一底导电层105的长度L1是大于上导电层116的长度L3。第一底绝缘层103设置于衬底101与第一底导电层105之间，第二底绝缘层107设置于第一底导电层105与第一导电柱118a之间以及第一底导电层105与第二导电柱118b之间。在图1B中，第一导电柱118a的底部结构18a的一底表面实质上共平面于第二底导电层112的一底表面。
在图1A中，存储器结构122环绕一部分的第一导电柱118a、一部分的第二导电柱118b及一部分的通道层120。在第二方向与第三方向的横截面上，存储器结构122共形于第一导电柱118a、第二导电柱118b及通道层120，如图1A所示。在图1B中，一部分的存储器结构122沿着第一方向(例如是Z方向)延伸，一部分的存储器结构122沿着第二方向(例如是X方向)延伸，使得存储器结构122环绕第二底导电层112及上导电层116。绝缘柱124位于存储器串列MS的中心区域。通道层120环绕绝缘柱124，亦即是，通道层120沿着第一方向延伸于绝缘柱124与第一导电柱118a之间以及绝缘柱124与第二导电柱118b之间。
在一些实施例中，衬底101例如是一介电层(例如是氧化硅层(silicon oxidelayer))。绝缘层IL可例如是氧化硅层，氧化硅层例如是包括二氧化硅。绝缘柱124的材料例如是氧化物，绝缘柱124可包括第二氧化物层146及氧化物材料148，其中第二氧化物层146及氧化物材料148的材料可彼此相同，例如皆为二氧化硅。导电层CL可由导电材料所形成，导电材料例如是多晶硅、非晶硅、钨(W)、钴(Co)、铝(A1)、硅化钨(WSiX)、硅化钴(CoSiX)或其他合适的材料。在本实施例中，第一底导电层105的材料不同于第一底导电层105之上的导电层CL(亦即是第二底导电层112与上导电层116)的材料，例如，第一底导电层105的材料是P型掺杂的多晶硅，第二底导电层112与上导电层116的材料是钨，然本发明并不以此为限。在一些实施例中，第一底导电层105的材料可相同于第二底导电层112与上导电层116的材料。
在本实施例中，存储器结构122包括一电荷存储材料，例如是由氧化物层、氮化物层及氧化物层形成的电荷存储材料，然本发明并不以此为限。通道层120的材料例如是未掺杂的多晶硅，然本发明并不以此为限。第一导电柱118a及第二导电柱118b的材料例如是N型掺杂的多晶硅，然本发明并不以此为限。
在本实施例中，仅示例性绘示7层绝缘层IL及6层导电层CL，然本发明并不以此为限，绝缘层IL的数量可大于7，导电层CL的数量可大于6，绝缘层IL及导电层CL的数量及配置方式可视需求调整。
如图1B所示，在一些实施例中，第一导电柱118a、第二导电柱118b、导电层120与每个存储器结构122及上导电层116的交叉点可形成一存储单元，沿着第一方向排列的多个存储单元形成一存储器串列MS。上导电层116可做为栅极，第一导电柱118a与第二导电柱118b可为源极或漏极。
在本实施例中，第一导电柱118a的底部结构18a与通道层120之间以及第二导电柱118b的底部结构18b与通道层120之间可具有残留的氧化物。第二底导电层112可作为虚设栅极。并且，可施加0V或小于0V(例如是负电压)的电压于第二底导电层112，以防漏电流的发生。然而，本发明并不限于此，在一些实施例中，第一导电柱118a与通道层120之间以及第二导电柱118b与通道层120之间可不具有氧化物。
在一些实施例中，第一底导电层105可作为虚设栅极，可施加0V或小于0V(例如是负电压)的电压于第一底导电层105，以防止通道层120发生漏电流。
在一些实施例中，本发明的半导体装置100可应用于三维及闪存(3D AND flashmemory)、三维反或存储器(3D NOR memory)或其他合适的存储器。
图2A至图12B绘示依照本发明一实施例的半导体装置100的制造流程的示意图。图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A及图12A绘示X轴及Y轴所形成的平面，图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B及图12B绘示X轴及Z轴所形成的平面。详细而言，图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A及图12A分别对应于图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B及图12B中沿着B-B’联机的平面，图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B及图12B分别绘示图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A及图12A中沿着A-A’联机的剖面图。
图2A绘示形成初始结构P之后的俯视图，对应于图2B的B-B’联机的平面。
请同时参照图2A及图2B，提供一衬底101，并通过沉积工艺在衬底101上依序形成一第一底绝缘层103、一第一底导电层105、一第二底绝缘层107、一底牺牲层109及一第三底绝缘层110，以形成一初始结构P。沉积工艺例如是化学气相沉积工艺。
请参照图3A及图3B，通过一刻蚀工艺形成沿着第一方向(例如是Z方向)穿过第三底绝缘层110及底牺牲层109的多个第一开口132。每个第一开口132的底部暴露第二底绝缘层107的一部分上表面。此后，通过一沉积工艺在第一开口132中填入导电材料，以形成第一导电柱118a与第二导电柱118b(绘示于图1A及图1B)的多个底部结构18a与18b。在一些实施例中，底部结构18a与18b以及底牺牲层109具有相同的厚度。底部结构18a与18b的材料例如是N型掺杂的多晶硅，然本发明并不限于此。在一些实施例中，将导电材料填入第一开口132中之后，可再利用一回蚀工艺移除部分的导电材料，以形成底部结构18a与18b，其中底部结构18a与18b以及第三底绝缘层110之间可具有一些凹陷。
在一些实施例中，可将原来具有凹陷的第三底绝缘层110移除之后，再重新沉积一层第三底绝缘层110于底牺牲层109及底部结构18a与18b上。在一些实施例中，可填入绝缘材料于第三底绝缘层110的凹陷之处。在一些实施例中，可通过一化学机械研磨(CMP)工艺，让第三底绝缘层110具有一平整的上表面。然而，本发明并不限于此。
请参照图4A及图4B，在第三底绝缘层110上形成一叠层结构LS，其中叠层结构LS包括交替叠层的多个上牺牲层111及多个上绝缘层114。上牺牲层111及上绝缘层114可分别通过沉积工艺所形成。在一些实施例中，上牺牲层111的材料是氮化物，例如是氮化硅；上绝缘层114的材料是氧化物，例如是二氧化硅，然本发明并不限于此。
请参照图5A及图5B，在形成叠层结构LS的步骤之后，通过一刻蚀工艺(例如是干刻蚀)形成多个第二开口134，其中第二开口134穿过叠层结构LS、第三底绝缘层110、底牺牲层109、第二底绝缘层107以及第一底导电层105。第二开口134位于第一导电柱118a的底部结构18a与第二导电柱118b的底部结构18b之间。第一底导电层105可作为一刻蚀停止层。在一些实施例中，可先通过一深刻蚀工艺暴露出第一底导电层105之后，再通过一突破刻蚀步骤(breakthrough etching step)穿过第一底导电层105并移除部分的第一底绝缘层103，使得第二开口134的底部在第一底绝缘层103之中。第二开口134可用于定义通道层120(绘示于图6A及图6B中)所形成的位置。
此后，请参照图6A及图6B，依序形成一第一氧化物层142、一通道层120以及一第二氧化物层146于第二开口134的侧壁上。部分的第一底绝缘层103系暴露出。在本实施例中，第一氧化物层142与第二氧化物层146的材料例如是二氧化硅，通道层120的材料例如是未掺杂的多晶硅，然本发明并不限于此。
请参照图7A及图7B，填充氧化物材料148于第二开口134中以及叠层结构LS之上。例如，氧化物材料148可相同于第二氧化物层146的材料(例如是二氧化硅)。第二开口134中的氧化物材料148与第二氧化物层146可共同形成一绝缘柱124，如图1A所示。
请参照图8A及图8B，形成穿过叠层结构LS及第三底绝缘层110的多个第三开口136底部结构18a与18b通过第三开口136所暴露出。底部结构18a与18b可作为刻蚀停止层。
请参照图9A及图9B，通过第三开口136移除部分的叠层结构LS、第三底绝缘层110。第一氧化物层142亦被移除以暴露出底部结构18a及底部结构18b之上的通道层120。
请参照图10A及图10B，将导电材料填充于第三开口136中，以形成第一导电柱118a及第二导电柱118b。第一导电柱118a及第二导电柱118b分别接触底部结构18a及底部结构18b。在本实施例中，第一导电柱118a及第二导电柱118b的材料例如是N型掺杂的多晶硅，然本发明并不限于此。
请参照图11A及图11B，将绝缘材料形成于第一导电柱118a及第二导电柱118b上之后，形成多个沟道138。沟道138沿着第一方向穿过叠层结构LS、第三底绝缘层110、底牺牲层112、第二底绝缘层107、第一底导电层105以及第一底绝缘层103，且沟道138沿着第二方向(例如是X方向)延伸，第二方向交错于第一方向(例如是互相垂直)。如上文中关于图1A及图1B的部分所述，沟道138可将稍后形成的叠层ST分为多个次叠层(未绘示)。稍后形成的叠层ST包括交替叠层之多个导电层CL及多个绝缘层IL。存储器串列MS分别沿着第一方向穿过稍后形成的叠层ST。图1A及图1B中的存储器串列MS是在存储器数组之一区块(block)之中，或者是通过沟道138所区分的一次区块(sub-block)之中。
请参照图12A及图12B，通过一刻蚀工艺通过沟道138移除上牺牲层111及底牺牲层109，形成位于绝缘层IL之间的多个第四开口140。
此后，在上牺牲层111及底牺牲层109被移除的位置(亦即是第四开口140中)填入存储器材料及导电材料，以分别形成多个存储器结构122、多个上导电层116以及第二底导电层112，其中上导电层116以及第二底导电层112分别对应于上牺牲层111及底牺牲层109被移除的位置。存储器结构122形成于第四开口140的侧壁上。存储器结构122沿着第一方向与第二方向延伸，使得存储器结构122分别环绕每个上导电层116以及第二底导电层112，并形成如图1A及图1B所示的半导体装置100。存储器结构122亦环绕部分的通道层120，如图1A所示。
在后续工艺中，可在半导体装置100上形成多条输入线及多条输出线(未绘示)，输入线及输出线可分别电性连接于第一导电柱118a及第二导电柱118b。
根据本发明的一实施例，半导体装置包括一叠层以及多个存储器串列。叠层形成于一衬底上，叠层包括交替叠层的多个导电层及多个绝缘层。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱，分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层设置于第一导电柱与第二导电柱之间，且通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。
相较于通道层设置于第一导电柱与第二导电柱之外并环绕第一导电柱与第二导电柱的比较例而言，由于本发明之半导体装置的通道层设置于第一导电柱与第二导电柱之间，通道长度可大幅缩短，故可缩小存储单元的尺寸，使得存储单元的叠层可更紧密。因此，本发明的半导体装置一方面可使得半导体装置的效能提升，另一方面可增加芯片的密度。
至此，已经结合附图对本公开实施例进行了详细描述。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体装置，其中，包括：
一叠层，形成于一衬底上，该叠层包括交替叠层的多个导电层及多个绝缘层；以及
多个存储器串列，沿着一第一方向穿过该叠层，各该存储器串列包括：
一第一导电柱及一第二导电柱，分别沿着该第一方向延伸且彼此电性隔离；
一通道层，沿着该第一方向延伸，其中该通道层设置于该第一导电柱与该第二导电柱之间，且该通道层耦接于该第一导电柱与该第二导电柱；以及
一存储器结构，环绕该第一导电柱、该第二导电柱及该通道层。
2.根据权利要求1所述的半导体装置，其中：
该通道层具有沿着一第二方向及一第三方向所形成的一环形横截面，该第二方向及该第三方向是垂直于该第一方向，该通道层具有一环形内表面以及一环形外表面，该第一导电柱及该第二导电柱耦接于该环形外表面。
3.根据权利要求2所述的半导体装置，其中，各该存储器串列包括位于中心区域的一绝缘柱，且该绝缘柱连接于该通道层的该环形内表面。
4.根据权利要求1所述的半导体装置，其中，各该存储器串列包括位于中心区域的一绝缘柱，且该通道层沿着该第一方向延伸于该绝缘柱与该第一导电柱之间以及该绝缘柱与该第二导电柱之间。
5.根据权利要求1所述的半导体装置，其中，该第一导电柱耦接于该通道层的一第一位置，该第二导电柱耦接于该通道层的一第二位置，该第一位置与该第二位置是沿着一第二方向彼此相对，该第二方向交错于该第一方向，
在该第一位置与该第二位置之间的延伸联机上，该通道层形成一第一宽度，由该第一导电柱至该第二导电柱所形成宽度为一第二宽度，且该第二宽度大于该第一宽度。
6.一种半导体装置，其中，包括：
一叠层，形成于一衬底上，该叠层包括交替叠层的多个导电层及多个绝缘层；以及
多个存储器串列，沿着一第一方向穿过该叠层，各该存储器串列包括：
一第一导电柱及一第二导电柱，分别沿着该第一方向延伸且彼此电性隔离；
一通道层，沿着该第一方向延伸，其中该通道层耦接于该第一导电柱与该第二导电柱；以及
一存储器结构，环绕该第一导电柱、该第二导电柱及该通道层；
其中，这些导电层包括一第一底导电层，该第一底导电层设置于该第一导电柱与该第二导电柱之下。
7.根据权利要求6所述的半导体装置，其中，在该第一方向中，该第一底导电层是重叠于该第一导电柱与该第二导电柱。
8.根据权利要求6所述的半导体装置，其中，该通道层穿过该第一底导电层。
9.根据权利要求6所述的半导体装置，其中，该第一底导电层的材料不同于设置于该第一底导电层之上的这些导电层的材料。
10.根据权利要求6所述的半导体装置，其中，该第一导电柱、该通道层及该第二导电柱沿着不同于该第一方向的一第二方向配置，且该第一导电柱与该第二导电柱沿着该第二方向接触该通道层的相对侧。
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