TWI569415B - 半導體結構及其製造方法 - Google Patents

Description

半導體結構及其製造方法

本揭露是關於一種半導體結構及其製造方法。本揭露特別是關於一種三維記憶體半導體結構及其製造方法。

半導體元件正逐漸地變得更密集且更小。隨著這股潮流，三維記憶體被發展出來。

在典型的三維記憶體半導體結構中，用於串列選擇結構及接地選擇結構的閘極氧化物是氧化物-氮化物-氧化物(ONO)多層結構或氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)多層結構，其亦用於記憶胞中。因此，在記憶胞的寫入/抹除期間，也可能會使得用於串列選擇結構及接地選擇結構的閘極氧化物帶有電荷。如此一來，便需要額外的電路來控制用於串列選擇結構及接地選擇結構的閘極氧化物的寫入/抹除。再者，由於ONO多層結構或ONONO多層結構較厚，造成反及(NAND)串列通道的控制多少有點困難。

此外，在典型的三維記憶體半導體結構中，位元線接墊的電阻可能較大。因此，需要對每一層進行離子植入製程。然而，此一製程成本昂貴，且製程窗口狹窄。

在本揭露中，提供一種半導體結構及其製造方法，以解決至少一部分上述問題。

根據一些實施例，所述半導體結構包括一基板、一堆疊、二開口、一氧化層及一導電體。堆疊由交替的導電層和絕緣層構成。堆疊形成於基板上。二個開口貫穿堆疊。氧化層形成於二個開口的複數個側壁上。導電體填充於二個開口中。導電體與二個開口的側壁只由氧化層所分離。

根據一些實施例，所述半導體結構包括一基板、一堆疊、一開口、一氧化層及一導電體。堆疊由交替的導電層和絕緣層構成。堆疊形成於基板上。開口貫穿堆疊。氧化層形成於開口的一側壁上。導電體填充於開口中。導電體與開口的側壁只由氧化層分離。

根據一些實施例，所述半導體結構的製造方法包括下列步驟。首先，形成由交替的導電層和絕緣層構成的一堆疊於一基板上。形成複數個開口貫穿堆疊。形成一氧化層於開口的複數個側壁上。接著，填充一導電體至開口中。導電體與開口的側壁只由氧化層分離。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102‧‧‧基板

104‧‧‧底層

106‧‧‧導電層

108‧‧‧絕緣層

110‧‧‧堆疊

110e‧‧‧延伸部

112‧‧‧穿隧層-捕捉層-阻障層結構

114‧‧‧第一導電層

116‧‧‧開口

116s‧‧‧側壁

118‧‧‧氧化層

120‧‧‧導電體

122‧‧‧第二導電層

124‧‧‧第一孔洞

126‧‧‧第二孔洞

128‧‧‧字元線的位置

130‧‧‧串列選擇結構的位置

132‧‧‧接地選擇結構的位置

134‧‧‧反轉閘極的位置

136‧‧‧位元線接墊的位置

138‧‧‧絕緣體

140‧‧‧光阻

142‧‧‧字元線

144‧‧‧串列選擇結構

146‧‧‧接地選擇結構

148‧‧‧反轉閘極

150‧‧‧位元線接墊

152‧‧‧第一開口

154‧‧‧第二開口

第1A圖~第9E圖繪示根據本揭露一實施例之半導體結構的 製造方法。

以下將說明所述半導體結構及其製造方法。為易於解釋，以下的實施例將特別以三維NAND記憶元件(例如三維NAND垂直閘極記憶元件)為例。然而，本發明並不受限於此，舉例來說，其他半導體元件可具有所述半導體結構。

第1A圖~第9E圖繪示根據本揭露一實施例之半導體結構的製造方法。以「A」標示的圖為俯視圖。以「B」、「C」、「D」、「E」標示的圖分別為取自俯視圖中B-B’線、C-C’線、D-D’線及E-E’線的剖面圖。

請參照第1A圖~第1D圖，提供一基板102，基板102選擇性地伴隨著形成於其上的層及/或元件。可形成一底層104於基板102上。底層104可由氧化物形成，並在接下來的步驟中作為蝕刻停止層。交替地形成複數個導電層106及複數個絕緣層108於底層104上。導電層106可由多晶矽形成。絕緣層108可由氧化物形成。導電層106及絕緣層108構成一堆疊110。可圖案化堆疊110，堆疊110因此包括一或多個延伸部110e。延伸部110e中的導電層106可作為位元線。

請參照第2A圖~第2D圖，形成一穿隧層-捕捉層-阻障層結構112共形地覆蓋堆疊110。穿隧層-捕捉層-阻障層結構112可以是一氧化物-氮化物-氧化物(ONO)結構、一氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)結構或一氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(ONONONO)結構。接著，形成 一第一導電層114覆蓋穿隧層-捕捉層-阻障層結構112。第一導電層114可由重摻雜多晶矽形成，例如由p+摻雜多晶矽形成。可例如藉由化學機械研磨(Chemical Mechanical Planarization,CMP)選擇性地進行一平坦化製程。

請參照第3A圖~第3D圖，形成複數個開口116。開口116貫穿第一導電層114、穿隧層-捕捉層-阻障層結構112及堆疊110。開口116可藉由蝕刻製程形成，其中形成結構的氧化物、氮化物、多晶矽之間不存在蝕刻速率的差異。

請參照第4A圖~第4D圖，形成一氧化層118於開口116的側壁116s上。氧化層118可例如藉由氧化製程形成。氧化層118的厚度可以是20Å到100Å，例如是70Å。接著，填充一導電體120至開口116中。導電體120與開口116的側壁116s只由氧化層118分離。導電體120可由重摻雜多晶矽形成。導電體120及第一導電層114可依照需求由相同或不同摻雜類型的重摻雜多晶矽形成。舉例來說，第一導電層114可由p+摻雜多晶矽形成，導電體120可由n+摻雜多晶矽形成。可選擇性地進行用於移除形成導電體120的多餘材料的蝕刻製程及/或用於移除形成氧化層118的多餘材料的蝕刻製程。

請參照第5A圖~第5D圖，形成一第二導電層122連接導電體120及第一導電層114。第二導電層122可由多晶矽形成。

請參照第6A圖~第6D圖，形成複數個第一孔洞124貫穿第二導電層122及導電體120，並形成複數個第二孔洞126 貫穿第二導電層122及第一導電層114。如此一來，便由第二孔洞126定義出複數個字元線的位置128，並由第一孔洞124定義出複數個複數個串列選擇結構的位置130、複數個接地選擇結構的位置132及複數個反轉閘極的位置134，另外亦定義出位元線接墊的位置136。第一孔洞124及第二孔洞126開口116可藉由蝕刻製程形成。請參照第6B圖，此一蝕刻製程可停止於穿隧層-捕捉層-阻障層結構112，或者可貫穿穿隧層-捕捉層-阻障層結構112並止於底層104。由於對準誤差，堆疊110側壁上的穿隧層-捕捉層-阻障層結構112可能被部分或完全蝕刻，在後者的情況下，導電層106及絕緣層108可能被部分蝕刻。第一孔洞124的尺寸與第二孔洞126的尺寸可以相同或不同。在第一孔洞124的尺寸與第二孔洞126的尺寸不同的例子中，會需要額外的光刻製程、蝕刻製程、及如下所述的絕緣體密封製程。

請參照第7A圖~第7D圖，填充一絕緣體138至第一孔洞124及第二孔洞126中，以密封第一孔洞124及第二孔洞126。絕緣體138可由氧化物形成。

接下來將要形成串列選擇結構、接地選擇結構及反轉閘極。請參照第8A圖~第8D圖，形成光阻140於結構之上，以進行圖案化。請參照第9A圖~第9E圖，同時形成字元線142、串列選擇結構144、接地選擇結構146及反轉閘極148。串列選擇結構144各包括氧化層118的一部分及導電體120的一部分。接地選擇結構146各包括氧化層118的一部分及導電體120的一部分。反轉閘極148各包括氧化層118的一部分及導電體120的一部分。位元線接墊150位於反轉閘極148的外側。

在此，由於用於串列選擇結構144及接地選擇結構146的閘極氧化物是一氧化層118，與用於記憶胞的穿隧層-捕捉層-阻障層結構112不同，便不需要額外的電路來控制用於串列選擇結構144及接地選擇結構146的閘極氧化物的寫入/抹除。再者，由於氧化層118只有約20Å到100Å厚，比起厚度可能大於200Å的穿隧層-捕捉層-阻障層結構112要薄得多，因此較容易控制。此外，反轉閘極148用於導通(turn on)位元線接墊150的周遭區域，因此不需要對每一層進行離子植入製程。再者，由於使用薄的氧化層118，電阻係下降。

在一實施例中，如第9A圖~第9E圖所示，由上述方法製造而成的半導體結構包括一基板102、一堆疊110、複數個第一開口152、複數個第二開口154、一氧化層118及一導電體120。堆疊110由交替的導電層106和絕緣層108構成。堆疊110形成於基板102上。堆疊110可被圖案化並因此包括延伸部110e。各個延伸部110e自堆疊110位於二個第一開口152之間的一部分向外延伸。一對第一開口152及第二開口154係為一開口116(示於第3A圖)的一部分。更具體地說，第一開口152及第二開口154貫穿堆疊110並由半導體結構的絕緣體138彼此分離。氧化層118形成第一開口152及第二開口154的側壁上。氧化層118的厚度可以是20Å到100Å，例如70Å。導電體120填充於第一開口152及第二開口154中。導電體120與第一開口152及第二開口154的側壁只由氧化層118分離。半導體結構還可包括用於記憶胞的一穿隧層-捕捉層-阻障層結構112。穿隧層-捕捉層-阻障層結構112共形地覆蓋延伸部110e。穿隧層-捕捉層-阻障層 結構112是一ONO結構、一ONONO結構或一ONONONO結構。

填充於二個第一開口152中的導電體120可作為串列選擇結構144。或者，填充於二個第一開口152中的導電體120可彼此連接並作為接地選擇結構146。由於用於串列選擇結構144及接地選擇結構146的閘極氧化物是氧化層118，與用於記憶胞的穿隧層-捕捉層-阻障層結構112不同，便不需要額外的電路來控制用於串列選擇結構144及接地選擇結構146的閘極氧化物的寫入/抹除。再者，由於氧化層118只有約20Å到100Å厚，比起穿隧層-捕捉層-阻障層結構112要薄得多，因此較容易控制。

填充於一個第二開口154中的導電體120可作為反轉閘極148，施加電壓至反轉閘極148可使一反轉層產生。由於反轉閘極148用於導通位元線接墊150的周遭區域，便不需要對每一層進行離子植入製程。再者，由於使用薄的氧化層118，電阻係下降。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110e‧‧‧延伸部

122‧‧‧第二導電層

138‧‧‧絕緣體

142‧‧‧字元線

144‧‧‧串列選擇結構

146‧‧‧接地選擇結構

148‧‧‧反轉閘極

150‧‧‧位元線接墊

152‧‧‧第一開口

154‧‧‧第二開口

Claims (7)

1. 一種半導體結構，包括：一基板；一堆疊，由交替的導電層和絕緣層構成，該堆疊形成於該基板上；二開口，貫穿該堆疊；一氧化層，形成於該二開口的複數個側壁上；以及一導電體，填充於該二開口中，該導電體與該二開口的該些側壁只由該氧化層分離，其中填充於該二開口中的該導電體作為一串列選擇結構或一接地選擇結構。
2. 如申請專利範圍第1項所述之半導體結構，其中該氧化層的厚度是20Å到100Å。
3. 一種半導體結構，包括：一基板；一堆疊，由交替的導電層和絕緣層構成，該堆疊形成於該基板上；一開口，貫穿該堆疊；一氧化層，形成於該開口的一側壁上；以及一導電體，填充於該開口中，該導電體與該開口的該側壁只由該氧化層分離，其中填充於該開口中的該導電體作為一反轉閘極(inversion gate)，施加一電壓於該反轉閘極後產生一反轉層。
4. 如申請專利範圍第3項所述之半導體結構，其中該氧化層的厚度是20Å到100Å。
5. 一種半導體結構的製造方法，包括：形成由交替的導電層和絕緣層構成的一堆疊於一基板上；形成複數個開口貫穿該堆疊；形成一氧化層於該些開口的複數個側壁上；以及填充一導電體至該些開口中，該導電體與該些開口的該些側壁只由該氧化層分離，其中在形成該些開口之前，更包括：形成一穿隧層-捕捉層-阻障層結構共形地覆蓋該堆疊；以及形成一第一導電層覆蓋該穿隧層-捕捉層-阻障層結構；其中該些開口貫穿該第一導電層、該穿隧層-捕捉層-阻障層結構及該堆疊。
6. 如申請專利範圍第5項所述之半導體結構的製造方法，其中該氧化層的厚度是20Å到100Å。
7. 如申請專利範圍第5項所述之半導體結構的製造方法，在填充該導電體之後，更包括：形成一第二導電層連接該導電體及該第一導電層；形成複數個第一孔洞貫穿該第二導電層及該導電體；形成複數個第二孔洞貫穿該第二導電層及該第一導電層；以及填充一絕緣體至該些第一孔洞及該些第二孔洞中。