CN113394226B - 三维存储器及三维存储器制作方法 - Google Patents

Abstract

本发明属于存储设备技术领域，具体涉及一种三维存储器及三维存储器制作方法。本发明旨在解决相关技术中公共源极与各导电层之间容易发生漏电的问题。本发明的三维存储器中，在堆叠结构和基底之间设置连接层和导通层，连接层与导通层接合，半导体结构依次通过连接层和导通层与外部设备连接，栅极缝内填充有绝缘体；与在栅极缝内设置用于连接半导体结构的公共源极相比，无需设置公共源极，避免导电层与公共源极之间发生漏电，提高了三维存储器的性能。

Description

三维存储器及三维存储器制作方法

本发明是2020年07月03日所提出的申请号为2020106313043、发明名称为《三维存储器及三维存储器制作方法》的发明专利申请的分案申请。

技术领域

本发明实施例涉及存储设备技术领域，尤其涉及一种三维存储器及三维存储器制作方法。

背景技术

随着存储设备技术的逐渐发展，三维储存器以其较高的存储能力以及较快的读取和写入速度被广泛的应用。

相关技术中，三维存储器包括基底以及设置在基底上的堆叠结构，堆叠结构包括交替堆叠的多个绝缘层和多个导电层，堆叠结构上设置有向基底延伸的沟道孔和栅极缝，沟道孔内设置有半导体结构，半导体结构与各导电层之间构成存储单元；栅极缝内设置有公共源极，公共源极朝向基底的一端与半导体结构朝向基底的一端电连接。

然而，公共源极与各导电层之间容易发生漏电，进而影响三维存储器的性能。

发明内容

有鉴于此，本发明实施例提供一种三维存储器及三维存储器制作方法，以解决公共源极与各导电层之间容易发生漏电，进而影响三维存储器的性能的技术问题。

本发明实施例提供了一种三维存储器，包括：基底；设置在基底上的堆叠结构，贯穿堆叠结构且将堆叠结构划分为多个块区域的栅极缝，栅极缝内填充有绝缘体；设置在基底和堆叠结构之间的连接层和导通层，导通层位于连接层朝向基底的一侧，且连接层与导通层接合；块区域内的半导体结构连接同一连接层和导通层；所述堆叠结构包括交替堆叠的多个绝缘层和多个导电层，靠近所述栅极缝一侧的所述导电层、与所述导电层相邻的所述绝缘层围设成槽口。

通过上述设置，在堆叠结构和基底之间设置连接层和导通层，连接层与导通层接合，半导体结构依次通过连接层和导通层与外部设备连接，栅极缝内填充有绝缘体；与在栅极缝内设置用于连接半导体结构的公共源极相比，无需设置公共源极，避免导电层与公共源极之间发生漏电，提高了三维存储器的性能。另外，由于栅极缝内填充有绝缘体，填充在栅极缝内的绝缘体的材质选择性更多，便于三维存储器的制作。

在可以包括上述实施例的一些实施例中，基底设有凹槽，导通层设置在凹槽内，半导体结构的底部容纳于凹槽。

如此设置，可以避免导通层向基底外凸出，可以在垂直于基底的方向上减小三维存储器的尺寸，进而减小三维存储器的体积

在可以包括上述实施例的一些实施例中，连接层包括靠近基底的第一连接层以及远离基底的第二连接层，第一连接层位于凹槽内，第二连接层覆盖第一连接层和位于第一连接层周围的至少部分基底。

如此设置，第二连接层可以通过第一连接层与导通层电连接。

在可以包括上述实施例的一些实施例中，半导体结构的侧壁上设置有延伸至半导体结构的半导体柱的连接槽，部分第二连接层延伸至连接槽内，且与半导体柱连接。

如此设置，部分第二连接层延伸至连接槽内，并且与半导体柱接触，以实现第二连接层与半导体柱之间的连接，结构简单且便于制造。

在可以包括上述实施例的一些实施例中，导通层覆盖在凹槽的槽底和侧壁上，导通层围设成凹陷部，第一连接层填充在凹陷部内；凹槽侧壁上的导通层与第二连接层接触。

如此设置，位于凹槽侧壁上的导通层直接与第二连接层接合，使得导通层在通过第一连接层与第二连接层电连接的同时，还通过位于凹槽侧壁的部分与第二连接层直接连接，降低了第二连接层与导通层之间的电阻。

在可以包括上述实施例的一些实施例中，栅极缝包括贯穿连接层和部分基底的第一缝体、以及贯穿堆叠结构的第二缝体，绝缘体填充在第一缝体和第二缝体内。

如此设置，如此设置，位于第一缝体内的绝缘体与基底连接，可以提高绝缘体与基底之间连接力，进而将堆叠结构固定在基底上，提高了整个三维存储器强度。

在可以包括上述实施例的一些实施例中，第二缝体在基底上的投影面积小于第一缝体在基底上的投影面积。如此设置，可以增大第一缝体内的绝缘体与基底之间的接触面积，进一步提高了绝缘体与基底之间的连接力，提高了整个三维存储器的强度。

在可以包括上述实施例的一些实施例中，堆叠结构包括阶梯区以及核心区，沟道孔位于核心区内，阶梯区内的堆叠结构为呈阶梯状的阶梯结构，阶梯结构上设置有绝缘填充物，绝缘填充物上设置有向基底延伸的第一连接孔，第一连接孔延伸至导通层，第一连接线设置在第一连接孔内，且第一连接线朝向基底的一端与导通层连接，第一连接线背离基底的一端用于与外部设备连接。

如此设置，由于第一连接线外包裹有绝缘填充物，使得第一连接线与各导电层之间的距离较大，在实现导通层与外部设备连接同时，也避免了第一连接线与导电层之间发生漏电。

在可以包括上述实施例的一些实施例中，三维存储器还包括设置在堆叠结构背离基底一侧的外围器件，第一连接线背离基底的一端与外围器件连接。

在可以包括上述实施例的一些实施例中，基底上设置有第二连接孔，第二连接孔延伸至导通层，第二连接孔内设置有第二连接线，第二连接线朝向堆叠结构的一端与导通层连接，第二连接线背离堆叠结构的一端用于与外部设备连接。

如此设置，导通层可以通过设置在基底上的第二连接线与外部设备连接，结构简单，且便于加工。

在可以包括上述实施例的一些实施例中，导通层包括金属层。

在可以包括上述实施例的一些实施例中，金属层为钨层。

在可以包括上述实施例的一些实施例中，绝缘体包括氧化硅体或者氮化硅体。

本发明实施例还提供一种三维存储器制作方法，

提供基底；在基底上依次形成导通层和连接层，导通层用于与外部设备连接；在连接层上形成堆叠结构，堆叠结构上具有向基底延伸的沟道孔和栅极缝，沟道孔内具有半导体结构，栅极缝将堆叠结构分成多个块区域，每一块区域内的半导体结构与同一连接层连接，栅极缝内填充有绝缘体；其中，所述堆叠结构包括交替堆叠的多个绝缘层和多个导电层，靠近所述栅极缝一侧的所述导电层、与所述导电层相邻的所述绝缘层围设成槽口。

通过本实施例提供的三维存储器制作方法制作的三维存储器，堆叠结构和基底之间设置连接层和导通层，连接层与导通层接合，半导体结构依次通过连接层和导通层与外部设备连接，栅极缝内填充有绝缘体；与在栅极缝内设置用于连接半导体结构的公共源极相比，无需设置公共源极，避免导电层与公共源极之间发生漏电，提高了三维存储器的性能。

在可以包括上述实施例的一些实施例中，在基底上依次形成导通层和连接层的步骤包括：在基底上形成凹槽；在凹槽的侧壁、槽底以及凹槽外的基底上依次形成过渡导通层和过渡连接层；去除凹槽外的基底上的过渡导通层和过渡连接层，以形成导通层和第一连接层。

如此设置，可以使导通层和第一连接层容置在凹槽内，避免导通层和第一连接层由基底凸出，进而减小了三维存储器沿垂直于基底方向的尺寸，实现了三维存储器的小型化。

在可以包括上述实施例的一些实施例中，去除凹槽外的基底上的过渡导通层和过渡连接层的步骤之后还包括：

在凹槽外的基底上形成第一缝体；在第一缝体、第一缝体外的基底以及第一连接层上形成第一牺牲层。

在可以包括上述实施例的一些实施例中，在连接层上形成堆叠结构的步骤包括：

在第一牺牲层上形成交替堆叠的多个绝缘层和多个第二牺牲层，沟道孔贯穿各绝缘层和第二牺牲层，且沟道孔延伸至第一连接层；在沟道孔内形成半导体结构。

在可以包括上述实施例的一些实施例中，在连接层上形成堆叠结构还包括：

形成贯穿各绝缘层和各第二牺牲层的第二缝体，第二缝体延正对第一缝体设置，并且第二缝体延伸至第一牺牲层内；第二缝体在基底上的投影面积小于第一缝体在基底上的投影面积。

如此设置，可以增大第一缝体内的绝缘体与基底之间的接触面积，提高绝缘体与基底之间的连接力，提高了整个三维存储器的强度。

在可以包括上述实施例的一些实施例中，形成第二缝体之后还包括：

利用第二缝体去除第一牺牲层，以形成空白层。

在可以包括上述实施例的一些实施例中，在去除第一牺牲层之后包括：

去除位于空白层内的半导体结构的侧壁，以暴露出半导体结构的半导体柱；在空白层内形成第二连接层，第二连接层与半导体柱和第一连接层接合。

在可以包括上述实施例的一些实施例中，形成第二连接层之后，利用第二缝体将第二牺牲层替换成导电层。

在可以包括上述实施例的一些实施例中，形成导电层之后，在第一缝体和第二缝体内形成绝缘体。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的三维存储器的结构示意图一；

图2为图1中A处的局部放大图；

图3为本发明实施例提供的三维存储器的结构示意图二；

图4为本发明实施例提供的三维存储器的结构示意图三；

图5为本发明实施例提供的三维存储器的俯视图；

图6为本发明实施例提供的三维存储器的结构示意图四；

图7为本发明实施例提供的三维存储器制作方法的流程图；

图8为本发明实施例提供的三维存储器制作方法中在基底上形成凹槽后的示意图；

图9为本发明实施例提供的三维存储器制作方法中形成过渡连接层和过渡导通层后的示意图；

图10为本发明实施例提供的三维存储器制作方法中形成第一连接层和导通层后的示意图；

图11为本发明实施例提供的三维存储器制作方法中形成第一缝体后的示意图；

图12为本发明实施例提供的三维存储器制作方法中形成第一牺牲层后的示意图；

图13为本发明实施例提供的三维存储器制作方法中形成半导体结构后的示意图；

图14为本发明实施例提供的三维存储器制作方法中形成第二缝体后的示意图；

图15为本发明实施例提供的三维存储器制作方法中在第二缝体上形成保护层后的示意图；

图16为图15中B处的局部放大图；

图17为本发明实施例提供的三维存储器制作方法中去除第二缝体底壁上的保护层后的示意图；

图18为本发明实施例提供的三维存储器制作方法中去除第一牺牲层后的示意图；

图19为本发明实施例提供的三维存储器制作方法中去除过渡层后的示意图；

图20为本发明实施例提供的三维存储器制作方法中去除第四保护层后的示意图；

图21为本发明实施例提供的三维存储器制作方法中去除空白层内的半导体结构的介质层后的示意图；

图22为图21中C处的局部放大图；

图23为本发明实施例提供的三维存储器制作方法中在空白层内形成第二连接层后的示意图；

图24为本发明实施例提供的三维存储器制作方法中去除第一缝体和第二缝体侧壁上的材料层后的示意图；

图25为本发明实施例提供的三维存储器制作方法中去除第二保护层后的示意图；

图26为本发明实施例提供的三维存储器制作方法中将第二牺牲层替换成导电层后的示意图；

图27为图26中E处的局部放大图；

图28为本发明实施例提供的三维存储器制作方法中在第一缝体和第二缝体内形成绝缘体后的示意图。

附图标记说明：

10：基底；

20：栅极缝；

30：绝缘体；

40：连接层；

50：堆叠结构；

60：半导体结构；

70：外壳；

80：外围器件；

90：布线层；

101：凹槽；

102：第二连接线；

103：导通层；

201：第一缝体；

202：第二缝体；

203：第一保护层；

204：第二保护层；

205：第三保护层；

206：第四保护层；

401：第一连接层；

402：第二连接层；

403：第一牺牲层；

404：空白层；

405：过渡层；

501：绝缘层；

502：导电层；

503：阶梯区；

504：核心区；

505：绝缘填充物；

506：第一连接线；

507：第二牺牲层；

508：第一块区域；

509：第二块区域；

601：半导体柱；

602：介质层；

701：引线；

1031：过渡导通层；

4011：过渡连接层；

5021：金属层；

5022：绝缘薄膜；

5023：导电薄膜。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在相关技术中，三维存储器的公共源极设置在栅极缝内，使得导电侧壁与各导电层之间的距离较小，进而使得导电侧壁与导电层之间容易发生漏电，影响三维存储器的性能。

本实施例提供的三维存储器中，通过在基底和堆叠结构之间设置导通层，导通层用于与半导体结构中的半导体柱连接以及用于与外部设备连接，从而使得栅极缝内不需要设置公共源极，可以用绝缘体填充栅极缝；与通过设置在栅极缝内的公共源极实现半导体柱与外部设备的连接相比，无需设置公共源极，避免了公共源极与导电层之间发生漏电，提高了三维存储器的性能。

本实施例提供的三维存储器可以为NAND存储器(闪存)，当然本实施例并不以此为限，本实施例中的三维存储器还可以为其他的存储器。

请参照图1，本实施例中，三维存储器包括基底10，基底10可以呈板状，基底10可以主要由单晶硅构成，但本实施例并不以此为限，基底10还可以主要由硅锗或锗等材质构成。

在基底10上设置有堆叠结构50，堆叠结构50包括交替层叠设置的多个绝缘层501和多个导电层502；也就是说，沿着垂直于基底10的方向，在基底10上的导电层502和绝缘层501交替的设置，示例性的，在一层导电层502上设置一层绝缘层501，然后再在该绝缘层501上再设置一层导电层502，如此往复以形成堆叠结构50。

其中，导电层502可以主要由钨、钴、铜和铝中的一种或多种制成，当然导电层502还可以由金属硅化物等非金属导电材质构成。位于相邻的两个导电层502之间的绝缘层501由绝缘材料构成，示例性的，绝缘层501可以由氧化硅、氮化硅和氮氧化硅中的一种或多种构成。

沟道孔穿过堆叠结构50并且向基底10延伸，沟道孔内设置有半导体结构60，半导体结构60与沟道孔侧壁的每一导电层502之间构成一个存储单元，数据存储在存储单元内。进一步地，沟道孔可以为多个，每一沟道孔内均设置有半导体结构60，以增大存储单元的数量，进而提高三维存储器的存储能力。示例性的，多个沟道孔在堆叠结构50中可以排成阵列，以使半导体结构60在堆叠结构50内呈阵列状排布。

继续参照图1，本实施例中，堆叠结构50上还设置有向基底10延伸的栅极缝20，栅极缝20内填充有绝缘体30；其中绝缘体30的材质可以包括氧化硅、氮化硅、氮氧化硅以及多晶硅中的一种或多种，值得说明的是，绝缘体30的材质可以与绝缘层501的材质可以相同，当然绝缘体30的材质与绝缘层501的材质也可以不同，本实施例对此不做限制。

本实施例中，栅极缝20沿平行于基底10的方向延伸(图1中y方向)，以将堆叠结构50划分为若干个块区域，每个块区域中分别设有若干沟道孔。

参照图3-图5，栅极缝20将堆叠结构50分隔成独立的第一块区域508和第二块区域509，相应的第一块区域508和第二块区域509内均设置有沟道孔；示例性的，第一块区域508内包括核心区504以及阶梯区503，第一块区域508内的沟道孔设置在核心区504域内，阶梯区503内的堆叠结构50为呈阶梯状的阶梯结构；也就是说阶梯区503内，每一导电层502位于一个台阶内，以便于导线(未示出)与导电层502连接；导线为多个，多个导线中每一导线与一个导电层502连接，并且每一导线向背离基底10的方向延伸。进一步地，在阶梯状的阶梯结构上设置有绝缘填充物505，其中绝缘填充物505可以与绝缘层501的材质相同，当然绝缘填充物505的材质也可以与绝缘层501的材质不同，本实施例对此不作限制。

本实施例中，阶梯区503可以位于核心区504的一侧(如图3所示)；当然阶梯区503还可以位于核心区504中间(如图4所示)，也就是说阶梯区503可以将核心区504分隔成第一核心区和第二核心区，第一核心区504和第二核心区504内的导电层502均通过阶梯区503内的导线引出。

本实施例中，第二块区域509内的结构与第一块区域508内的结构大体相似，参照第一块区域508的描述，在此不再赘述。

在一些实现方式中，栅极缝20可以为一个，相应的，将堆叠结构50分隔成两个独立的块区域。在其他实现方式中，栅极缝20的数量可以多于一个，示例性的栅极缝20的数量可以为2个、3个、4个等；相应的，堆叠结构50被多个栅极缝20分隔成独立的多个块区域，其中每一块区域内均可以设置阶梯区503和核心区504，沟道孔设置在核心区504内，阶梯区503内设置有与导电层502连接的导线。进一步地，阶梯区503可以位于核心区504的一端，当然阶梯区503也可以位于核心区504的中部，本实施例对此不作限制。

继续参照图1和图2，本实施例提供的三维存储器，在基底10和堆叠结构50之间还设置有连接层40和导通层103，并且导通层103位于连接层40朝向基底10的一侧，连接层40与导通层103接合；示例性的连接层40可以贴合在导通层103背离基底10的侧面上。

半导体结构60通过连接层40和导通层103与外部设备连接，示例性的，连接层40与半导体结构60连接，导通层103与外部设备连接。半导体结构60包括半导体柱601以及设置在半导体柱601外的介质层602，介质层602可以包括隧道层、存储单元层以及阻隔层，其中，半导体柱601可以由非晶硅、多晶硅或单晶硅中的一种或者多种构成，隧道层可以由氧化硅和/或氮化硅构成，存储单元层可以由氮化硅、氮氧化硅或硅中的一种或者多种构成，阻隔层可以由氧化硅和/或氮化硅等绝缘材料构成。

在栅极缝20将堆叠结构50分成多个块区域的实现方式中，每一块区域内的半导体结构60通过同一连接层40和导通层103与外部设备连接；此结构可以实现与公共源极相同的功能。

本实施例中连接层40与半导体柱601连接，连接层40的材质可以为非晶硅、多晶硅或单晶硅中的一种或者多种构成，本实施例对连接层40的材质不作限制，只要能够通过连接层40实现导通层103和半导体柱601之间的连接即可。

在一个可实现的方式中，连接层40与半导体柱601的材质相同，以保证连接层40与半导体柱601之间接触良好；示例性的连接层40和半导体柱601可均由多晶硅构成，进一步地，可以对连接层40进行离子参杂，以提高连接层40的导电性；离子参杂后的多晶硅可以为P型多晶硅或者N型多晶硅。

在上述实现方式中，为了便于连接层40与半导体柱601之间的连接，可以在连接层40对应的半导体结构60侧壁上形成连接槽，连接槽穿过介质层602并与半导体柱601接触，部分连接层40延伸至连接槽内，并与半导体柱601接触，以实现连接层40与半导体柱601之间的连接。

本实施例中，连接层40与导通层103连接，导通层103用于外部设备连接，其中外部设备可以为设置在三维存储器上的外围器件80，当然外部设备还可以为位于三维存储器外的设备，本实施例对此不作限制。

示例性的，导通层103可以为金属层，金属层可以由钨、钴、铜和铝中的一种或多种制成，当然导通层103还可以由金属硅化物等非金属导电材质构成；在导通层103为金属层的实现方式中，可以在导通层103与连接层40之间、以及导通层103与基底10之间均设置导电增强层，其中导电增强层可以主要由氮化钛构成，进而降低了导通层103自身电阻，另外还降低了导通层103与连接层40之间的电阻。

本实施例提供的三维存储器，通过在堆叠结构50和基底10之间设置连接层40和导通层103，连接层40与导通层103接合，半导体结构60依次通过连接层40和导通层103与外部设备连接，栅极缝20内填充有绝缘体30；与在栅极缝20内设置用于连接半导体结构60的公共源极相比，无需设置公共源极，避免导电层502与公共源极之间发生漏电，提高了三维存储器的性能。另外由于栅极缝20内填充有绝缘体30，填充在栅极缝20内的绝缘体30的材质选择性更多，便于三维存储器的制作。

本实施例提供的三维存储器，各半导体结构60通过连接层40和导通层103与外部设备连接，与通过设置在栅极缝20内的公共源极与外部设备连接相比，基底10无需进行离子参杂，便于三维存储器的制作。

在一个可实现的方式中，基底10朝向堆叠结构50的面上设置有凹槽101，导通层103设置在凹槽101内，半导体结构60的底部容置在凹槽101中。如此设置，可以避免导通层103向基底10外凸出，可以在垂直于基底10的方向上减小三维存储器的尺寸，进而减小三维存储器的体积。

在上述实现方式中，连接层40可以包括层叠设置的第一连接层401和第二连接层402，并且第一连接层401靠近基底10设置，第二连接层402远离基底10设置，第一连接层401位于凹槽101内，第二连接层402覆盖在第一连接层401和位于第一连接层401周围的至少部分基底10。其中，第一连接层401朝向基底10的侧面与导通层103贴合，第一连接层401朝向第二连接层402的侧面与第二连接层402贴合，使得第二连接层402可以通过第一连接层401与导通层103电连接。

示例性的，第二连接层402与第一连接层401的材质可以相同，当然第二连接层402与第一连接层401的材质也可以不同，只要能够通过第一连接层401实现第二连接层402与导通层103之间的电连接即可。

在上述实现方式中，第一连接层401位于凹槽101内，示例性的，导通层103覆盖在凹槽101的槽底以及与槽底相邻的侧壁上，进而使导通层103围设层凹陷部，第一连接层401填充在凹陷部内。如此设置，位于凹槽101侧壁上的导通层103直接与第二连接层402接合，使得导通层103在通过第一连接层401与第二连接层402电连接的同时，还通过位于凹槽101侧壁的部分与第二连接层402直接连接，降低了第二连接层402与导通层103之间的电阻。

值得说明的，半导体结构60朝向基底10的一端可以与第一连接层401接触；当然半导体结构60朝向基底10的一端还可以延伸至第一连接层401内，进一步地，半导体结构60朝向基底10的一端可以与导通层103背离基底10的侧面接触，如此在制作沟道孔时，导通层103可以作为沟道孔的停止层，便于沟道孔的形成。

继续参照图1和图2，为了实现半导体结构60与导通层103之间的连接，可以在半导体结构60正对第二连接层402的侧壁上设置连接槽，连接槽穿过半导体结构60的介质层602，并且与半导体柱601接触；部分第二连接层402延伸至连接槽内，并且与半导体柱601接触，以实现第二连接层402与半导体柱601之间的连接。如此设置，结构简单且便于制造。

继续参照图1和图2，本实施例提供的三维存储器，栅极缝20可以延伸至基底10内，相应的栅极缝20包括贯穿连接层40和部分基底10的第一缝体201、以及贯穿堆叠结构50的第二缝体202，绝缘体30填充在第一缝体201和第二缝体202内。如此设置，位于第一缝体201内的绝缘体30与基底10连接，可以提高绝缘体30与基底10之间连接力，进而将堆叠结构50固定在基底10上，提高了整个三维存储器强度。

进一步地，第二缝体202在基底10上的投影面积小于第一缝体201在基底10上的投影面积，如图1所示方位为例，第一缝体201沿平行于x轴方向的宽度大于第二缝体202平行于x轴方向的宽度，如此设置可以增大第一缝体201内的绝缘体30与基底10之间的接触面积，进一步提高了绝缘体30与基底10之间的连接力，提高了整个三维存储器的强度。

继续参照图3-图5，在栅极缝20将堆叠结构50分隔成多个独立的区域的实现方式中，每个独立的区域内阶梯区503和核心区504在基底10上的投影可以位于导通层103在基底10上的投影内。

继续参照图3-图5，在堆叠结构50包括核心区504以及阶梯区503的实现方式中，沟道孔位于核心区504内；阶梯区503内的堆叠结构50为呈阶梯状的阶梯结构；也就是说阶梯区503内，每一导电层502位于一个台阶内，以便于导线与导电层502连接；导线为多个，多个导线中每一导线与一个导电层502连接，并且每一导线向背离基底10的方向延伸。

进一步地，在阶梯状的阶梯结构上设置有绝缘填充物505，绝缘填充物505与阶梯区503内的各导电层502和绝缘层501嵌合，在绝缘填充物505上设置有向基底10延伸的第一连接孔，第一连接孔延伸至导通层103，第一连接孔内设置有第一连接线506，第一连接线506的朝向基底10的一端与导通层103连接，第一连接线506背离基底10的一端用于与外部设备连接。

如此设置，由于第一连接线506外包裹有绝缘填充物505，使得第一连接线506与各导电层502之间的距离较大，在实现导通层103与外部设备连接同时，也避免了第一连接线506与导电层502之间发生漏电。

在上述实现方式中，第一连接线506可以仅贯穿堆叠结构50中靠近基底10的绝缘层501，也就是说第一连接线506并不穿过导电层502，以进一步避免第一连接线506与导电层502之间的发生漏电。当然第一连接线506也可以贯穿部分导电层502。

进一步地，可以在堆叠结构50背离基底10的一侧设置外围器件80，此时第一连接线506背离基底10的一端与外围器件80之间连接，以实现导通层103与外部设备之间的连接。当然，第一连接线506背离基底10的一端也可以直接与三维存储器外部的设备连接。

继续参照图1和图6，在一些实施例中，可以在基底10上设置第二连接孔，第二连接孔的一端向堆叠结构50延伸，且延伸至导通层103，堆叠结构50的另一端向背离堆叠结构50的一端延伸，且贯穿基底10；第二连接孔内设置有第二连接线102，第二连接线102朝向堆叠结构50的一端与导通层103连接，第二连接线102背离堆叠结构50的一端与外部设备连接。

如此设置，导通层103可以通过设置在基底10上的第二连接线102与外部设备连接，结构简单，且便于加工。

进一步地，可以在基底10背离堆叠结构50的一侧设置布线层90，布线层90上设置有与第二连接线102连接的接触点，以通过触点与外部设备连接。

本实施例中，三维存储器还包括围设在堆叠结构50外的外壳70，外壳70可以设置在基底10和外围器件80之间，外围器件80位于堆叠结构50背离基底10一侧，外壳70可以实现对堆叠结构50的保护。

在基底10背离堆叠结构50的一侧设置有布线层90的实现方式中，可以在外壳70上设置有连接外围器件80和连接层40的引线701。示例性的，第二连接线102可以通过布线层90以及引线701与外围器件80连接。

本发明实施例还提供一种三维存储器制作方法，该方法可以用于制造前述各实施例提供的三维存储器，采用这种方法制作出来的三维存储器通过在基底和堆叠结构之间设置导通层，导通层与半导体结构中的半导体柱连接，同时导通层还与外部设备连接，相应的栅极缝内填充绝缘体；与通过设置在栅极缝内的公共源极实现半导体柱与外部设备连接相比，无需设置公共源极，避免了公共源极与导电层之间发生漏电，提高了三维存储器的性能。

如图7所示，本发明实施例提供的三维存储器制作方法包括：

S101：提供基底。

基底可以呈板状，基底可以主要由单晶硅构成，但本实施例并不以此为限，基底还可以主要由硅锗或锗等材质构成。

S102：在基底上依次形成导通层和连接层，导通层用于与外部设备连接。

其中，导通层可以为金属层，金属层可以由钨、钴、铜和铝中的一种或多种制成，当然导通层还可以由金属硅化物等非金属导电材质构成。导通层可以通过化学气相沉积法(CVD)、原子层沉积法(ALD)或者蒸镀等方式形成。连接层可以由非晶硅、多晶硅或单晶硅中的一种或者多种构成；示例性的可以通过化学气相沉积法(CVD)或者蒸镀等方式形成。

在一些可能的实现方式中，在基底上形成导通层，之后在导通层上形成连接层；也就是说导通层位于基底和连接层之间。

在形成连接层之后还包括：

S103：在连接层上形成堆叠结构，堆叠结构上具有向基底延伸的沟道孔和栅极缝，沟道孔内具有半导体结构，栅极缝将堆叠结构分成多个块区域，每一块区域内的半导体结构与同一连接层连接，栅极缝内填充有绝缘体。

示例性的，绝缘体的材质可以包括氧化硅、氮化硅、氮氧化硅以及多晶硅中的一种或多种；并且可以通过化学气相沉积法(CVD)或者蒸镀等方式形成。

在基底上依次形成导通层和连接层的步骤包括：在基底10上形成凹槽101，如图8所示，凹槽101形成在基底10的上表面，并向下表面凹陷。示例性的，可以通过蚀刻的方式在基底10上形成凹槽101。

如图9所示，在形成凹槽101之后，在凹槽101的槽底、与槽底相邻的侧壁以及凹槽101外的基底10上依次形成过渡导通层1031和过渡连接层4011。如图10所示，在此之后去除凹槽101外的基底10上的过渡导通层1031和过渡连接层4011，以形成导通层103和第一连接层401。示例性的可以通过化学机械抛光或者蚀刻等方式去除凹槽101外的基底10上的过渡导通层1031和过渡连接层4011。

如此设置，可以使导通层103和第一连接层401容置在凹槽101内，避免导通层103和第一连接层401由基底10凸出，进而减小了三维存储器沿垂直于基底10方向的尺寸，实现了三维存储器的小型化。

进一步地，在去除凹槽101外的基底10上的过渡导通层1031和过渡连接层4011的步骤之后还包括：如图11所示，在凹槽101外的基底10上形成第一缝体201。示例性的，可以通过蚀刻或者激光开孔的方式在凹槽101外的基底10上形成第一缝体201。

在形成第一缝体201之后，如图12所示，在第一缝体201、第一缝体201外的基底10以及第一连接层401上形成第一牺牲层403。示例性的，第一牺牲层403的材质可以与基底10的材质相同，当然第一牺牲层403的材质也可以与基底10的材质不同。

本实施例中，为了实现第一牺牲层403与基底10、第一连接层401之间的隔离，可以在形成第一牺牲层403之前在第一缝体201、第一缝体201外的基底10以及第一连接层401上形成过渡层405，以免在后续工艺中，去除第一牺牲层403时对基底10或第一连接层401造成损伤。

在上述实现方式中，在连接层40上形成堆叠结构的步骤包括：

继续参照图13，在第一牺牲层403上形成交替堆叠的多个绝缘层501和多个第二牺牲层507，沟道孔贯穿各绝缘层501和第二牺牲层507，且沟道孔延伸至第一连接层401；在沟道孔内形成半导体结构60。

示例性的可以先在基底10上形成一个绝缘层501，之后在该绝缘层501上形成第二牺牲层507，之后在该第二牺牲层507上再形成一个绝缘层501，如此往复，以形成交替堆叠的多个绝缘层501和多个第二牺牲层507。在形成交替堆叠的多个绝缘层501和多个第二牺牲层507之后，可以通过蚀刻的方式形成沟道孔，在沟道孔内形成半导体结构60，半导体结构60用于构成存储单元，以实现数据的存储。

进一步地，沟道孔可以为多个，每一沟道孔内设置有一个半导体结构60；多个勾搭孔可以呈阵列的设置。

在上述实现方式中，在连接层40上形成堆叠结构还包括：如图14所示，形成贯穿各绝缘层501和各第二牺牲层507的第二缝体202，第二缝体202正对第一缝体201设置，并且第二缝体202延伸至第一牺牲层403内；第二缝体202在基底10上的投影面积小于第一缝体201在基底10上的投影面积，第二缝体202延伸至第一缝体201内的第一牺牲层403内。

示例性的，可以通过蚀刻的方式形成第二缝体202，由于第二缝体202正对第一缝体201，此时第一缝体201内填充有第一牺牲层403，在形成第二缝体202时，可以避免第二缝体202破坏基底10；另一方面，由于第二缝体202朝向基底10的一端具有填充在第一缝体201内的第一牺牲层403，第一牺牲层403可以对基底10进行保护，此时可以降低第二缝体202的加工精度，降低第二缝体202的加工难度。

本实施例中，在形成第二缝体202之后还包括：如图15和图16所示，利用第二缝体202去除第一牺牲层403，以形成空白层404。

为了避免在去除第一牺牲层403时破坏第二牺牲层507或者绝缘层501，在去除第一牺牲层403之前可以在第二缝体202的侧壁和底壁上形成保护层。保护层可以包括多个，多个保护层可以提高对第二牺牲层507和绝缘层501的保护效果；当然保护层也可以为单层结构，本实例对此不作限制，只要能够实现对第二牺牲层507和绝缘层501的保护即可。

示例性的，保护层可以包括依次层叠设置第一保护层203、第二保护层204、第三保护层205以及第四保护层206，第一保护层203与第二缝体202的侧壁和底壁接触，第一保护层203的材质可以与第一牺牲层403的材质相同，第二保护层204形成在第一保护层203上，第二保护层204的材质可以与绝缘层501的材质相同，第三包括层形成在第二保护层204上，并且第三保护层205的材质也与第一牺牲层403的材质相同，第四保护层206位于最外侧，第四保护层206的材质可以包括氧化铝。当然上述各保护层还可以由其他材质构成，本实施例对此不作限制。

如图17和图18所示，在形成保护层之后可以通过蚀刻的方式去除位于第二缝体202底壁上的保护层，以暴露出第一牺牲层403；之后通过第二缝体202去除第一牺牲层403，以形成空白层404。

本实施例中，在去除第一牺牲层403之后包括：

如图19和图23所示，去除位于空白层404内的半导体结构60的侧壁，以暴露出半导体结构60的半导体柱601；在空白层404内形成第二连接层402，第二连接层402与半导体柱601和第一连接层401接合。

其中，半导体结构60可以包括半导体柱601以及设置在半导体柱601外的介质层602，介质层602可以包括隧道层、存储单元层以及阻隔层，其中，半导体柱601可以由非晶硅、多晶硅或单晶硅中的一种或者多种构成，隧道层可以由氧化硅和/或氮化硅构成，存储单元层可以由氮化硅、氮氧化硅或硅中的一种或者多种构成，阻隔层可以由氧化硅和/或氮化硅等绝缘材料构成。

第一连接层401和第二连接层402构成了连接导通层103和半导体结构60的连接层40，也就是说，半导体结构60可以通过第一连接层401和第二连接层402与导通层103连接，进而实现半导体结构60与外部设备之间的连接。

继续参照图19，在第一牺牲层403与基底10和第一连接层401之间设置有过渡层405的实现方式中，去除第一牺牲层403之后，需要去除过渡层405，以使形成的第二连接层402能够与第一牺牲层403贴合。

继续参照图20，示例性的，在去除过渡层405之后，去除第四牺牲层；继续参照图21和图22，之后可以通过蚀刻的方式去除空白层404内的半导体结构60的介质层602，形成连接槽，以暴露出半导体柱601；在去除介质层602的同时可以去除第三保护层205，当然也可以在去除介质层602之后再去除第三保护层205。

如图23所示，本实施例中，去除空白层404内的半导体结构60的介质层602，以暴露出半导体柱601之后，可以通过第二缝体202在空白层404内形成第二连接层402，第二连接层402延伸至连接槽内，以实现第二连接层402与半导体柱601之间的连接。

如图24所示，示例性的，在形成第二连接层402的同时会在第一缝体201以及第二栅极层的侧壁上形成与第二连接层402材料相同的材料层；在形成第二连接层402之后需去除位于第一缝体201以及第二栅极层的侧壁上的材料层。

如图25-图27所示，本实施例中，形成第二连接层402之后，利用第二缝体202将第二牺牲层507替换成导电层502，使得各绝缘层501和各导电层502构成堆叠结构50。其中导电层502可以主要由钨、钴、铜和铝中的一种或多种制成，当然导电层502还可以由金属硅化物等非金属导电材质构成。

继续参照图25，值得说明的是，在将第二牺牲层507替换成导电层502之前，可以去除位于第二缝体202上的第二保护层204，以暴露出与第二牺牲层507材料相同的第一保护层203。

继续参照图26和图27，在一些实现方式中，导电层502可以包括金属层5021、位于金属层5021和绝缘薄膜5022之间,的导电薄膜5023，示例性的绝缘薄膜5022可以为氧化铝薄膜，导电薄膜5023可以为氮化钛薄膜。

进一步地，在形成绝缘薄膜5022时，绝缘薄膜5022可以覆盖在第一缝体201的侧壁以及第二缝体202中的绝缘层501上。

如图28所示，本实施例中，在形成导电层502之后，在第一缝体201和第二缝体202内形成绝缘体30。绝缘体30填充在第一缝体201和第二缝体202内。由于第二缝体202在基底10上的投影面积小于第一缝体201在基底10上的投影面积，如此设置，可以增大第一缝体201内的绝缘体30与基底10之间的接触面积，提高绝缘体30与基底10之间的连接力，提高了整个三维存储器的强度。

在一些可实现的方式中，堆叠结构50可以包括核心区以及阶梯区，沟道孔位于核心区内；阶梯区内的堆叠结构50为呈阶梯状的阶梯结构；也就是说阶梯区内，每一导电层502位于一个台阶内，以便于导线与导电层502连接；导线为多个，多个导线中每一导线与一个导电层502连接，并且每一导线向背离基底10的方向延伸。进一步地，在阶梯状的阶梯结构上设置有绝缘填充物，绝缘填充物与阶梯区内的各导电层502和绝缘层501嵌合，在绝缘填充物上设置有向基底10延伸的第一连接孔，第一连接孔延伸至导通层103，第一连接孔内设置有第一连接线，第一连接线的朝向基底10的一端与导通层103连接，第一连接线背离基底10的一端用于与外部设备连接。

如此设置，由于第一连接线外包裹有绝缘填充物，使得第一连接线与各导电层502之间的距离较大，在实现导通层103与外部设备连接同时，也避免了第一连接线与导电层502之间的发生漏电。

在上述实现方式中，第一连接线可以仅贯穿堆叠结构50中靠近基底10的绝缘层501，也就是说第一连接线并不穿过导电层502，以进一步避免第一连接线与导电层502之间的发生漏电。当然第一连接线也可以贯穿部分导电层502。

进一步地，可以在堆叠结构50背离基底10的一侧设置有外围器件，此时第一连接线背离基底10的一端与外围器件之间连接，以实现导通层103与外部设备之间的连接。当然，第一连接线背离基底10的一端也可以直接与三维存储器外部的设备连接。

值得说明的是，可以在将第二牺牲层507替换成到导电层502之后形成阶梯区，之后在阶梯区内形成绝缘填充物，并且在绝缘填充物上形成第一连接孔，之后在第一连接孔内形成第一连接线，以通过第一连接线实现导通层103和外围器件之间的连接。

在其他实现方式中，可以在基底10上设置第二连接孔，第二连接孔的一端向堆叠结构50延伸，且延伸至导通层103，第二连接孔的另一端向背离堆叠结构50的一端延伸，且贯穿基底10；第二连接孔内设置有第二连接线，第二连接线朝向堆叠结构50的一端与导通层103连接，第二连接线背离堆叠结构50的一端与外部设备连接。

如此设置，导通层103可以通过设置在基底10上的第二连接线与外部设备连接，结构简单，且便于加工。

进一步地，可以在基底10背离堆叠结构50的一侧设置布线层，布线层上设置有与第二连接线102连接的接触点。

示例性的，可以在形成绝缘体30之后，在基底10上形成第二通孔，之后在第二通孔内形成第二连接线102。

通过本实施例提供的三维存储器制作方法制作的三维存储器，堆叠结构50和基底10之间设置连接层40和导通层103，连接层40与导通层103接合，半导体结构60依次通过连接层40和导通层103与外部设备连接，栅极缝20内填充有绝缘体30；与在栅极缝20内设置用于连接半导体结构60的公共源极相比，无需设置公共源极，避免导电层502与公共源极之间发生漏电，提高了三维存储器的性能。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (22)

1.一种三维存储器，其特征在于，包括：

基底；

设置在所述基底上的堆叠结构，贯穿所述堆叠结构且将所述堆叠结构划分为多个块区域的栅极缝，所述栅极缝内填充有绝缘体；

设置在所述基底和所述堆叠结构之间的连接层和导通层，所述导通层位于所述连接层朝向所述基底的一侧，且所述连接层与所述导通层接合；所述块区域内的半导体结构连接同一所述连接层和所述导通层；

所述堆叠结构包括交替堆叠的多个绝缘层和多个导电层，靠近所述栅极缝一侧的所述导电层、与所述导电层相邻的所述绝缘层围设成槽口；

所述槽口向内收缩，且所述槽口与所述栅极缝连通，部分所述绝缘体填充在所述槽口内。

2.根据权利要求1所述的三维存储器，其特征在于，所述基底设有凹槽，所述导通层设置在所述凹槽内，所述半导体结构的底部容纳于所述凹槽。

3.根据权利要求2所述的三维存储器，其特征在于，所述连接层包括靠近所述基底的第一连接层以及远离所述基底的第二连接层，所述第一连接层位于所述凹槽内，所述第二连接层覆盖所述第一连接层和位于所述第一连接层周围的至少部分所述基底。

4.根据权利要求3所述的三维存储器，其特征在于，所述半导体结构的侧壁上设置有延伸至所述半导体结构的半导体柱的连接槽，部分所述第二连接层延伸至所述连接槽内，且与所述半导体柱连接。

5.根据权利要求3所述的三维存储器，其特征在于，所述导通层覆盖在所述凹槽的槽底和侧壁上，所述导通层围设成凹陷部，所述第一连接层填充在所述凹陷部内；所述凹槽侧壁上的所述导通层与所述第二连接层接触。

6.根据权利要求1-5任一项所述的三维存储器，其特征在于，所述栅极缝包括贯穿所述连接层和部分所述基底的第一缝体、以及贯穿所述堆叠结构的第二缝体，所述绝缘体填充在所述第一缝体和所述第二缝体内。

7.根据权利要求6所述的三维存储器，其特征在于，所述第二缝体在所述基底上的投影面积小于所述第一缝体在所述基底上的投影面积。

8.根据权利要求1-5任一项所述的三维存储器，其特征在于，所述堆叠结构包括阶梯区以及核心区，沟道孔位于所述核心区内，所述阶梯区内的所述堆叠结构为呈阶梯状的阶梯结构，所述阶梯结构上设置有绝缘填充物，所述绝缘填充物上设置有向所述基底延伸的第一连接孔，所述第一连接孔延伸至所述导通层，所述第一连接线设置在所述第一连接孔内，且所述第一连接线朝向所述基底的一端与所述导通层连接，所述第一连接线背离所述基底的一端用于与外部设备连接。

9.根据权利要求8所述的三维存储器，其特征在于，所述三维存储器还包括设置在所述堆叠结构背离所述基底一侧的外围器件，所述第一连接线背离所述基底的一端与所述外围器件连接。

10.根据权利要求1-5任一项所述的三维存储器，其特征在于，所述基底上设置有第二连接孔，所述第二连接孔延伸至所述导通层，所述第二连接孔内设置有第二连接线，所述第二连接线朝向所述堆叠结构的一端与所述导通层连接，所述第二连接线背离所述堆叠结构的一端用于与外部设备连接。

11.根据权利要求1-5任一项所述的三维存储器，其特征在于，所述导通层包括金属层。

12.根据权利要求11所述的三维存储器，其特征在于，所述金属层为钨层。

13.根据权利要求1-5任一项所述的三维存储器，其特征在于，所述绝缘体包括氧化硅体或者氮化硅体。

14.一种三维存储器制作方法，其特征在于，

提供基底；

在所述基底上依次形成导通层和连接层，所述导通层用于与外部设备连接；

在所述连接层上形成堆叠结构，所述堆叠结构上具有向所述基底延伸的沟道孔和栅极缝，所述沟道孔内具有半导体结构，所述栅极缝将所述堆叠结构分成多个块区域，每一所述块区域内的所述半导体结构与同一所述连接层连接，所述栅极缝内填充有绝缘体；

其中，所述堆叠结构包括交替堆叠的多个绝缘层和多个导电层，靠近所述栅极缝一侧的所述导电层、与所述导电层相邻的所述绝缘层围设成槽口；所述槽口向内收缩，且所述槽口与所述栅极缝连通，部分所述绝缘体填充在所述槽口内。

15.根据权利要求14所述的三维存储器制作方法，其特征在于，在所述基底上依次形成导通层和连接层的步骤包括：

在所述基底上形成凹槽；

在所述凹槽的侧壁、槽底以及所述凹槽外的所述基底上依次形成过渡导通层和过渡连接层；

去除所述凹槽外的所述基底上的所述过渡导通层和所述过渡连接层，以形成所述导通层和第一连接层。

16.根据权利要求15所述的三维存储器制作方法，其特征在于，去除所述凹槽外的所述基底上的所述过渡导通层和所述过渡连接层的步骤之后还包括：

在所述凹槽外的所述基底上形成第一缝体；

在所述第一缝体、所述第一缝体外的所述基底以及所述第一连接层上形成第一牺牲层。

17.根据权利要求16所述的三维存储器制作方法，其特征在于，在所述连接层上形成堆叠结构的步骤包括：

在所述第一牺牲层上形成交替堆叠的多个所述绝缘层和多个第二牺牲层，所述沟道孔贯穿各所述绝缘层和所述第二牺牲层，且所述沟道孔延伸至所述第一连接层；

在所述沟道孔内形成半导体结构。

18.根据权利要求17所述的三维存储器制作方法，其特征在于，在所述连接层上形成堆叠结构还包括：

形成贯穿各所述绝缘层和各所述第二牺牲层的第二缝体，所述第二缝体延正对所述第一缝体设置，并且所述第二缝体延伸至所述第一牺牲层内；所述第二缝体在所述基底上的投影面积小于所述第一缝体在所述基底上的投影面积。

19.根据权利要求18所述的三维存储器制作方法，其特征在于，形成所述第二缝体之后还包括：

利用所述第二缝体去除所述第一牺牲层，以形成空白层。

20.根据权利要求19所述的三维存储器制作方法，其特征在于，在去除所述第一牺牲层之后包括：

去除位于所述空白层内的所述半导体结构的侧壁，以暴露出所述半导体结构的半导体柱；

在所述空白层内形成第二连接层，所述第二连接层与所述半导体柱和所述第一连接层接合。

21.根据权利要求20所述的三维存储器制作方法，其特征在于，形成所述第二连接层之后，利用所述第二缝体将所述第二牺牲层替换成所述导电层。

22.根据权利要求21所述的三维存储器制作方法，其特征在于，形成导电层之后，在所述第一缝体和所述第二缝体内形成所述绝缘体。

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