KR20060089530A - 하프 리세스된 부유게이트를 갖는 플래쉬 메모리 셀 및 그제조방법 - Google Patents

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Abstract

하프 리세스된 부유게이트를 갖는 메모리 셀이 제공된다. 상기 플래쉬 메모리 셀은 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역 내에 배치되어 상기 활성영역을 가로지르는 리세스된 영역이 제공된다. 상기 리세스된 영역의 상부를 가로지르는 제어게이트 전극이 제공된다. 상기 제어게이트 전극 및 상기 활성영역 사이에 개재되되, 상기 리세스된 영역을 채우고 상기 리세스된 영역의 일 측에 인접한 상기 활성영역의 상부면을 덮도록 연장된 하프 리세스된 부유게이트가 제공된다. 상기 플래쉬 메모리 셀의 제조방법 역시 제공된다.
부유게이트, 리세스, 평탄형, 플래쉬 메모리, 기생 커플링 커패시턴스, 프로그래밍

Description

하프 리세스된 부유게이트를 갖는 플래쉬 메모리 셀 및 그 제조방법{flash memory cell having a half recessed floating-gate and method of fabricating the same}
도 1은 종래기술에 따른 플래쉬 메모리 셀을 설명하기 위한 단면도이다.
도 2는 종래기술에 따른 플래쉬 메모리 셀을 설명하기 위한 사시도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 플래쉬 메모리 셀의 제조방법들을 설명하기 위한 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 플래쉬 메모리 셀을 설명하기 위한 단면도이다.
도 10a 및 도 10b는 종래 기술에 따른 노아형 플래쉬 메모리 셀들의 소오스/드레인 접합에서의 등전위선들(equipotential lines)을 보여주는 시뮬레이션 결과들이다.
도 10c는 본 발명에 따른 노아형 플래쉬 메모리 셀의 소오스/드레인 접합에서의 등전위선들을 보여주는 시뮬레이션 결과이다.
본 발명은 플래쉬 메모리 셀에 관한 것으로서, 더욱 상세하게는 하프 리세스된 부유게이트를 갖는 플래쉬 메모리의 셀 및 그 제조방법에 관한 것이다.
플래쉬 메모리 셀은 노아(NOR)형과 낸드(NAND)형 플래쉬 메모리 셀이 있고, 상기 플래쉬 메모리 셀은 전기적으로 데이타를 프로그래밍 및 삭제할 수 있으며, 전력이 공급되지 않는 상황에서도 프로그램된 데이타들이 사라지지 않는 비휘발성 메모리 셀이다. 현재 널리 사용되고 있는 부유게이트형 비휘발성 메모리 셀은 고집적화에 유리한 적층 게이트 구조를 가진다. 상기 적층 게이트 구조의 플래쉬 메모리 셀은 반도체기판에 형성된 소자분리막에 의해 활성영역이 한정되고, 상기 활성영역 상에 터널 절연막이 형성된다. 상기 터널 절연막 상에 전하을 저장하는 부유게이트(floating gate), 게이트층간 절연막(inter-gate dielectric) 및 상기 부유게이트의 전하 저장을 조절하는 제어게이트(control gate) 전극이 순차적으로 형성된다.
상기 노아형 플래쉬 메모리 셀은 채널 핫 일렉트론(CHE ; Channel Hot Electron) 기술을 이용하여 전자들이 소오스로부터 터널 절연막을 통해 부유게이트로 주입되므로써 데이타가 프로그래밍되고, 이에 반하여 상기 낸드형 플래쉬 메모리 셀은 F-N터널(Fowler-Nordheim tunneling) 현상을 이용하여 전자들을 반도체기판으로부터 터널 절연막을 통해 부유게이트로 주입함으로써 데이타가 프로그래밍 된다.
한편, 상기 플래쉬 메모리 셀의 집적도가 증가함에 따라, 셀 게이트가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 셀 게이트의 채널 길이가 감소 하여 단채널 효과(short channel effect)를 발생시킨다. 상기 단채널 효과가 발생하면 상기 플래쉬 메모리 셀의 문턱전압(threshod voltage)이 감소하고, 채널 도우핑(channel doping) 농도를 최적화하는데 한계가 있다. 특히, 상기 노아형 플래쉬 메모리 셀은 핫 일렉트론(hot electrons)에 의한 프로그래밍 특성상 높은 드레인 전압이 요구된다. 그 결과, 상기 높은 드레인 전압에 의한 단채널 효과를 극복하기 위해서 셀 게이트의 채널 길이는 최소 디자인룰(Minimum Feature Size)의 2배를 유지하면서 스케일되어 왔다. 이에 따라 상기 셀 게이트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 완전 리세스형 부유게이트를 갖는 플래쉬 메모리 셀이 소개된 바 있다.
상기 완전 리세스형 부유게이트를 갖는 플래쉬 메모리 셀은 반도체기판의 리세스된 영역을 채우는 부유게이트를 구비한다. 따라서, 리세스된 영역의 내벽에 채널이 형성될 수 있다.
도 1은 종래기술에 따른 완전 리세스형 부유게이트를 갖는 플래쉬 메모리 셀을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(100)의 소정영역에 활성영역(110)이 제공된다. 상기 활성영역(110)은 소자분리막(미도시함)에 의해 한정되는 영역이다. 상기 활성영역(110)의 소정영역을 가로질러 리세스된 영역이 제공된다. 상기 리세스된 영역의 측벽 및 바닥은 터널 절연막(120)으로 덮여진다. 상기 터널 절연막(120)에 의해 둘러 싸여진 상기 리세스된 영역을 폴리실리콘으로 채우며 상기 리세스 채널 영역 상부로 돌출된 게이트 패턴(190)들이 형성된다. 상기 게이트 패턴(190)들은 차례로 적층된 폴리실리콘의 부유게이트(130), ONO(Oxide-Nitride-Oxide) 게이트층간 유전막(140) 및 제어게이트 전극(150)으로 구성된다. 상기 게이트 패턴(190)의 측벽 상에 절연막 스페이서(160)들이 제공된다. 상기 게이트 패턴(190)들의 양측 활성영역 내에 각각 소오스(170)/드레인 영역(180)이 제공된다.
도 2는 종래의 완전 리세스형 플래쉬 메모리 셀을 도시한 사시도이다.
도 2를 참조하면, 반도체기판(100)의 소정영역에 소자분리막(111)이 제공되어 서로 평행한 활성영역들(110)을 한정한다. 상기 활성영역들(110)의 소정영역들 내에 각각 제 1 및 제 2 완전 리세스형 부유게이트들(130a, 130b)이 제공되고, 상기 완전 리세스형 부유게이트들(130a, 130b) 및 상기 활성영역들(110) 사이에 터널 절연막(120)이 개재된다. 상기 완전 리세스형 부유게이트들(130a, 130b)은 상기 활성영역들(110)을 가로지르도록 제공된다. 이에 따라, 상기 부유게이트들(130a, 130b)의 측벽들 및 하부면들과 중첩하는 활성영역들의 표면들(즉, 리세스된 영역들의 내벽들)에 채널이 형성될 수 있다. 즉, 완전 리세스형 부유게이트들을 갖는 플래쉬 메모리 셀들은 동일한 면적 내에서 평탄형 플래쉬 메모리 셀들에 비하여 더 긴 채널 길이를 가질 수 있으므로 개선된 단채널 효과를 보일 수 있다.
한편, 상기 부유게이트들(130a, 130b)이 워드라인(WL) 방향을 따라 서로 인접한 경우에, 상기 부유게이트들(130a, 130b) 사이에 상기 소자분리막(111)이 개재된다. 이에 따라, 상기 부유게이트들(130a, 130b) 사이에 기생 커플링 커패시턴스, 즉 부유게이트간 커플링 커패시턴스가 제공될 수 있다. 그 결과, 상기 완전 리세스형 부유게이트들(130a, 130b) 사이의 중첩 면적은 평탄형 플래쉬 메모리 셀들의 부 유게이트들 사이의 중첩 면적 보다 클 수 있다. 다시 말해서, 상기 완전 리세스형 부유게이트들(130a, 130b) 사이의 부유게이트간 커플링 커패시턴스는 평탄형 플래쉬 메모리 셀들의 부유게이트간 커플링 커패시턴스에 비하여 클 수 있다.
상기 제 1 부유게이트(130a)를 갖는 플래쉬 메모리 셀이 프로그램되면, 상기 제 1 부유게이트(130a) 내로 전자가 주입되고 상기 제 1 부유게이트(130a)의 전위가 변화될 수 있다. 상기 제 1 부유게이트(130a)의 전위가 변화되면, 상기 제 2 부유게이트(130b)의 전위 역시 상기 부유게이트간 커플링 커패시턴스에 의해 변화되어 상기 제 2 부유게이트(130b)를 갖는 플래쉬 메모리 셀의 문턱전압이 변할 수 있다. 이에 따라, 상기 제 2 부유게이트(130b)를 갖는 플래쉬 메모리 셀의 데이터를 판별하기 위한 읽기 동작시 읽기 에러가 발생할 수 있다. 이러한 읽기 에러는 상기 평탄형 셀들을 채택하는 플래쉬 메모리 셀보다 완전 리세스형 부유게이트들을 갖는 플래쉬 메모리 셀에서 더 자주 발생할 수 있다. 이는 상술한 바와 같이 상기 완전 리세스형 부유게이트들 사이의 커플링 커패시턴스가 평탄형 부유게이트들 사이의 커플링 커패시턴스보다 크기 때문이다.
또한, 상기 완전 리세스형(full recess-type) 부유게이트(130)를 갖는 노아형 플래쉬 메모리 셀은 평탄형 부유게이트를 갖는 노아형 플래쉬 메모리 셀보다 드레인 영역(180)에서 더 작은 세기의 전기장(electric field)을 가진다. 상기 노아형 플래쉬 메모리 셀의 데이타 프로그래밍 능력(programming efficiency)은 채널 핫 일렉트론(channel hot electron) 기술을 이용하여 드레인으로부터 부유게이트에 주입될 수 있는 전자들의 수가 많을수록 뛰어나고, 상기 주입 가능한 전자들의 수 는 상기 드레인 영역(180)에서의 전기장의 세기가 클수록 증가한다. 따라서 상기 완전 리세스형 부유게이트(130)를 갖는 노아형 플래쉬 메모리 셀은 상기 게이트 채널 길이의 증가로 단채널 효과를 억제할 수는 있으나, 드레인 영역(180)에서의 전기장 세기의 감소로 인해 데이타 프로그래밍 능력이 저하되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 평탄형 부유게이트를 갖는 플래쉬 메모리 셀의 단채널 효과를 억제함과 아울러, 완전 리세스형 부유게이트를 갖는 플래쉬 메모리 셀의 프로그래밍 능력 저하 및 부유게이트간 커플링 커패시턴스의 증가 문제를 해결하기에 적합한 하프 리세스된 부유게이트를 갖는 플래쉬 메모리 셀 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 하프 리세스된 부유게이트를 갖는 플래쉬 메모리 셀이 제공된다. 상기 플래쉬 메모리 셀은 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역 내에 배치되어 상기 활성영역을 가로지르는 리세스된 영역이 제공된다. 상기 리세스된 영역의 상부를 가로지르는 제어게이트 전극이 제공된다. 상기 제어게이트 전극 및 상기 활성영역 사이에 개재되되, 상기 리세스된 영역을 채우고 상기 리세스된 영역의 일 측에 인접한 상기 활성영역의 상부면을 덮도록 연장된 하프 리세스된 부유게이트가 제공된다.
본 발명의 몇몇 실시예들에서, 상기 하프 리세스된 부유게이트 및 상기 리세 스된 영역의 내벽 사이에 터널 절연막이 개재될 수 있고, 상기 하프 리세스된 부유게이트 및 상기 제어게이트 전극 사이에 게이트층간 절연막이 개재될 수 있다.
다른 실시예들에서, 상기 리세스된 영역의 바닥면 활성영역에 문턱전압 조절 이온주입 영역이 제공될 수 있고, 상기 부유게이트가 상부면을 덮는 상기 활성영역 내에 전기장 조절 이온주입 영역이 제공될 수 있다.
또 다른 실시예들에서, 상기 부유게이트의 일 단에 인접하고 상기 리세스된 영역과 접하는 상기 활성영역 내에 소오스 영역이 제공될 수 있고, 상기 부유게이트의 타 단에 인접하고 상기 소오스 영역의 반대편에 위치한 상기 활성영역 내에 드레인 영역이 제공될 수 있다.
또 다른 실시예들에서, 상기 리세스된 영역의 바닥면 활성영역에 상기 리세스된 영역의 바닥면과 동일한 높이의 상부면을 구비하는 소오스 영역이 제공될 수 있다.
본 발명의 다른 양태에 따르면, 하프 리세스된 부유게이트를 갖는 플래쉬 메모리 셀의 제조방법들이 제공된다. 이 방법들은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역의 일부분을 식각하여 상기 활성영역을 가로지르는 리세스된 영역을 형성한다. 상기 리세스된 영역의 내벽 및 상기 활성영역의 상부면 상에 터널 절연막을 형성한다. 상기 터널 절연막을 덮는 부유게이트 패턴을 형성한다. 상기 부유게이트 패턴은 상기 활성영역에 인접한 상기 소자분리막을 노출시키도록 형성한다. 상기 부유게이트 패턴을 갖는 기판 상에 게이트층간 절연막 및 제어게이트 전극막을 형성한다. 상기 제어게이 트 전극막, 상기 게이트층간 절연막 및 상기 부유게이트 패턴을 연속적으로 패터닝하여 상기 리세스된 영역의 상부 및 상기 리세스된 영역에 인접한 상기 활성영역의 상부를 가로지르는 제어게이트 전극과 아울러서 상기 제어게이트 전극 및 상기 리세스된 영역을 포함하는 상기 활성영역 사이에 개재된 하프 리세스된 부유게이트를 형성한다. 상기 하프 리세스된 부유게이트는 상기 리세스된 영역을 채우면서 상기 리세스된 영역에 인접한 상기 활성영역을 덮도록 형성된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예을 상세히 설명한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고, 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 플래쉬 메모리 셀의 제조방법들을 설명하기 위한 단면도들이다.
도 3을 참조하면, 소자분리막(미도시)에 의해 한정된 활성영역(210)을 갖는 반도체기판(200) 상에 패드 산화막(220) 및 하드 마스크막(230)을 순차적으로 적층한다. 상기 패드 산화막(220)은 MTO(Medium Tempeture Oxide) 방법으로 약 200Å 내지 500Å정도의 두께를 갖도록 형성될 수 있고, 상기 하드 마스크막(230)은 화학 기상증착(Chemical Vapor Deposition ; CVD) 방법을 사용하여 약 300Å 내지 1000 Å 정도의 두께를 갖는 실리콘 산질화막(SiON)으로 형성될 수 있다.
도 4를 참조하면, 상기 하드 마스크막(230) 및 패드 산화막(220)을 연속적으로 패터닝하여 상기 활성영역(210)의 소정영역을 노출시키는 하드 마스크막 패턴(230a) 및 패드 산화막 패턴(220a)을 형성한다.
도 5를 참조하면, 상기 하드 마스크막 패턴(230a)을 식각 마스크로 사용하여 활성영역(210)을 일정 깊이로 이방성 건식식각하여 바닥과 측벽으로 이루어진 내벽을 갖는 리세스된 영역(222a, 222b)을 형성한다.
도 6을 참조하면, 상기 하드 마스크막 패턴(230a) 및 패드 산화막 패턴(220a)들을 제거한다. 상기 리세스된 영역(222a, 222b)의 바닥면 활성영역(210)에 트랜지스터의 문턱전압 조절용 불순물로서 B 또는 BF2 이온들을 주입하여 문턱전압 조절 이온주입 영역(B)을 형성할 수 있다. 이에 더하여, 상기 리세스된 영역들(222a, 222b)에 인접한 상기 활성영역(210)의 상부면에 선택적으로 이온을 주입하여 전기장 조절 이온주입 영역(A)을 형성할 수 있다. 그 결과, 플래쉬 메모리 셀의 문턱전압을 조절할 수 있고, 상기 전기장 조절 이온주입 영역(A)에서 전기장의 세기를 강화하여 노아형 플래쉬 메모리 셀의 데이타 프로그래밍 능력을 향상시킬 수 있다.
상기 리세스된 영역(222a, 222b)을 갖는 상기 반도체기판(200) 상에 터널 절연막(240)을 형성한다. 상기 터널 절연막(240)은 상기 반도체기판(200)을 열산화시켜 형성할 수 있다. 상기 터널 절연막(240)을 갖는 반도체기판(200) 상에 부유게이 트 물질막(250)을 형성하여 상기 터널 절연막(240)으로 둘러 싸여진 상기 리세스된 영역(222a, 222b)을 매립한다. 상기 부유게이트 물질막(250)으로는 우수한 단차 도포성을 갖는 물질, 예를 들어 도핑된 폴리실리콘막으로 형성할 수 있다. 이어서 화학 기계적 연마(chemical mechanical polishing ; CMP) 기술을 이용하여 상기 부유게이트 물질막(250)을 평탄화시킨다.
도 7을 참조하면, 상기 부유게이트 물질막을 패터닝하여 상기 터널 절연막에 의해 둘러 싸여진 상기 리세스된 영역들(222a, 222b)을 채우면서 소자분리막(미도시)을 노출시킨다. 상기 패터닝된 부유게이트 물질막을 갖는 상기 반도체기판(200) 상에 게이트층간 절연막(inter-gate dielectric) 및 제어게이트 물질막이 차례로 적층된다. 상기 제어게이트 물질막, 상기 게이트층간 절연막 및 상기 부유게이트 물질막을 연속적으로 패터닝하여 게이트 패턴들(300, 300′)을 형성한다.
그 결과, 상기 게이트 패턴들(300, 300′)은 부유게이트들(250a, 250a′), 게이트층간 절연막 패턴들(260a, 260a′) 및 제어게이트 전극들(270a, 270a′)로 구성된다. 상기 부유게이트들(250a, 250a′)은 상기 리세스된 영역들(222a, 222b)을 채우고 상기 리세스된 영역들(222a, 222b)의 일 측에 인접한 상기 활성영역(210)의 상부면을 덮도록 형성된다. 상기 부유게이트들(250a, 250a′)의 리세스된 부분의 폭(W1)과 상기 부유게이트들(250a, 250a′)의 리세스되지 않은 부분의 폭(W2)은 동일할 수 있다.
상기 게이트층간 절연막 패턴들(260a, 260a′)은 O/N/O(oxide/nitride/oxide), 알루미늄 산화막(Al2O3), 하프니움 산화막(HfO2 ), 하프니움 산화막(HfO2)/알루미늄 산화막(Al2O3) 또는 실리콘 산화막(SiO 2)/하프니움 산화막(HfO2)/알루미늄 산화막(Al2O3)과 같은 유전막으로 형성될 수 있고, 상기 제어게이트 전극 패턴들(270a, 270a′)은 도우핑된 폴리실리콘 또는 폴리사이드(polycide)로 형성될 수 있다.
도 8을 참조하면, 상기 게이트 패턴들(300, 300′)을 갖는 반도체기판(200) 상에 스페이서 절연막을 증착하고 전면식각하여 상기 게이트 패턴들(300, 300′)의 측벽 상에 절연막 스페이서들(280a, 280b)을 형성한다. 상기 절연막 스페이서들(280a, 280b)은 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다. 상기 게이트 패턴들(300, 300′) 및 상기 절연막 스페이서들(280a, 280b)을 이온주입 마스크로 사용하여 반도체기판(200)에 불순물 이온들, 예를 들어 N형 불순물 이온들을 주입하여 소오스/드레인 영역들(291, 290)이 형성될 수 있다.
그 결과, 상기 소오스 영역(291)은 상기 부유게이트들(250a, 250a′)의 일 단에 인접하고 상기 리세스된 영역(222a, 222b)과 접하는 상기 활성영역(210) 내에 형성될 수 있고, 상기 드레인 영역(290)은 상기 부유게이트들(250a, 250a′)의 타 단에 인접하고 상기 소오스 영역(291)의 반대편에 위치한 상기 활성영역(210) 내에 형성될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 플래쉬 메모리 셀의 제조방법을 설명하기 위한 단면도이다. 도 9를 참조하면, 본 발명의 다른 실시예는 도 5에서 보여 지는 제 1 리세스된 영역(222a)과 제 2 리세스된 영역(222b)이 통합된 리세스된 영역(222c)을 형성하는 것에 차이가 있을 뿐이고 그 이후 공정에서는 상술한 본 발명의 일 실시예와 동일하다.
그 결과, 부유게이트들(250a, 250a′)은 상기 리세스된 영역(222c)의 양 측벽을 덮고 상기 리세스된 영역(222c)의 양 측에 인접한 활성영역(210)의 상부면 일부를 덮도록 형성된다. 상기 부유게이트들(250a, 250a′)의 리세스된 부분의 폭(W3)과 상기 부유게이트들(250a, 250a′)의 리세스되지 않은 부분의 폭(W4)은 동일할 수 있다. 소오스 영역(291)은 상기 리세스된 영역(222c)의 바닥면 하부에 형성되고, 드레인 영역(290)은 상기 리세스된 영역(222c)과 접하는 상기 활성영역(210)의 상부면에 형성된다.
이제, 본 발명의 일 실시예들에 따른 플래쉬 메모리 셀의 구조를 도 8 및 도 9를 참조하여 설명하기로 한다.
도 8 및 도 9를 참조하면, 반도체기판(200)의 소정영역에 활성영역(210)을 한정하는 소자분리막(미도시)이 제공되고, 상기 활성영역(210) 내에 배치되어 상기 활성영역(210)을 가로지르는 리세스된 영역들(222a, 222b, 222c)이 제공된다. 상기 리세스된 영역들(222a, 222b, 222c)의 내벽 및 상기 활성영역(210)의 상부면을 덮는 터널 절연막(240)이 제공된다. 상기 리세스된 영역들(222a, 222b)에 인접한 상기 활성영역(210)의 상부면 일부에 선택적으로 노아형 플래쉬 메모리 셀의 전기장 조절용 이온주입 영역(A)이 제공될 수 있고, 상기 리세스된 영역(222a, 222b, 222c)의 바닥면 활성영역(210)에 문턱전압 조절용 이온주입 영역(B)이 제공될 수 있다.
도 8과 같이, 상기 터널 절연막(240)에 의해 둘러 싸여진 상기 리세스된 영역들(222a, 222b)을 채우고, 동시에 상기 리세스된 영역(222a, 222b)의 일 측에 인접한 상기 활성영역(210)의 상부면을 덮도록 연장된 부유게이트들(250a, 250a′)이 제공된다. 이때, 상기 부유게이트들(250a, 250a′)의 리세스된 부분의 폭(W1)과 상기 부유게이트들(250a, 250a′)의 리세스되지 않은 부분의 폭(W2)은 동일할 수 있고, 상기 부유게이트들(250a, 250a′)의 리세스된 측벽 하부가 노출되지 않는다.
이와 달리, 도 9과 같이 다른 일 실시예에 따른면, 상기 터널 절연막(240)에 의해 둘러 싸여진 상기 리세스된 영역(222c)의 양측벽 및 상기 리세스된 영역(222c)과 인접한 활성영역(210)의 상부면의 일부를 덮으면서 상기 활성영역(210)을 가로지르는 부유게이트들(250a, 250a′)이 제공된다. 상기 부유게이트들(250a, 250a′)의 리세스된 부분의 폭(W3)과 상기 부유게이트들(250a, 250a′)의 리세스되지 않은 부분의 폭(W4)은 동일할 수 있고, 상기 리세스된 영역(222c)의 바닥면 상에 위치한 상기 부유게이트들(250a, 250a′)의 측벽 하부가 노출되어진다.
상기 부유게이트들(250a, 250a′)을 갖는 반도체기판 상에 게이트층간 절연막 패턴들(260a, 260a′) 및 제어게이트 전극들(270a, 270a′)이 차례로 배치된다. 그 결과, 상기 부유게이트들(250a, 250a′), 상기 게이트층간 절연막 패턴들(260a, 260a′) 및 상기 제어게이트 전극들(270a, 270a′)로 구성된 게이트 패턴들(300, 300′)이 제공된다. 상기 게이트 패턴들(300, 300′)의 측벽 상에 절연막 스페이서들(280a, 280b)이 제공된다. 상기 절연막 스페이서들(280a, 280b)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
도 8의 경우에, 상기 부유게이트들(250a, 250a′)의 일 단에 인접하고 상기 리세스된 영역(222a, 222b)과 접하는 상기 활성영역(210) 내에 소오스 영역(291)이 제공되고, 상기 부유게이트들(250a, 250a′)의 타 단에 인접하고 상기 소오스 영역(291)의 반대편에 위치한 상기 활성영역(210) 내에 드레인 영역(290)이 제공된다. 도 9의 경우에, 상기 리세스된 영역(222c)과 접하는 상기 활성영역(210)의 상부면에 드레인 영역(290)이 제공되고, 상기 리세스된 영역(222c) 바닥면의 활성영역(210)에 소오스 영역(291)이 제공된다. 그 결과, 상기 소오스 영역(291)이 상기 활성영역(210)의 상부면에 배치된다. 이에 반하여 도 9의 경우에는 상기 리세스된 영역의 바닥면과 동일한 높이를 갖는 상부면을 구비하는 소오스 영역(291)이 리세스된 영역들(222c) 바닥면의 활성영역(210)에 배치된다.
도 10a 및 도 10b는 각각 종래기술에 따른 평탄형 및 완전 리세스형 부유게이트를 갖는 노아형 플래쉬 메모리 셀들의 소오스/드레인 접합에서의 등전위선들(equipotential lines)을 보여주는 시뮬레이션 결과들이다.
도 10c는 본 발명에 따른 하프 리세스된 부유게이트를 갖는 노아형 플래쉬 메모리 셀의 소오스/드레인 접합에서의 등전위선들을 보여주는 시뮬레이션 결과이다.
도 10a, 도 10b 및 도 10c를 참조하면, 노아형 플래쉬 메모리 셀은 채널 핫 일렉트론(CHE ; Channel Hot Electron) 기술을 이용하여 소오스(291p, 291f, 291)로부터 드레인(290p, 290f, 290)을 향하여 이동하는 전자들이 터널 절연막(240p, 240f, 240)을 통해 부유게이트(250p, 250f, 250a)로 주입되므로써 데이타가 프로그래밍된다. 상기 노아형 플래쉬 메모리 셀의 데이타 프로그래밍 능력은 상기 부유게이트(250p, 250f, 250a)에 주입될 수 있는 전자들의 수가 많을수록 향상되고, 상기 주입가능한 전자들의 수는 드레인 영역(P, F, H)에서의 전기장의 세기가 클수록 증가한다. 전기장의 세기는 전기력선들의 밀도, 즉 등전위선들의 밀도에 비례한다.
도 10a, 도 10b 및 도 10c를 보는 바와 같이, 평탄형 부유게이트(250p)를 갖는 노아형 플래쉬 메모리 셀은 드레인 영역(P영역)에서 조밀한(dense) 등전위선들을 가지고, 이에 반하여 완전 리세스형 부유게이트(250f)를 갖는 노아형 플래쉬 메모리 셀은 드레인 영역(F영역)에서 성긴(sparse) 등전위선들을 가진다. 하프 리세스된 부유게이트(250a)를 갖는 노아형 플래쉬 메모리 셀은 드레인 영역(H영역)에서 상기 평탄형 부유게이트(250p)를 갖는 노아형 플래쉬 메모리 셀의 상기 드레인 영역(P영역)보다 덜 조밀한 반면, 상기 완전 리세스형 부유게이트(250f)를 갖는 노아형 플래쉬 메모리 셀의 드레인 영역(F영역)보다 더 조밀한 등전위선들을 가진다. 따라서, 하프 리세스된 부유게이트(250a)를 갖는 노아형 플래쉬 메모리 셀은 완전 리세스형 부유게이트(250f)를 갖는 노아형 플래쉬 메모리 셀보다 우수한 데이타 프로그래밍 능력을 가질 수 있다.
또한, 상기 하프 리세스된 부유게이트(250a)를 갖는 노아형 플래쉬 메모리 셀의 경우 상기 하프 리세스된 부유게이트(250a)는 상기 H영역에서 핫 일렉트론(hot electron)들의 이동 방향과 마주보는 바닥면을 가진다. 그 결과, 데이타 프로그래밍할 때에 상기 핫 일렉트론들이 상기 H영역의 바닥면을 통해서 상기 하프 리 세스된 부유게이트(250a)로 주입될 가능성이 높아지므로써 상기 하프 리세스된 부유게이트(250a)를 갖는 노아형 플래쉬 메모리 셀은 우수한 데이타 프로그래밍 능력을 가질 수 있다.
상술한 바와 같이 본 발명에 따르면, 하프 리세스된 부유게이트를 갖는 플래쉬 메모리 셀을 제공하므로써, 평탄형 부유게이트를 갖는 플래쉬 메모리 셀의 단채널 효과를 억제할 수 있음과 아울러, 완전 리세스형 부유게이트를 갖는 플래쉬 메모리 셀의 데이타 프로그래밍 능력의 저하 문제를 해결할 수 있고, 워드라인 방향으로 인접한 부유게이트들 사이의 커플링 커패시턴스을 감소시킬 수 있다.

Claims (6)

  1. 반도체기판;
    상기 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막;
    상기 활성영역 내에 제공된 리세스된 영역;
    상기 리세스된 영역의 상부를 가로지르는 제어게이트 전극; 및
    상기 제어게이트 전극 및 상기 활성영역 사이에 개재되되, 상기 리세스된 영역을 채우고 상기 리세스된 영역의 일 측에 인접한 상기 활성영역의 상부면을 덮도록 연장된 하프 리세스된 부유게이트를 포함하는 플래쉬 메모리 셀.
  2. 제 1 항에 있어서,
    상기 하프 리세스된 부유게이트 및 상기 리세스된 영역의 내벽 사이의 터널 절연막; 및
    상기 하프 리세스된 부유게이트 및 상기 제어게이트 전극 사이의 게이트층간 절연막을 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀.
  3. 제 2 항에 있어서,
    상기 리세스된 영역의 바닥면 하부에 제공된 문턱전압 조절 이온주입 영역; 및
    상기 리세스된 영역에 인접하고 상기 부유게이트와 중첩하는 활성영역 내에 제공된 전기장 조절 이온주입 영역을 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀.
  4. 제 2 항에 있어서,
    상기 부유게이트의 일 단에 인접하고 상기 리세스된 영역과 접하는 상기 활성영역 내에 제공된 소오스 영역; 및
    상기 부유게이트의 타 단에 인접한 활성영역 내에 제공되고 상기 소오스 영역의 반대편에 위치한 드레인 영역을 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀.
  5. 제 4 항에 있어서,
    상기 소오스 영역은 리세스되어 상기 리세스된 영역의 바닥면과 동일한 높이를 갖는 상부면을 구비하는 것을 특징으로 하는 플래쉬 메모리 셀.
  6. 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역의 일부분을 식각하여 상기 활성영역을 가로지르는 리세스된 영역을 형성하고,
    상기 리세스된 영역의 내벽 및 상기 활성영역의 상부면 상에 터널 절연막을 형성하고,
    상기 터널 절연막을 덮는 부유게이트 패턴을 형성하되, 상기 부유게이트 패 턴은 상기 활성영역에 인접한 상기 소자분리막을 노출시키도록 형성하고,
    상기 부유게이트 패턴을 갖는 기판 상에 게이트층간 절연막 및 제어게이트 전극막을 형성하고,
    상기 제어게이트 전극막, 상기 게이트층간 절연막 및 상기 부유게이트 패턴을 연속적으로 패터닝하여 상기 리세스된 영역의 상부 및 상기 리세스된 영역에 인접한 상기 활성영역의 상부를 가로지르는 제어게이트 전극과 아울러서 상기 제어게이트 전극 및 상기 리세스된 영역을 포함하는 상기 활성영역 사이에 개재된 하프 리세스된 부유게이트를 형성하되, 상기 하프 리세스된 부유게이트는 상기 리세스된 영역을 채우면서 상기 리세스된 영역에 인접한 상기 활성영역을 덮도록 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조방법.
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