KR100903580B1 - 높은 유효 커플링 비를 가지는 실린더형 채널 전하 트래핑장치 - Google Patents

높은 유효 커플링 비를 가지는 실린더형 채널 전하 트래핑장치 Download PDF

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Abstract

메모리 셀은 제1 실린더형 영역을 포함하는 면적(A1)을 갖는 채널 표면을 포함하는 반도체 채널 영역에 의해 분리되는 소스 영역과 드레인 영역, 채널 영역 상의 제1 유전 구조물, 유전 구조물 상의 유전 전하 트래핑 구조물, 유전 전하 트래핑 구조물 상의 제2 유전 구조물, 그리고 제2 유전 구조물 상의 제2 실린더형 영역을 포함하는 면적(A2)을 갖는 도전체 표면을 포함하는 도전층을 구비한다. 도전체 표면은 유전 전하 트래핑 구조물과 채널 영역의 채널 표면에 중첩되고, 면적(A1)에 대한 면적(A2)의 비율은 1.2 이상이 되며, 이러한 셀을 포함하는 장치와 그 제조 방법이 개시된다.

Description

높은 유효 커플링 비를 가지는 실린더형 채널 전하 트래핑 장치{CYLINDRICAL CHANNEL CHARGE TRAPPING DEVICES WITH EFFECTIVELY HIGH COUPLING RATIOS}
본 발명은 비휘발성 메모리 장치들에 관한 것으로서, 보다 상세하게는 플래시(flash) 메모리 셀 및 플래시 메모리 장치의 제조 방법에 관한 것이다. 본 출원은 2006년 11월 1일에 출원된 미합중국 임시 특허 출원 제60/863,861호를 우선권으로 하는 출원이다.
플래시 메모리 기술은 전계 효과 트랜지스터의 게이트와 채널 사이에 전하를 저장하는 메모리 셀들을 포함한다. 저장된 전하는 상기 트랜지스터의 문턱(threshold)에 영향을 미치며, 저장된 전하에 기인하는 문턱 전하들은 데이터를 나타내도록 센싱될 수 있다.
다양한 용도로 사용되는 전하 저장 메모리 셀들 중 한 가지 형태로서 플로팅 게이트(floating gate) 메모리 셀이 알려져 있다. 이러한 플로팅 게이트 메모리 셀에 있어서, 터널 유전막은 반도체 채널 상부에 형성되고, 폴리실리콘과 같은 도전성 물질로 구성된 플로팅 게이트는 상기 터널 유전막 상부에 형성되며, 폴리간(inter-poly) 유전막은 상기 플로팅 게이트 상에 형성되어 상기 플로팅 게이트를 워드 라인 또는 상기 메모리 셀의 컨트롤 게이트로부터 절연시킨다. 플로팅 게이트 메모리 셀은 컨트롤 게이트와 플로팅 게이트 사이의 제1 캐패시터 및 플로팅 게이트와 채널 사이의 제2 캐패시터로 모델화되어 있다. 커플링 비(coupling ratio)는 상기 컨트롤 게이트와 채널을 가로질러 인가되는 전압에 의해 상기 플로팅 게이트에 연계되는 전압을 결정하는 캐패시터 구동 공식에 기초한다. 통상적으로 장치들은 컨트롤 게이트 및 채널에 대한 플로팅 게이트의 구성 물질과 면적을 조절함으로써 플로팅 게이트와 채널 사이보다는 컨트롤 게이트와 플로팅 게이트 사이에서 높은 캐패시턴스를 갖도록 제작된다. 예를 들면, 플로팅 게이트들은 "T"자의 형상이나 "U"자의 형상으로 형성되어, 플로팅 게이트와 채널 사이보다 컨트롤 게이트와 플로팅 게이트 사이에서 보다 큰 표면적을 제공함으로써, 플로팅 게이트와 컨트롤 게이트 사이에 큰 캐패시턴스를 확보할 수 있다. 이에 따라, 상기 플로팅 게이트에 연계되는 전압이 증가되고, 터널 산화막을 가로지르는 전기장이 향상되며, 프로그래밍/소거 효율이 개선된다. 비록 이와 같은 기술은 폭넓게는 성공적인 것이지만, 메모리 셀들의 사이즈 및 이들 사이의 간격이 축소됨에 따라 인접하는 플로팅 게이트들 간의 간섭으로 인하여 이러한 플로팅 게이트 기술은 퇴보하고 있는 실정이다.
채널과 전계 효과 트랜지스터의 게이트 사이에 전하를 저장하는 것에 기초하는 메모리 셀의 다른 형태는 유전 전하 트래핑(dielectric charge trapping) 구조물을 이용하는 것이다. 이와 같은 형태의 메모리 셀에 있어서, 유전 전하 트래핑 구조물은 채널로부터 유전 전하 트래핑 구조물을 절연시키는 터널 유전막 상부에 형성되며, 상부 유전막은 상기 유전 전하 트래핑 구조물 상부에 형성되어 상기 유 전 전하 트래핑 구조물을 워드 라인 또는 게이트로부터 절연시킨다. 알려져 있는 대표적인 장치로는 SONOS(silicon-oxide-nitride-oxide-silicon) 셀이 있다. SONOS형 장치와 비도전성 전하 트래핑 구조물을 이용하는 기타 전하 트래핑 메모리 셀 기술은 전술한 플로팅 게이트 간섭 문제를 해결하기 위해 근래에 개발되었으며, 45㎚ 이하의 임계 치수(critical dimension)나 제조 공정 노드에 적합할 것으로 예상된다. 그러나, 상기 유전 전하 트래핑 구조물이 비도전성을 갖기 때문에, 플로팅 게이트 장치들의 연속적인 캐패시터 모델은 적용되기 어렵다. 이에 따라, 컨트롤 게이트와 전하 트래핑 구조물의 면적의 증가가 플로팅 게이트 장치와 같이 커플링 비를 증가시키기는 어렵게 된다. 오히려, 상기 전하 트래핑 구조물 내에 전하가 트랩되지 않을 때의 전기장이 터널링 유전막 및 상부 유전막 내에서와 같아진다. 유전 전하 트래핑 구조물을 구비하는 전하 트래핑 메모리 셀의 프로그래밍/소거 효율은 SONOS형 장치와 같이 알려진 상기 플로팅 게이트 기술로부터 커플링 비를 조절하는 것에 의해 향상되기는 어렵다.
이에 따라, 프로그래밍/소거 효율을 증가시키기 위하여, 채널과 게이트 사이의 바이어스 전압을 위한 전하 트래핑 구조물에 전하가 트랩되지 않을 때의 상부 유전막 내의 전기장 강도보다 터널링 유전막 내의 전기장 강도가 큰 유전 전하 트래핑 메모리 셀이 요구된다.
본 발명은 비휘발성 메모리 장치에 관한 것이며, 보다 구체적으로는 채널과 도전층 사이의 바이어스 전압을 위한 유전 전하 트래핑 구조물 내에 전하가 트랩되지 않을 때에 채널과 하부 유전막 사이의 계면에서 전기장의 강도가 도전층과 상부 유전막 사이의 계면에서 전기장의 강도보다 큰 유전 전하 트래핑 메모리 셀에 대한 것이다. 본 명세서에 설명되는 메모리 셀들은 유전 전하 트래핑 구조물을 구비하는, 예를 들면, SONOS형 또는 밴드 갭이 조절된 SONOS(BE-SONOS)형 메모리 셀들에 해당된다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 셀은, 실린더형 영역을 포함하는 채널 표면을 가지는 반도체 채널 영역에 의해 분리되는 소스 영역과 드레인 영역을 구비한다. 상기 채널 표면 상의 제1 유전 구조물(하부 유전막), 상기 제1 유전 구조물 상의 유전 전하 트래핑 구조물, 상기 유전 전하 트래핑 구조물 상의 제2 유전 구조물(상부 유전막), 그리고 상기 제2 유전 구조물 상의 실린더형 영역을 포함하는 도전체 표면을 갖는 도전층도 구비된다. 상기 도전체 표면은 상기 유전 전하 트래핑 구조물과 상기 채널 영역의 채널 표면 상부에 위치하여, 상기 채널 표면 상의 포텐셜(potential)과 상기 유전 전하 트래핑 구조물 내의 전하가 상기 채널을 컨트롤하는 메모리 셀을 정의한다. 상기 채널 표면의 면적으로 구성되는 면적(A1)과 상기 도전체 표면의 면적으로 이루어진 면적(A2)에 있어서, 상기 면적(A1)에 대한 상기 면적(A2)의 비율은 약 1.2 이상이 될 수 있으며, 약 2.0 이상도 될 수 있다. 본 명세서에 사용된 "약"이라는 용어는 나노미터 스케일의 구조물들에 있어 구성 물질들의 면적과 두께에 영향을 미치는 공정 한계들에 기인하는 변형들을 수용하려는 것을 의미한다. 상기 면적(A1)에 대한 상기 면적(A2)의 비율은, 상기 채널과 상기 도전층 사이의 주어진 바이어스 전압을 위한 상기 전하 트래핑 구조물 내에 전하가 트랩되지 않을 때에 상기 도전체 표면과 상기 상부 유전막 사이의 계면에서의 전기장 강도보다 상기 채널 표면과 상기 하부 유전막 사이의 계면에서의 전기장 강도를 커지게 한다.
본 발명의 실시예들에 따른 메모리 셀은, 반도체 핀(fin) 구조물을 구비하며, 상기 반도체 핀 구조물 상부에는 상기 반도체 채널 영역이 위치한다. 본 발명의 실시예들에 있어서, 상기 채널 표면의 제1 실린더형 영역은 상기 채널 표면과 상기 도전체 표면 사이의 구조물들의 유효 산화막 두께(effective oxide thickness) 보다 작은 평균 반경을 가진다. 본 발명의 실시예들에 있어서, 상기 제1 유전 구조물은 실리콘 산화물을 포함한다. 본 발명의 실시예들에 따르면, 상기 제1 유전 구조물은 밴드 갭이 조절된 터널링 장벽 구조물을 구비한다. 본 발명의 실시예들에 있어서, 상기 밴드 갭이 조절된 터널링 장벽 구조물은, 예를 들면, 제1 실리콘 산화막, 상기 제1 실리콘 산화막 상의 실리콘 질화막 및 상기 실리콘 질화막 상의 제2 실리콘 산화막을 포함하는 다층의 막들을 구비한다. 본 발명의 실시예들에 있어서, 상기 유전 전하 트래핑 구조물은 실리콘 질화물, 금속 산화물 또는 나노-입자 트래핑 물질들을 포함한다. 본 발명의 실시예들에 있어서, 상기 제2 유전 구조물은 실리콘 산화물이나 알루미늄 산화물 또는 다른 금속 산화물 등의 기타 높은 유전 상수를 가지는 물질을 포함한다. 본 발명의 실시예들에 따르면, 상기 상부 유전막은 폴리실리콘, 실리사이드 및/또는 금속을 포함한다.
전술한 바와 같은 셀들을 포함하는 집적 회로 메모리 장치도 기재된다.
본 명세서에 기재된 메모리 셀의 제조 방법은, 반도체 기판에 도펀트(dopant)를 주입하여 소스 영역과 드레인 영역을 형성하는 단계, 제1 실린더형 영역을 포함하는 면적(A1)을 갖는 채널 표면을 구비하여 상기 소스 영역과 상기 드레인 영역이 채널 영역에 의해 분리되도록 반도체 채널 영역을 형성하는 단계, 상기 채널 표면 상에 터널 유전막으로 언급되는 제1 유전 구조물을 형성하는 단계, 상기 제1 유전 구조물 상에 유전 전하 트래핑 구조물을 형성하는 단계, 상기 유전 전하 트래핑 구조물 상에 제2 유전 구조물을 형성하는 단계, 그리고 상기 제2 유전 구조물 상의 제2 실린더형 영역을 포함하는 면적(A2)을 갖는 도전체 표면을 구비하는 도전층을 형성하는 단계를 포함하여, 상기 도전체 표면이 상기 유전 전하 트래핑 구조물과 상기 채널 영역의 채널 표면 상부에 위치하며, 상기 영역(A2)에 대한 상기 영역(A1)의 비가 약 1.2 이상이 되거나, 본 발명의 다른 실시예들에 따라 약 2.0 이상이 된다.
본 발명의 실시예들에 따르면, 메모리 장치의 제조 방법은 복수의 메모리 셀들을 형성하는 단계를 포함한다.
본 발명의 관점들 및 기타 이점들은 첨부된 도면들을 참조하여 발명의 상세한 설명과 특허 청구 범위를 통해 구체적으로 설명될 것이다.
본 발명의 실시예들에 따른 장치는, 높은 유효 게이트 커플링 비를 통해 프로그래밍 및 소거 효율을 개선할 수 있으며, 유전 전하 트래핑 구조물 내에 트랩되 는 전하의 양을 증가시키거나 감소시킬 수 있다. 또한, 채널 표면의 면적에 대한 도전체 표면의 면적의 비율을 적절하게 조절하여, 유전 전하 트래핑 구조물 내에 트랩되는 전하가 없는 경우에 상기 채널 표면과 제1 유전 구조물 사이의 계면에서의 전기장 강도를 상기 도전체 표면과 제2 유전 구조물 사이의 계면에서의 전기장 강도 보다 크게 구현시킬 수 있으므로, 상기 제2 유전 구조물을 통한 원하지 않는 전하 누설을 억제하면서 제1 유전 구조물을 통해 높은 프로그래밍/소거 효율을 얻을 수 있다.
본 발명의 다양한 실시예들을 첨부된 도 1 내지 도 15를 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 종래의 SONOS형 메모리 셀의 기본 구조를 도시한 것이다. 도 1을 참조하면, 상기 메모리 셀은 소스 영역으로 기능하는 제1 도핑 영역(101)과 드레인 영역으로 기능하는 제2 도핑 영역(102)을 가지는 반도체 기판(100) 상에 형성된다. 상기 메모리 셀의 채널은 소스 영역(101)과 드레인 영역(102) 사이의 기판(100)의 영역에 해당된다. 도전층(103)은 제1 유전 구조물(104), 유전 전하 트래핑 구조물(105) 및 제2 유전 구조물(106)을 구비하는 다층 유전 구조물 상부에 형성된다. 도 1에 도시된 치수(L)는 전류가 소스 영역(101)과 드레인 영역(102) 사이를 흐르기 때문에 통상적으로 채널 길이(L)로 언급된다. 도 1에 도시된 플래너(planar)형 장치에 있어서, 전하 트래핑 구조물(105)은 상기 채널 상부의 평탄한 표면 상에 적층된다. 도 1에 도시된 단면도는 게이트 길이 방향을 따라 자른 것이므로 소스 영역(101)과 드레인 영역(102) 사이의 상기 채널의 표면은 평탄하게 된다. 또한, 상기 플래너 타입 장치의 게이트 폭 방향으로 자른 상기 플래너 타입 장치의 단면도도 본질적으로 평탄하게 된다. 이와 같은 구조에 있어서, 제1 유전 구조물(104) 내의 전기장(107)은, 유전 전하 트래핑 구조물(105) 내에 트랩된 전하가 없을 경우에 제2 유전 구조물(106) 내의 전기장과 동일한 강도를 가질 수 있다.
본 명세서에서 설명되는 유전 전하 트래핑 기술에 기초한 장치 및 그 제조 방법은, 채널 영역, 소스 영역 및 드레인 영역 중 하나 이상과 도전층 사이의 주어진 바이어스 전압을 위해 전하 트래핑 구조물 내에 트랩된 전하가 없을 경우, 채널 표면과 제1 유전 구조물 사이의 계면에서의 전기장 강도가 도전체 표면과 제2 유전 구조물 사이의 계면에서의 전기장 강도보다 크게 설계된다. 따라서, 상기 장치는 높은 "유효" 게이트 커플링 비(GCR)를 가지는 것으로 말할 수 있으므로 터널링 메커니즘을 활용하여 상기 장치의 프로그래밍 및 소거 효율을 개선함으로써, 상기 전하 트래핑 구조물 내에 트랩되는 전하의 양을 증가시키거나 감소시킬 수 있다. 본 명세서 설명되는 장치들은 SONOS형 또는 밴드 갭이 조절된 SONOS(BE-SONOS)형 장치들과 같이 유전 전하 트래핑 구조물을 가지며, 소스 영역으로부터 드레인 영역까지 채널 영역을 구비하는 메모리 셀들에 기초한다. 상기 채널 영역은 실린더형 영역을 포함하는 채널 표면을 구비하며, 상기 채널 표면은 상기 제1 유전 구조물에 접촉된다. 본 명세서에 기재된 장치들은 상기 제1 유전 구조물 상의 유전 전하 트래핑 구 조물과 상기 유전 전하 트래핑 구조물 상의 제2 유전 구조물을 구비한다. 또한, 본 명세서에 설명되는 장치들은, 상기 제2 유전 구조물 상의 실린더형 영역을 포함하는 도전체 표면을 가지는 도전층을 구비한다. 상기 도전체 표면은 상기 유전 전하 트래핑 구조물과 상기 채널 표면 상부에 위치하여, 상기 채널 표면의 면적(A1)에 대한 상기 도전체 표면의 면적(A2)의 비율은, 약 2.0 이상을 포함하여 약 1.2 이상이 된다. 상기 면적(A1)에 대한 상기 면적(A2)의 비율은, 상기 채널 영역과 상기 도전층 사이의 주어진 바이어스 전압을 위한 상기 유전 전하 트래핑 구조물 내에 트랩되는 전하가 없는 경우에 상기 채널 표면과 상기 제1 유전 구조물 사이의 계면에서의 전기장 강도를 상기 도전체 표면과 상기 제2 유전 구조물 사이의 계면에서의 전기장 강도 보다 크게 구현시킨다.
본 명세서에 기재된 채널 표면은 상기 전하 트래핑 구조물과 상호 작용하는 채널 표면의 길이와 폭에 의해 본질적으로 정의된다. 상기 채널 폭은, 상기 장치의 채널 영역의 폭을 따라 자른 채널 표면의 단면을 참조하여 정의될 수 있으므로, 상기 채널 표면의 단면은 상기 장치의 채널 길이 치수를 따라 연장되어 상기 채널 표면의 면적을 정의한다. 상기 채널 표면의 단면은 상기 장치의 구조에 의해 정의되며, 상기 채널 영역과 상기 제1 유전 구조물 사이의 계면의 적어도 일부를 포함한다.
본 명세서에 기재된 도전체 표면은 상기 전하 트래핑 구조물과 상호 작용하는 도전체 표면의 길이와 폭에 의해 본질적으로 정의된다. 상기 도전체 표면의 폭은, 상기 장치의 채널 영역의 폭을 따라 자른 도전체 표면의 단면을 참조하여 정의될 수 있으므로 상기 도전체 표면의 단면은 상기 장치의 채널 길이 치수를 따라 연장되어 상기 도전체 표면의 면적을 정의한다. 상기 도전체 표면의 단면은 상기 장치의 구조에 의해 정의되며, 상기 도전층과 상기 제2 유전 구조물 사이의 계면의 적어도 일부를 포함한다.
본 명세서에 기재된 실린더형 영역은, 상기 장치의 길이 방향으로 연장되는 고정된 라인(예를 들면, 원형 표면의 축)에 대해 평행하게 이동하며, 고정된 커브(예를 들면, 원형 표면의 원형과 같은 커브)와 교차하는 라인에 의해 추적되는 표면의 곡률(curvature)로서 표현될 수 있는 곡률을 가진다. 실제적인 장치에 있어서, 상기 고정된 커브는 거의 원형이 되거나, 본 명세서에 기재된 바와 같이 "유효 커플링 비" 개선을 유도하는 다른 형상을 가질 수 있다. 물론, "고정된 커브"는 원형일 필요는 없으며, 상기 고정된 라인에 평행하게 이동하는 "라인"은 실제 장치에 있어서 직선일 필요는 없다.
도 2는 본 발명의 일 실시예에 따른 유전 전하 트래핑 메모리 셀의 채널 영역의 폭(W)을 따라 자른 단면도이다. 도 2에 도시한 본 발명의 실시예에 있어서, 채널 영역(200)은 채널 표면(201), 채널 표면(201) 상의 제1 유전 구조물(202), 제1 유전 구조물(202) 상의 유전 전하 트래핑 구조물(203), 유전 전하 트래핑 구조물(203) 상의 제2 유전 구조물(204), 그리고 제2 유전 구조물(204) 상의 도전체 표면(206)을 가지는 도전층(205)을 포함한다. 도전체 표면(206)은 유전 전하 트래핑 구조물(203) 및 채널 표면(201) 상부에 위치한다. 도 2에 도시한 본 발명의 실시예에 따르면, 소스 영역 및 드레인 영역은 각기 도 2에 도시된 메모리 셀의 단면도의 평면 아래 및 도 2에 도시된 단면도의 평면 상부에 위치하여, 채널 표면(201)의 길이와 도전체 표면(206)의 길이가 채널 영역(200)으로부터 상기 소스 영역 및 상기 드레인 영역까지의 간격에 대응된다. 본 발명의 실시예들에 있어서, 채널 영역(200)은 소스 영역을 형성하는 N+형으로 도핑된 베이스를 갖는 필라(pillar), 유전 전하 트래핑 구조물(203)로 둘러싸인 상기 필라의 중앙부에 P형 또는 P-형으로 도핑된 채널 영역, 그리고 드레인 영역을 형성하는 N+형 도핑된 상부의 구조에 해당될 수 있다.
도 2에 도시한 실시예에 있어서, 유전 전하 트래핑 구조물(203)과 제1 유전 구조물(202) 사이의 계면은 채널 영역(200)으로부터 이격되지 않으며, 이에 따라 채널 표면(201)의 단면은 채널 영역(200)과 제1 유전 구조물(202) 사이의 계면이 되고, 평균 반경(207)을 갖는 원형이 된다. 도 2에 도시한 실시예에 있어서, 도전층(205)과 제2 유전 구조물(204) 사이의 계면은 채널 영역(200)으로부터 떨어지지 않으며, 이에 따라 도전체 표면(206)의 단면은 이러한 계면이 되고, 평균 반경(208)을 갖는 원형이 된다.
도 2에 도시한 실시예에 있어서, 채널 영역(201)의 면적에 대한 도전체 표면(206)의 면적의 비율은 채널 표면(201)의 평균 반경(207)에 대한 도전체 표면(206)의 평균 반경(208)의 비율과 실질적으로 동일하다. 이러한 비율은 약 2.0 이상을 포함하여 약 1.2 이상이 된다.
도 2에 도시한 실시예에 있어서, 채널 영역(200)과 도전층(205) 사이의 바이어스 전압은 채널 영역(200)에서의 전기장 강도 보다 도전체 표면(206)에서 낮은 전기장 강도를 가지는 전기장을 발생시킨다. 도 2에 도시된 실시예 및 가우스(Gauss)의 법칙에 따라, E1=R2/R1*E2가 되며,
Figure 112007078666318-pat00001
가 된다.
여기서, R1은 채널 표면(201)의 평균 반경(207)을 나타내며, R2는 도전체 표면(206)의 평균 반경(208)을 가리키고, E1은 채널 표면(201)에서의 전기장 강도를 의미하며, E2는 도전체 표면(206)에서의 전기장 강도를 나타내고, VG는 채널 영역(201)과 도전층(205) 사이의 바이어스 전압을 뜻한다. 이와 같은 실제적인 대수적 관계에 있어서, R2=R1+EOT가 된다. 여기서, EOT는 채널 표면(201)과 도전체 표면(206) 사이의 구조물들의 유효 산화막 두께(effective oxide thickness)를 나타내며, 상기 유효 산화막 두께는 실리콘 산화물의 유전 상수에 대한 상기 구조물들의 유전 상수에 의해 정해지는 실제 두께에 해당된다.
상기 반경(R1)이 유효 산화막 두께(EOT)에 비해 작을 경우, 채널 표면(201)에서의 전기장 강도(E1)는 도전체 표면(206)에서의 전기장 강도(E2) 보다 현저하게 높아진다. 이에 따라, 제2 유전 구조물(204)을 통한 원하지 않는 전하 누설을 억제하면서 제1 유전 구조물(202)을 통해 높은 프로그래밍/소거 효율을 얻을 수 있다.
예를 들면, 상기 반경(R1)이 약 20㎚ 정도이고, 상기 반경(R1)이 채널 표면(201)과 도전체 표면(206) 사이의 구조물들의 유효 산화막 두께(EOT)와 같을 경 우, R2=R1+EOT=2*R1이고, R2/R1=2가 되며(면적들의 비도 원형의 실린더형 표면들을 위하여 약 2 이상이 된다), E1=2*E2가 되고, E2=0.77*VG/EOT인 반면 E1=1.44*VG/EOT가 된다. 이에 따라, 채널 표면(201)에서의 전기장 강도(E1)는 유사한 플래너 타입 장치의 전기장 강도의 약 1.44배 정도가 되는 반면, 도전체 표면(206)에서의 전기장 강도(E2)는 유사한 플래너 타입 장치의 전기장 강도의 약 0.7배 정도만이 된다. R2/R1가 약 2 정도인 실시예들에서는 상기 채널 표면의 면적(A1)에 대한 상기 도전체 표면의 면적(A2)의 비율은, 예를 들면, 약 1.8 내지 약 2.2 정도의 범위가 될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 절연 기판 상의 반원형 단면을 갖는 반도체 채널 몸체를 구비하는 유전 전하 트래핑 메모리 셀의 채널 영역의 폭(W)을 따라 자른 단면도이다. 도 3에 도시한 실시예에 있어서, 채널 영역(300)은 채널 표면(301), 채널 표면(301) 상의 제1 유전 구조물(302), 제1 유전 구조물(302) 상의 유전 전하 트래핑 구조물(303), 유전 전하 트래핑 구조물(303) 상의 제2 유전 구조물(304), 그리고 제2 유전 구조물(304) 상의 도전체 표면(306)을 갖는 도전층(305)을 포함한다. 도전체 표면(306)은 유전 전하 트래핑 구조물(303)과 채널 표면(301) 상부에 위치한다. 도 3에 도시한 실시예에 있어서, 소스 영역 및 드레인 영역은 각기 도 3에 도시된 단면도의 평면 아래와 도 3에 도시된 단면도의 평만 상부에 위치함으로써, 채널 표면(301)의 길이와 도전체 표면(306)의 길이가 채널 영역(300)으로부터 상기 소스 영역 및 상기 드레인 영역까지의 거리에 대응된다. 도 3에 도시한 실시예에 있어서, 유전 전하 트래핑 구조물(303)은, 유전 전하 트래핑 구조물(303)과 제1 유전 구조물(302) 사이의 계면이 채널 영역(300)으로부터 이격되는 지점에서 코너들(corners)(309a, 309b)을 갖는 하부 표면(309)을 포함한다. 도 3에 도시된 실시예에 있어서, 채널 영역(300)은 전하 트래핑 하부 표면 코너들(309a, 309b)에 연결되는 가상의 라인 아래의 하부 표면(307)을 포함한다. 이에 따라, 채널 영역(300)의 에지(edge)들에서의 영역들(315, 317)은 채널 영역(300)의 주요 부분보다 유전 전하 트래핑 구조물(303)로부터 더 이격된다. 도 3에 도시된 실시예에 있어서, 도전층(305)과 제2 유전 구조물(304) 사의 계면은 이러한 계면이 채널 영역(300)으로부터 이격되는 지점들에서 코너들(310, 311)을 포함한다.
도 3에 도시한 실시예에 있어서, 유전 전하 트래핑 구조물(303)과 제1 유전 구조물(302) 사이의 계면은 코너들(309a, 309b)에서 채널 영역(300)으로부터 이격되며, 이에 따라 채널 표면(301)의 하부 표면(307)은 코너들(309a, 309b)에 연결되는 가상의 라인 하부에 위치하고, 채널 표면(301)의 대부분의 단면이 상기 가상의 라인 상부에 위치하는 평균 반경(312)을 갖는 아크 형상이 된다. 도 3에 도시한 실시예에 있어서, 도전층(305)과 제2 유전 구조물(304) 사이의 계면은 코너들(310, 311)에서 이격되며, 이에 따라 도전체 표면(306)은 하나의 코너(310)로부터 다른 하나의 코너(311)까지 연장되는 평균 반경(313)을 가지는 아크 형상이 됨으로써, 채널 표면(301)의 면적에 대한 도전체 표면(306)의 면적의 비율은 전술한 바와 같이 약 2.0 이상을 포함하여 약 1.2 이상이 된다.
도 3에 도시한 실시예에 있어서, 채널 영역(300)과 도전층(305) 사이의 바이어스 전압은 채널 표면(301)에서의 전기장 강도보다 도전체 표면(306)에서 낮은 전기장 강도를 야기한다. 유사한 전기장 분포는 도전층(305)과 상기 소스 및 드레인 영역들 중 하나 또는 모두 사이에서 바이어스 전압을 발생시킨다.
도 4는 본 발명의 또 다른 실시예에 따른 유전 전하 트래핑 메모리 셀의 채널 영역의 폭(W)을 따라 자른 단면도이다. 도 4에 도시한 실시예에 있어서, 채널 영역(400)은 채널 표면(401), 채널 표면(401) 상의 제1 유전 구조물(402), 제1 유전 구조물(402) 상의 유전 전하 트래핑 구조물(403), 유전 전하 트래핑 구조물(403) 상의 제2 유전 구조물(404), 그리고 제2 유전 구조물(404) 상의 도전체 표면(406)을 갖는 도전층(405)을 포함한다. 도전체 표면(406)은 유전 전하 트래핑 구조물(403)과 채널 표면(401) 상부에 위치한다. 도 4에 도시한 실시예에 있어서, 소스 영역 및 드레인 영역은 각기 도 4에 도시된 단면도의 평면 아래와 도 4에 도시된 단면도의 평면 상부에 위치하며, 이에 따라 채널 영역(401)의 길이와 도전체 표면(406)의 길이는 상기 소스 영역으로부터 상기 드레인 영역까지 채널 영역(400)을 따르는 간격에 해당된다. 도 4에 도시한 실시예에 있어서, 유전 전하 트래핑 구조물(403)은 채널 영역(400)으로부터 이격되는 유전 전하 트래핑 구조물(403)과 제1 유전 구조물(402) 사이의 계면에서 코너들(409a, 409b)을 갖는 하부 표면(409)을 포함한다. 도 4에 도시한 실시예에 있어서, 채널 영역(400)은 코너들(409a, 409b)에 연결되는 가상의 라인 상부에 위치하는 하부 표면(407)을 포함한다. 채널 영역(400)의 단부들(415, 417)은 유전 전하 트래핑 구조물(403)에 인접하게 위치하여 채널 문턱 전압을 보다 용이하게 조절할 수 있다. 도 4에 도시한 실시예에 있어서, 도전층(405)과 제2 유전 구조물(404) 사이의 계면은 채널 영역(400)으로부터 이격되는 이러한 계면에서 코너들(410, 411)을 포함한다.
도 4에 도시한 실시예에 있어서, 상기 채널 영역의 폭을 따르는 채널 표면(401)의 단면은 평균 반경(412)을 가지는 아크 형상이 된다. 도 4에 도시한 실시예에 따르면, 도전체 표면(406)의 단면은 하나의 코너(410)로부터 다른 하나의 코너(411)로 연장되는 평균 반경(413)을 가지는 아크 형상이 됨으로써, 채널 표면(401)의 면적에 대한 도전체 표면(406)의 면적의 비율은 전술한 바와 같이 약 2.0 이상을 포함하여 약 1.2 이상이 된다.
도 4에 도시한 실시예에 있어서, 채널 영역(400)과 도전층(405) 사이의 바이어스 전압은 채널 표면(401)에서의 전기장 강도 보다 도전체 표면(406)에서 보다 낮은 전기장 강도를 야기한다.
도 5는 본 발명의 또 다른 실시예에 따른 유전 전하 트래핑 메모리 셀의 채널 영역의 폭(W)을 따라 자른 단면도이다. 도 5에 도시한 실시예에 있어서, 채널 영역(500)은 채널 표면(501), 채널 표면(501) 상의 제1 유전 구조물(502), 제1 유전 구조물(502) 상의 유전 전하 트래핑 구조물(503). 유전 전하 트래핑 구조물(503) 상의 제2 유전 구조물(504), 그리고 제2 유전 구조물(504) 상의 도전체 표면(506)을 갖는 도전층(505)을 포함한다. 도전체 표면(506)은 유전 전하 트래핑 구조물(503)과 채널 표면(501) 상부에 위치한다. 도 5에 도시한 실시예에 있어서, 채널 영역(500)은 측면들(507, 508)을 갖는 핀형(fin-shaped) 반도체 영역에 해당된다. 본 발명의 실시예들에 있어서, 측면들(507, 508)을 갖는 상기 핀형 반도체 영역은 상기 메모리 셀이 형성되는 반도체 기판과 연속적(따라서 몸체-결속형(body-tied)이 된다)으로 형성된다. 도 5에 도시한 실시예에 있어서, 상기 소스 영역 및 상기 드레인 영역은 각기 도 5에 도시한 단면도의 평면 아래와 도 5에 도시한 단면도의 평면 상부에 위치함으로써, 채널 표면(501)의 길이와 도전체 표면(506)의 길이는 상기 소스 영역으로부터 상기 드레인 영역까지 채널 영역(500)을 따르는 거리에 해당된다. 도 5에 도시한 실시예에 있어서, 유전 전하 트래핑 구조물(503)은 채널 영역(500)으로부터 이격되는 유전 전하 트래핑 구조물(503)과 제1 유전 구조물(502) 사이의 계면에서 코너들(509a, 509b)을 갖는 하부 표면(509)을 구비한다. 도 5에 도시한 실시예에 있어서, 도전층(505)과 제2 유전 구조물(504) 사이의 계면은 이러한 계면이 채널 영역(500)으로부터 이격되는 지점들에서 코너들(510, 511)을 구비한다.
도 5에 도시한 실시예에 있어서, 상기 핀형 영역의 측면들(507, 508)은 코너들(509a, 509b)에 연결되는 가상의 선 아래에 위치하여, 채널 표면(501)의 단면은 이러한 가상의 선 상부의 평균 반경(512)을 갖는 아크 형상이 된다. 도 5에 도시한 실시예에 있어서, 도전체 표면(506)의 단면은 하나의 코너(510)로부터 다른 하나의 코너(511)까지 연장되는 평균 반경(513)을 갖는 아크 형상이 됨으로써, 채널 표면(501)의 면적에 대한 도전체 표면(506)의 면적이 비율은 상술한 바와 같이 약 2.0 이상을 포함하여 약 1.2 정도이거나 그 보다 크게 된다.
도 5에 도시한 실시예에 있어서, 채널 영역(500)과 도전층(505) 사이의 바이어스 전압은 채널 표면(501)에서의 전기장 강도 보다 도전체 표면(506)에서 낮은 전기장 강도를 발생시킨다.
도 6은 본 발명의 또 다른 실시예에 따른 유전 전하 트래핑 메모리 셀의 채널 영역의 폭(W)을 따라 자른 단면도이다. 도 6에 도시한 실시예에 있어서, 채널 영역(600)은 채널 표면(601), 채널 표면(601) 상의 제1 유전 구조물(602), 제1 유전 구조물(602) 상의 유전 전하 트래핑 구조물(603). 유전 전하 트래핑 구조물(603) 상의 제2 유전 구조물(604), 그리고 제2 유전 구조물(604) 상의 도전체 표면(606)을 갖는 도전층(605)을 포함한다. 도전체 표면(606)은 유전 전하 트래핑 구조물(603)과 채널 표면(601) 상부에 위치한다. 도 6에 도시한 실시예에 있어서, 채널 영역(600)은 측면들(607, 608)을 가지는 핀형 반도체 영역에 해당된다. 도 6에 도시한 실시예에 있어서, 소스 영역 및 드레인 영역은 각기 도 6에 도시한 단면도의 평면 아래와 도 6에 도시한 단면도의 평면 상부에 위치함으로써, 채널 표면(601)의 길이와 도전체 표면(606)의 길이가 상기 소스 영역으로부터 상기 드레인 영역까지의 채널 영역(600)을 따르는 거리에 해당된다. 도 6에 도시한 실시예에 있어서, 유전 전하 트래핑 구조물(603)은 채널 영역(600)으로부터 이격되는 유전 전하 트래핑 구조물(603)과 제1 유전 구조물(602) 사이의 계면에서 코너들(609a, 609b)을 가지는 하부 표면(609)을 구비한다. 도 6에 도시한 실시예에 있어서, 도전층(605)과 제2 유전 구조물(604) 사이의 계면은 이러한 계면이 채널 영역(600)으로부터 이격되는 지점들에서 코너들(610, 611)을 가진다.
도 6에 도시한 실시예에 있어서, 상기 측면들(607, 608)의 일부는 코너들(609a, 609b)에 연결되는 가상의 라인 아래에 위치함으로써, 채널 표면(601)의 단면은 평균 반경(612)을 갖는 아크 형상과 코너들(609a, 609b)에 연결되는 가상의 라인 상부의 측면들(607, 608)의 일부들의 결합에 해당된다. 도 6에 도시한 실시예에 있어서, 도전체 표면(606)의 단면은 하나의 코너(610)로부터 다른 하나의 코너(611)까지 연장되는 도전층(605)과 제2 유전 구조물(604) 사이의 계면에 대응되며, 평균 반경(613)을 갖는 아크 형상에 해당됨으로써, 채널 표면(601)의 면적에 대한 도전체 표면(606)의 면적이 비율은 전술한 바와 같이 약 2.0 이상을 포함하여 약 1.2 정도이거나 그 보다 크게 된다.
본 발명의 실시예들에 있어서, 상기 제1 유전 구조물은, 예를 들면, 실리콘 산화물 또는 밴드 갭이 조절된 터널링 장벽 구조물을 포함할 수 있다. 본 명세서에서 밴드 갭이 조절된 터널링 장벽 구조물은 전하 트래핑층 내에 전하가 보유되는 동안 낮은 전기장에서의 터널링을 직접 억제하는 반면 터널링 장벽 구조의 물질들의 홀 터널링 장벽 높이들 내의 높은 전기장에서의 밴드 오프셋(band offset)으로 인하여 홀 터널링 제거는 허용하는 "조절된 터널링 장벽"을 의도하는 것이다. 예를 들면, 상기 밴드 갭이 조절된 터널링 장벽 구조물은 홀 터널링 장벽 높이를 갖는 하부 유전막, 상기 하부 유전막보다 작은 홀 터널링 장벽 높이를 갖는 중간 유전막, 그리고 상기 중간 유전층보다 큰 홀 터널링 장벽 높이를 갖는 상부 유전막을 포함한다. 바람직하게는, 상기 밴드 갭이 조절된 터널링 장벽 구조물을 통하는 홀 터널링 전류는 높은 전기장이 존재할 때는 하나의 막에 도달하게 된다.
본 발명의 실시예들에 있어서, 상기 밴드 갭이 조절된 터널링 장벽 구조물은 다중의 막들을 포함할 수 있다. 예를 들면, 상기 밴드 갭이 조절된 터널링 장벽 구 조물은 제1 실리콘 산화막, 상기 제1 실리콘 산화막 상의 실리콘 질화막, 그리고 상기 실리콘 질화막 상의 제2 실리콘 산화막을 구비할 수 있다. 본 발명의 바람직한 실시예들에 따른 3중막 구조의 밴드 갭이 조절된 터널링 장벽 구조물에 있어서, 실리콘 산화물이나 이와 유사한 물질을 포함하는 제1 막은 약 20Å 이하의 두께를 가지며, 다른 실시예들에 따르면 약 15Å 이하의 두께를 가지고, 또 다른 실시예들에 따르면 약 5∼20Å 정도의 두께를 가진다. 바람직하게는, 상기 제1막 은 약 10∼20Å 정도의 두께를 가지며, 보다 바람직하게는 약 10∼15Å 정도의 두께를 가진다. 본 발명의 바람직한 실시예들에 따른 3중막 구조의 밴드 갭이 조절된 터널링 장벽 구조물에 있어서, 실리콘 질화물이나 유사한 물질을 포함하는 제2 막은 약 20Å 이하의 두께를 가지며, 보다 바람직하게는 약 10∼20Å 정도의 두께를 가진다. 제2 유전막의 두께가 제1 유전막의 두께보다 두꺼운 실시예들에 따르면, 제2 유전막의 장벽 높이를 극복하는 데 요구되는 전기장 강도를 감소시켜 보다 향상된 성능을 구현할 수 있다. 본 발명의 바람직한 실시예들에 따른 3중막 구조의 밴드 갭이 조절된 터널링 장벽 구조물에 있어서, 실리콘 산화물이나 유사한 물질을 포함하는 제3 막은 약 20Å 이하의 두께를 가지고, 바람직하게는 약 10∼20Å 정도의 두께를 가지며, 보다 바람직하게는 약 15∼20Å 정도의 두께를 가진다.
본 발명의 실시예들에 따른 밴드 갭이 조절된 터널링 장벽 구조물은 다양한 방법으로 수득될 수 있다. 본 명세서에 기술되는 주지되거나 개발 중인 적절한 물질로 이루어진 막들을 형성하기 위한 어떠한 방법도 상기 막들을 증착하거나 형성하는 데 이용될 수 있다. 적절한 방법으로는, 예를 들면, 열 성장 방법 및 화학 기 상 증착 방법을 들 수 있다. 예를 들면, 제1 실리콘 산화막 또는 실리콘 산질화막이 열 산화 방법, 라디칼(ISSG) 산화 방법, 플라즈마 산화/질화 방법, 화학 기상 증착 방법 등을 포함하는 종래의 산화 방법으로 형성될 수 있으나. 이에 한정되는 것은 아니다. 실리콘 질화물로 구성된 중간막은, 예를 들면, 화학 기상 증착 공정이나 선택적으로 상기 제1 막의 상면 상에 형성되는 여분의 산화물 내지 질화물을 형성하는 플라즈마 질화 공정을 통해 형성될 수 있다. 본 발명의 실시예들에 있어서, 산화물을 포함하는 제3 막은, 예를 들면, 산화 방식이나 화학 기상 증착 방식으로 형성될 수 있다.
추가적인 물질들, 방법들 및 밴드 갭이 조절된 터널링 장벽 구조물의 특성들은 2005년 1월 3일에 출원된 미합중국 임시 특허 출원 제60/640,229호(발명의 명칭: 비휘발성 메모리 장치, 그 제조 방법 및 구동 방법), 2005년 1월 27일에 출원된 미합중국 임시 특허 출원 제60/647,012호(발명의 명칭: 비휘발성 메모리 장치와 어레이, 그 제조 방법 및 구동 방법), 2005년 6월 10일자로 출원된 미합중국 임시 특허 출원 제60/689,231호(발명의 명칭: 전자 주입 억제 물질을 포함하는 게이트를 구비하는 비휘발성 메모리), 2005년 6월 10일에 출원된 미합중국 임시 특허 출원 제60/689,314호(발명의 명칭: 비휘발성 메모리와 어레이, 그 제조 방법 및 구동 방법), 그리고 2006년 1월 3일에 출원된 미합중국 정규 특허 출원 제11/324,540호(발명의 명칭: 비휘발성 메모리 셀, 이를 포함하는 메모리 어레이와 셀 및 어레이의 구동 방법)에 기재되어 있으며, 그 내용은 본 명세서에 참조로 언급되어 있다.
실리콘 산화물을 포함하는 상기 제2 유전 구조물은, 예를 들면, 실리콘 질화 물을 포함하는 상기 유전 전하 트래핑 구조물의 일부를 실리콘 산화물로 변환시켜 형성될 수 있다. 본 발명의 일 실시예에 있어서, 열 변환 공정을 통해 메모리 장치의 트래핑 효율을 향상시킬 수 있는 높은 밀도 혹은 농도를 가지는 계면 트랩들이 생성될 수 있다. 예를 들면, 질화물의 열 변환은 H2:O2의 유량 비율을 약 1,000:4,000sccm 정도로 조절하면서 약 1,000℃ 정도의 온도에서 수행될 수 있다.
본 발명의 실시예들에 있어서, 상기 유전 전하 트래핑 구조물은, 예를 들면, 실리콘 질화물, 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 나노 입자들이 매립된 유전 전하 트래핑 물질 또는 기타 비도전성 전하 트래핑 물질을 포함한다. 상기 유전 전하 트래핑 구조물이 실리콘 질화물로 이루어진 막을 포함하는 실시예들에 있어서, 상기 막의 두께는 보다 우수한 전하 트래핑 특성을 위해 바람직하게는 약 50Å 이상, 보다 바람직하게는 약 50∼100Å 정도가 된다. 다른 물질들의 경우에는 상기 막의 두께는 충분히 바람직하게 동일한 전하 트래핑 특성을 제공할 수 있도록 조절된다.
본 발명의 실시예들에 있어서, 상기 제2 유전 구조물은, 예를 들면, 실리콘 산화물, 알루미늄 산화물(Al2O3) 또는 기타 절연 유전체를 포함한다. 본 발명의 바람직한 실시예들에 있어서, 상기 제2 유전 구조물은 실리콘 산화물로 구성된 막을 포함하며, 상기 전하 트래핑 구조물과 상기 도전층 사이의 터널링을 차단하는 특성을 향상시키도록 상기 막은, 바람직하게는 약 50Å 정도의 두께, 보다 바람직하게는 약 50∼120Å 정도의 두께를 가진다. 다른 물질들의 경우에는 상기 막의 두께는 충분히 바람직하게 동일한 터널링 차단 특성을 제공할 수 있도록 조절된다.
본 발명의 실시예들에 있어서, 상기 도전층은, 예를 들면, N형 또는 P형으로 도핑된 폴리실리콘, 백금(Pt)과 같은 높은 일함수를 갖는 금속, 탄탈륨 질화물(TaN), 실리사이드 또는 기타 도전성 물질을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따라 18㎚의 등가 산화막 두께(EOT)를 가지며 도전층에 대한 채널 바이어스 전압이 15V인 메모리 셀의 채널 표면(도 7에서 "하부 산화물 필드"로 표시함)과 도전체 표면(도 7에서 "상부 산화물 필드"로 나타냄)에서의 전기장 강도의 시뮬레이션 그래프이다. 도 7에 있어서, 수직축은 전기장 강도를 MV/㎝의 단위로 나타내며, 수평축은 상기 채널 표면의 실린더형 영역의 곡률 반경(R1)의 대수적인 스케일을 Å의 단위로 나타낸다. 도 7을 참조하면, 곡률 반경(R1)이 감소할 경우에 도전체 표면에서의 전기장 강도는 감소하는 반면, 상기 채널 표면에서의 전기장의 강도는 증가하는 것이 명백하게 나타난다.
도 8은 본 발명의 일 실시예에 따른 메모리 셀의 채널 표면의 실린더형 영역의 다양한 곡률 반경(R1)에 대한 +FN(양(positive)의 도전층에 대한 채널 영역 바이어스 전압을 갖는 Fowler-Nordheim 터널링) 프로그래밍 시간의 시뮬레이션 그래프이다. 도 8에 있어서, 수직축은 상기 메모리 셀의 문턱 전압의 전하를 나타내고, 수평축은 프로그래밍 시간의 대수적인 스케일을 초 단위로 나타낸다. 도 8에 명백하게 나타난 바와 같이, 곡률 반경(R1)이 감소할 경우에 프로그래밍 속도는 크게 향상된다.
도 9는 본 발명의 일 실시예에 따라 밴드 갭이 조절된 터널링 장벽 구조물을 구비하는 메모리 셀의 채널 표면의 실린더형 영역의 다양한 곡률 반경(R1)에 대한 -FN(음(negative)의 도전층에 대한 채널 영역 바이어스 전압을 갖는 Fowler-Nordheim 터널링) 소거 시간의 시뮬레이션 그래프이다. 도 9에 있어서, 수직축은 상기 메모리 셀의 문턱 전압의 전하를 나타내며, 수평축은 소거 시간의 대수적인 스케일을 초 단위로 나타낸다. 도 9를 참조하면, 곡률 반경(R1)이 감소할 경우에 소거 속도는 증가하며, 소거 포화 상태는 감소된다. 더욱이, 소거 수렴 상태(Vt)는, 특히 N형 폴리실리콘 게이트 장치들에 있어서, -FN 동안 게이트 전자 주입도 감소하기 때문에 작아질 수 있다.
도 10 내지 도 15는 본 발명의 일 실시예에 따라 전술한 유전 전하 트래핑 구조물을 이용한 메모리 어레이의 제조 방법을 설명하기 위한 도면들이다. 도 10을 참조하면, 반도체 기판(1002) 상에 하드 마스크층 스트립들(strips)(1000, 1001)을 형성한 다음, 식각 공정을 통해 반도체 기판(1002)의 상대적으로 두꺼운 핀들(1003, 1004)을 형성한다. 본 발명의 일 실시예에 있어서, 하드 마스크층 스트립들(1000, 1001)은 실리콘 질화물을 포함하며, 반도체 기판(1002)은 실리콘을 포함한다. 상기 식각 공정은, 예를 들면, 쉘로우 트렌치 소자 분리(shallow trench isolation) 기술 또는 이와 유사한 기술을 이용하여 수행될 수 있다.
도 11을 참조하면, 도 10에 도시된 구조물에 대해 산화 공정을 수행하여 핀들(1003, 1004)의 일부를 소모시켜 서브-리소그래피 폭을 갖는 핀들(1005, 1006)을 형성한다. 핀들(1005, 1006)과 하드 마스크층 스트립들(1000, 1001) 사이의 계면에서 상기 산화 공정에 기인하는 산화 침식이 보다 빠르게 발생하여, 핀들(1005, 1006)의 단부들이 라운드지게 되며, 핀들(1005, 1006)의 단부들에서 실린더형 영역들(1007, 1008)이 형성된다.
다음에, 도 12에 도시한 바와 같이, 도 11에 도시된 구조물이 유전 물질로 채워진다. 본 발명의 일 실시예에 있어서, 상기 유전 구조물은 실리콘 산화물을 포함한다. 상기 구조물은, 예를 들면, 고밀도 플라즈마(HDP) 실리콘 산화물 증착 공정과 화학 기계적 연마(CMP) 공정으로 채워질 수 있다. 이어서, 도 13에 도시한 바와 같이, 하드 마스크층 스트립들(1000, 1001)을 제거한다,
다음에, 도 14에 도시한 바와 같이 식각 공정을 수행하여 핀들(1005, 1006)의 단부들에서 적어도 실린더형 영역들(1007, 1008)을 노출시킨다. 이러한 식각 공정은, 예를 들면, 느린 속도로 충진된 실리콘 산화물을 제거하도록 습식 식각 공정을 포함할 수 있다. 이후에, 도 15에 도시한 바와 같이, 도 14에 도시된 구조물 상에 제1 유전 구조물(1009)을 형성하고, 제1 유전 구조물(1009) 상에 유전 전하 트래핑 구조물(1010)을 형성한 후, 유전 전하 트래핑 구조물(1010) 상에 제2 유전 구조물(1011)을 형성한다. 다음에, 도전층을 형성하고, 이를 패터닝하여 워드 라인들을 형성한다. 이어서, 적절한 위치에서 상기 워드 라인들 사이의 핀들(1005, 1006)에 대해 콘택들을 형성하고, 통상적인 층간 유전막과 금속 공정을 이용하여 장치를 완성한다.
도 16은 전술한 전하 트래핑 메모리 셀들의 어레이를 구비하는 집적 회로의 개략적인 블록도이다. 집적 회로(1650)는 반도체 기판 상의 전술한 비휘발성 메모리 셀들을 포함하는 메모리 어레이(1600)를 구비한다. 메모리 셀들의 어레이(1600) 는 서로 병렬, 직렬 또는 가상적인 접지 어레이로 연결될 수 있다. 로우 디코더(row decoder)(1601)는 메모리 어레이(1600)의 행들을 따라 배열된 복수의 워드 라인들(1602)에 연결된다. 상술한 메모리 셀들은 NAND 어레이들, NOR 어레이들 또는 기타 형태의 어레이 구조들로 배열될 수 있다. 칼럼 디코더(column decoder)(1603)는 메모리 어레이(1600)의 칼럼들을 따라 배열된 복수의 비트 라인들(1604)에 연결된다. 주소들은 버스(1605)를 통해 칼럼 디코더(1603)와 로우 디코더(1601)로 제공된다. 감지 증폭기(sense amplifier)와 블록(1606) 내의 데이터-입력 구조는 데이터 버스(1607)를 통해 칼럼 디코더(1603)로 연결된다. 데이터는 데이터-입력 라인(1611)을 통해 집적 회로(1650) 상의 입력/출력 포트들로부터 또는 집적 회로(1650)의 내부 혹은 외부의 기타 데이터 소스들로부터 블록(1606) 내의 데이터-입력 구조들로 제공된다. 데이터는 데이터-출력 라인(1615)을 통해 블록(1606) 내의 상기 감지 증폭기로부터 집적 회로(1650) 상의 입력/출력 포트들로 제공되거나, 집적 회로(1650)의 내부나 외부의 기타 데이터 수신지로 제공된다. 바이어스 정렬 상태 기구(bias arrangement state machine)(1609)는 소거 검증 및 프로그래밍 검증 전압들을 위한 것과 같은 바이어스 정렬 공급 전압들(bias arrangement supply voltages)(1608)과 밴드-밴드 사이(band-to-band)의 전류와 같은 메모리 셀들의 프로그래밍, 소거 및 독취를 위한 정렬 등의 응용을 조절한다. 상기 바이어스 정렬 상태 기구는, 게이트와 채널 사이에서 또는 게이트와 소스 및 드레인 터미널들 중 하나 혹은 모두 사이에서 양의 전압을 포함하는 +FN 터널링에 의한 프로그래밍을 위한 바이어스 정렬에 충분하게 적용되어, 터널 유전 구조물을 통해 전하 트래핑 구조물 내로 전자의 터널링을 유도할 수 있다. 상기 실린더형 채널 또는 이와 유사한 셀 구조를 이용하여, +FN 터널링을 위해 요구되는 전압이 플래너 타입의 장치에 비해 감소될 수 있다. 또한, 상기 바이어스 정렬 상태 기구는, 상기 게이트와 채널 사이에서 또는 상기 게이트와 상기 소스 및 드레인 터미널들 중 하나 혹은 모두 사이에서 음의 전압을 포함하는 -FN 터널링에 의한 소거를 위해 바이어스 정렬에 충분하게 적용되어, 상기 터널 유전 구조물을 통해 상기 전하 트래핑 구조물 내로 홀 터널링을 유도할 수 있다. 선택적으로, 상기 바이어스 정렬 상태 기구는 바이어스 정렬에 충분하게 이용되어 상기 터널 유전 구조물을 통해 상기 전하 트래핑 구조물로부터 상기 소스, 드레인 및 채널 중 적어도 하나로 전자 방출을 유도할 수 있다.
상기 어레이는, 프로세서들, 기타 메모리 어레이들, 프로그래밍 가능한 로직, 전용 로직(dedicated logic) 등과 같은 기타 모듈들을 갖는 집적 회로와 결합될 수 있다.
본 발명에 따르면, 높은 유효 게이트 커플링 비를 통해 프로그래밍 및 소거 효율을 개선할 수 있으며, 유전 전하 트래핑 구조물 내에 트랩되는 전하의 양을 증가시키거나 감소시킬 수 있다. 또한, 채널 표면의 면적에 대한 도전체 표면의 면적의 비율을 적절하게 조절하여, 유전 전하 트래핑 구조물 내에 트랩되는 전하가 없는 경우에 상기 채널 표면과 제1 유전 구조물 사이의 계면에서의 전기장 강도를 상기 도전체 표면과 제2 유전 구조물 사이의 계면에서의 전기장 강도 보다 크게 구현 시킬 수 있으므로, 상기 제2 유전 구조물을 통한 원하지 않는 전하 누설을 억제하면서 상기 제1 유전 구조물을 통해 높은 프로그래밍/소거 효율을 얻을 수 있다.
상술한 바에 있어서는, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 SONOS 타입 메모리 장치의 기본 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 유전 전하 트래핑 메모리 셀의 채널 영역의 폭을 따라 자른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 유전 전하 트래핑 메모리 셀의 채널 영역의 폭을 따라 자른 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 유전 전하 트래핑 메모리 셀의 채널 영역의 폭을 따라 자른 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 유전 전하 트래핑 메모리 셀의 채널 영역의 폭을 따라 자른 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 유전 전하 트래핑 메모리 셀의 채널 영역의 폭을 따라 자른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 셀의 도전체 표면과 채널 표면에서의 전기장 강도의 시뮬레이션 그래프이다.
도 8은 본 발명의 일 실시예에 따른 메모리 셀의 채널 표면의 실린더형 영역의 곡률 반경의 다양한 값들에 대한 +FN 프로그래밍 시간의 시뮬레이션 그래프이다.
도 9는 본 발명의 일 실시예에 따라 밴드 갭이 조절된 터널링 장벽 구조물을 가지는 메모리 셀의 채널 표면의 실린더형 영역의 곡률 반경의 다양한 값들에 대한 -FN 소거 시간의 시뮬레이션 그래프이다.
도 10은 본 발명의 일 실시예에 따른 메모리 어레이의 제조 방법에서 반도체 기판 상에 하드 마스크층 스트립들을 형성하는 단계와 상기 반도체 기판의 상대적으로 두꺼운 핀들을 형성하는 식각 단계를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 어레이의 제조 방법에서 도 10에 도시한 구조물을 상기 핀들의 일부를 소모시키는 산화 공정에 노출시켜 수행하여 서브-리소그래피 폭을 가지는 핀들을 형성하는 단계를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 어레이의 제조 방법에서 도 11에 도시된 구조물을 유전 물질로 채우는 단계를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 어레이의 제조 방법에서 도 12에 도시된 구조물로부터 상기 하드 마스크층 스트립들을 제거하는 단계를 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 어레이의 제조 방법에서 도 13에 도시된 구조물을 식각하여 상기 핀들의 단부들에서 실린더형 영역들을 노출시키는 단계를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시예에 따른 메모리 어레이의 제조 방법에서 도 14에 도시된 구조물 상부에 제1 유전 구조물을 형성하는 단계, 상기 제1 유전 구조물 상에 유전 전하 트래핑 구조물을 형성하는 단계 및 상기 유전 전하 트래핑 구조물 상에 제2 유전 구조물을 형성하는 단계를 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시예에 따라 전하 트래핑 메모리 셀들의 어레이와 컨트롤 회로 구성을 구비하는 집적 회로의 개략적인 블록도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
200, 300, 400, 500, 600：채널 영역
201, 301, 401, 501, 601：채널 표면
202, 302, 402, 502, 602, 1009：제1 유전 구조물
203, 303, 403, 503, 603, 1010：유전 전하 트래핑 구조물
204, 304, 404, 504, 604, 1011：제2 유전 구조물
205, 305, 405, 505, 605：도전층
206, 306, 406, 506, 606：도전체 표면
207, 312, 412, 512, 612：채널 표면의 평균 반경
208, 313, 413, 513, 613：도전체 표면의 평균 반경
1000, 1001：하드 마스크층 스트립들 1002：반도체 기판
1005, 1006：핀들 1007, 1008：실린더형 영역들
1600：메모리 어레이 1601：로우 디코더
1603：칼럼 디코더 1608：바이어스 정렬 상태 기구

Claims (47)

  1. 제1 실린더형 영역을 포함하는 면적(Al)을 가지는 채널 표면을 구비하는 반도체 채널 영역에 의해 이격된 소스 영역 및 드레인 영역;
    상기 채널 표면 상의 제1 유전 구조물;
    상기 제1 유전 구조물 상의 유전 전하 트래핑 구조물;
    상기 유전 전하 트래핑 구조물 상의 제2 유전 구조물; 및
    상기 유전 전하 트래핑 구조물과 상기 채널 표면 상부에 위치하며, 상기 제2 유전 구조물 상의 제2 실린더형 영역을 포함하는 면적(A2)을 가지는 도전체 표면을 구비하는 도전층을 포함하며,
    상기 면적(A1)에 대한 상기 면적(A2)의 비가 1.2 내지 2.2가 되어 상기 채널 표면에서 전기장 강도가 상기 도전체 표면에서 전기장 강도 보다 큰 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서, 상기 면적(A1)에 대한 상기 면적(A2)의 비는 1.8 내지 2.2인 것을 특징으로 하는 메모리 셀.
  3. 제1항에 있어서, 상기 채널 영역의 폭을 따라서 상기 채널 표면의 상기 제1 실린더형 영역의 단면이 원형인 것을 특징으로 하는 메모리 셀.
  4. 제3항에 있어서, 상기 채널 영역의 폭을 따라서 상기 도전체 표면의 상기 제2 실린더형 영역의 단면이 원형인 것을 특징으로 하는 메모리 셀.
  5. 제1항에 있어서, 상기 채널 영역의 폭을 따라서 상기 채널 표면의 상기 제1 실린더형 영역의 단면이 360도보다 작은 아크(arc)를 가지는 원형인 것을 특징으로 하는 메모리 셀.
  6. 제5항에 있어서, 상기 채널 영역의 폭을 따라서 상기 도전체 표면의 상기 제2 실린더형 영역의 단면이 360도보다 작은 아크를 가지는 원형인 것을 특징으로 하는 메모리 셀.
  7. 제1항에 있어서,
    상기 유전 전하 트래핑 구조물은 제1 하부 표면을 가지고,
    상기 채널 영역은 제2 하부 표면을 가지며,
    상기 채널 영역의 폭을 따라서 상기 제1 하부 표면은 단면이 상기 제1 하부 표면이 상기 채널 영역으로부터 이격되는 지점에서 제1 코너 및 제2 코너를 가지고,
    상기 채널 영역의 폭을 따라서 상기 제2 하부 표면의 단면이 제1 라인을 가지며,
    상기 제1 코너와 상기 제2 코너를 연결하는 가상의 제2 라인을 구비하여 상기 제1 라인이 상기 가상의 제2 라인 하부에 위치하는 것을 특징으로 하는 메모리 셀.
  8. 제1항에 있어서,
    상기 유전 전하 트래핑 구조물은 제1 하부 표면을 가지고,
    상기 채널 영역은 제2 하부 표면을 가지며,
    상기 채널 영역의 폭을 따라서 상기 제1 하부 표면의 단면이 상기 제1 하부 표면이 상기 채널 영역으로부터 이격되는 지점에서 제1 및 제2 코너를 가지고,
    상기 채널 영역의 폭을 따라서 상기 제2 하부 표면의 단면이 제1 라인을 가지며,
    상기 제1 코너와 상기 제2 코너를 연결하는 가상의 제2 라인을 구비하여 상기 제1 라인이 상기 가상의 제2 라인 상부에 위치하는 것을 특징으로 하는 메모리 셀.
  9. 제1항에 있어서, 반도체 핀 구조물을 더 구비하여, 상기 반도체 채널 영역이 상기 반도체 핀 구조물 상에 위치하는 것을 특징으로 하는 메모리 셀.
  10. 제1항에 있어서, 상기 채널 표면과 상기 도전체 표면 사이의 구조물들은 유효 산화막 두께를 가지며, 상기 채널 표면의 상기 제1 실린더형 영역은 상기 유효 산화막 두께 보다 작은 평균 반경을 가지는 것을 특징으로 하는 메모리 셀.
  11. 제1항에 있어서, 상기 제1 유전 구조물은 실리콘 산화물을 포함하는 것을 특징으로 하는 메모리 셀.
  12. 제1항에 있어서, 상기 제1 유전 구조물은 밴드 갭이 조절된 터널링 장벽 구조물을 포함하는 것을 특징으로 하는 메모리 셀.
  13. 제12항에 있어서, 상기 밴드 갭이 조절된 터널링 장벽 구조물은,
    홀 터널링 장벽 높이를 갖는 제1 유전막;
    상기 제1 유전막 상에 위치하며, 상기 제1 유전막보다 작은 홀 터널링 장벽 높이를 갖는 제2 유전막; 및
    상기 제2 유전막 상에 위치하며, 상기 제2 유전막보다 큰 홀 터널링 장벽 높이를 갖는 제3 유전막을 구비하는 것을 특징으로 하는 메모리 셀.
  14. 제13항에 있어서, 상기 제1 유전막은 실리콘 산화물을 포함하고, 상기 제2 유전막은 실리콘 질화물을 포함하며, 상기 제3 유전막은 실리콘 산화물을 포함하는 것을 특징으로 하는 메모리 셀.
  15. 제13항에 있어서, 상기 제1 유전막은 20Å 이하의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  16. 제13항에 있어서, 상기 제1 유전막은 10∼20Å의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  17. 제13항에 있어서, 상기 제1 유전막은 10∼15Å의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  18. 제13항에 있어서, 상기 제1 유전막은 5∼20Å의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  19. 제13항에 있어서, 상기 제1 유전막은 15Å 이하의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  20. 제13항에 있어서, 상기 제2 유전막은 20Å 이하의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  21. 제13항에 있어서, 상기 제2 유전막은 10∼20Å의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  22. 제13항에 있어서, 상기 제3 유전막은 20Å 이하의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  23. 제13항에 있어서, 상기 제3 유전막은 15∼20Å의 두께를 가지는 것을 특징으 로 하는 메모리 셀.
  24. 제13항에 있어서, 상기 제3 유전막은 10∼20Å의 두께를 가지는 것을 특징으로 하는 메모리 셀.
  25. 제1항에 있어서, 상기 유전 전하 트래핑 구조물은 실리콘 질화물을 포함하는 것을 특징으로 하는 메모리 셀.
  26. 제1항에 있어서, 상기 제2 유전 구조물은 실리콘 산화물을 포함하는 것을 특징으로 하는 메모리 셀.
  27. 제1항에 있어서, 상기 도전층 상부는 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 셀.
  28. 반도체 기판에 도펀트(dopant)를 주입하여 소스 영역과 드레인 영역을 형성하는 단계;
    제1 실린더형 영역을 포함하는 면적(A1)을 가지는 채널 표면을 포함하여 상기 소스 영역과 상기 드레인 영역을 분리하는 반도체 채널 영역을 형성하는 단계;
    상기 채널 표면 상에 제1 유전 구조물을 형성하는 단계;
    상기 제1 유전 구조물 상에 유전 전하 트래핑 구조물을 형성하는 단계;
    상기 유전 전하 트래핑 구조물 상에 제2 유전 구조물을 형성하는 단계; 및
    상기 제2 유전 구조물 상의 제2 실린더형 영역을 포함하는 면적(A2)을 가지는 도전체 표면을 구비하는 도전층을 형성하는 단계를 포함하며,
    상기 도전체 표면이 상기 유전 전하 트래핑 구조물과 상기 채널 영역의 채널 표면 상부에 위치하며, 상기 면적(A1)에 대한 상기 면적(A2)의 비가 1.2 내지 2.2가 되어 상기 채널 표면에서 전기장 강도가 상기 도전체 표면에서 전기장 강도보다 큰 것을 특징으로 하는 메모리 셀의 제조 방법.
  29. 제28항에 있어서, 복수의 메모리 셀들을 형성하는 단계를 포함하는 메모리 어레이를 제조하는 단계를 더 구비하는 것을 특징으로 하는 메모리 셀의 제조 방법.
  30. 제28항에 있어서, 상기 채널 영역의 폭을 따라서 상기 채널 표면의 상기 제1 실린더형 영역의 단면이 원형인 것을 특징으로 하는 메모리 셀의 제조 방법.
  31. 제30항에 있어서, 상기 채널 영역의 폭을 따라서 상기 도전체 표면의 상기 제2 실린더형 영역의 단면이 원형인 것을 특징으로 하는 메모리 셀의 제조 방법.
  32. 제28항에 있어서, 상기 채널 영역의 폭을 따라서 상기 채널 표면의 상기 제1 실린더형 영역의 단면이 360도보다 작은 아크를 가지는 원형인 것을 특징으로 하는 메모리 셀의 제조 방법.
  33. 제32항에 있어서, 상기 채널 영역의 폭을 따라서 상기 도전체 표면의 상기 제2 실린더형 영역의 단면이 360도보다 작은 아크를 가지는 원형인 것을 특징으로 하는 메모리 셀의 제조 방법.
  34. 제28항에 있어서, 상기 제1 유전 구조물은 실리콘 산화물을 포함하는 것을 특징으로 하는 메모리 셀의 제조 방법.
  35. 제28항에 있어서, 상기 제1 유전 구조물은 밴드 갭이 조절된 터널링 장벽 구조물을 포함하는 것을 특징으로 하는 메모리 셀의 제조 방법.
  36. 제35항에 있어서, 상기 제1 유전 구조물을 형성하는 단계는,
    홀 터널링 장벽 높이 및 20Å 이하의 두께를 가지는 제1 유전막을 형성하는 단계;
    상기 제1 유전막 상에, 상기 제1 유전막보다 작은 홀 터널링 장벽 높이 및 20Å 이하의 두께를 가지는 제2 유전막을 형성하는 단계; 및
    상기 제2 유전막 상에, 상기 제2 유전막보다 큰 홀 터널링 장벽 높이 및 20Å 이하의 두께를 가지는 제3 유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 제조 방법.
  37. 제36항에 있어서, 상기 제1 유전막은 10∼15Å의 두께를 가지는 것을 특징으로 하는 메모리 셀의 제조 방법.
  38. 제36항에 있어서, 상기 제2 유전막은 상기 제1 유전막보다 두꺼운 두께를 가지는 것을 특징으로 하는 메모리 셀의 제조 방법.
  39. 제36항에 있어서, 상기 제3 유전막은 10∼20Å의 두께를 가지는 것을 특징으로 하는 메모리 셀의 제조 방법.
  40. 제28항에 있어서, 상기 유전 전하 트래핑 구조물은 실리콘 질화물을 포함하는 것을 특징으로 하는 메모리 셀의 제조 방법.
  41. 제28항에 있어서, 상기 제2 유전 구조물은 실리콘 산화물을 포함하는 것을 특징으로 하는 메모리 셀의 제조 방법.
  42. 제28항에 있어서, 상기 도전층 상부는 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 셀의 제조 방법.
  43. 제28항에 있어서, 상기 채널 표면과 상기 도전체 표면 사이의 구조물들은 유효 산화막 두께를 가지며, 상기 채널 표면의 상기 제1 실린더형 영역은 상기 유효 산화막 두께보다 작은 평균 반경을 가지는 것을 특징으로 하는 메모리 셀의 제조 방법.
  44. 반도체 기판의 표면 상에 하드 마스크층을 형성하는 단계;
    반도체 물질로 구성된 핀을 정의하고, 상기 핀에 인접하는 상기 반도체 기판의 표면들을 노출시키며, 상기 하드 마스크층이 상기 핀 상에 잔류하도록 상기 하드 마스크층과 상기 반도체 기판을 식각하는 단계;
    상기 핀의 일부를 산화시켜 상기 핀 내에 제1 실린더형 영역을 포함하는 면적(A1)을 가지는 채널 표면을 구비하는 채널 영역을 형성하는 단계;
    상기 핀에 인접하는 상기 반도체 기판의 표면들 상에 유전막을 형성하는 단계;
    상기 하드 마스크층을 제거하는 단계;
    상기 채널 영역의 상기 채널 표면이 노출되도록 식각하는 단계;
    상기 채널 표면 상에 제1 유전 구조물을 형성하는 단계;
    상기 제1 유전 구조물 상에 유전 전하 트래핑 구조물을 형성하는 단계;
    상기 유전 전하 트래핑 구조물 상에 제2 유전 구조물을 형성하는 단계;
    상기 제2 유전 구조물 상의 제2 실린더형 영역을 포함하는 면적(A2)을 가지며 상기 유전 전하 트래핑 구조물과 상기 채널 표면 상부에 위치하는 도전체 표면을 구비하며, 상기 면적(A1)에 대한 상기 면적(A2)의 비가 1.2 내지 2.2가 되어 상기 채널 표면에서 전기장 강도가 상기 도전체 표면에서 전기장 강도보다 크도록 도전층을 형성하는 단계; 및
    상기 반도체 기판에 도펀트를 주입하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 제조 방법.
  45. 제44항에 있어서, 복수의 메모리 셀들을 형성하는 단계를 구비하는 메모리 어레이를 제조하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 제조 방법.
  46. 제44항에 있어서, 상기 채널 표면과 상기 도전체 표면 사이의 구조물들은 유효 산화막 두께를 가지며, 상기 채널 표면의 상기 제1 실린더형 영역은 상기 유효 산화막 두께보다 작은 평균 반경을 가지는 것을 특징으로 하는 메모리 셀의 제조 방법.
  47. 제1 실린더형 영역을 포함하는 면적(A1)을 가지는 채널 표면을 구비하는 반도체 채널 영역에 의해 분리되는 소스 영역과 드레인 영역, 상기 채널 표면 상의 제1 유전 구조물, 상기 제1 유전 구조물 상의 유전 전하 트래핑 구조물, 상기 유전 전하 트래핑 구조물 상의 제2 유전 구조물, 그리고 상기 제2 유전 구조물 상의 제2 실린더형 영역을 포함하는 면적(A2)을 가지고 상기 유전 전하 트래핑 구조물과 상기 채널 영역의 채널 표면 상부에 위치하는 도전체 표면을 구비하며, 상기 면적(A1)에 대한 상기 면적(A2)의 비가 1.2 내지 2.2가 되어 상기 채널 표면에서 전기장 강도가 상기 도전체 표면에서 전기장 강도보다 큰 도전층을 각기 포함하는 반도체 기판 상의 메모리 셀들의 어레이; 및
    상기 제1 유전 구조물을 통해 상기 유전 전하 트래핑 구조물 내로 전자 터널링을 유도하도록 상기 도전층과 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 사이에서 양의 전압(positive voltage)을 가지는 상기 메모리 셀들의 프로그래밍에 대한 바이어스 정렬에 적용되며, 상기 제1 유전 구조물을 통해 상기 유전 전하 트래핑 구조물 내로 홀 터널링을 유도하도록 상기 도전층과 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나 사이에서 음의 전압(negative voltage)을 가지는 상기 메모리 셀들의 소거에 대한 바이어스 정렬에 적용되는 바이어스 정렬 상태 기구를 포함하는 것을 특징으로 하는 메모리 장치.
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