KR20140011899A - 프로세스 호환 가능 디커플링 커패시터 및 그 제조 방법 - Google Patents

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Abstract

디커플링 커패시터 장치가 제공된다. 디커플링 커패시터 장치는 비휘발성 메모리 셀을 위한 제2 유전체층 부분도 증착하는 증착 프로세스에서 제1 유전체층 부분이 증착된다. 이 두 부분은 단일 마스크를 사용하여 패터닝된다. 시스템 온 칩(SOC) 장치도 제공되고, SOC는 단일 금속간 유전체층 내에 배치된 디커플링 커패시터와 RRAM 셀을 포함한다. 또한, 프로세스 호환 가능 디커플링 커패시터를 형성하는 방법이 제공된다. 상기 방법은 디커플링 커패시터와 비휘발성 메모리 엘리먼트를 형성하기 위해 상부 전극층, 절연층, 및 하부 전극층을 패터닝하는 스텝을 포함한다.

Description

프로세스 호환 가능 디커플링 커패시터 및 그 제조 방법{PROCESS-COMPATIBLE DECOUPLING CAPACITOR AND METHOD FOR MAKING THE SAME}
반도체 집적 회로 산업은 과거 수십년동안 급속한 성장을 경험했다. 반도체 물질과 디자인에 있어서의 기술 향상은 점점 더 작아지고 더 복잡한 회로를 생산했다. 이러한 물질과 디자인 향상은 프로세싱과 제조에 관련된 기술이 기술적 향상을 경험함에 따라 가능하게 되었다. 반도체 진화의 코스에 있어서, 확실하게 생성될 수 있는 가장 작은 콤포넌트의 사이즈가 감소됨에 따라, 단위 영역 당 상호접속된 장치의 수가 증가한다.
반도체에 있어서 기술 향상은 메모리 장치의 분야에서 많이 발생했고, 그것들의 일부는 커패시터를 포함한다. 또한, 커패시터는 신호 컨디셔닝(signal conditioning)을 위해 포함하는 집적 회로(IC) 상의 다른 애플리케이션에 사용될 수 있다. 소정 회로의 동작 중에, 전원 공급선(power supply line)은 비교적 높은 강도를 갖는 과도 전류를 공급할 수 있다. 이러한 조건은 전원 공급선에 노이즈를 야기할 수 있다. 특히, 과도 전류의 전이 시간이 특히 짧거나 라인(line)의 기생 인덕턴스 또는 기생 저항이 큰 경우에 전원 공급선 상의 전압이 변동할 수 있다. 이러한 조건을 개선하기 위해, 공급 전압에 있어서 순간적인 변동을 방지하기 위해 일시적 전하 저장소(charge reservoir)로서 기능하는 필터링 또는 디커플링 커패시터가 사용될 수 있다.
특히 소정 타입의 메모리를 포함하는 소정 시스템-온-칩(SOC : systems-on-chip)에 디커플링 커패시터를 통합하는 것은, 다수의 문제를 수반할 수 있다. 예컨대, 일부 디커플링 커패시터는 폴리실리콘 커패시터 전극판의 도핑 특성에 의해 야기된 커패시턴스 변화를 겪을 수 있다. 이러한 장치는 인가된 전압의 기능에 따라 커패시턴스에 있어서의 상당히 큰 변화를 나타낼 수 있고, 이에 따라 커패시턴스의 큰 전압 계수를 가지며, 문제가 있는 기생 효과를 가질 수 있다. 소정 SOC 상의 디커플링 커패시터는 데이트(date)에 대하여 완전히 만족스럽지 않고, 장래에 증가된 문제점을 제기할 수 있다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 도면의 다양한 피쳐(feature)는 비례적으로 도시되어 있지 않다는 것을 강조한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 MOS 디커플링 커패시터를 포함하는 시스템-온-칩(SOC)의 단면을 나타낸다.
도 2는 MIM(metal insulator metal) 커패시터를 포함하는 SOC의 단면을 나타낸다.
도 3은 복수의 금속간 유전체층 내에 더 낮은 레벨로 제조된 MIM 커패시터를 포함하는 SOC의 단면을 나타낸다.
도 4는 휘발성 메모리 셀, 비휘발성 메모리 셀, 및 MIM 디커플링 커패시터를 포함하는 SOC의 단면을 나타낸다.
도 5는 일부 SOC 실시형태에 사용될 수 있는 복수의 MIM 디커플링 커패시터 타입을 나타낸다.
도 6은 RRAM 제조 프로세스에 의해 호환 가능한 프로세스에서의 MIM 디커플링 커패시터를 제조하는 방법의 플로우차트이다.
도 7a 내지 7f는 제조의 다양한 스텝 중에 MIM 디커플링 커패시터의 단면도이다.
위에서 간단히 설명한 도면에 개시된 여러가지 피쳐(feature)는 이하의 상세한 설명을 읽은 당업자에게 더 명백하게 될 것이다. 여러가지 도면에 도시된 피쳐가 2개 이상의 도면 사이에서 공동인 경우에, 설명의 명확함을 위해 동일한 식별번호가 사용된다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 및 실시예를 제공하는 것으로 이해될 것이다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 또한, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐에 인터포징(interposing)하는 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 도면 내의 여러가지 피쳐는 간단함과 명확함을 위해 상이한 스케일(scale)로 임의적으로 도시되어 있을 수 있다.
도 1은 단일 기판 상에 제조된 복수의 기능 영역을 포함할 수 있는 시스템-온-칩(SOC)(100)을 나타낸다. 도 1에 도시된 바와 같이, SOC(100)는 로직 영역(110), 비휘발성 메모리(NVM : non-volatile memory) 셀(130), 및 디커플링 커패시터 영역(150)을 포함한다. 로직 영역(110)은 비휘발성 메모리 셀(130)로부터 수신된 정보를 프로세싱하고, NVM 셀(130)의 판독 및 기록 기능을 제어하기 위한 예시적인 트랜지스터(112) 등의 회로망(circuitry)을 포함할 수 있다.일부 실시형태에서, NVM 셀(130)은 저항성 랜덤 액세스 메모리(RRAM) 셀이고, RRAM은 몇가지 상이한 타입의 비휘발성 컴퓨터 메모리 중 하나이다. NVM 셀(130)은 여기서 자주 RRAM 셀(130)로 나타낼 수 있지만, SOC(100)는 RRAM 셀에 한정되지 않는다. 층의 저항을 변경(alter)하기 위한 방법으로 메모리 엘리먼트 내의 중간 유전체층의 특성을 변경(alter)함으로써 데이터의 바이너리 피스(binary piece) 또는 비트(bit)를 홀딩하는데 RRAM 셀이 사용될 수 있다. 하나의 상태에 할당된(assigned) 1의 값과 다른 상태에 할당된 0의 값을 갖는, 비교적 높은 저항 상태 또는 비교적 낮은 저항 상태로 유전체층의 저항을 설정(setting)함으로써 비트(bit)가 인코딩될 수 있다. RRAM 셀(130)은 RRAM 셀(130)의 메모리 엘리먼트로서 기능하는 한쌍의 MIM(metal insulator metal) 구조(140)를 포함할 수 있다. 각각의 MIM 구조(140)는 하부 전극(142)과 상부 전극(146), 및 이 2개의 전극 사이에 샌드위칭된 유전체층(144)을 포함할 수 있다.
2개의 MIM 구조(140)는 당업자에게 공지된 반도체 제조 기술을 사용하여 함께 제조될 수 있다. 플래시 메모리, 강유전성(ferroelectric) RAM, 마그네틱 RAM, 및 상변화(phase-change) RAM을 포함하는 다른 타입의 비휘발성 컴퓨터 메모리가 SOC(100)의 일부 실시형태에서 RRAM 셀을 대체할 수 있다.
도시된 바와 같이, 디커플링 커패시터 영역(150)은 금속 산화물 반도체(MOS) 디커플링 커패시터(152)를 포함한다. MOS 디커플링 커패시터(152)는 금속이 아닌 폴리실리콘으로 이루어진 전극을 포함할 수 있고, 전극은 폴리실리콘 콘택트(contact)(154)로서 도시되어 있다. 폴리실리콘 콘택트(154)는 RRAM 셀(130) 내의 메모리 셀 트랜지스터(132) 및 로직 영역(110)에 도시된 로직 트랜지스터(112)를 포함하는, SOC(100)를 가로지르는 트랜지스터를 위한 게이트, 소스, 및 드레인 콘택트를 형성하기 위해 사용되기도 하는 단일 프로세스에서 형성될 수 있다. 또한, MOS 디커플링 커패시터(152)의 산화물층(156)은 RRAM 트랜지스터(132) 및 트랜지스터(112) 내에 게이트 산화물층을 형성하기도 하는 단일 프로세스에서 형성될 수 있는 바와 같은 게이트 산화물이 될 수 있다. 도 1은 또한 이러한 트랜지스터에 관련된 불순물 프로파일(dopant profile)을 나타낸다.
도 1에 도시된 다른 피쳐(feature)는 STI(shallow-trench isolation) 피쳐, 및 복수의 금속화층(metallization layer)과 비아(via)를 포함한다. 도시된 바와 같이, SOC(100)는 V1 내지 V5로 표시된 금속화 비아 또는 상호접속의 5개의 층과 M1 내지 M5로 표시된 5개의 금속화층을 사용하여 제조된다. 다른 실시형태는 더 많거나 더 적은 금속화층 및 대응하는 더 많거나 더 적은 수의 비아를 포함할 수 있다. 로직 영역(110)은 로직 트랜지스터(112)의 소스/드레인 콘택트에 대하여 스택(stack)을 접속하는 V1과 상호접속(V2-V5)에 의해 접속된 금속화층(M1-M5) 각각의 부분을 포함하는 전체 금속화 스택(full metallization stack)을 포함한다. RRAM 셀(130)은 MIM 구조(140)를 RRAM 트랜지스터(132)에 접속하는 전체 금속화 스택(full metallization stack), 및 소스 라인(source line)을 RRAM 트랜지스터(132)에 접속하는 부분 금속화 스택(partial metallization stack)을 포함한다. MIM 구조(140)는 M4층의 상부와 M5층의 하부 사이에 제작되는 것으로 도시되어 있다. MOS 디커플링 커패시터(152)는 게이트 전극과 소스/드레인 전극 모두의 위에 있는 전체 금속화 스택에 접속된다.
또한, 복수의 금속간 유전체(IMD : inter-metal dielectric)층이 SOC(100)에 포함된다. IMD0 내지 IMD5로 식별된 6개의 IMD층은 도 1에서 로직 영역(110), RRAM 셀(130), 및 디커플링 커패시터 영역(150)에 걸쳐 있는 것으로 도시되어 있다. IMD층은 다수의 제조 프로세스 스텝 중에 - 그 일부는 여기에서 논의될 것임 - SOC(100)의 여러 피쳐에 대하여 전기적 절연뿐만 아니라 구조적 지지(structural support)를 제공할 수 있다.
SOC(100)에 포함된 능동 및 수동 장치를 충전 및 방전시키기 위한 전류를 공급하는 전력 공급선을 컨디셔닝(conditioning)하기 위해 MOS 디커플링 커패시터(152)가 SOC(100)에 의해 사용될 수 있다. 클록 전이(clock transition) 중에 전압이 스윙(swing)하는 경우에, 전원 공급력 상의 변동은 노이즈를 도입(introduce)할 수 있다. MOS 디커플링 커패시터(152)는 도입된 소정량의 노이즈를 제거(smooth out)하기 위해 전하 저장소로서 기능한다. 그러나, MOS 디커플링 커패시터(152)는 약간의 문제를 나타낼 수 있다. MOS 디커플링 커패시터(152) 피쳐 콘택트 전극은 폴리실리콘으로 이루어지기 때문에 폴리실리콘 도핑 특성에 있어서의 변화에 따라 커패시턴스가 변할 수 있다. MOS 디커플링 커패시터(152)는 또한 기판에 가까움이 주어진 기생 효과를 겪을 수 있다. 이러한 그리고 다른 이슈는 MOS 디커플링 커패시터(152)의 노이즈-필터링 성능을 저하시킬 수 있다.
도 2는 SOC(100)의 일부 피쳐를 공유하는 다른 SOC(200)를 나타낸다. 특히, SOC(200)는 실질적으로 SOC(100)에 포함되고, 상기한 로직 영역(110) 및 NVM 셀 영역(130)을 포함할 수 있다. 그러나, SOC(200)는 디커플링 커패시터 영역(150) 내에 MIM 디커플링 커패시터(252)를 포함할 수 있다. MIM 디커플링 커패시터(252)는 RRAM 셀(130)의 MIM 구조(140)와 실질적으로 동일한 프로세스 스텝을 따라 제조될 수 있다. 따라서, MIM 디커플링 커패시터(252)는 하부 전극(254)과 상부 전극(258), 및 그 사이에 샌드위칭된 유전체층(256)을 포함할 수 있다. MIM 디커플링 커패시터(252)는 금속화층과 접촉함으로써 도면에 도시되지 않은 엘리먼트를 포함하는 SOC(200)의 다른 엘리먼트에 접속될 수 있다. 도 2에 도시된 바와 같이, MIM 디커플링 커패시터(252)는 M4 및 M5층과 접촉함으로써 SOC(200)의 다른 피쳐에 연결되고, 이에 따라 IMD5 내에 내장 또는 배치된다.
도 1의 MOS 디커플링 커패시터(152)와는 달리, MIM 디커플링 커패시터(252)는 MIM 구조(140)와 동시에 제조될 수 있다. 예컨대, M4가 패터닝되고, IMD4가 증착된 후에, SOC(200)는 화학적-기계적 평탄화(CMP : chemo-mechanical planarization) 등의 평탄화 프로세스를 겪는다. CMP 프로세스 이후에, 하부 전극(254)은 IMD4 및 M4의 노출 부분 위에 놓여서 증착된다. 하부 전극(254)은 다양한 임의의 물질이 될 수 있고; 특히, 하부 전극 물질은 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, 및 Cu를 포함할 수 있다. 일반적으로, 하부 전극 물질은 금속, 약간의 금속 질화물, 및 실리사이드 금속 질화물(silicided metal nitride) 등의 도전성 물질이다. 유전체층(256)은 NiO, TiO, HfO, ZrO, ZnO, WO3, Al2O3, TaO, MoO, 및 CuO를 포함하는 절연 물질로 형성되지만, 이에 한정되지 않는다. 절연 물질은 TiO2, Ta2O5, Y203, La2O5, HfO2, 및 다른 물질을 포함할 수 있는 고 유전상수(high-k) 물질이 될 수 있다. 상부 및 하부 전극 모두를 위해 동일 물질이 사용될 필요는 없지만, 상부 전극(258)은 상기한 바와 같이 하부 전극(254)과 동일한 임의의 물질로 제조될 수 있다. 제조 방법에 관한 더 상세한 논의가 이하 포함되지만, 하부 전극(254), 유전체층(256), 및 상부 전극(258)을 형성하는 물질층이 증착된 이후에, 단일 마스크(single mask)를 사용하여 에치 프로세스에 의해 형성될 수 있다는 것을 인식하는 것이 중요하다. 따라서, MIM 구조(140) 및 MIM 디커플링 커패시터(252)를 형성하기 위해 단일 마스크가 사용될 수 있다.
이것은 SOC(200)의 제조 중에 물질 비용 및 시간 비용의 관점에서 약간의 장점을 나타낼 수 있다. 또한, SOC(200)의 기판의 거리가 높은(raised) MIM 디커플링 커패시터(252)를 구비하는 것은 도 1의 MOS 디커플링 커패시터(152)에 의해 미리 점유되는 표면 면적의 리퍼포징(repurposing)을 가능하게 할 수 있다. 도 2에 도시된 바와 같이, MIM 디커플링 커패시터 영역(250)의 기판 표면적은 예시적인 로직 트랜지스터(260)를 포함하는 추가 SOC 로직을 포함할 수 있다.
도 3은 SOC(200)와 다수의 피쳐를 공유하는 SOC(300)로 나타낸 실시형태를 나타낸다. 이러한 공유된 피쳐는 로직 영역(110), NVM 셀(130), 및 디커플링 커패시터 영역(150)을 포함한다. 그러나, SOC(300)는, 도 2에 도시된 바와 같이 M4와 M5 사이보다는, 도 3에 도시된 바와 같이 M2와 M3 사이에 MIM 디커플링 커패시터(252) 및 MIM 구조(140)를 포함한다. 도시된 바와 같이, 이러한 MIM 구조는 도 2에서와 같이 IMD5보다는 IMD3 내에 제조된다. 일반적으로 MIM 디커플링 커패시터(250) 및 RRAM 셀(130)의 MIM 구조(140)는 IMD1-5 어느 곳에서도 제조될 수 있다. 따라서, 다른 실시형태에서는 MIM 구조(140)와 MIM 디커플링 커패시터(252)가 IMD2 내에 제조되지만, 일부 실시형태에서는 IMD4 내에 제조된다. 이러한 실시형태 각각에 있어서, MIM 피쳐는 단일 마스크를 사용하여 패터닝된다.
도 4는 휘발성 메모리 셀(410)을 포함하는 SOC(400)를 나타낸다. 도 4에 도시된 바와 같이, 휘발성 메모리 셀(410)은 DRAM 셀(410)이지만, SOC(400)는 DRAM 셀에 한정되지 않는다. DRAM 셀(410)은 비트 라인이 휘발성 메모리 엘리먼트(452)와 통신 가능하게 할 수 있는 DRAM 트랜지스터(412) 또는 메모리 셀 트랜지스터(412)를 포함할 수 있다. 휘발성 메모리 엘리먼트(452)는 절연층(456)이 사이에 샌드위칭되어 있는 하부 전극(454)과 상부 전극(458)에 의해 형성된 커패시터가 될 수 있다. 이러한 어레인지먼트는 1 또는 0의 값을 나타내는 전하를 홀딩(holding)하는데 사용될 수 있는 커패시터를 생성한다. SOC(400)에 도시된 바와 같이, 휘발성 메모리 엘리먼트(452)는 M4의 상부와 M5의 하부 사이에 제조된 MIM 구조(452)가 되고, 이에 따라 IMD5에 내장된다. 휘발성 메모리 엘리먼트(452)는 MIM 구조(140) 및 MIM 디커플링 커패시터(252)의 제조에 사용된 것과 동일 물질 및 동일 프로세스로 제조될 수 있다. 또한, 휘발성 메모리 엘리먼트(452), MIM 구조(140), 및 MIM 디커플링 커패시터(252)는 IMD층 또는 금속화층의 관점에서 측정되는 경우에 기판 상에서 동일 레벨로 단일 마스크를 사용하여 형성될 수 있다. 따라서, SOC(400)는 비휘발성 메모리에 의해서만 요구되는 프로세스 스텝을 사용하는 동작에 대하여 필요한 로직 회로망뿐만 아니라 단일 칩 상에 휘발성 및 비휘발성 메모리를 모두 포함할 수 있다.
도 5는 평면 타입 MIM 구조(502), 실린더 또는 컵 타입 MIM 구조(504), 바 타입 MIM 구조(506), 및 듀얼 다마신 프로세스에 의해 형성되는 MIM 구조인 듀얼 다마신 MIM 구조(502)를 포함하는 복수의 예시적인 타입의 MIM 용량성 구조를 나타낸다. 도 2, 도 3, 및 도 4의 SOC(200, 300, 및 400)의 설명은 각각 예시의 명확함을 위해 평면 타입 MIM 구조를 포함한다. 그러나, 실제로 모든 SOC(200, 300, 및 400) 내의 MIM 구조는 유전체층의 양 측면 상에 상부 및 하부 전극을 각각 포함하는 이러한 타입의 커패시터 구조의 모든 조합을 포함할 수 있다. 편리함을 위해, 도 5의 논의는 MIM 디커플링 커패시터(252)의 층에 관련될 것이지만, 휘발성 메모리 엘리먼트(452)와 MIM 구조(140)에 동일하게 적용될 수도 있다. 예컨대, MIM 디커플링 커패시터(252)를 위해 사용되는 평면 타입 MIM 구조(502)는 하부 전극(254), 유전체층(256), 및 함께 샌드위칭된 상부 전극(258)을 포함한다.
그러나, MIM 디커플링 커패시터(252)는 일부 실시형태에서 실린더 타입 MIM 구조(504)와 같은 실린더형 구조이다. 실린더 타입 MIM 구조(504)는 도 5와 같이 측면으로부터 본 경우에, 직사각 단면을 갖지만, 상방으로부터 본 경우에는 원형 단면을 갖는다. 도 5에 도시된 바와 같이, 실린더 타입 MIM 구조(504)는 상부 전극(258) 내에 갭(510)을 포함할 수 있다. 일부 실시형태에서, 갭(510)은 도시된 바와 같이 존재하지만, 다른 실시형태에서는 갭(510)은 존재하지 않는다. MIM 디커플링 커패시터(252)는 대안으로서 바 타입 MIM 구조(506)와 같은 바 타입 커패시터가 될 수 있다. 또한, MIM 디커플링 커패시터(252)는 듀얼 다마신 MIM 구조(508)가 될 수 있다. 모든 경우에 있어서, 도면의 다른 곳에서와 같이, 단일 구조 내에서 그리고 커패시터 구조(502-508) 사이에서의 상대적 크기(relative dimension)는 오직 예시만을 목적으로 하는 것이다. 실제로, MIM 구조는 도시된 것과는 현저하게 다른 크기를 가질 수 있다. 각각의 타입의 커패시터 구조는 다른 것에 비해 기판의 표면에 관하여 측정된 감소된 풋프린트(footprint) 및 제조의 간편함과 같은 장점을 가질 수 있다.
도 6은 RRAM 등의 소정 타입의 비휘발성 메모리의 MIM 구조와 호환 가능한 프로세스에서 MIM 디커플링 커패시터를 제조하는 방법(600)의 플로우차트이다. 방법(600)은 하부 전극층이 금속층 위에 형성되는 스텝(602)에서 시작할 수 있다. 이것에 의해, 합성층의 표면에서 소정 영역으로 노출된 IMD 및 금속층을 가진 IMD층과 금속층을 포함하는 합성층 위에 하부 전극층이 형성될 수 있는 것으로 이해되어야 한다. 따라서, 하부 전극층의 일부가 금속층과 직접 물리적으로 접촉하고, 다른 부분이 IMD층과 직접 물리적으로 접촉하도록 하부 전극층이 형성될 수 있다. 일부 실시형태에서, 하부 전극층은 단일 물질의 단일층보다는 상이한 물질층을 포함할 수 있는 복수의 도전층(conductive layer)을 포함한다. 스텝(604)에서, 절연층은 하부 전극층과 직접 물리적으로 접촉하여 형성될 수 있다. 또한, 절연층은 복수의 개별 절연층으로 형성될 수 있다. 상기 개별 층 각각은 단일 물질로 형성되거나 각각의 층은 상기 층들이 직접 접촉하기보다는 상이한 유전 물질로 형성될 수 있다. 스텝(606)에서, 상부 전극층은 절연층 위에 형성될 수 있다. 상부 전극층은 절연층과 직접 물리적으로 접촉하거나 복수의 상이한 물질층을 포함할 수도 있다.
방법(600)은 MIM 디커플링 커패시터와 비휘발성 메모리 셀의 MIM 구조 모두를 형성하기 위해 상부 전극층 및 하부 전극층이 패터닝될 때 스텝(608)에서 종료될 수 있다. 일부 실시형태에서, 이것은 MIM 디커플링 커패시터와 MIM 구조 모두를 결정하는 단일 마스크를 사용하여 이루어진다. 이것은 물질 제거 프로세스의 다수의 조합에 의해 이루어지거나 단일 물질 제거 프로세스에 의해 달성될 수 있다.
상이한 프로세스 기술이 상기 나열한 커패시터를 제조하는데 사용될 수 있다. 도 2를 다시 참조하면, 일실시형태에서, 비휘발성 메모리 셀 내의 MIM 구조는 MIM 디커플링 커패시터와 동시에 에칭될 수 있고, 다른 실시형태에서, 하나의 MIM 구조는 다른 MIM 구조가 에칭되거나 프로세싱되는 중에 마스크 오프(mask off)될 수 있다.
도 7a 내지 도 7f는 상기 방법(600)에 따라 제조된 SOC(400)의 여러가지 면에서 유사할 수 있는 SOC(700)의 단면도이다. 도 7a는 휘발성 메모리 셀 영역, 비휘발성 메모리 셀 영역, 및 디커플링 커패시터 영역을 나타낸다. 이러한 3가지 영역 각각은 중간층(704)의 일부와 기판(702)의 일부를 포함한다. 중간층(704)은 편리함과 명확함을 위해 개별적으로 도시되진 않았지만 복수의 반도체 장치층을 포함한다. 단일 중간층(704)로서 도시된 복수의 층은 폴리실리콘 게이트와 콘택트 층, 게이트와 다른 산화물층, 금속화층 사이의 상호접속, 금속화층, IMD 층 및 다른 것들을 포함할 수 있다. 따라서, 예컨대, 중간층(704)은 도 3 및 도 4에 의해 도시된 바와 같이 IMD0과 IMD1 및 여기에 내장된 모든 층을 포함한다. 대안으로서, 중간층(704)은 도 3 및 도4에 의해 도시된 바와 같이 IMD0층 내지 IMD3층 및 여기에 내장된 모든 층을 포함한다. 또한, 도 7a에서 SOC(700) 단면은 IMD층(708)에 내장된 복수의 금속화층 콘택트 영역을 포함한다. 도시된 바와 같이, 상기 복수는 하부 도전층(710)의 증착 전에 패터닝될 수 있는 금속화층 콘택트 영역(706A, 706B, 706C, 및 706D)을 포함한다. 상기한 바와 같이, 하부 도전층은 다수의 상이한 물질로 형성될 수 있고, 상이한 물질 또는 단일 물질로 이루어진 복수의 층을 포함할 수 있다. 일반적으로, 하부 도전층(710)은 적합한 모든 콘덕터가 사용될 수 있지만, 금속 및 도전성 금속 질화물로 이루어질 수 있다. 하부 도전층(710)은 기상 증착 프로세스, 필라멘트 증발(filament evaporation), e-빔 증발, 및 스퍼터링을 포함하는 다양한 증착 프로세스를 사용하여 제조될 수 있다. 하부 도전성 전극층(710)을 형성하기 위해 방법(600)의 스텝(602)에서 적합한 모든 증착 프로세스가 사용될 수 있다.
또한, SOC(700)는 절연층 또는 유전체층(712)을 포함한다. 스텝(604)에서, 절연 유전체층(insulating dielectric layer)(712)은 하부 도전성 전극층(710) 위에 형성될 수 있다. 일반적으로 절연층은 이미 개시한 특정 물질을 포함하는 절연 물질로 형성될 수 있다. 이러한 물질들은 고-k 유전체를 포함할 수 있다. 적합한 프로세스는 LPCVD(low-pressure CVD), PECVD(plasma-enhanced CVD), 및 원자층 증착 등의 화학 증착(CVD)을 포함한다. 일반적으로 유전체층을 증착하기 위해 적합한 모든 프로세스는 스텝(604)에서 사용될 수 있다.
SOC(700)는 유전체층(712) 위에 놓인 상부 도전층(714)을 포함한다. 상부 도전층(714)은 하부 도전층(710)과 상이한 물질 또는 물질들을 포함할 수 있지만, 상부 도전층(714)을 형성할 수 있는 물질의 종류 및 상부 도전층(714)을 형성하는 프로세스는 하부 도전층(710)의 것과 실질적으로 동일하다. 방법(300)에서의 스텝(606)의 일부에 따라 상부 도전층(714)을 형성하기 위해 이러한 모든 프로세스들 또는 물질들이 사용될 수 있다. 추가 제조 스텝을 위한 프로세싱된 층의 표면을 준비하기 위해 상부 도전층(714), 유전체층(712), 및/또는 하부 도전층(710)의 형성 이후에 CMP 프로세스가 사용될 수 있다. 상부 도전층(714) 위에 놓이는 것은 실리콘 질화물 또는 실리콘 산화물 등의 다른 적합한 마스킹층 또는 포토레지스트(PR : photoresist)층이 될 수 있는 마스킹층(masking layer)(716)이다. 실시형태에서, PR층과 다른 마스킹 층이 사용되는 경우에, 마스킹층으로서의 사용을 위한 준비에 있어서 패터닝하기 위해 마스킹층 위에 PR층이 사용될 수 있다.
도 7a는 물질-제거 또는 에칭 프로세스(720A)의 도시를 포함한다. 물질 제거 프로세스는 예컨대 다양한 화학적 에천트(etchant)에 의한 습식 화학적 에칭이 될 수 있고, 또는 플라즈마 에칭(plasma etching), 스퍼터 에칭(sputter etching), 반응성 이온 에칭(reactive ion etching) 또는 증기상 에칭(vapor phase etching) 등의 물리적 또는 건식 에칭 프로세스가 될 수도 있다.
에칭 프로세스(720A) 이후에, SOC(700)는 도 7b에 도시된 바와 같이 나타날 수 있다. 도 7b에서, 상부 도전층(714), 유전체층(712), 및 하부 도전층(710)을 위한 나머지 마스크 부분(716A-D)를 포함하는 에치 마스크(etch mask)를 형성하기 위해 마스킹층(716)이 패터닝된다. 도 7b는 또한 에칭 프로세스(720B)를 나타낸다. 에칭 프로세스(720B)는 하부 도전층(710)의 일부를 제거하기 위해 플라즈마 에치 프로세스 또는 다른 적합한 프로세스가 될 수 있다.
에칭 프로세스(720B) 이후에, SOC(700)는 복수의 상부 전극(714A-D)를 나타내는 도 7c에 도시된 바와 같이 나타날 수 있다. 상부 전극(714A)은 휘발성 메모리 엘리먼트를 위한 상부 전극으로서 기능할 수 있다. 상부 전극(714B 및 714C)은 비휘발성 메모리 셀 내의 2개의 MIM 구조에서 상부 전극으로서 기능할 수 있고, 상부 전극(714D)은 MIM 디커플링 커패시터를 위한 상부 전극 부분이 될 수 있다. 도 7c는 또한 에칭 프로세스(720C)를 나타낸다.
에칭 프로세스(720C) 이후에, SOC(700)는 도 7d에 도시된 바와 같이 복수의 유전체층 부분(712A-D)을 포함할 수 있다. 도 7d는 복수의 하부 전극(710A-D)을 형성하기 위해 하부 도전층(710)의 노출 부분의 제거를 초래할 수 있는 에칭 프로세스(720D)를 포함한다. 이와 함께, 상부 전극(714A), 유전체층 부분(712A), 및 하부 전극(710A)은 도 4의 DRAM 커패시터(452)와 같은 휘발성 메모리 엘리먼트를 형성할 수 있다. 상부 전극(714B 및 714C), 유전체층 부분(712B 및 712C), 및 허부 전극(710B 및 710C)은 도 4의 RRAM 셀(130)의 MIM 구조(140)와 같은 비휘발성 메모리 셀의 MIM 구조를 형성할 수 있다. 마지막으로, 상부 전극(714D), 유전체층 부분(712D), 및 하부 전극(710A)은 도 4의 MIM 디커플링 커패시터(252)를 형성할 수 있다.
층(714, 712, 및 710)이 패터닝된 후, 마스킹층(716)의 나머지 부분이 제거될 수 있고, 하나 이상의 비아와 금속화층뿐만 아니라 IMD층이 증착될 수 있다. 따라서, 방법(600)의 스텝(608)은 도 7f에 도시된 바와 같이 SOC(700)에 의해 종료될 수 있다. 도 7a 내지 도 7f에서, 상부 전극(714A-D), 유전체층 부분(712A-D), 및 하부 전극(710A-D)은 금속화층 콘택트 영역(706A-D)와 동일한 수평 치수를 갖는 것으로 도시되어 있다. 이것은 편리함과 설명을 위한 것이고, 실제로는 전체적으로 정확하지 않다. 그러나, 상부 전극(714A-D), 유전체층 부분(712A-D), 및 하부 전극(710A-D)은 각각의 수직 스택(stack) 내에서 동일한 수평 치수를 공유한다. 일부 실시형태에서, 유전체층 부분(712A-D)은 모두 실질적으로 동일한 두께를 갖고, 이 두께는 유전체층(712)이 실질적으로 균일한 두께를 갖기 때문에 실질적으로 상수(constant)가 될 수 있다.
일부 실시형태에서, 하부 도전층(710)은 금속화 콘택트 영역(706A-B) 및 IMD(708) 상에 Pt층을 증착하는데 사용되는 스퍼터링 프로세스에 의해 형성된다(스텝 602). CMP 프로세스는 유전체층의 증착을 위해 Pt층을 준비하기 위해 수행된다. 상부 도전층(714)을 형성하기 위해 추가적인 Pt층이 스터퍼링(스텝 606)된 후에 유전체층(712)으로서 기능하도록 원자층 증착에 의해 HfO층이 증착된다(스텝 604). 실리콘 질화물 마스킹층(716)은 CVD 프로세스에 의해 형성될 수 있고, 이어서 에천트로서 버퍼링된 HF와 마스크로서의 PR층을 사용하여 패터닝된다. 마스킹층이 준비된 후에, 상부 전극(714A-D)을 형성하는 나머지 Pt 부분과 함께 SF6을 사용하는 플라즈마 에칭 프로세스에 의해 Pt 상부 도전층(714)의 노출 부분이 패터닝된다. 유전체층(712A-D)을 형성하는 나머지 부분과 함께 Cl-기반 가스에 의한 플라즈마 에치를 사용하여 HfO 유전체층(712)의 노출 부분이 제거된다. 그 후에, 상부 도전층(714)을 위해 사용된 것과 동일한 프로세스를 사용하여 하부 도전층(710)의 노출 부분이 제거된다(스텝 608). 하부 도전층(710)의 나머지 부분은 하부 전극(710A-D)을 형성하고, MIM 디커플링 커패시터(252) 및 RRAM 셀의 MIM 구조(140)를 포함하는 SOC(400)에 존재하는 다양한 MIM 구조를 완성한다. MIM 구조(140) 및 MIM 디커플링 커패시터(252)는 단일 마스크를 사용하여 동일층 상에 형성된다.
다양한 실시형태는 몇가지 이익을 제공할 수 있다. 예컨대, MIM 디커플링 커패시터를 사용하는 것은 커패시터가 기판으로부터 더 잘 절연되게 하고, 기생 효과를 약간 감소시킨다. 이것은 또한 더 많은 로직 콤포넌트를 위해 기판 상의 표면을 자유롭게 할 수 있다. 또한, 금속 콘택트를 사용함으로써, 디커플링 커패시터의 성능이 증가될 수도 있고, 더 균일하게 된다. 또한, 단일 마스크만을 필요로할 수 있는 비휘발성 메모리 셀에서의 MIM 구조 사용을 위해 요구되는 것보다 더 많은 프로세스 스텝 또는 마스크 없이 MIM 디커플링 커패시터가 제조될 수 있다. 일부 실시형태는 하부 전극, 및 그 위에 배치되고 상기 하부 전극와 물리적으로 접촉하는 제1 유전체층 부분을 구비한 디커플링 커패시터 장치를 포함한다. 저항성 랜덤 액세스 메모리(RRAM) 셀에서 제2 유전체층 부분도 증착하는 유전체층 증착 프로세스에서 제1 유전체층 부분이 증착된다. 제1 및 제2 유전체층 부분은 단일 마스크에 의해 패터닝된다. 최종적으로, 디커플링 커패시터 장치는 상부 전극, 제1 유전체층, 및 하부 전극이 커패시터를 형성하도록 제1 유전체층 부분 위에 배치되어 물리적으로 접촉하는 상부 전극을 포함한다.
다른 실시형태는 시스템 온 칩 장치를 포함한다. 시스템 온 칩(SOC) 장치는 MIM(metal insulator metal) 구조를 순서대로 포함하는 저항성 랜덤 액세스 메모리(RRAM) 셀을 포함한다. MIM 구조는 하부 MIM 전극, MIM 절연층, 및 상부 MIM 전극을 구비하고, 금속간 유전체층 내에 배치된다. SOC 장치는 또한 하부 커패시터 전극, 커패시터 절연층, 및 상부 커패시터 전극을 구비한 디커플링 커패시터를 포함한다. 디커플링 커패시터는 또한 금속간 유전체층 내에 배치된다. 또한, SOC 장치는 기판 상에 복수의 트랜지스터에 의한 로직 영역을 포함한다.
또 다른 실시형태는 프로세스 호환 가능 디커플링 커패시터를 형성하는 방법을 포함한다. 상기 방법은 금속층 위에 배치되어 전기적으로 접촉하는 하부 전극층을 형성하는 스텝; 하부 전극층 위에 절연층을 형성하는 스텝; 및 절연층 위에 상부 전극층을 형성하는 스텝을 포함한다. 또한, 상기 방법은, 비휘발성 메모리 엘리먼트의 MIM 구조를 형성하고, 또한 디커플링 커패시터를 형성하기 위해, 상부 전극층, 절연층, 및 하부 전극층을 패터닝하는 스텝을 포함한다.
당업자가 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징에 대하여 설명하였다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 하부 전극;
    상기 하부 전극 위에 배치되어 상기 하부 전극과 물리적으로 접촉하는 제1 유전체층 부분 - 상기 제1 유전체층 부분은 비휘발성 메모리(NVM : non-volatile memory) 셀 내에 제2 유전체층 부분도 증착하는 유전체층 증착 프로세스에서 증착되고, 상기 제1 및 제2 유전체층 부분은 단일 마스크에 의해 패터닝됨 -;
    상기 제1 유전체층 부분 위에 배치되어 상기 제1 유전체층 부분과 물리적으로 접촉하는 상부 전극 - 상기 상부 전극, 상기 제1 유전체층, 및 상기 하부 전극은 디커플링 커패시터를 형성함 -;
    을 포함하는,
    디커플링 커패시터 장치.
  2. 제1항에 있어서,
    상기 제2 유전체층 부분은 상기 NVM 셀 내의 MIM(metal-insulator-metal) 구조에 절연층을 형성하고, 상기 MIM 구조는 하부 MIM 전극 및 상부 MIM 전극을 더 포함하고, 상기 하부 MIM 전극은 제1 금속 프로세스에 의해 증착된 제1 금속층으로 형성되고, 상기 하부 전극도 상기 제1 금속층으로 형성되고, 상기 상부 MIM 전극은 제2 금속 프로세스에 의해 증착된 제2 금속층으로 형성되고, 상기 상부 전극도 상기 제2 금속층으로 형성되는,
    디커플링 커패시터 장치.
  3. 제1항에 있어서,
    상기 커패시터는 평면(planar) 타입(type) 커패시터, 실린더(cylinder) 타입 커패시터, 바(bar) 타입 커패시터, 및 듀얼 다마신(dual-damascene) 프로세스에 의해 형성된 커패시터 중 하나인,
    디커플링 커패시터 장치.
  4. 하부 MIM(metal-insulator-metal) 전극, MIM 절연층, 및 상부 MIM 전극을 포함하고, 금속간 유전체층(inter-metal dielectric layer) 내에 배치되어 있는 MIM 구조를 포함하는 RRAM(resistive random access memory) 셀;
    하부 커패시터 전극, 커패시터 절연층, 및 상부 커패시터 전극을 포함하고, 상기 금속간 유전체층 내에 배치되어 있는 디커플링 커패시터; 및
    기판 상에 복수의 트랜지스터를 포함하는 로직 영역(logic area);
    을 포함하는,
    시스템-온-칩(SOC : system-on-chip) 장치.
  5. 제4항에 있어서,
    상기 하부 MIM 전극 및 상기 하부 커패시터 전극은 제1 프로세스로부터 형성되고, 상기 MIM 절연층 및 상기 커패시터 절연층은 제2 프로세스로부터 형성되고, 상기 상부 MIM 전극 및 상기 상부 커패시터 전극은 제3 프로세스로부터 형성되는,
    시스템-온-칩 장치.
  6. 프로세스 호환 가능 디커플링 커패시터의 형성 방법에 있어서,
    금속층 위에 배치되어 금속층과 전기적으로 접촉하는 하부 전극층을 형성하는 스텝;
    상기 하부 전극층 위에 절연층을 형성하는 스텝;
    상기 절연층 위에 상부 전극층을 형성하는 스텝; 및
    비휘발성 메모리 엘리먼트(non-volatile memory element)의 MIM(metal-insulator-metal) 구조를 형성하고 디커플링 커패시터를 형성하기 위해, 상기 상부 전극층, 상기 절연층, 및 상기 하부 전극층을 패터닝하는 스텝;
    을 포함하는,
    프로세스 호환 가능 디커플링 커패시터의 형성 방법.
  7. 제6항에 있어서,
    상기 상부 전극층, 상기 절연층, 및 상기 하부 전극층을 패터닝하는 스텝은 상기 디커플링 커패시터와 상기 MIM 구조를 형성하기 위해 단일 마스크를 사용하는 스텝을 포함하는,
    프로세스 호환 가능 디커플링 커패시터의 형성 방법.
  8. 제6항에 있어서,
    상기 MIM 엘리먼트 및 상기 디커플링 커패시터는 금속간 유전체층에 의해 규정되는 레벨과 동일 레벨로 배치되는,
    프로세스 호환 가능 디커플링 커패시터의 형성 방법.
  9. 제6항에 있어서,
    상기 하부 전극층, 상기 절연층, 및 상기 상부 전극층은 제3 금속화층의 상부와 제4 금속화층의 상부 사이에 형성되고, 상기 제3 금속화층은 상기 금속층인,
    프로세스 호환 가능 디커플링 커패시터의 형성 방법.
  10. 제6항에 있어서,
    상기 하부 전극층, 상기 절연층, 및 상기 상부 전극층은 제4 금속화층의 상부와 제5 금속화층의 상부 사이에 형성되고, 상기 제4 금속화층은 상기 금속층인,
    프로세스 호환 가능 디커플링 커패시터의 형성 방법.
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