TWI665690B - 磁性電容元件 - Google Patents

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Abstract

本揭露提供一種磁性電容元件，包括：第一電極；第二電極，與第一電極相對設置；第一介電層，設置於第一電極與第二電極之間；第二介電層，設置於第一介電層與第二電極之間；磁性層，設置於第二電極與第二介電層之間；以及氧化層，設置於第二介電層與磁性層之間。

Description

磁性電容元件
本揭露係有關於一種磁性電容元件及其製造方法，特別是有關於具有多層介電層的磁性電容元件。
隨著再生能源技術日漸成熟，儲能系統的發展也逐漸受到重視。一般而言，傳統儲能系統大多使用鋰電池、鉛蓄電池或液流電池(flow battery)，但由於其內含有化學電解液，故安全性較低、容易有爆炸風險，且不能在高溫環境下使用。此外，二次化學電池的功率密度較差，不適合使用在需要高速充放電的系統。
針對上述問題，使用具有高功率密度的電容元件被視為一合適的解決方案。電容元件可利用儲存靜電荷的方式達成快速充放電之需求。目前業界已開發出多種電容元件，例如，陶瓷電容、超級電容(super capacitor)、磁性電容等。
然而，現存的電容元件並非各方面皆令人滿意，因此，如何進一步提升電容元件之效能及穩定性乃目前業界所致力的課題之一。
在一些實施例中，本揭露提供一種磁性電容元件，包括：一第一電極；一第二電極，與該第一電極相對設置；一第一介電層，設置於該第一電極與該第二電極之間；一第二介電層，設置於該第一介電層與該第二電極之間；一磁性層，設置於該第二電極與該第二介電層之間；以及一氧化層，設置於該第二介電層與該磁性層之間。
在一些實施例中，前述第一介電層及第二介電層各自包括鎘鉻硫化物(CdCrS4、CdCr2S4)、鈦酸鍶(SrTiO3)、鈦酸鋇(BaTiO3)、鐵酸釔(YFeO3)、鉻硫酸鎘、鐵酸鉍(BiFeO3(BFO))、鈦酸鉍(Bi12TiO20、Bi4Ti3O12、Bi2Ti2O7(BTO))或前述之組合。
在一些實施例中，前述一介電層與第二介電層彼此接觸。
在一些實施例中，前述第一電極、第二電極、第一介電層、第二介電層、磁性層以及氧化層為同軸的。
為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
100‧‧‧磁性電容元件
102‧‧‧第一電極
104‧‧‧第二電極
106‧‧‧第一介電層
108‧‧‧第二介電層
110‧‧‧磁性層
112‧‧‧氧化層
114‧‧‧基板
116‧‧‧鈍化層
200‧‧‧磁性電容元件
200S‧‧‧電容單元
A-A’‧‧‧軸線
L1‧‧‧長度
L2‧‧‧長度
第1圖係根據本揭露一些實施例中，磁性電容元件的剖面示意圖。
第2A圖至2F圖係根據本揭露一些實施例中，磁性電容元件 的局部立體示意圖。
第3圖係根據本揭露一些實施例中，磁性電容元件之介電係數的性能測試。
以下針對本揭露的磁性電容元件及其製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
應理解的是，圖式之元件或裝置可以所屬技術領域具有通常知識者所熟知的各種形式存在。此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。可理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。應理解的是，本揭露之圖式並未按照比例繪製，事實 上，可能任意的放大或縮小元件的尺寸以便清楚表現出本發明的特徵，而在說明書及圖式中，同樣或類似的元件將以類似的符號表示。
可理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件或部分，這些元件、組成或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成或部分。因此，以下討論的一第一元件、組成或部分可在不偏離本揭露之教示的情況下被稱為一第二元件、組成或部分。
除非另外定義，在此使用的全部用語(包含技術及科學用語)具有與本揭露所屬技術領域的技術人員通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
此外，在本揭露一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設置於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。
一般而言，電容元件的構造是由兩個金屬層(電極)及其間的絕緣(介電)材料所構成，而電容元件的儲存電荷能力，即，電容值的計算可由公式(1)表示。
C=εA/d 公式(1)
其中，C代表電容元件的電容值，ε代表介電常數(電容率)，A代表電極表面積，d代表兩電極間的距離。由公式(1)可知電容元件的電容值正比於介電材料的介電常數以及電極的表面積。如上述之電容元件，假設在不改變d的情況下，可藉由增加介電材料的介電常數以及電極的表面積，以增加電容元件的電容值，進而提升電容元件的效能。
本揭露提供的磁性電容元件可藉由磁性層及多層鐵電(ferroelectric)介電層的設置，使磁性層在磁場作用下產生垂直磁矩，進而產生龐磁電容效應(colossal magnetocapacitance effect)，或稱作磁介電效應(magnetodielectric effect)，可提高電容元件的介電係數與崩潰電壓值。此外，在外加電場的情況下，鐵電介電層會在鐵電絕緣層之間產生介面電荷，產生介面電荷耦合(interface charge coupling)效應。
透過龐磁電容效應及介面電荷耦合兩種現象，可提升磁性電容元件的電容值及儲電能力。本揭露提供的磁性電容元件亦藉由三維同軸(coaxial)的電容單元設計，增加電極的接觸面積進而提升電容元件的儲電能力。
第1圖顯示本揭露一些實施例中，磁性電容元件100的剖面示意圖。磁性電容元件100可包含第一電極102，以及與第一電極102相對設置的第二電極104。在一些實施例中，第一電極102及第二電極104可由金屬形成。在一些實施例中，前述金屬包含鉑、金、銅、鋁、前述之合金或前述之組合。此外，在一些實施例中，第一電極102及第二電極104的厚度範圍 分別約為20nm至200nm。在另一些實施例中，第一電極102及第二電極104的厚度範圍分別約為10nm至80nm。
在一些實施例中，可利用物理氣相沉積法(physical vapor deposition，PVD)、化學氣相沉積法(chemical vapor deposition，CVD)、其它任何適合的方法或前述之組合形成第一電極102及第二電極104。物理氣相沉積法例如可為濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法或脈衝雷射沉積等。化學氣相沉積法例如可為低壓化學氣相沉積法(LPCVD)、低溫化學氣相沉積法(LTCVD)、快速升溫化學氣相沉積法(RTCVD)、電漿輔助化學氣相沉積法(PECVD)或原子層沉積法(ALD)等。
再者，磁性電容元件100可包含第一介電層106以及第二介電層108，第一介電層106設置於第一電極102與第二電極104之間，第二介電層108設置於第一介電層106與第二電極104之間。在一些實施例中，第一介電層106與第二介電層108直接接觸。在一些實施例中，第一介電層106與第二介電層108的厚度範圍分別約為10nm至1000nm或約為100nm至700nm。
第一介電層106及第二介電層108的晶相可為非晶相(amorphous)、立方晶相(cubic crystal phase)、四方晶相(tetragonal crystal phase)或前述之組合。在一些實施例中，第一介電層106及第二介電層108由鐵電介電材料形成。在一些實施例中，第一介電層106及第二介電層108的材料包含鎘鉻硫化物(CdCrS4、CdCr2S4)、鈦酸鍶(SrTiO3)、鈦酸鋇(BaTiO3)、鐵酸釔(YFeO3)、鉻硫酸鎘、鐵酸鉍(BiFeO3)、鈦酸鉍(Bi12TiO20、Bi4Ti3O12、Bi2Ti2O7(BTO))或前述之組合。在一些實施例中， 第一介電層106及第二介電層108的材料相異。在一些實施例中，第一介電層106與第二介電層108的材料之晶粒粒徑的範圍分別約為50nm至500nm。在另一些實施例中，第一介電層106與第二介電層108的材料之晶粒粒徑的範圍分別約為1nm至49nm。
在一些實施例中，可利用前述化學氣相沉積法、物理氣相沉積法、旋轉塗佈製程、噴霧塗佈製程、其它任何適合的方法或前述之組合形成第一介電層106與第二介電層108。在一些實施例中，利用濺鍍製程形成第一介電層106與第二介電層108。在使用濺鍍製程的實施例中，若要取得非晶相薄膜，則基板的溫度範圍控制在約室溫，而若要取得立方晶或四方晶等薄膜，則基板的溫度範圍控制在約400℃至700℃。
此外，在一些實施例中，磁性電容元件100可具有兩層以上的前述介電層，例如，磁性電容元件100可具有三層或四層介電層。另一方面，值得注意的是，在外加電場的情況下，磁性電容元件100的第一介電層106與第二介電層108之組合會產生內部空乏，隨著電場增加，當其達到完全空乏狀態，會在第一介電層106與第二介電層108之間產生介面電荷，引發更多介電層中的電耦極，產生介面電荷耦合效應。
再者，磁性電容元件100可包含至少一磁性層110，磁性層110可設置於第二電極104與第二介電層108之間。磁性層110可提供磁場予磁性電容元件100。磁性層110可由具有磁性的材料形成。在一些實施例中，磁性層110的厚度範圍約為10nm至300nm或約為50nm至300nm。
在一些實施例中，磁性層110的材料包含鐵鉑合金、鈷鉑合金或前述之組合。在一些實施例中，磁性層110中的鉑原子的比例約為鐵原子與鉑原子總和的40%至60%。
在一些實施例中，可利用前述化學氣相沉積法、物理氣相沉積法、旋轉塗佈製程、噴霧塗佈製程、其它任何適合的方法或前述之組合形成磁性層110。此外，在一些實施例中，可在前述沉積製程後進行退火製程，使磁性層110具有更佳的結晶性及序列性。退火製程例如可為快速熱退火製程(rapid thermal annealing，RTA)。在一些實施例中，可在500℃至800℃的溫度範圍進行退火製程。
值得注意的是，磁性電容元件100可藉由設置於第二電極104與第一介電層106及第二介電層108之間的磁性層110，使第一介電層106及第二介電層108在磁場的作用下產生垂直磁矩(magnetic moment)，進而產生龐磁電容效應，可藉此提高電容元件的介電係數與崩潰電壓(breakdown voltage)值。
詳細而言，在施加特定磁場的情況下，龐磁電容效應與介電係數的關係大致上成正比，如公式(2)所示。
MC%=ε(H)-ε(0)/ε(0) 公式(2)
其中，MC代表龐磁電容，ε(H)代表在磁場作用下的介電常數，ε(0)代表在沒有磁場作用下的介電常數。由上述可知，磁性電容元件100可藉由磁性層110的設置，間接地提升電容元件的介電係數，改善電容元件的效能。
此外，磁性電容元件100可進一步包含至少一氧化層112，氧化層112可設置於第二介電層108與磁性層110之間。 在一些實施例中，氧化層112與磁性層110直接接觸。氧化層112可幫助磁性層110的形成，可誘發磁性層110中的垂直序化以及降低漏電流的產生。在一些實施例中，氧化層112的厚度範圍約為1nm至20nm或約為5nm至10nm。
在一些實施例中，氧化層112可由金屬氧化物形成。在一些實施例中，氧化層112的材料包含氧化鎂、氧化鎳、鑭鍶錳氧(lanthanum strontium manganite，LSMO)、鋯鈦酸鉛(lead zirconate titanate，PZT)或前述之組合。
在一些實施例中，可利用前述化學氣相沉積法、物理氣相沉積法、旋轉塗佈製程、噴霧塗佈製程、其它任何適合的方法或前述之組合形成氧化層112。
此外，在一些實施例中，磁性電容元件100在第一電極102與第一介電層106之間可進一步包含一磁性層110，且在第一介電層106與磁性層110之間包含一氧化層112。換言之，在一些實施例中，磁性電容元件100可具有兩層磁性層110以及兩層氧化層112，但不限於此。
如第1圖所示，磁性電容元件100可進一步包含基板114，基板114與第二電極104分別設置於第一電極102的兩側，基板114可用以承載前述之第一電極102、第一介電層106、第二介電層108、氧化層112、磁性層110及第二電極104。
基板114可由半導體材料形成。在一些實施例中，基板114可為n型、p型或中性之半導體基板。在一些實施例中，基板114可為塊狀(bulk)半導體基底，例如，可為半導體晶圓。在一些實施例中，基板114的材料包含矽、鎵(germanium)或前 述之組合。在一些實施例中，基板114的材料包含化合物半導體。化合物半導體可包含：砷化鎵(gallium arsenide)、碳化矽(silicon carbide)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、氮化鎵(gallium nitride)、磷化鎵(gallium phosphide)、銻化銦(indium antimonide)、其它合適的化合物半導體或前述之組合。
再者，磁性電容元件100可進一步包含至少一鈍化層116，鈍化層116可設置於基板114與第一電極102之間。鈍化層116可防止電流短路及提升界面品質與薄膜附著性。在一些實施例中，磁性電容元件100可包含兩層或兩層以上的鈍化層116。在一些實施例中，鈍化層116的厚度範圍約為50nm至1000nm或約為100nm至150nm。
鈍化層116可由金屬氧化物、金屬氮化物或其組合形成。在一些實施例中，前述金屬氧化物或金屬氮化物包含氧化矽、氧化鈦、氧化矽、氮化鈦、氮化鉭或前述之組合。
在一些實施例中，可利用前述化學氣相沉積法、物理氣相沉積法、旋轉塗佈製程、噴霧塗佈製程、其它任何適合的方法或前述之組合形成鈍化層116。
接著，請參照第2A圖至2F圖，第2A圖至2F圖顯示本揭露另一些實施例中，磁性電容元件200的局部立體示意圖。然而，應理解的是，圖示僅顯示磁性電容元件200的一個電容單元200S，但磁性電容元件200實際上可包含複數個形成於基板114或鈍化層116上的電容單元200S。電容單元200S之間可以合適的方式排列並與電路單元耦接。再者，後文中與前文 相同或相似的組件或元件將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。
如第2A圖所示，在一些實施例中，磁性電容元件200的電容單元200S的第一電極102、第一介電層106、第二介電層108、氧化層112、磁性層110以及第二電極104實質上(substantially)為同軸的。詳細而言，電容單元200S中依序層疊之第一電極102、第一介電層106、第二介電層108、氧化層112、磁性層110以及第二電極104實質上為同軸的三維結構。
在此實施例中，第一電極102實質上為圓柱狀，其具有軸線A-A’，而後續形成於第一電極102上的第一介電層106、第二介電層108、氧化層112、磁性層110以及第二電極104亦具有類似圓柱狀的結構，且第一介電層106、第二介電層108、氧化層112、磁性層110以及第二電極104實質上亦以第一電極102的軸線A-A’作為結構軸線。換言之，電容單元200S實質上為圓柱狀。在一些實施例中，第一電極102、第一介電層106、第二介電層108、氧化層112、磁性層110以及第二電極104的底表面實質上為共平面的。此外，在一些實施例中，電容單元200S為奈米線結構。
另一方面，在一些實施例中，上述電容單元200S的製造方法可先將第一電極102形成於基板114及鈍化層116之上，並圖案化第一電極102以形成一預定的三維結構。或者，在另一些實施例中，可利用磊晶成長的方式使第一電極10成長為預定的三維結構。之後，再於圖案化的第一電極102上依序 形成第一介電層106、第二介電層108、氧化層112、磁性層110以及第二電極104。在一些實施例中，前述第一介電層106、第二介電層108、氧化層112、磁性層110以及第二電極104係順應地(conformally)形成於第一電極102之上。此外，在一些實施例中，前述圖案化製程可包含光微影製程及蝕刻製程。光微影製程可包含光阻塗佈(例如，旋轉塗佈)、軟烘烤、硬烘烤、遮罩對齊、曝光、曝光後烘烤、光阻顯影、清洗及乾燥等，但不限於此。蝕刻製程可包含乾蝕刻製程或濕蝕刻製程。
如第2B至2F圖所示，在另一些實施例中，電容單元200S可為其它形狀的三維結構，例如，電容單元200S實質上可為三角柱(如第2B圖)、四角柱(如第2C圖)、五角柱(如第2D圖)、六角柱(如第2E圖)或具有不規則狀截面的柱體(如第2F圖)等，但不限於此。電容單元200S可具有任意合適的形狀。在這些實施例中，第一電極102、第一介電層106、第二介電層108、氧化層112、磁性層110以及第二電極104實質上亦為同軸的。
此外，在一些實施例中，電容單元200S沿著Y方向上(即，長度方向)的長度L1的範圍約為10μm至1000μm或約為100μm至300μm。在一些實施例中，電容單元200S沿著X方向上(即，寬度方向)的長度L2的範圍約為0.1μm至10μm或約為0.5μm至1μm。
如同前述，相較於平面式電容，具有三維結構的電容單元可在面積相同的基板範圍中增加與電極接觸的面積，進而提升電容元件的儲電能力。舉例而言，若一平面電容的長度及寬度均為2r，而一圓柱狀(奈米線)電容的長度為2r， 直徑為2r，在平面電容及圓柱狀電容的介電層的厚度及介電係數均相同的情況下，圓柱狀電容的電容值約為平面電容的3倍。
此外，本揭露係採用半導體製程進行磁性電容元件的製造，因此元件的尺寸可任意微縮、放大，且亦可避免使用化學藥劑可能產生的安全風險。
以下進一步以實施例具體說明本發明，然其並非用以限定本發明之內容。
實施例-電容元件(鉑(Pt)/鐵鉑合金(FePt)/氧化鎂(MgO)/鐵酸鉍(BFO)/鈦酸鋇(BTO)/鉑(Pt)/氧化鈦(TiO 2 )/氧化矽(SiO 2 )/矽(Si))之製備
首先，利用濺鍍製程於矽基板上形成氧化鈦(鈍化層)。濺鍍製程的步驟大致如下：將基板置入腔室中，利用幫浦抽氣，使腔室達到1×10-5~1×10-7torr的真空度。之後，通入惰性氣體並利用質流控制器(mass flow controller，MFC)調整製程所需之氣體流量。之後，啟動功率(power)產生器，進行預濺鍍(pre-sputtering)，去除靶材表面可能的汙染與氧化物等。待預濺鍍完畢且腔室調整至穩定狀態後，打開腔室的檔板(shutter)進行薄膜的濺鍍沉積。前述氧化鈦的濺鍍使用射頻功率產生器，製程使用的參數條件如下：氣體流量約為20sccm~60sccm，溫度約為15℃~25℃，功率約為30W~60W，基礎壓力約為3×10-5~3×10-7torr，工作壓力約為3×10-1~3×10-5torr。
在氧化鈦沉積完成之後，利用濺鍍製程於氧化鈦 上形成鉑(第一電極)。鉑的濺鍍製程大致上與氧化鈦類似，差別在於鉑的濺鍍使用直流功率產生器。前述鉑的濺鍍製程使用的參數條件如下：氣體流量約為40sccm~150sccm，溫度約為15℃~25℃，功率約為20W~50W，基礎壓力約為3×10-5~3×10-7torr，工作壓力約為1×10-1~1×10-5torr。
接著，利用濺鍍製程於鉑上形成立方晶鈦酸鋇(c-BaTiO3)(第一介電層)。立方晶鈦酸鋇的濺鍍製程大致上與氧化鈦類似，差別在於立方晶鈦酸鋇的濺鍍使用直流功率產生器。立方晶鈦酸鋇的濺鍍製程使用的參數條件如下：氣體流量約為20sccm~60sccm，溫度約為400~700℃，功率約為30W~80W，基礎壓力約為3×10-5~3×10-7Torr，工作壓力約為3×10-1~3×10-5torr。
接著，利用濺鍍製程於立方晶鈦酸鋇上形成立方晶鐵酸鉍(c-BiFeO3)(第二介電層)。立方晶鐵酸鉍的濺鍍製程大致上與氧化鈦類似，差別在於立方晶鈦酸鋇的濺鍍使用直流功率產生器。立方晶鐵酸鉍的濺鍍製程使用的參數條件如下：氣體流量約為20sccm~60sccm，溫度約為400~700℃，功率約為30W~80W，基礎壓力約為3×10-5~3×10-7Torr，工作壓力約為3×10-1~3×10-5torr。
之後，利用幫浦抽氣，使腔室達到5×10-5~5×10-7torr的真空度，接著，將腔室加熱至200~500℃。之後，通入惰性氣體並利用質流控制器(mass flow controller，MFC)調整製程所需之氣體流量。之後，啟動功率(power)產生器，並進行預濺鍍(pre-sputtering)，去除靶材表面可能的汙染與氧化物。待預 濺鍍完畢且腔室調整至穩定狀態後，打開腔室的檔板(shutter)進行氧化鎂(氧化層)的濺鍍沉積。氧化鎂的濺鍍製程使用的參數條件如下：氣體流量約為20sccm~60sccm，溫度約為200~500℃，功率約為100W~250W，基礎壓力約為5×10-5~5×10-7torr，工作壓力約為1×10-2~3×10-5torr。
在氧化鎂沉積完成之後，將氧化鎂靶材的電漿關閉。同時，使腔室再升溫至500~800℃，利用濺鍍製程於氧化鎂上形成鐵鉑合金(磁性層)。鐵鉑合金的濺鍍製程大致上與氧化鎂類似，差別在於鐵鉑合金的濺鍍使用直流功率產生器。鐵鉑合金的濺鍍製程使用的參數條件如下：氣體流量約為40sccm~200sccm，溫度約為500~800℃，鐵靶材與鉑靶材的功率分別約為5W~40W及5W~60W，基礎壓力約為5×10-5~5×10-7torr，工作壓力約為1×10-1~1×10-5torr。
為了使氧化鎂具有更佳的結晶性與序列性。於氧化鎂的濺鍍製程完成後，於500~800℃的溫度範圍進行快速熱退火處理(rapid thermal annealing，RTA)。
之後，利用濺鍍製程於鐵鉑合金上形成鉑(第二電極)。鉑的濺鍍製程大致上如同前述，使用的參數條件如下：氣體流量約為40sccm~150sccm，溫度約為15℃~25℃，功率約為20W~50W，基礎壓力約為3×10-5~3×10-7torr，工作壓力約為1×10-1~1×10-5torr。
於此，即完成本實施例之電容元件(鉑(Pt)/鐵鉑合金(FePt)/氧化鎂(MgO)/鐵酸鉍(c-BiFeO3)/鈦酸鉍(c-BaTiO3)/鉑(Pt)/氧化鈦(TiO2)/氧化矽(SiO2)/矽(Si))的製備。
比較例1-電容元件(鉑(Pt)/立方晶鈦酸鋇(BTO)/鉑(Pt)/氧化鈦(TiO 2 )/氧化矽(SiO 2 )/矽(Si))之製備
比較例1的電容元件的製備方法大致上與實施例1相同。形成的電容元件具有下列多層結構：(鉑(Pt)/立方晶鈦酸鋇(c-BaTiO3)/鉑(Pt)/氧化鈦(TiO2)/氧化矽(SiO2)/矽(Si))。
比較例2-電容元件(鉑(Pt)/立方晶鈦酸鋇(BTO)/立方晶鐵酸鉍(BFO)/鉑(Pt)/氧化鈦(TiO 2 )/氧化矽(SiO 2 )/矽(Si))之製備
比較例2的電容元件的製備方法大致上與實施例1相同。形成的電容元件具有下列多層結構：(鉑(Pt)/立方晶鈦酸鋇(c-BaTiO3)/立方晶鐵酸鉍(c-BiFeO3)/鉑(Pt)/氧化鈦(TiO2)/氧化矽(SiO2)/矽(Si))。
比較例3-電容元件(鉑(Pt)/鐵鉑合金(FePt)/氧化鎂(MgO)/鈦酸鋇(BTO)/鉑(Pt)/氧化鈦(TiO 2 )/氧化矽(SiO 2 )/矽(Si))之製備
比較例3的電容元件的製備方法大致上與實施例1相同。形成的電容元件具有下列多層結構：鉑(Pt)/鐵鉑合金(FePt)/氧化鎂(MgO)/立方晶鈦酸鋇(c-BaTiO3)/鉑(Pt)/鈦(TiO2)/氧化矽(SiO2)/矽(Si)。
電容元件的性能測試
針對實施例及比較例1~3所製備的電容元件進行介電質介電係數的性能測試，結果如第3圖所示。
根據實施例以及比較例1與比較例2的結果可知，相較於不具有磁性層的電容元件，具有磁性層的電容元件的介電係數在(0~20)kHz的範圍約可提升3~5倍。且根據實施例以及比較例3的結果可進一步得知，相較於僅具有磁性層及第一介電層或第二介電層的電容元件，同時具有磁性層及相鄰的第一介電層及第二介電層的電容元件在(0~40)kHz的範圍約可提升1.5~4倍，此結果主要源自龐磁電容效應與介面電荷耦合效應之效果。
詳細而言，磁性層中的垂直磁矩與鐵電介電層之間的龐磁電容效應在40kHz以下的頻率範圍會因為磁性層的磁場影響，而仍維持電荷極化對介電係數的貢獻。且磁場也可能影響此頻率範圍內的電荷極化，進而使鐵電介電層內部的原子及錯位離子存在的不平衡電荷的排列更整齊，並產生更多的電荷極化，而提升此頻率範圍內的電容值。然而此一現象隨著頻率持續提高而消失，在電荷極化機制跟不上頻率變化的情況下，電容元件的介電係數也隨之下降。
此外，第一介電層通常為鐵電材料，鐵電材料通常不具有鐵磁特性，而在第一介電層上特定厚度的第二介電層通常為鐵磁或反鐵磁材料，在第一介電層與第二介電層間將產生介面自旋極化電子，產生鐵電反轉，進而使介電層內部電荷極化更加強烈。同時，第一介電層與第二介電層中存在的晶格不匹配(lattice mismatch)引起的介面應力也將進一步改變材料的鐵磁異向性，使第一介電層與第二介電層中的電子自旋方向改變，進而產生磁電耦合強化電荷極化。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (11)

  1. 一種磁性電容元件，包括：一第一電極；一第二電極，與該第一電極相對設置；一第一介電層，設置於該第一電極與該第二電極之間；一第二介電層，設置於該第一介電層與該第二電極之間；一磁性層，設置於該第二電極與該第二介電層之間；以及一氧化層，設置於該第二介電層與該磁性層之間，其中該第一介電層包括鐵電(ferroelectric)材料，且該第二介電層包括鐵磁(ferromagnetic)材料或反鐵磁(antiferromagnetic)材料。
  2. 如申請專利範圍第1項所述之磁性電容元件，其中該第一電極及該第二電極各自包括鉑、金、銅、鋁、前述之合金或前述之組合。
  3. 如申請專利範圍第1項所述之磁性電容元件，其中該第一介電層包括鎘鉻硫化物(CdCrS4、CdCr2S4)、鈦酸鍶(SrTiO3)、鈦酸鋇(BaTiO3)、鈦酸鉍(Bi12TiO20、Bi4Ti3O12、Bi2Ti2O7(BTO))或前述之組合，其中該第二介電層包括鐵酸釔(YFeO3)、鐵酸鉍(BiFeO3(BFO))或前述之組合。
  4. 如申請專利範圍第1項所述之磁性電容元件，其中該第一介電層及該第二介電層的晶相包括非晶相、立方晶相、四方晶相或前述之組合。
  5. 如申請專利範圍第1項所述之磁性電容元件，其中該一介電層與該第二介電層接觸。
  6. 如申請專利範圍第1項所述之磁性電容元件，其中該磁性層包括鐵鉑合金、鈷鉑合金或前述之組合。
  7. 如申請專利範圍第1項所述之磁性電容元件，其中該氧化層包括氧化鎂、氧化鎳、鑭鍶錳氧(lanthanum strontium manganite，LSMO)、鋯鈦酸鉛(lead zirconate titanate，PZT)或前述之組合。
  8. 如申請專利範圍第1項所述之磁性電容元件，其中該第一電極、該第二電極、該第一介電層、該第二介電層、該磁性層以及該氧化層為同軸的。
  9. 如申請專利範圍第1項所述之磁性電容元件，其中該第一電極、該第二電極、該第一介電層、該第二介電層、該磁性層以及該氧化層為三維同軸的。
  10. 如申請專利範圍第9項所述之磁性電容元件，其中該第一電極、該第二電極、該第一介電層、該第二介電層、該磁性層以及該氧化層的底表面為共平面的。
  11. 如申請專利範圍第1項所述之磁性電容元件，更包括：一基板，與該第二電極分別設置於該第一電極的兩側；以及一鈍化層，設置於該基板與該第一電極之間。
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