KR102404060B1 - 캐패시터를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자는 기판 상의 스위칭 소자를 포함한다. 상기 스위칭 소자 상에 패드 분리층이 형성된다. 상기 패드 분리층을 관통하여 상기 스위칭 소자에 접속된 도전성 패드가 배치된다. 상기 패드 분리층 상에 수평 폭보다 높이가 큰 절연 패턴이 형성된다. 상기 절연 패턴의 측면 상에 상기 도전성 패드에 접촉된 하부 전극이 형성된다. 상기 하부 전극 상에 단결정 유전층 및 다결정 유전층을 갖는 캐패시터 유전층이 형성된다. 상기 캐패시터 유전층 상에 상부 전극이 형성된다. 상기 단결정 유전층은 상기 다결정 유전층에 비하여 상기 절연 패턴의 측면에 상대적으로 가깝게 형성된다.

Description

캐패시터를 갖는 반도체 소자 및 그 형성 방법{SENICONDUCTOR DEVICE INCLUDING CAPACITOR AND METHOD OF FORMING THE SAME}
캐패시터를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화를 위하여 캐패시터의 크기를 축소하면서 정전 용량을 극대화하기 위한 다양한 방법이 연구되고 있다. 전극층들을 3차원 배열하고 상기 전극층들 사이에 캐패시터 유전층이 개재된다. 정전 용량의 증가를 위하여 상기 캐패시터 유전층의 두께를 감소시키는 경우 누설 전류의 증가에 기인한 한계에 직면하게 된다.
본 개시의 실시예들에 따른 과제는 누설 전류를 최소화하면서 정전 용량을 극대화할 수 있는 캐패시터를 갖는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 과제는 캐패시터를 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 스위칭 소자를 포함한다. 상기 스위칭 소자 상에 패드 분리층이 형성된다. 상기 패드 분리층을 관통하여 상기 스위칭 소자에 접속된 도전성 패드가 제공된다. 상기 패드 분리층 상에 수평 폭보다 높이가 큰 절연 패턴이 형성된다. 상기 절연 패턴의 측면 상에 상기 도전성 패드에 접촉된 하부 전극이 형성된다. 상기 하부 전극 상에 단결정 유전층 및 다결정 유전층을 갖는 캐패시터 유전층이 형성된다. 상기 캐패시터 유전층 상에 상부 전극이 형성된다. 상기 단결정 유전층은 상기 다결정 유전층에 비하여 상기 절연 패턴의 측면에 상대적으로 가깝게 형성된다.
본 개시의 실시예들에 따른 반도체 소자는 제1 도전성 패드 및 상기 제1 도전성 패드와 떨어진 제2 도전성 패드를 포함한다. 상기 제1 도전성 패드 및 상기 제2 도전성 패드 사이에 패드 분리층이 형성된다. 상기 패드 분리층 상에 수평 폭보다 높이가 큰 절연 패턴이 형성된다. 상기 절연 패턴의 제1 측면 상에 상기 제1 도전성 패드에 접촉된 제1 하부 전극이 형성된다. 상기 절연 패턴의 제2 측면 상에 상기 제2 도전성 패드에 접촉된 제2 하부 전극이 형성된다. 상기 제1 및 제2 하부 전극들, 상기 절연 패턴, 및 상기 패드 분리층을 덮고 단결정 유전층 및 다결정 유전층을 갖는 캐패시터 유전층이 제공된다. 상기 캐패시터 유전층 상에 상부 전극이 형성된다. 상기 단결정 유전층은 상기 다결정 유전층에 비하여 상기 절연 패턴의 상기 제1 및 제2 측면들에 상대적으로 가깝게 형성된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 도전성 패드를 포함한다. 상기 기판 상에 상기 도전성 패드를 둘러싸는 패드 분리층이 형성된다. 상기 패드 분리층 상에 수평 폭보다 높이가 큰 절연 패턴이 형성된다. 상기 절연 패턴의 측면 상에 상기 도전성 패드에 접촉된 하부 전극이 형성된다. 상기 절연 패턴 및 상기 하부 전극 사이에 단결정 물질을 갖는 씨드(seed)층이 형성된다. 상기 하부 전극 상에 캐패시터 유전층이 형성된다. 상기 캐패시터 유전층 상에 상부 전극이 형성된다.
본 개시의 실시예들에 따른 반도체 소자 형성 방법은 기판 상에 도전성 패드를 한정하는 패드 분리층을 형성하는 것을 포함한다. 상기 패드 분리층 상에 수평 폭보다 높이가 큰 희생 패턴을 형성한다. 상기 희생 패턴의 측면 상에 상기 도전성 패드에 접촉된 하부 전극을 형성한다. 상기 희생 패턴을 제거하여 트렌치를 형성한다. 상기 트렌치 내에 수평 폭보다 높이가 큰 절연 패턴을 형성한다. 상기 하부 전극 상에 상기 절연 패턴의 측면 및 상면을 덮는 캐패시터 유전층을 형성한다. 상기 캐패시터 유전층 상에 상부 전극을 형성한다. 상기 희생 패턴은 단결정 Ge층, 단결정 Si층, 단결정 SiC층, 단결정 SiGe층, 또는 이들의 조합을 포함한다. 상기 하부 전극은 단결정 하부 도전층을 포함한다. 상기 캐패시터 유전층은 단결정 유전층을 포함한다.
본 개시의 실시예들에 따르면, 단결정 페로브스카이트 전극층들 사이에 단결정 페로브스카이트 유전층이 개재된 캐패시터가 제공된다. 상기 단결정 페로브스카이트 유전층의 적용에 기인하여 상기 캐패시터의 정전용량은 현저히 증가할 수 있다. 누설 전류를 차단하면서 정전 용량을 극대화할 수 있는 캐패시터를 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 2 및 도 3은 도 1의 일부분을 보여주는 부분도들이다.
도 4 및 도 5는 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 사시도들이다.
도 6은 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 레이아웃(layout)이다.
도 7은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 8 및 도 9는 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 사시도들이다.
도 10은 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 레이아웃(layout)이다.
도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23, 도 25, 도 26, 도 27, 도 29, 도 31, 도 33, 도 35, 도 37, 도 39, 및 도 41은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 12, 도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 28, 도 30, 도 32, 도 34, 도 36, 도 38, 및 도 40은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 42 및 도 43은 도 41의 일부분을 보여주는 부분도들이다.
도 44, 도 46, 및 도 48은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 45 및 도 47은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다. 일 실시예에서, 상기 반도체 소자는 디램(dynamic random access memory; DRAM)을 포함할 수 있다.
도 1을 참조하면, 반도체 소자는 기판(21), 활성 영역(23), 소자 분리층(25), 게이트 유전층(27), 게이트 전극들(28), 게이트 캐핑층(29), 소스/드레인 영역들(31), 층간 절연층(33), 비트 콘택 플러그(34), 비트 라인(35), 매립 콘택 플러그들(buried contact plug; 37), 패드 분리층(50), 다수의 도전성 패드들(51, 52), 절연 패턴(61), 씨드(seed)층(63), 다수의 하부 전극들(71, 72), 캐패시터 유전층(81), 상부 전극(91), 추가 전극(96), 상부 절연층(97), 상부 콘택 플러그(98), 및 상부 배선(99)을 포함할 수 있다.
상기 다수의 도전성 패드들(51, 52)은 제1 도전성 패드(51) 및 제2 도전성 패드(52)를 포함할 수 있다. 상기 다수의 하부 전극들(71, 72)은 제1 하부 전극(71) 및 제2 하부 전극(72)을 포함할 수 있다. 상기 다수의 하부 전극들(71, 72)의 각각은 단결정 페로브스카이트(perovskite) 하부 도전층(SLC) 및 다결정 페로브스카이트 하부 도전층(PLC)을 포함할 수 있다. 상기 캐패시터 유전층(81)은 단결정 페로브스카이트 유전층(SD) 및 다결정 페로브스카이트 유전층(PD)을 포함할 수 있다. 상기 상부 전극(91)은 단결정 페로브스카이트 상부 도전층(SUC) 및 다결정 페로브스카이트 상부 도전층(PUC)을 포함할 수 있다.
상기 기판(21)은 실리콘 웨이퍼, 또는 에스오아이(silicon on insulator; SOI)웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 기판(21) 상에 상기 활성 영역(23)을 한정하는 상기 소자 분리층(25)이 형성될 수 있다. 상기 소자 분리층(25)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(silicon oxycarbonitride; SiOCN), 저-유전물(Low-K dielectrics), 고-유전물(High-K dielectrics), 또는 이들의 조합과 같은 절연물을 포함할 수 있다.
상기 활성 영역(23) 내에 상기 게이트 유전층(27), 상기 게이트 전극들(28), 상기 게이트 캐핑층(29)이 차례로 적층될 수 있다. 상기 게이트 전극들(28)의 양측에 인접한 상기 활성 영역(23) 내에 상기 소스/드레인 영역들(31)이 형성될 수 있다. 상기 게이트 유전층(27)은 상기 활성 영역(23) 및 상기 게이트 전극들(28) 사이에 개재될 수 있다. 상기 게이트 유전층(27)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 게이트 전극들(28)은 상기 활성 영역(23)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 게이트 전극들(28)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 게이트 전극들(28)의 각각은 워드 라인에 해당될 수 있다. 상기 게이트 캐핑층(29)은 상기 게이트 전극들(28) 상을 덮을 수 있다. 상기 게이트 캐핑층(29)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드, 저-유전물, 고-유전물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 소스/드레인 영역들(31)은 상기 활성 영역(23)과 다른 도전형의 불순물들을 포함할 수 있다. 예를들면, 상기 활성 영역(23)은 P형 불순물들을 포함할 수 있으며, 상기 소스/드레인 영역들(31)은 N형 불순물들을 포함할 수 있다.
상기 층간 절연층(33)은 상기 활성 영역(23), 상기 소자 분리층(25), 상기 게이트 유전층(27), 상기 게이트 전극들(28), 상기 게이트 캐핑층(29), 및 상기 소스/드레인 영역들(31)을 덮을 수 있다. 상기 층간 절연층(33)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드, 저-유전물, 고-유전물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다.
상기 층간 절연층(33) 내에 상기 비트 콘택 플러그(34) 및 상기 비트 라인(35)이 형성될 수 있다. 상기 비트 라인(35)은 상기 비트 콘택 플러그(34)를 경유하여 상기 소스/드레인 영역들(31) 중 선택된 하나에 접속될 수 있다. 상기 층간 절연층(33) 내에 상기 매립 콘택 플러그들(37)이 형성될 수 있다. 상기 매립 콘택 플러그들(37)의 각각은 상기 층간 절연층(33)을 관통하여 상기 소스/드레인 영역들(31) 중 선택된 하나에 접속될 수 있다. 상기 비트 콘택 플러그(34), 상기 비트 라인(35), 및 상기 매립 콘택 플러그들(37)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 층간 절연층(33) 상에 상기 패드 분리층(50) 및 상기 다수의 도전성 패드들(51, 52)이 형성될 수 있다. 상기 다수의 도전성 패드들(51, 52)의 각각은 상기 패드 분리층(50)을 관통하여 상기 매립 콘택 플러그들(37) 중 선택된 하나에 접촉될 수 있다. 상기 다수의 도전성 패드들(51, 52) 사이에 상기 패드 분리층(50)이 배치될 수 있다.
상기 활성 영역(23), 상기 게이트 유전층(27), 상기 게이트 전극들(28), 및 상기 소스/드레인 영역들(31)은 다수의 트랜지스터들을 구성할 수 있다. 일 실시예에서, 상기 다수의 트랜지스터들의 각각은 스위칭 소자의 역할을 할 수 있다. 일 실시예에서, 상기 스위칭 소자는 다이오드와 같은 다른 능동/수동 소자들로 구성될 수 있다. 상기 다수의 도전성 패드들(51, 52)은 상기 매립 콘택 플러그들(37)을 경유하여 상기 소스/드레인 영역들(31)에 접속될 수 있다. 상기 다수의 도전성 패드들(51, 52)의 각각은 상기 매립 콘택 플러그들(37) 중 선택된 하나를 경유하여 상기 스위칭 소자에 접속된 것으로 해석될 수 있다.
상기 다수의 도전성 패드들(51, 52)의 각각은 상기 패드 분리층(50)으로 둘러싸일 수 있다. 상기 제1 도전성 패드(51) 및 상기 제2 도전성 패드(52) 사이의 상기 패드 분리층(50) 상에 상기 절연 패턴(61)이 형성될 수 있다. 상기 절연 패턴(61)은 수평 폭보다 높이가 클 수 있다. 상기 절연 패턴(61)은 제1 측면(S1) 및 상기 제1 측면(S1) 에 대향하는 제2 측면(S2)을 포함할 수 있다. 상기 제1 측면(S1)은 상기 제1 도전성 패드(51)에 인접할 수 있으며, 상기 제2 측면(S2) 은 상기 제2 도전성 패드(52)에 인접할 수 있다. 상기 절연 패턴(61)의 측면들(S1, S2) 옆에 상기 씨드(seed)층(63)이 형성될 수 있다.
상기 씨드 층(63)의 외측에 상기 다수의 하부 전극들(71, 72)이 형성될 수 있다. 상기 제1 하부 전극(71)은 상기 제1 측면(S1)에 인접하고 상기 씨드 층(63) 및 상기 제1 도전성 패드(51)에 접촉될 수 있다. 상기 제2 하부 전극(72)은 상기 제2 측면(S2)에 인접하고 상기 씨드 층(63) 및 상기 제2 도전성 패드(52)에 접촉될 수 있다. 상기 씨드 층(63)은 상기 제1 하부 전극(71) 및 상기 제1 측면(S1) 사이와 상기 제2 하부 전극(72) 및 상기 제2 측면(S2) 사이에 개재될 수 있다.
상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 다결정 페로브스카이트 하부 도전층(PLC)에 비하여 상기 씨드 층(63)에 상대적으로 가깝게 형성될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 씨드 층(63) 및 상기 다수의 도전성 패드들(51, 52)에 직접적으로 접촉될 수 있다. 상기 다결정 페로브스카이트 하부 도전층(PLC)은 상기 다수의 도전성 패드들(51, 52)에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 다수의 하부 전극들(71, 72)은 전체적으로 상기 단결정 페로브스카이트 하부 도전층(SLC)으로 형성될 수 있다.
상기 캐패시터 유전층(81)은 상기 다수의 하부 전극들(71, 72)을 덮고, 상기 절연 패턴(61)의 상면, 상기 씨드 층(63)의 상면, 및 상기 패드 분리층(50)을 덮을 수 있다. 상기 단결정 페로브스카이트 유전층(SD)은 상기 다결정 페로브스카이트 유전층(PD)에 비하여 상기 절연 패턴(61)의 측면들(S1, S2) 및 상기 씨드 층(63)에 상대적으로 가깝게 형성될 수 있다. 상기 단결정 페로브스카이트 유전층(SD)은 상기 다결정 페로브스카이트 유전층(PD)에 비하여 상기 단결정 페로브스카이트 하부 도전층(SLC)에 상대적으로 가깝게 형성될 수 있다. 상기 단결정 페로브스카이트 유전층(SD)은 상기 단결정 페로브스카이트 하부 도전층(SLC)에 직접적으로 접촉될 수 있다. 상기 다결정 페로브스카이트 유전층(PD)은 상기 다결정 페로브스카이트 하부 도전층(PLC), 상기 절연 패턴(61)의 상면, 및 상기 패드 분리층(50)에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 캐패시터 유전층(81)은 전체적으로 상기 단결정 페로브스카이트 유전층(SD)으로 형성될 수 있다.
상기 상부 전극(91)은 상기 캐패시터 유전층(81)을 덮을 수 있다. 상기 단결정 페로브스카이트 상부 도전층(SUC)은 상기 다결정 페로브스카이트 상부 도전층(PUC)에 비하여 상기 단결정 페로브스카이트 유전층(SD)에 상대적으로 가깝게 형성될 수 있다. 상기 단결정 페로브스카이트 상부 도전층(SUC)은 상기 단결정 페로브스카이트 유전층(SD)에 직접적으로 접촉될 수 있다. 상기 다결정 페로브스카이트 상부 도전층(PUC)은 상기 다결정 페로브스카이트 유전층(PD)에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 상부 전극(91)은 전체적으로 상기 단결정 페로브스카이트 상부 도전층(SUC) 으로 형성될 수 있다.
상기 다수의 하부 전극들(71, 72), 상기 캐패시터 유전층(81), 및 상기 상부 전극(91)은 캐패시터들을 구성할 수 있다. 상기 절연 패턴(61), 상기 씨드 층(63), 상기 다수의 하부 전극들(71, 72), 상기 캐패시터 유전층(81), 및 상기 상부 전극(91)의 구성에 기인하여 누설 전류를 차단하면서 정전 용량을 극대화 할 수 있는 캐패시터들을 구현할 수 있다.
상기 상부 전극(91) 상에 상기 추가 전극(96)이 형성될 수 있다. 상기 추가 전극(96)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 추가 전극(96) 상에 상기 상부 절연층(97)이 형성될 수 있다. 상기 상부 절연층(97)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드, 저-유전물, 고-유전물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 상부 절연층(97)을 관통하여 상기 추가 전극(96)에 접촉된 상기 상부 콘택 플러그(98)가 형성될 수 있다. 상기 상부 절연층(97) 상에 상기 상부 콘택 플러그(98)에 접촉된 상기 상부 배선(99)이 형성될 수 있다. 상기 상부 콘택 플러그(98) 및 상기 상부 배선(99)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 도전성 패드(51) 및 상기 제2 도전성 패드(52)는 한 쌍의 도전성 패드(51, 52)로 해석될 수 있다. 상기 다수의 하부 전극들(71, 72)의 각각은 L-모양을 보일 수 있다. 상기 제1 하부 전극(71) 및 상기 제2 하부 전극(72)은 상기 절연 패턴(61)을 사이에 두고 미러(mirror) 형태로 배치될 수 있다. 상기 제1 하부 전극(71) 및 상기 절연 패턴(61) 사이와 상기 제2 하부 전극(72) 및 상기 절연 패턴(61) 사이에 상기 씨드 층(63)이 개재될 수 있다. 상기 절연 패턴(61)의 하면은 상기 패드 분리층(50) 상에 접촉될 수 있다. 상기 제1 하부 전극(71) 및 상기 제2 하부 전극(72)은 한 쌍의 하부 전극(71, 72)으로 해석될 수 있다. 상기 제1 하부 전극(71)은 상기 제1 도전성 패드(51) 상에 접촉될 수 있으며, 상기 제2 하부 전극(72)은 상기 제2 도전성 패드(52) 상에 접촉될 수 있다. 상기 제1 하부 전극(71)은 상기 제1 도전성 패드(51) 및 상기 매립 콘택 플러그들(37) 중 선택된 하나를 경유하여 상기 다수의 트랜지스터들 중 대응하는 하나에 접속될 수 있다. 상기 제2 하부 전극(72)은 상기 제2 도전성 패드(52) 및 상기 매립 콘택 플러그들(37) 중 선택된 하나를 경유하여 상기 다수의 트랜지스터들 중 대응하는 하나에 접속될 수 있다. 상기 캐패시터들의 각각은 상기 다수의 트랜지스터들 중 대응하는 하나에 접속되어 단위 셀을 구성할 수 있다. 상기 단위 셀은 상기 제1 하부 전극(71) 및 상기 제2 하부 전극(72) 중 선택된 하나를 포함할 수 있다.
일 실시예에서, 상기 단결정 페로브스카이트 하부 도전층(SLC)은 단결정 하부 도전층으로, 상기 다결정 페로브스카이트 하부 도전층(PLC)은 다결정 하부 도전층으로, 상기 단결정 페로브스카이트 유전층(SD)은 단결정 유전층으로, 상기 다결정 페로브스카이트 유전층(PD)은 다결정 유전층으로, 상기 단결정 페로브스카이트 상부 도전층(SUC)은 단결정 상부 도전층으로, 상기 다결정 페로브스카이트 상부 도전층(PUC)은 다결정 상부 도전층으로 각각 해석될 수 있다.
도 2를 참조하면, 상기 제1 하부 전극(71)은 물질적인 측면에서 상기 단결정 페로브스카이트 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)으로 구분될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)의 측면은 상기 씨드 층(63)의 측면에 직접적으로 접촉될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)의 하단은 상기 제1 도전성 패드(51)의 상면에 직접적으로 접촉될 수 있다. 상기 다결정 페로브스카이트 하부 도전층(PLC)은 상기 단결정 페로브스카이트 하부 도전층(SLC)에 연속될(in continuity with) 수 있다. 상기 다결정 페로브스카이트 하부 도전층(PLC)은 상기 단결정 페로브스카이트 하부 도전층(SLC)에 비하여 상기 씨드 층(63)에서 상대적으로 멀리 떨어질 수 있다. 상기 다결정 페로브스카이트 하부 도전층(PLC)의 하면은 상기 제1 도전성 패드(51)의 상면에 직접적으로 접촉될 수 있다.
도 3을 참조하면, 상기 제1 하부 전극(71)은 기하학적인 측면에서 하부 영역(LP) 및 상부 영역(UP)으로 구분될 수 있다. 상기 하부 영역(LP)은 수평 폭이 높이보다 클 수 있다. 상기 하부 영역(LP)은 상기 제1 도전성 패드(51)의 상면에 직접적으로 접촉될 수 있다. 상기 상부 영역(UP)은 상기 하부 영역(LP)에 연속될(in continuity with) 수 있다. 상기 상부 영역(UP)은 수평 폭보다 높이가 클 수 있다. 상기 상부 영역(UP)의 측면은 상기 씨드 층(63)의 측면에 직접적으로 접촉될 수 있다. 상기 제1 하부 전극(71)은 L-모양을 보일 수 있다.
도 4 및 도 5는 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 사시도들이고, 도 6은 상기 반도체 소자의 일부분을 보여주는 레이아웃(layout)이다. 일 실시예에서, 도 5는 도 4의 일부 구성을 보여주는 사시도이고, 도 6은 도 4의 구성 요소들이 기판(21) 상에 배치된 모습을 보여주는 레이아웃이며, 도 1은 도 4 및 도 6의 절단선 I-I'에 따라 취해진 단면도의 일부분에 해당될 수 있다.
도 4를 참조하면, 상기 반도체 소자는 패드 분리층(50), 다수의 도전성 패드들(51, 52), 절연 패턴들(61), 씨드(seed)층(63), 다수의 하부 전극들(71, 72), 캐패시터 유전층(81), 및 상부 전극(91)을 포함할 수 있다.
도 5를 참조하면, 상기 반도체 소자는 패드 분리층(50), 다수의 도전성 패드들(51, 52), 절연 패턴들(61), 씨드(seed)층(63), 및 다수의 하부 전극들(71, 72)을 포함할 수 있다. 상기 다수의 하부 전극들(71, 72)의 각각은 수평 폭이 높이보다 큰 하부 영역(LP) 및 수평 폭보다 높이가 큰 상부 영역(UP)을 포함할 수 있다. 상기 상부 영역(UP)은 단결정 페로브스카이트(perovskite) 하부 도전층(SLC)을 포함할 수 있다. 상기 하부 영역(LP)은 다결정 페로브스카이트 하부 도전층(PLC) 및 상기 단결정 페로브스카이트 하부 도전층(SLC)을 포함할 수 있다. 상기 절연 패턴들(61)의 각각은 제1 측면(S1) 및 상기 제1 측면(S1) 에 대향하는 제2 측면(S2)을 포함할 수 있다. 상기 제1 측면(S1)은 상기 제1 도전성 패드(51)에 인접할 수 있으며, 상기 제2 측면(S2) 은 상기 제2 도전성 패드(52)에 인접할 수 있다. 상기 절연 패턴들(61)의 측면들(S1, S2) 옆에 상기 씨드 층(63)이 형성될 수 있다. 상기 씨드 층(63)의 외측에 상기 다수의 하부 전극들(71, 72)이 형성될 수 있다. 상기 제1 하부 전극(71)은 상기 제1 측면(S1)에 인접하고 상기 씨드 층(63) 및 상기 제1 도전성 패드(51)에 접촉될 수 있다. 상기 제2 하부 전극(72)은 상기 제2 측면(S2)에 인접하고 상기 씨드 층(63) 및 상기 제2 도전성 패드(52)에 접촉될 수 있다.
도 6을 참조하면, 기판(21) 상에 절연 패턴들(61), 씨드(seed)층(63), 및 다수의 하부 전극들(71, 72)이 배치될 수 있다. 상기 절연 패턴들(61)은 행 방향 및 열 방향으로 반복적인 배열을 보일 수 있다.
도 5 및 도 6을 다시 한번 참조하면, 상기 한 쌍의 하부 전극(71, 72)은 상기 한 쌍의 도전성 패드(51, 52) 상에 정렬될 수 있다. 일 실시예에서, 상기 한 쌍의 도전성 패드(51, 52)는 상기 기판(21) 상에 행 방향 및 열 방향으로 반복하여 배치될 수 있다. 상기 한 쌍의 하부 전극(71, 72)은 상기 한 쌍의 도전성 패드(51, 52)의 반복적인 배열에 맞추어 상기 기판(21) 상에 행 방향 및 열 방향으로 반복하여 배치될 수 있다. 상기 한 쌍의 도전성 패드(51, 52)의 반복적인 배열은 상기 패드 분리층(50)에 의하여 서로 분리될 수 있다.
도 7은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 7을 참조하면, 반도체 소자는 기판(21), 패드 분리층(50), 다수의 도전성 패드들(51, 52), 절연 패턴(61), 다수의 하부 전극들(71, 72), 캐패시터 유전층(81), 및 상부 전극(91)을 포함할 수 있다.
상기 절연 패턴(61)은 제1 측면(S1) 및 상기 제1 측면(S1) 에 대향하는 제2 측면(S2)을 포함할 수 있다. 제1 하부 전극(71)은 상기 제1 측면(S1) 및 제1 도전성 패드(51)에 직접적으로 접촉될 수 있다. 제2 하부 전극(72)은 상기 제2 측면(S2) 및 제2 도전성 패드(52)에 직접적으로 접촉될 수 있다. 단결정 페로브스카이트 하부 도전층(SLC)은 다결정 페로브스카이트 하부 도전층(PLC)에 비하여 상기 절연 패턴(61)의 측면들(S1, S2)에 상대적으로 가깝게 형성될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 제1 측면(S1) 및 상기 제2 측면(S2)에 직접적으로 접촉될 수 있다.
상기 캐패시터 유전층(81)은 상기 다수의 하부 전극들(71, 72)을 덮고, 상기 절연 패턴(61)의 상면, 및 상기 패드 분리층(50)을 덮을 수 있다. 단결정 페로브스카이트 유전층(SD)은 다결정 페로브스카이트 유전층(PD)에 비하여 상기 절연 패턴(61)의 측면들(S1, S2)에 상대적으로 가깝게 형성될 수 있다. 상기 단결정 페로브스카이트 유전층(SD)은 상기 다결정 페로브스카이트 유전층(PD)에 비하여 상기 단결정 페로브스카이트 하부 도전층(SLC)에 상대적으로 가깝게 형성될 수 있다.
상기 절연 패턴(61), 상기 다수의 하부 전극들(71, 72), 상기 캐패시터 유전층(81), 및 상기 상부 전극(91)의 구성에 기인하여 누설 전류를 차단하면서 정전 용량을 극대화 할 수 있는 캐패시터들을 구현할 수 있다. 일 실시예에서, 도 7을 참조하여 설명된 반도체 소자는 도 1의 씨드 층(63)이 생략된 것일 수 있다.
도 8 및 도 9는 본 개시에 따른 실시예들로서, 반도체 소자의 일부분을 보여주는 사시도들이고, 도 10은 상기 반도체 소자의 일부분을 보여주는 레이아웃(layout)이다. 일 실시예에서, 도 9는 도 8의 일부 구성을 보여주는 사시도이고, 도 10은 도 8의 일부 구성 요소들의 기판(21) 상 배치를 보여주는 레이아웃이며, 도 7은 도 8 및 도 10의 일부분을 따라 취해진 단면도에 해당될 수 있다.
도 8을 참조하면, 단결정 페로브스카이트 하부 도전층(SLC)은 절연 패턴들(61)에 직접적으로 접촉될 수 있다.
도 9를 참조하면, 단결정 페로브스카이트 하부 도전층(SLC)은 절연 패턴들(61)의 제1 측면(S1) 및 제2 측면(S2)에 직접적으로 접촉될 수 있다.
도 10을 참조하면, 기판(21) 상에 절연 패턴들(61), 및 다수의 하부 전극들(71, 72)이 배치될 수 있다.
도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23, 도 25, 도 26, 도 27, 도 29, 도 31, 도 33, 도 35, 도 37, 도 39, 및 도 41은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 4 및 도 6의 절단선 I-I', II-II', 및 III-III'에 따라 취해진 단면도들이다. 도 12, 도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 28, 도 30, 도 32, 도 34, 도 36, 도 38, 및 도 40은 공정 단계별 사시도들이고, 도 42 및 도 43은 도 41의 일부분을 보여주는 부분도들이다.
도 11 및 도 12를 참조하면, 패드 분리층(50) 및 다수의 도전성 패드들(51, 52)이 형성될 수 있다. 상기 다수의 도전성 패드들(51, 52)은 제1 도전성 패드(51) 및 제2 도전성 패드(52)를 포함할 수 있다.
상기 패드 분리층(50)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(silicon oxycarbonitride; SiOCN), 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 상기 패드 분리층(50)은 단일층 또는 멀티층의 구조를 포함할 수 있으며, 상기 패드 분리층(50)은 단일 패턴 또는 다수의 절연성 패턴들이 결합된 구조를 포함할 수 있다. 일 실시예에서, 상기 패드 분리층(50)은 실리콘 질화물을 포함할 수 있다.
상기 다수의 도전성 패드들(51, 52)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 패턴을 포함할 수 있다. 상기 패드 분리층(50) 및 상기 다수의 도전성 패드들(51, 52)을 형성하는 것은 박막 형성 공정, 패터닝 공정, 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 패드 분리층(50) 및 상기 다수의 도전성 패드들(51, 52)의 상면들은 실질적으로 동일한 평면에 노출될 수 있다. 상기 다수의 도전성 패드들(51, 52)의 각각은 상기 패드 분리층(50)에 의하여 둘러싸일 수 있다. 상기 다수의 도전성 패드들(51, 52)은 행 방향 및 열 방향으로 규칙적인 2차원 배열 형태를 보일 수 있다.
일 실시예에서, 상기 패드 분리층(50)은 다수의 절연성 패턴들을 포함할 수 있다. 상기 다수의 도전성 패드들(51, 52)의 사이에 상기 패드 분리층(50)이 개재될 수 있다.
일 실시예에서, 상기 패드 분리층(50) 및 상기 다수의 도전성 패드들(51, 52)은 도 1을 통하여 설명된 것과 유사한 기판(21) 상에 형성될 수 있다. 상기 다수의 도전성 패드들(51, 52)의 각각은 상기 패드 분리층(50)을 관통하여 도 1을 통하여 설명된 것과 유사한 스위칭 소자에 접속될 수 있다.
도 13 및 도 14를 참조하면, 상기 패드 분리층(50) 및 상기 다수의 도전성 패드들(51, 52) 상에 희생 씨드 층(55)이 형성될 수 있다. 상기 희생 씨드 층(55)은 Ni, Cu, Al, Pd, 또는 이들의 조합을 포함할 수 있다.
도 15 및 도 16을 참조하면, 상기 희생 씨드 층(55) 상에 희생 층(56)이 형성될 수 있다. 상기 희생 층(56)은 단결정 Ge층, 단결정 Si층, 단결정 SiC층, 단결정 SiGe층, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 희생 층(56)은 단결정 Ge층을 포함할 수 있다. 상기 희생 층(56)의 두께는 상기 희생 씨드 층(55)보다 두꺼울 수 있다. 일 실시예에서, 상기 희생 층(56)을 형성하는 것은 상기 희생 씨드 층(55) 상에 Ge층을 형성하는 공정 및 레이저 어닐(laser anneal)을 적용하여 결정화하는 공정을 포함할 수 있다. 일 실시예에서, 상기 희생 층(56)은 에피택시얼 성장 방법을 이용하여 형성될 수 있다.
일 실시예에서, 상기 희생 씨드 층(55)은 상기 희생 층(56) 상에 형성될 수 있다. 일 실시예에서, 상기 희생 씨드 층(55)은 상기 희생 층(56)의 상부 및 하부에 형성될 수 있다. 일 실시예에서, 상기 희생 씨드 층(55) 및 상기 희생 층(56)은 번갈아 가며 반복적으로 적층될 수 있다.
도 17 및 도 18을 참조하면, 상기 희생 층(56) 및 상기 희생 씨드 층(55)을 패터닝하여 희생 패턴들(57)이 형성될 수 있다. 상기 희생 패턴들(57)의 각각은 상기 다수의 도전성 패드들(51, 52) 사이의 상기 패드 분리층(50) 상에 형성될 수 있다. 상기 희생 패턴들(57)의 각각은 수평 폭보다 높이가 클 수 있다. 상기 다수의 도전성 패드들(51, 52)의 상면들은 노출될 수 있다. 상기 패드 분리층(50)의 상면은 상기 희생 패턴들(57)에 의하여 부분적으로 덮일 수 있다.
일 실시예에서, 상기 희생 패턴들(57)은 상기 패드 분리층(50) 상에 행 방향으로 서로 평행하게 배치될 수 있다. 상기 희생 패턴들(57)은 상기 다수의 도전성 패드들(51, 52)의 사이에 하나 건너 교대로(alternately) 배치될 수 있다.
도 19 및 도 20을 참조하면, 상기 희생 패턴들(57)의 측면들 및 상면들을 덮고, 상기 다수의 도전성 패드들(51, 52) 및 상기 패드 분리층(50)을 덮는 씨드 층(63)이 형성될 수 있다. 상기 씨드 층(63)은 단결정 물질을 포함할 수 있다. 예를들면, 상기 씨드 층(63)은 단결정 페로브스카이트(perovskite) 물질을 포함할 수 있다. 일 실시예에서, 상기 씨드 층(63)은 단결정 페로브스카이트 유전물, 단결정 페로브스카이트 도전물, 또는 이들의 조합을 포함할 수 있다. 상기 단결정 페로브스카이트 유전물은 SrTiO3, BaTiO3, (Ba, Sr)TiO3, CaTiO3, PbTiO3, KTaO3, NaNbO3, HfPbO3, KNbO3, BaTiO3, 또는 이들의 조합을 포함할 수 있다. 상기 단결정 페로브스카이트 도전물은 SrRuO3, BaSnO3, (La, Sr)CoO3, (La, Sr)CuO3, (La, Sr)MnO3, LaNiO3, SrSnO3, SrMoO3, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 씨드 층(63)은 SrTiO3 층을 포함할 수 있다.
일 실시예에서, 상기 씨드 층(63)을 형성하는 것은 박막 증착 공정 및 레이저 어닐(laser anneal)을 적용하여 결정화하는 공정을 포함할 수 있다. 일 실시예에서, 상기 씨드 층(63)은 에피택시얼 성장 방법을 이용하여 형성될 수 있다.
도 21 및 도 22를 참조하면, 상기 씨드 층(63)을 부분적으로 제거하여 상기 다수의 도전성 패드들(51, 52)을 노출할 수 있다. 상기 다수의 도전성 패드들(51, 52)을 노출하는 공정에 기인하여, 상기 희생 패턴들(57)의 상면들 및 상기 패드 분리층(50) 또한 노출될 수 있다. 상기 씨드 층(63)은 상기 희생 패턴들(57)의 측면들 옆에 보존될 수 있다. 상기 씨드 층(63)을 부분적으로 제거하는 것은 이방성 식각 공정을 포함할 수 있다. 일 실시예에서, 상기 시드 층(63)은 상기 식각 공정에 의해 행 방향을 따라 상기 희생 패턴들(57)의 양 측벽에만 잔존할 수 있다.
도 23 및 도 24를 참조하면, 상기 씨드 층(63)의 외측을 덮고, 상기 다수의 도전성 패드들(51, 52), 상기 희생 패턴들(57)의 상면들, 및 상기 패드 분리층(50)을 덮는 단결정 페로브스카이트(perovskite) 하부 도전층(SLC) 및 다결정 페로브스카이트 하부 도전층(PLC)이 형성될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 다결정 페로브스카이트 하부 도전층(PLC)에 비하여 상기 씨드 층(63)에 상대적으로 가깝게 형성될 수 있다. 상기 다결정 페로브스카이트 하부 도전층(PLC)은 상기 단결정 페로브스카이트 하부 도전층(SLC)에 연속될(in continuity with) 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)은 SrRuO3, BaSnO3, (La, Sr)CoO3, (La, Sr)CuO3, (La, Sr)MnO3, LaNiO3, SrSnO3, SrMoO3, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 단결정 페로브스카이트 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)은 SrRuO3 층을 포함할 수 있다.
일 실시예에서, 상기 단결정 페로브스카이트 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)을 형성하는 것은 박막 증착 공정 및 레이저 어닐(laser anneal)을 적용하여 결정화하는 공정을 포함할 수 있다. 일 실시예에서, 상기 단결정 페로브스카이트 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)은 에피택시얼 성장 방법을 이용하여 형성될 수 있다.
일 실시예에서, 상기 단결정 페로브스카이트 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)을 형성하는 공정이 수행되는 동안 상기 씨드 층(63)은 상기 단결정 페로브스카이트 하부 도전층(SLC)의 결정화를 유도하는 역할을 할 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 씨드 층(63)의 결정 방향을 따라 성장될 수 있으며 상기 씨드 층(63)의 결정 방향에 대한 측방(lateral)으로도 성장될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 씨드 층(63)의 외측을 향하여 일정부분 연장(extend)될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 씨드 층(63)보다 큰 폭을 보일 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)의 경계는 상기 다수의 도전성 패드들(51, 52) 상에 형성될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)의 하단 및 상기 다결정 페로브스카이트 하부 도전층(PLC)의 하면은 상기 다수의 도전성 패드들(51, 52)의 상면들에 직접적으로 접촉될 수 있다.
도 25를 참조하면, 상기 단결정 페로브스카이트(perovskite) 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC) 상을 컨포말하게 덮는 스페이서 층(65)이 형성될 수 있다. 상기 스페이서 층(65)은 폴리실리콘을 포함할 수 있다.
도 26을 참조하면, 상기 스페이서 층(65), 상기 단결정 페로브스카이트(perovskite) 하부 도전층(SLC), 및 상기 다결정 페로브스카이트 하부 도전층(PLC)을 이방성 식각하여 스페이서들(65S)이 형성될 수 있다. 상기 스페이서들(65S)은 상기 희생 패턴들(57)의 측면들 및 상기 다수의 도전성 패드들(51, 52)의 상면들 상에 보존될 수 있다. 상기 희생 패턴들(57)의 상면들, 상기 씨드 층(63)의 상면, 상기 단결정 페로브스카이트 하부 도전층(SLC)의 상단은 노출될 수 있다. 상기 스페이서들(65S) 사이에 상기 패드 분리층(50)이 노출될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 스페이서들(65S) 및 상기 씨드 층(63) 사이에 보존될 수 있다. 상기 다결정 페로브스카이트 하부 도전층(PLC)은 상기 스페이서들(65S) 및 상기 다수의 도전성 패드들(51, 52) 사이에 보존될 수 있다.
도 27 및 도 28을 참조하면, 상기 스페이서들(65S)을 완전히 제거하여 상기 단결정 페로브스카이트(perovskite) 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)이 노출될 수 있다.
도 29 및 도 30을 참조하면, 상기 희생 패턴들(57) 사이를 매립하는 몰드층(67)이 형성될 수 있다. 상기 몰드층(67)의 형성에는 박막 형성 공정 및 평탄화 공정이 이용될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 희생 패턴들(57)의 상면들, 상기 씨드 층(63)의 상면, 상기 단결정 페로브스카이트(perovskite) 하부 도전층(SLC)의 상단, 및 상기 몰드층(67)의 상면은 노출될 수 있다. 상기 몰드층(67)은 폴리실리콘을 포함할 수 있다.
도 31 및 도 32를 참조하면, 상기 희생 패턴들(57)을 완전히 제거하여 트렌치들(57T)이 형성될 수 있다. 상기 트렌치들(57T)의 바닥에 상기 패드 분리층(50)이 노출될 수 있다. 상기 트렌치들(57T)의 측벽들에 상기 씨드 층(63)이 노출될 수 있다.
도 33 및 도 34를 참조하면, 상기 트렌치들(57T) 내에 절연 패턴들(61)이 형성될 수 있다. 상기 절연 패턴들(61)의 형성에는 박막 형성 공정 및 평탄화 공정이 이용될 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정, 에치-백 공정, 또는 이들의 조합을 포함할 수 있다. 상기 절연 패턴들(61)의 상면들, 상기 씨드 층(63)의 상면, 상기 단결정 페로브스카이트(perovskite) 하부 도전층(SLC)의 상단, 및 상기 몰드층(67)의 상면은 노출될 수 있다. 상기 절연 패턴들(61)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드, 저-유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 절연 패턴들(61)은 실리콘 산화물일 수 있다.
상기 절연 패턴들(61)의 각각은 단일 층 구조를 보일 수 있다. 상기 절연 패턴들(61)의 각각은 물질적으로 연속된 일체형 구조를 보일 수 있다. 상기 절연 패턴들(61)의 각각은 상기 패드 분리층(50)에 직접적으로 접촉될 수 있다.
도 35 및 도 36을 참조하면, 상기 몰드층(67)을 완전히 제거하여 상기 단결정 페로브스카이트(perovskite) 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)이 노출될 수 있다.
도 37 및 도 38을 참조하면, 노드 분리 공정을 이용하여 다수의 하부 전극들(71, 72)이 형성될 수 있다. 상기 다수의 하부 전극들(71, 72)은 제1 하부 전극(71) 및 제2 하부 전극(72)을 포함할 수 있다. 상기 절연 패턴들(61)의 각각은 상기 다수의 하부 전극들(71, 72) 사이에 보존될 수 있다. 상기 다수의 하부 전극들(71, 72) 및 상기 절연 패턴들(61) 사이에 상기 씨드 층(63)이 보존될 수 있다. 상기 다수의 하부 전극들(71, 72)의 각각은 상기 단결정 페로브스카이트(perovskite) 하부 도전층(SLC) 및 상기 단결정 페로브스카이트 하부 도전층(SLC)에 연속된(in continuity with) 상기 다결정 페로브스카이트 하부 도전층(PLC)을 포함할 수 있다.
도 39 및 도 40을 참조하면, 상기 다수의 하부 전극들(71, 72), 상기 씨드 층(63), 상기 절연 패턴들(61), 상기 패드 분리층(50) 상을 덮는 캐패시터 유전층(81)이 형성될 수 있다. 상기 캐패시터 유전층(81)은 단결정 페로브스카이트 유전층(SD) 및 다결정 페로브스카이트 유전층(PD)을 포함할 수 있다.
상기 단결정 페로브스카이트 유전층(SD) 및 상기 다결정 페로브스카이트 유전층(PD)은 SrTiO3, BaTiO3, (Ba, Sr)TiO3, CaTiO3, PbTiO3, KTaO3, NaNbO3, HfPbO3, KNbO3, BaTiO3, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 단결정 페로브스카이트 유전층(SD) 및 상기 다결정 페로브스카이트 유전층(PD)은 SrTiO3, BaTiO3, (Ba, Sr)TiO3, CaTiO3, PbTiO3, KTaO3, NaNbO3, HfPbO3, KNbO3, 및 BaTiO3으로 이루어진 일군에서 선택된 적어도 두 개의 물질들의 교번 증착으로 형성된 초격자(superlattice) 구조를 포함할 수 있다. 예를들면, 상기 단결정 페로브스카이트 유전층(SD) 및 상기 다결정 페로브스카이트 유전층(PD)은 BaTiO3 및 SrTiO3의 교번 증착으로 형성된 초격자(superlattice) 구조를 포함할 수 있다.
일 실시예에서, 상기 캐패시터 유전층(81)을 형성하는 것은 박막 증착 공정 및 레이저 어닐(laser anneal)을 적용하여 결정화하는 공정을 포함할 수 있다. 일 실시예에서, 상기 캐패시터 유전층(81)은 에피택시얼 성장 방법을 이용하여 형성될 수 있다.
일 실시예에서, 상기 캐패시터 유전층(81)을 형성하는 공정이 수행되는 동안 상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 단결정 페로브스카이트 유전층(SD)의 결정화를 유도하는 역할을 할 수 있다. 상기 단결정 페로브스카이트 유전층(SD)은 상기 단결정 페로브스카이트 하부 도전층(SLC)의 결정 방향을 따라 성장될 수 있으며 상기 단결정 페로브스카이트 하부 도전층(SLC)의 결정 방향에 대한 측방(lateral)으로도 성장될 수 있다. 상기 단결정 페로브스카이트 유전층(SD)은 상기 단결정 페로브스카이트 하부 도전층(SLC)의 외측을 향하여 일정부분 연장(extend)될 수 있다. 상기 단결정 페로브스카이트 유전층(SD)은 상기 단결정 페로브스카이트 하부 도전층(SLC)보다 큰 폭을 보일 수 있다. 상기 단결정 페로브스카이트 유전층(SD)은 상기 씨드 층(63)보다 큰 폭을 보일 수 있다. 상기 단결정 페로브스카이트 유전층(SD) 및 상기 다결정 페로브스카이트 유전층(PD)의 경계는 상기 단결정 페로브스카이트 하부 도전층(SLC)의 외측에 형성될 수 있다.
도 4 및 도 41을 참조하면, 상기 캐패시터 유전층(81) 상에 상부 전극(91)이 형성될 수 있다. 상기 상부 전극(91)은 단결정 페로브스카이트 상부 도전층(SUC) 및 다결정 페로브스카이트 상부 도전층(PUC)을 포함할 수 있다.
상기 단결정 페로브스카이트 상부 도전층(SUC)은 상기 다결정 페로브스카이트 상부 도전층(PUC)에 비하여 상기 단결정 페로브스카이트 유전층(SD)에 상대적으로 가깝게 형성될 수 있다. 상기 다결정 페로브스카이트 상부 도전층(PUC)은 상기 단결정 페로브스카이트 상부 도전층(SUC)에 연속될(in continuity with) 수 있다. 상기 단결정 페로브스카이트 상부 도전층(SUC) 및 상기 다결정 페로브스카이트 상부 도전층(PUC)은 SrRuO3, BaSnO3, (La, Sr)CoO3, (La, Sr)CuO3, (La, Sr)MnO3, LaNiO3, SrSnO3, SrMoO3, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 상부 전극(91)은 SrRuO3 층을 포함할 수 있다.
일 실시예에서, 상기 상부 전극(91)을 형성하는 것은 박막 증착 공정 및 레이저 어닐(laser anneal)을 적용하여 결정화하는 공정을 포함할 수 있다. 일 실시예에서, 상기 상부 전극(91)은 에피택시얼 성장 방법을 이용하여 형성될 수 있다.
일 실시예에서, 상기 상부 전극(91)을 형성하는 공정이 수행되는 동안 상기 단결정 페로브스카이트 유전층(SD)은 상기 단결정 페로브스카이트 상부 도전층(SUC)의 결정화를 유도하는 역할을 할 수 있다. 상기 단결정 페로브스카이트 상부 도전층(SUC)은 상기 단결정 페로브스카이트 유전층(SD)의 결정 방향을 따라 성장될 수 있으며 상기 단결정 페로브스카이트 유전층(SD)의 결정 방향에 대한 측방(lateral)으로도 성장될 수 있다. 상기 단결정 페로브스카이트 상부 도전층(SUC)은 상기 단결정 페로브스카이트 유전층(SD)의 외측을 향하여 일정부분 연장(extend)될 수 있다. 상기 단결정 페로브스카이트 상부 도전층(SUC)은 상기 단결정 페로브스카이트 유전층(SD)보다 큰 폭을 보일 수 있다. 상기 단결정 페로브스카이트 상부 도전층(SUC)은 상기 씨드 층(63)보다 큰 폭을 보일 수 있다. 상기 단결정 페로브스카이트 상부 도전층(SUC) 및 상기 다결정 페로브스카이트 상부 도전층(PUC)의 경계는 상기 단결정 페로브스카이트 유전층(SD)의 외측에 형성될 수 있다.
도 42 및 도 43은 도 41의 일부분을 보여주는 부분도이다.
도 4, 도 5, 도 41 및 도 42를 참조하면, 상기 절연 패턴들(61)은 행(row) 방향 및 열(column) 방향으로 서로 이격될 수 있다. 열(column) 방향에 있어서, 상기 다결정 페로브스카이트 유전층(PD)은 상기 절연 패턴들(61) 사이를 완전히 채울 수 있다. 상기 절연 패턴들(61)의 열 방향 간격과 상기 다결정 페로브스카이트 유전층(PD)의 두께를 조절하여 상기 다결정 페로브스카이트 유전층(PD) 및 상기 다결정 페로브스카이트 상부 도전층(PUC)의 프로파일을 제어할 수 있다. 상기 다결정 페로브스카이트 상부 도전층(PUC)의 일부분은 상기 절연 패턴들(61)의 상면들보다 높은 레벨에 형성될 수 있다.
도 4, 도 5, 도 41 및 도 43을 참조하면, 열(column) 방향에 있어서, 상기 다결정 페로브스카이트 유전층(PD)은 상기 절연 패턴들(61)의 측면들을 컨포말하게 덮을 수 있다. 상기 절연 패턴들(61)의 열 방향 간격과 상기 다결정 페로브스카이트 유전층(PD)의 두께를 조절하여 상기 다결정 페로브스카이트 유전층(PD) 및 상기 다결정 페로브스카이트 상부 도전층(PUC)의 프로파일을 제어할 수 있다. 상기 절연 패턴들(61)의 사이에 있어서, 상기 다결정 페로브스카이트 상부 도전층(PUC)의 일부분은 상기 다결정 페로브스카이트 유전층(PD)의 표면을 컨포말하게 덮을 수 있다.
도 1을 다시 한번 참조하면, 상기 상부 전극(91) 상에 추가 전극(96), 상부 절연층(97), 상부 콘택 플러그(98), 및 상부 배선(99)이 형성될 수 있다.
도 44, 도 46, 및 도 48은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이고, 도 45 및 도 47은 공정 단계에 따른 사시도들이다.
도 44 및 도 45를 참조하면, 희생 패턴들(57)의 상면들 및 측면들을 덮고, 다수의 도전성 패드들(51, 52), 및 패드 분리층(50)을 덮는 단결정 페로브스카이트(perovskite) 하부 도전층(SLC) 및 다결정 페로브스카이트 하부 도전층(PLC)이 형성될 수 있다. 상기 단결정 페로브스카이트(perovskite) 하부 도전층(SLC)은 상기 다결정 페로브스카이트 하부 도전층(PLC)에 비하여 상기 희생 패턴들(57)에 상대적으로 가깝게 형성될 수 있다. 상기 단결정 페로브스카이트(perovskite) 하부 도전층(SLC)은 상기 희생 패턴들(57)에 직접적으로 접촉될 수 있다.
일 실시예에서, 상기 단결정 페로브스카이트 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)을 형성하는 공정이 수행되는 동안 상기 희생 패턴들(57)은 상기 단결정 페로브스카이트 하부 도전층(SLC)의 결정화를 유도하는 역할을 할 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 희생 패턴들(57)의 결정 방향을 따라 성장될 수 있으며 상기 희생 패턴들(57)의 결정 방향에 대한 측방(lateral)으로도 성장될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 희생 패턴들(57)의 외측을 향하여 일정부분 연장(extend)될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)은 상기 희생 패턴들(57)보다 큰 폭을 보일 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)의 경계는 상기 다수의 도전성 패드들(51, 52) 상에 형성될 수 있다. 상기 단결정 페로브스카이트 하부 도전층(SLC)의 하단 및 상기 다결정 페로브스카이트 하부 도전층(PLC)의 하면은 상기 다수의 도전성 패드들(51, 52)의 상면들에 직접적으로 접촉될 수 있다.
도 46 및 도 47을 참조하면, 상기 단결정 페로브스카이트(perovskite) 하부 도전층(SLC) 및 상기 다결정 페로브스카이트 하부 도전층(PLC)을 부분적으로 제거하여 상기 희생 패턴들(57)의 상면들 및 상기 패드 분리층(50)이 노출될 수 있다.
도 8, 도 9, 및 도 48을 참조하면, 다수의 하부 전극들(71, 72), 절연 패턴들(61), 및 상기 패드 분리층(50) 상을 덮는 캐패시터 유전층(81)이 형성될 수 있다. 상기 다수의 하부 전극들(71, 72) 및 상기 절연 패턴들(61)을 형성하는 공정은 도 29 내지 도 43을 이용하여 설명된 것과 유사한 공정을 포함할 수 있다. 상기 캐패시터 유전층(81)은 단결정 페로브스카이트 유전층(SD) 및 다결정 페로브스카이트 유전층(PD)을 포함할 수 있다. 상기 캐패시터 유전층(81) 상에 상부 전극(91)이 형성될 수 있다. 상기 상부 전극(91)은 단결정 페로브스카이트 상부 도전층(SUC) 및 다결정 페로브스카이트 상부 도전층(PUC)을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
SLC: 단결정 페로브스카이트(perovskite) 하부 도전층
PLC: 다결정 페로브스카이트 하부 도전층
SD: 단결정 페로브스카이트 유전층
PD: 다결정 페로브스카이트 유전층
SUC: 단결정 페로브스카이트 상부 도전층
PUC: 다결정 페로브스카이트 상부 도전층
21: 기판 23: 활성 영역
25: 소자 분리층 27: 게이트 유전층
28: 게이트 전극 29: 게이트 캐핑층
31: 소스/드레인 영역 33: 층간 절연층
34: 비트 콘택 플러그 35: 비트 라인
37: 매립 콘택 플러그(buried contact plug)
50: 패드 분리층 51, 52: 도전성 패드
55: 희생 씨드층 56: 희생층
57: 희생 패턴 61: 절연 패턴
63: 씨드(seed)층 65S: 스페이서
67: 몰드층 71, 72: 하부 전극
81: 캐패시터 유전층 91: 상부 전극
96: 추가 전극 97: 상부 절연층
98: 상부 콘택 플러그 99: 상부 배선

Claims (11)

  1. 기판 상의 스위칭 소자;
    상기 스위칭 소자 상의 패드 분리층;
    상기 패드 분리층을 관통하여 상기 스위칭 소자에 접속된 도전성 패드;
    상기 패드 분리층 상에 형성되고 수평 폭보다 높이가 큰 절연 패턴;
    상기 절연 패턴의 옆에 형성되고 상기 도전성 패드에 접촉된 하부 전극;
    상기 하부 전극 상에 형성되고 단결정 유전층 및 다결정 유전층을 갖는 캐패시터 유전층; 및
    상기 캐패시터 유전층 상의 상부 전극을 포함하되,
    상기 단결정 유전층은 상기 다결정 유전층에 비하여 상기 절연 패턴의 측면에 상대적으로 가깝고 상기 다결정 유전층은 상기 단결정 유전층에 비하여 상기 절연 패턴의 측면으로부터 상대적으로 멀리 떨어진 반도체 소자.
  2. 제1 항에 있어서,
    상기 하부 전극은 단결정 페로브스카이트(perovskite) 하부 도전층 및 다결정 페로브스카이트 하부 도전층을 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 단결정 페로브스카이트 하부 도전층은 상기 다결정 페로브스카이트 하부 도전층에 비하여 상기 절연 패턴의 측면에 상대적으로 가깝게 형성된 반도체 소자.
  4. 제2 항에 있어서,
    상기 하부 전극은 SrRuO3, BaSnO3, (La, Sr)CoO3, (La, Sr)CuO3, (La, Sr)MnO3, LaNiO3, SrSnO3, SrMoO3, 또는 이들의 조합을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 단결정 유전층은 단결정 페로브스카이트 유전층을 포함하고, 상기 다결정 유전층은 다결정 페로브스카이트 유전층을 포함하되, 상기 단결정 페로브스카이트 유전층은 상기 다결정 페로브스카이트 유전층에 비하여 상기 절연 패턴의 측면에 상대적으로 가깝게 형성된 반도체 소자.
  6. 제1 항에 있어서,
    상기 캐패시터 유전층은 SrTiO3, BaTiO3, (Ba, Sr)TiO3, CaTiO3, PbTiO3, KTaO3, NaNbO3, HfPbO3, KNbO3, 또는 이들의 조합을 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 캐패시터 유전층은 초격자(superlattice) 구조를 포함하되,
    상기 초격자 구조는 SrTiO3, BaTiO3, (Ba, Sr)TiO3, CaTiO3, PbTiO3, KTaO3, NaNbO3, HfPbO3, 및 KNbO3으로 이루어진 일군에서 선택된 두 개의 물질들의 교번 증착으로 형성된 반도체 소자.
  8. 제1 도전성 패드 및 상기 제1 도전성 패드와 떨어진 제2 도전성 패드;
    상기 제1 도전성 패드 및 상기 제2 도전성 패드 사이의 패드 분리층;
    상기 패드 분리층 상에 형성되고 수평 폭보다 높이가 큰 절연 패턴;
    상기 절연 패턴의 제1 측면 옆에 형성되고 상기 제1 도전성 패드에 접촉된 제1 하부 전극;
    상기 절연 패턴의 제2 측면 옆에 형성되고 상기 제2 도전성 패드에 접촉된 제2 하부 전극;
    상기 제1 및 제2 하부 전극들, 상기 절연 패턴, 및 상기 패드 분리층을 덮고 단결정 유전층 및 다결정 유전층을 갖는 캐패시터 유전층; 및
    상기 캐패시터 유전층 상의 상부 전극을 포함하되,
    상기 단결정 유전층은 상기 다결정 유전층에 비하여 상기 절연 패턴의 상기 제1 및 제2 측면들에 상대적으로 가까운 반도체 소자.
  9. 기판 상의 도전성 패드;
    상기 기판 상에 형성되고 상기 도전성 패드를 둘러싸는 패드 분리층;
    상기 패드 분리층 상에 형성되고 수평 폭보다 높이가 큰 절연 패턴;
    상기 절연 패턴의 옆에 형성되고 상기 도전성 패드에 접촉된 하부 전극;
    상기 절연 패턴 및 상기 하부 전극 사이에 형성되고 단결정 물질을 갖는 씨드(seed)층;
    상기 하부 전극 상의 캐패시터 유전층; 및
    상기 캐패시터 유전층 상의 상부 전극을 포함하는 반도체 소자.
  10. 기판 상에 도전성 패드를 한정하는 패드 분리층을 형성하고,
    상기 패드 분리층 상에 수평 폭보다 높이가 큰 희생 패턴을 형성하고,
    상기 희생 패턴의 옆에 상기 도전성 패드에 접촉된 하부 전극을 형성하고,
    상기 희생 패턴을 제거하여 트렌치를 형성하고,
    상기 트렌치 내에 수평 폭보다 높이가 큰 절연 패턴을 형성하고,
    상기 하부 전극 상에 형성되고 상기 절연 패턴의 측면 및 상면을 덮는 캐패시터 유전층을 형성하고,
    상기 캐패시터 유전층 상에 상부 전극을 형성하는 것을 포함하되,
    상기 희생 패턴은 단결정 Ge층, 단결정 Si층, 단결정 SiC층, 단결정 SiGe층, 또는 이들의 조합을 포함하고,
    상기 하부 전극은 단결정 하부 도전층을 포함하며,
    상기 캐패시터 유전층은 단결정 유전층 및 다결정 유전층을 포함하되, 상기 단결정 유전층은 상기 다결정 유전층에 비하여 상기 절연 패턴의 측면에 상대적으로 가깝고 상기 다결정 유전층은 상기 단결정 유전층에 비하여 상기 절연 패턴의 측면으로부터 상대적으로 멀리 떨어진 반도체 소자 형성 방법.
  11. 제1 항에 있어서,
    상기 절연 패턴은 상기 패드 분리층에 직접적으로 접촉된 반도체 소자.
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