KR101895398B1 - 산화물 층의 형성 방법 및 이를 포함하는 반도체 소자의 제조 방법 - Google Patents

산화물 층의 형성 방법 및 이를 포함하는 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 기판 표면에 반응 억제 작용기들의 층을 형성하는 단계; 상기 반응 억제 작용기들의 층의 위에 금속 전구체 또는 반도체 전구체의 층을 형성하는 단계; 및 금속 산화물 또는 반도체 산화물의 층을 얻기 위하여 상기 금속 전구체 또는 반도체 전구체를 산화시키는 단계를 포함하는 산화물 층의 형성 방법을 제공한다. 본 발명 개념의 산화물 층의 형성 방법을 이용하면 우수한 스텝 커버리지를 갖는 산화물 층을 형성할 수 있고 전기적 특성이 우수한 반도체 소자를 제조할 수 있는 효과가 있다.

Description

산화물 층의 형성 방법 및 이를 포함하는 반도체 소자의 제조 방법 {Method of forming an oxide layer and a method of fabricating a semiconductor device comprising the same}
본 발명 개념은 산화물 층의 형성 방법, 이를 포함하는 반도체 소자 및 이러한 반도체 소자의 제조 방법에 관한 것으로서, 더욱 구체적으로는 우수한 스텝 커버리지를 갖는 산화물 층의 형성 방법, 이를 포함하는 반도체 소자 및 이러한 반도체 소자의 제조 방법에 관한 것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화, 높은 신뢰성 및 저렴한 가격에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위하여 반도체 기억 소자의 집적도를 증가시키는 것과 동시에 반도체 기억 소자의 신뢰성을 개선하는 것이 함께 요구되고 있다.
고집적화된 반도체 기억 소자의 신뢰성을 개선하기 위한 방안의 하나는 반도체 기억 소자의 제조 공정에서 증착되는 막질의 단차 도포성을 개선하는 것이다. 반도체 기억 소자의 집적도가 증가하는 것에 의하여, 반도체 기억 소자를 구성하는 구성 요소들의 크기가 작아지거나 종횡비가 증가되고 그로 인해 구성 요소들 상에 증착되는 막질의 균일성이 감소될 수 있다. 따라서, 최근에 균일한 두께의 막질을 증착하기 위한 공정 기술과 관련하여 다양한 연구들이 이루어지고 있다.
본 발명 개념이 이루고자 하는 첫 번째 기술적 과제는 우수한 스텝 커버리지를 갖는 산화물 층을 형성하는 방법을 제공하는 것이다.
본 발명 개념이 이루고자 하는 두 번째 기술적 과제는 우수한 스텝 커버리지를 갖는 산화물 층을 제공함으로써 우수한 전기적 특성을 지니는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명 개념이 이루고자 하는 세 번째 기술적 과제는 우수한 스텝 커버리지를 갖는 산화물 층을 제공함으로써 우수한 전기적 특성을 지니는 반도체 소자를 제공하는 것이다.
본 발명 개념은 상기 첫 번째 기술적 과제를 이루기 위하여, 기판 표면에 반응 억제 작용기들의 층을 형성하는 제 1 단계; 상기 반응 억제 작용기들의 층의 위에 제 1 물질의 전구체의 층을 형성하는 제 2 단계; 및 상기 제 1 물질의 산화물의 층을 얻기 위하여 상기 제 1 물질의 전구체를 산화시키는 제 3 단계를 포함하는 산화물 층의 형성 방법을 제공한다.
또, 본 발명 개념의 일부 실시예들에 따르면, 상기 제 1 물질이 금속 또는 반도체일 수 있다. 또한, 상기 제 1 물질의 전구체를 산화시키는 단계에서 상기 반응 억제 작용기는 상기 기판의 표면으로부터 제거될 수 있다. 또한, 상기 제 1 단계 내지 상기 제 3 단계를 포함하는 사이클은 적어도 2회 수행될 수 있다. 상기 제 3 단계에 의하여 반응 활성 요소의 층이 상기 제 1 물질의 산화물의 층 위에 형성될 수 있다. 또한, 두 번째 또는 그 이후의 상기 사이클에서, 상기 반응 억제 작용기들의 층이 상기 반응 활성 요소들을 치환하면서 형성될 수 있다.
본 발명 개념의 일부 실시예들에 따르면, 상기 제 1 단계는, 상기 기판 상에 상기 반응 억제 작용기를 포함하는 유기 화합물을 포함하는 제 1 반응 가스를 제공하는 단계; 및 상기 기판 표면에 상기 제 1 반응 가스를 화학흡착(chemisorption)시키는 단계를 포함할 수 있다. 이 때, 상기 반응 억제 작용기를 포함하는 유기 화합물은 하이드록시기를 포함하는 유기 화합물일 수 있다. 또한, 상기 기판 표면에 형성된 상기 반응 억제 작용기는 탄소수 1 내지 4의 알콕시기, 탄소수 6 내지 10의 아릴옥시기, 탄소수 1 내지 5의 에스테르기, 또는 탄소수 7 내지 10의 아릴에스테르기를 포함할 수 있다.
본 발명 개념의 일부 실시예들에 따르면, 상기 제 2 단계는, 상기 반응 억제 작용기들의 층 위에 상기 제 1 물질의 전구체들을 포함하는 제 2 반응 가스를 제공하는 단계; 및 상기 반응 억제 작용기들의 층에 상기 제 2 반응 가스를 화학흡착시키는 단계를 포함할 수 있다.
본 발명 개념의 일부 실시예들에 따르면, 상기 제 3 단계는, 상기 제 1 물질의 전구체의 층 위에 산화제를 포함하는 제 3 반응가스를 제공하는 단계; 및 상기 제 1 물질의 전구체를 상기 산화제와 반응시켜 상기 제 1 물질의 산화물의 층을 생성하는 단계를 포함할 수 있다.
본 발명 개념의 일부 실시예들에 따르면, 상기 제 1 단계에 있어서, 상기 기판 표면은 중심 금속에 결합된 산소 라디칼로 종결될 수 있다. 또한, 상기 중심 금속과 산소 라디칼 사이의 결합력은 실리콘(silicon)과 산소 라디칼 사이의 결합력 및 알루미늄과 산소 라디칼 사이의 제 2 결합력 중의 어느 하나보다 약할 수 있다.
본 발명 개념의 일부 실시예들에 따르면, 상기 반응 억제 작용기들의 층을 형성하는 제 1 단계에 앞서, 상기 기판 표면에 반응 활성 요소의 층을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 반응 활성 요소와 상기 기판 사이의 흡착 세기는 상기 반응 활성 요소와 3주기 금속 사이의 결합 세기보다 약할 수 있다. 또, 상기 반응 활성 요소와 상기 기판 사이의 흡착 세기는 상기 반응 활성 요소와 3주기 반도체 사이의 결합 세기보다 약할 수 있다. 특히, 상기 반응 억제 작용기와 상기 제 1 물질의 전구체 사이의 흡착은 물리 흡착일 수 있다.
본 발명 개념은 상기 기술적 과제를 이루기 위하여, 기판 표면에 반응 활성 요소들의 층을 형성하는 단계; 상기 반응 활성 요소들의 층의 위에 제 1 물질의 산화물 층을 형성하는 단계; 및 상기 제 1 물질의 산화물 층 위에 제 2 물질의 산화물 층을 형성하는 단계를 포함하고, 상기 제 1 물질은 제 1 금속 또는 반도체를 포함하고, 상기 제 1 물질의 산화물 층을 형성하는 단계는 상기 제 1 물질의 전구체의 층을 형성하는 단계; 및 상기 제 1 물질의 전구체의 층을 산화시키는 단계를 포함하고, 상기 제 2 물질의 산화물 층을 형성하는 단계는 상기 제 1 물질의 산화물 층 위에 반응 억제 작용기의 층을 형성하는 단계; 상기 반응 억제 작용기의 층 위에 제 2 물질의 전구체의 층을 형성하는 단계; 및 상기 제 2 물질의 전구체의 층을 산화시키는 단계를 포함하는 산화물 층의 형성 방법을 제공한다.
상기 반응 활성 요소는 산소, 산소 라디칼, 또는 하이드록시기를 포함할 수 있고, 특히 상기 제 1 물질의 전구체의 층을 산화시키는 단계에 의하여 얻어지는 표면은 산소, 산소 라디칼, 또는 하이드록시기로 종결될 수 있다. 또한, 상기 제 1 물질과 상기 반응 활성 요소 사이의 결합 세기는 3주기 금속과 상기 반응 활성 요소 사이의 결합 세기보다 약할 수 있다. 또, 상기 제 1 물질과 상기 반응 활성 요소 사이의 결합 세기는 3주기 반도체와 상기 반응 활성 요소 사이의 결합 세기보다 약할 수 있다.
상기 제 1 물질의 산화물 층을 형성하는 단계는, 상기 제 1 물질의 전구체의 층을 형성하는 단계; 및 상기 제 1 물질의 전구체의 층을 산화시키는 단계의 사이클을 적어도 2회 포함할 수 있다. 이 때 상기 제 1 물질의 산화물 층을 형성하는 단계는, 상기 제 1 물질의 산화물 층 위에 반응 억제 작용기의 층을 형성하는 단계를 적어도 1회 포함할 수 있다. 선택적으로, 상기 제 1 물질의 산화물 층을 형성하는 단계는, 상기 제 1 물질의 전구체의 층을 형성하는 단계에 선행하여 반응 억제 작용기의 층을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 제 2 물질은 제 2 금속 또는 반도체일 수 있다. 상기 제 2 금속은 3주기 금속일 수 있고, 특히 알루미늄(Al)일 수 있다. 또, 상기 제 2 물질로서의 상기 반도체는 실리콘(silicon)일 수 있다. 또한, 상기 제 1 금속은 4주기 내지 6주기의 2족 내지 5족 및 란탄족의 금속 중에서 선택되는 1종 이상일 수 있다.
상기 제 1 금속은 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 탄탈륨(Ta), 니오븀(Nb), 스칸듐(Sc), 이트륨(Y), 루테튬(Lu), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 또는 이터븀(Yb) 중에서 선택되는 적어도 하나일 수 있다.
또, 상기 제 2 물질의 전구체의 층을 산화시키는 단계에 의하여 얻어지는 표면이 산소 라디칼로 종결될 수 있고, 상기 제 1 물질의 산화물 층을 형성하는 단계와 상기 제 2 물질의 산화물 층을 형성하는 단계가 교호하여 반복적으로 수행될 수 있다. 또, 상기 제 1 물질의 산화물 층을 형성하는 단계들 사이에 수행되는 상기 제 2 물질의 산화물 층을 형성하는 단계는 1회만 수행될 수 있다. 또, 반복되는 상기 제 1 물질의 산화물 층을 형성하는 단계에 있어서, 적어도 한 번은 다른 제 1 물질과 상이한 제 1 물질이 사용될 수 있다.
또한, 상기 제 2 물질의 산화물 층을 형성하는 단계에 의하여 상기 제 2 물질의 산화물이 모노레이어(monolayer)로 형성될 수 있다.
본 발명 개념은 상기 두 번째 과제를 이루기 위하여, 기판 상에 스위칭 소자를 형성하는 단계; 상기 스위칭 소자와 전기적으로 연결되는 제 1 전극을 형성하는 단계; 상기 본 발명 개념에 따른 산화물 층의 형성 방법을 이용하여 상기 제 1 전극의 표면에 산화물 층을 형성하는 단계; 및 상기 산화물 층의 표면 위에 상기 제 1 전극과 전기적으로 절연된 제 2 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명 개념은 상기 세 번째 과제를 이루기 위하여, 기판 상에 형성된 둘 이상의 제 1 전극; 상기 제 1 전극의 표면에 형성된 산화물 층; 및 상기 산화물 층 상에 형성되고 상기 제 1 전극과 전기적으로 절연되는 제 2 전극을 포함하고, 상기 제 1 전극은 하기 수학식 1로 정의되는 종횡비(AR)를 갖는 실린더 형상을 갖고 상기 제 1 전극의 종횡비가 적어도 20이고, 상기 제 1 전극의 표면에서 상기 산화물 층의 가장 두꺼운 두께에 대한 상기 산화물 층의 가장 얇은 두께의 비가 0.85 이상인 반도체 소자를 제공한다.
<수학식 1>
Figure 112012022586684-pat00001
(여기서, a는 상기 제 1 전극의 내측 직경, b는 상기 제 1 전극들 사이의 이격 거리, 및 c는 상기 제 1 전극의 외측 표면의 수직 높이이고, min(a,b)는 a와 b중에서 상대적으로 더 작은 수임)
상기 제 1 전극의 표면에서 상기 산화물 층의 가장 두꺼운 두께에 대한 상기 산화물 층의 가장 얇은 두께의 비는 0.9 이상일 수 있고, 또는 0.95 이상일 수 있다.
상기 산화물 층은 실리콘(Si), 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 탄탈륨(Ta), 니오븀(Nb), 스칸듐(Sc), 이트륨(Y), 루테튬(Lu), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 또는 이터븀(Yb) 중에서 선택되는 적어도 하나의 물질의 산화물일 수 있다.
또, 투과 전자 현미경(transmission electron microscope, TEM)으로 측정하였을 때, 상기 제 1 전극의 상측 단부 위에 형성된 산화물 층의 결정화도와 상기 제 1 전극의 하측 단부 위에 형성된 산화물 층의 결정화도는 실질적으로 동일할 수 있다.
본 발명 개념의 다른 실시예들에 따르면, 기판 상에 형성된 둘 이상의 제 1 전극; 상기 제 1 전극의 표면에 형성된 산화물 층; 및 상기 산화물 층 상에 형성되고 상기 제 1 전극과 전기적으로 절연되는 제 2 전극을 포함하고, 상기 제 1 전극은 하기 수학식 2로 정의되는 종횡비(AR')를 갖는 필라(pillar) 형상을 갖고 상기 제 1 전극의 종횡비가 적어도 20이고, 상기 제 1 전극의 표면에서 상기 산화물 층의 가장 두꺼운 두께에 대한 상기 산화물 층의 가장 얇은 두께의 비가 0.85 이상인 반도체 소자를 제공한다.
<수학식 2>
Figure 112012022586684-pat00002
(여기서, a'는 상기 제 1 전극의 필라 직경, b는 상기 제 1 전극들 사이의 이격 거리, 및 c는 상기 제 1 전극의 외측 표면의 수직 높이이고, min(a',b)는 a'와 b중에서 상대적으로 더 작은 수임)
본 발명 개념의 다른 실시예들에 따르면, 기판 상에 얕은 트렌치(shallow trench)에 의하여 정의되는 활성 영역; 상기 활성 영역의 측면의 적어도 일부분 및 상부 표면이 노출되도록 상기 활성 영역들 사이의 얕은 트렌치를 매립하는 얕은 트렌치 절연막; 노출된 상기 활성 영역의 측면의 적어도 일부분 및 상부 표면에 형성된 산화물 층; 및 상기 산화물 층을 개재하여 상기 활성 영역의 측면의 적어도 일부분 및 상기 상부 표면을 둘러싸는 전극을 포함하고, 노출된 상기 활성 영역은 하기 수학식 3으로 정의되는 종횡비(AR'')를 가지며, 상기 종횡비는 적어도 3이고, 노출된 상기 활성 영역 상에서 상기 산화물 층의 가장 두꺼운 두께에 대한 상기 산화물 층의 가장 얇은 두께의 비가 0.85 이상인 반도체 소자를 제공한다.
<수학식 3>
Figure 112012022586684-pat00003
(여기서, b는 상기 노출된 활성 영역들 사이의 이격 거리이고, c는 상기 노출된 활성 영역의 높이임)
본 발명 개념의 산화물 층의 형성 방법을 이용하면 우수한 스텝 커버리지를 갖는 산화물 층을 형성할 수 있고 전기적 특성이 우수한 반도체 소자를 제조할 수 있는 효과가 있다.
도 1은 본 발명 개념의 일 실시예에 따른 산화물 층의 형성 방법을 순서에 따라 나타낸 흐름도이다.
도 2는 본 발명 개념의 일 실시예에 따른 산화물층을 형성하기 위한 기판 처리 장치의 평면도를 나타낸다.
도 3a 내지 도 3f는 상기 실시예에 따른 산화물 층의 형성 방법을 순서에 따라 나타낸 측단면도들이다.
도 4는 기판 표면에 반응 억제 작용기들의 층을 형성하는 단계를 더욱 구체적으로 나타낸 흐름도이다.
도 5는 반응 억제 작용기들의 층 위에 제 1 물질의 전구체의 층을 형성하는 단계를 더욱 구체적으로 나타낸 흐름도이다.
도 6은 제 1 물질의 산화물의 층을 얻기 위하여 상기 제 1 물질의 전구체를 산화시키는 단계를 더욱 구체적으로 나타낸 흐름도이다.
도 7은 본 발명 개념의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 흐름도이다.
도 8a 내지 도 8h는 본 발명 개념의 일 실시예에 따른 반도체 소자의 형성 방법을 순서에 따라 나타낸 측단면도들이다.
도 9는 도 8h의 A, B, 및 C로 표시된 부분을 확대한 부분 확대도이다.
도 10은 본 발명 개념의 일 실시예에 따라 제조한 커패시터의 소정 부위에 대하여 촬영한 TEM 이미지들이다.
도 11 내지 도 14는 본 발명 개념의 다른 실시예들에 따른 반도체 소자를 나타낸 측단면도들이다.
도 15는 제조예 1과 비교예 1에 따라 제조한 커패시터 유전막의 전기적 특성을 비교한 그래프이다.
도 16은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 17은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 18은 본 발명의 일 실시 예에 따른 산화물 층의 형성 방법을 이용하여 형성되는 반도체 소자를 포함하는 메모리 장치의 일 예를 도시한 블록도이다.
도 19는 본 발명의 일 실시 예에 따른 산화물 층의 형성 방법을 이용하여 형성되는 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
본 발명 개념은 기판 표면에 반응 억제 작용기들의 층을 형성하는 제 1 단계; 상기 반응 억제 작용기들의 층의 위에 제 1 물질의 전구체의 층을 형성하는 제 2 단계; 및 상기 제 1 물질의 산화물의 층을 얻기 위하여 상기 제 1 물질의 전구체를 산화시키는 제 3 단계를 포함하는 산화물 층의 형성 방법을 제공한다.
도 1은 본 발명 개념의 일 실시예에 따른 산화물 층의 형성 방법을 순서에 따라 나타낸 흐름도이다. 도 2는 본 발명 개념의 일 실시예에 따른 산화물층을 형성하기 위한 기판 처리 장치(10)의 평면도를 나타낸다. 도 3a 내지 도 3f는 상기 실시예에 따른 산화물 층의 형성 방법을 순서에 따라 나타낸 측단면도들이다. 도 4는 기판 표면에 반응 억제 작용기들의 층을 형성하는 단계를 더욱 구체적으로 나타낸 흐름도이다.
도 1, 및 도 2를 참조하면, 상기 기판 처리 장치(10)의 중앙에 위치하고 진공으로 유지되는 전달 챔버(18)의 주위에 로드 락 챔버(load lock chamber, 20) 및 언로드 락 챔버(unload lock chamber, 20')가 구비되고, 복수의 반응 챔버들(12)이 배치될 수 있다. 복수의 기판들이 수납된 기판 카세트를 상기 로드 락 챔버(20) 내에 장입하면, 기판 이송 장치(16)가 기판(101)을 상기 로드 락 챔버(20)로부터 각 반응 챔버(12)로 로딩할 수 있다(S10).
도 1 및 도 3a를 참조하면, 상기 기판(101)의 표면 위에 반응 억제 작용기(-X)들의 층을 형성한다(S11). 상기 기판(101) 표면에 반응 억제 작용기(-X)들의 층을 형성하는 단계(S11)는, 도 4에 나타낸 바와 같이, 상기 기판 상에 상기 반응 억제 작용기(-X)를 포함하는 유기 화합물을 포함하는 제 1 반응 가스를 제공하는 단계(S111), 상기 기판(101) 표면에 상기 제 1 반응 가스를 화학흡착(chemisorption)시키는 단계(S112) 및 여분의 상기 제 1 반응 가스를 퍼지하는 단계(S113)를 포함할 수 있다.
상기 기판(101)은 상기 반응 억제 작용기(-X)들의 층이 표면에 형성될 수 있는 기판이면 무엇이든 가능하고 특별히 한정되지 않는다. 예를 들면, 상기 기판(101)은 반도체 물질, 예를 들면, IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들면, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 또는 상기 기판(110)은 SOI (silicon-on-insulator) 기판; SiO2 또는 금속 산화물과 같은 절연체 기판; 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 알루미늄(Al), 니켈(Ni), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 등과 같은 금속 도전체 또는 금속 질화물 도전체; 유리 기판 등을 포함한다. 또한, 상기 기판(101)은 단일 물질로 된 기판일 수도 있고 여러 물질들이 적층된 복합 기판일 수 있다.
특히, 상기 기판(101)에서 상기 반응 억제 작용기(-X)들이 부착되는 표면은 종횡비(aspect ratio)가 20 이상인 지형(feature)을 포함할 수 있다. 여기서, 상기 종횡비는 이웃하는 두 단들(steps) 사이의 거리에 대한 두 단들의 높이의 비율을 의미하며 도 3a에서는 A2/A1의 비율을 나타낸다.
상기 반응 억제 작용기(-X)들은, 예를 들면, 탄소수 1 내지 4의 알콕시기, 탄소수 6 내지 10의 아릴옥시기, 탄소수 1 내지 5의 에스테르기, 및/또는 탄소수 7 내지 10의 아릴에스테르기를 포함할 수 있다. 이러한 반응 억제 작용기(-X)들은 이러한 반응 억제 작용기(-X)들을 포함하는 임의의 화합물을 상기 기판(101)의 표면에 화학흡착(chemisorption)시킴으로써 얻어질 수 있다. 상기 반응 억제 작용기(-X)들을 포함하는 화합물은, 예를 들면, 히드록시기(-OH)를 포함하는 임의의 유기 화합물일 수 있다. 보다 구체적으로 예를 들면, 상기 유기 화합물은 메탄올(CH3OH), 에탄올(C2H5OH), 프로판올(C3H7OH), 부탄올(C4H9OH), 포름산(HCOOH), 아세트산(CH3COOH), 프로판산(C2H5COOH), 부탄산(C3H7COOH), 펜탄산(C4H9COOH), 페놀(C6H5OH), 벤조산(C6H5COOH) 등일 수 있다.
상기 반응 억제 작용기(-X)들은 상기 기판(101)의 표면 위에 모노레이어로 형성될 수 있다. 모노레이어로 형성된 상기 반응 억제 작용기(-X)들 위에 상기 반응 억제 작용기(-X)를 포함하는 여분의 유기 화합물이 물리적으로 더 흡착될 수 있다. 이와 같이 물리흡착된(physisorbed) 여분의 유기 화합물은 헬륨(He), 네온(Ne), 아르곤(Ar)과 같은 불활성 기체 또는 질소(N2)를 이용하여 퍼지(purge)될 수 있다. 또한 미처 흡착되지 않았던 상기 반응 억제 작용기(-X)를 포함하는 여분의 유기 화합물도 본 퍼지에 의하여 상기 챔버 외부로 배출될 수 있다. 이와 같이 퍼지함으로써 상기 여분의 유기 화합물과 상기 챔버 내에 후속적으로 제공되는 다른 가스들과의 불필요한 반응을 방지 또는 최소화할 수 있다.
선택적으로, 상기 반응 억제 작용기(-X)를 상기 기판(101)의 표면에 형성하기에 앞서 상기 기판(101)의 표면에 반응 활성 요소(미도시)의 층을 형성하는 단계를 더 포함할 수 있다. 상기 반응 활성 요소는, 예를 들면, 산소를 포함하는 불완전한 결합을 갖는 원자 또는 작용기일 수 있다. 예를 들면, 상기 반응 활성 요소는 산소 라디칼들 또는 하이드록시 작용기일 수 있다. 이러한 반응 활성 요소는 기판(101)의 표면을 오존(O3), 산소(O2), 물(H2O), 과산화수소(H2O2), 아산화질소(N2O)와 같은 산화제를 이용하여 처리함으로써 얻을 수 있다. 그 결과, 기판 표면은 반도체 원소 또는 중심 금속에 결합된 반응 활성 요소로 종결될 수 있다. 이에 관하여는 뒤에서 더욱 상세하게 설명한다.
도 1 및 도 3b를 참조하면, 상기 반응 억제 작용기(-X)들의 층의 위에 제 1 물질의 전구체의 층을 형성할 수 있다(S12). 상기 제 1 물질은 금속 및/또는 반도체를 포함할 수 있다. 도 3b에서 ML은 제 1 물질의 전구체인 금속 전구체 및/또는 반도체 전구체를 나타낸다. 상기 반응 억제 작용기(-X)들의 층의 위에 제 1 물질의 전구체의 층을 형성하는 단계(S12)는, 도 5에 나타낸 바와 같이, 상기 반응 억제 작용기(-X)들의 층 위에 상기 제 1 물질의 전구체들을 포함하는 제 2 반응 가스를 제공하는 단계(S121), 상기 반응 억제 작용기(-X)들의 층 위에 상기 제 2 반응 가스를 물리 흡착시키는 단계(S122), 및 여분의 상기 제 2 반응 가스를 퍼지하는 단계(S123)를 포함할 수 있다.
도 3b의 기판(101)의 하부 바닥면과 수직으로 연장되는 면이 만나는 코너 쪽에 있어서, 일부 반응 억제 작용기(-X)와 전구체(ML)의 기재가 생략되어 있지만 이는 작용기들의 표시가 겹쳐지는 것을 방지하기 위한 것이지, 일부 작용기들이 화학적으로 분리되거나 사라지는 것을 의미하는 것은 아님이 이해될 것이다. 이는 도 3c 내지 도 3f에서도 마찬가지다.
상기 금속 전구체는 알루미늄(Al), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 탄탈륨(Ta), 니오븀(Nb), 스칸듐(Sc), 이트륨(Y), 루테튬(Lu), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 또는 이터븀(Yb) 중에서 선택되는 적어도 하나의 금속의 전구체일 수 있다.
알루미늄 전구체는 트리메틸알루미늄(trimethyl aluminum, TMA), 트리에틸알루미늄(triethyl aluminum, TEA), 메틸피롤리딘알란(1-methylpyrrolidine alane, MPA), 디메틸에틸아민알란(dimethylethylamine alane, DMEAA), 디메틸알루미늄하이드라이드(dimethyl aluminum hydride, DMAH), 및 트리메틸아민알란보레인(trimethylaminealane borane, TMAAB)으로 구성되는 군으로부터 선택되는 1 이상의 금속의 전구체일 수 있다.
티타늄 전구체는 티타늄 테트라키스(이소프로폭사이드)(Ti(O-iProp)4), 티타늄 핼라이드, 사이클로펜타디에닐 티타늄, 티타늄 비스(이소프로폭사이드)비스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트)(Ti(O-iProp)2(thd)2), 티타늄 비스(4-(2-메틸에톡시)이미노-2-펜타노네이트)(Ti(2meip)2), 티타늄 비스[4-(에톡시)이미노-2-펜타노에이트](Ti(eip)2), 및 티타늄 비스[2,2-디메틸-5-(2-메틸에톡시)이미노-3-헵타노에이트](Ti(22dm2meih)2)로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
상기 지르코늄 전구체는, 예를 들면, 지르코늄 터셔리 부톡사이드 (Zr(OtBu)4, zirconium t-butoxide, ZTB), 테트라키스(디에틸아미도)지르코늄 (Zr(NEt2)4, tetrakis(diethylamido)zirconium, TDEAZ), 테트라키스(에틸메틸아미도)지르코늄 (Zr(NEtMe)4, tetrakis(ethylmethylamido)zirconium, TEMAZ), 테트라키스(디메틸아미도)지르코늄 (Zr(NMe2)4, tetrakis(dimethylamido)zirconium, TDMAZ), 테트라키스(1-메톡시-2-메틸-2-프로폭시)하프늄(tetrakis(1-methoxy-2-methyl-2-propoxy) hafnium, Hf(mmp)4), 테트라키스(1-메톡시-2-메틸-2-프로폭시)지르코늄(tetrakis(1-methoxy-2-methyl-2-propoxy) zirconium, Zr(mmp)4), 하프늄 테트라클로라이드(HfCl4), 지르코늄 테트라클로라이드(ZrCl4), ZrCp2Me2, Zr(tBuCp)2Me2, 및 Zr(NiProp2)4로 구성되는 군으로부터 선택되는 1종 이상을 포함할 수 있지만 여기에 한정되는 것은 아니다.
상기 하프늄 전구체는, 예를 들면, 하프늄 터셔리 부톡사이드 (Hf(OtBu)4, hafnium t-butoxide, HTB), 테트라키스(디에틸아미도)하프늄 (Hf(NEt2)4, tetrakis(diethylamido)hafnium, TDEAH), 테트라키스(에틸메틸아미도)하프늄 (Hf(NEtMe)4, tetrakis(ethylmethylamido)hafnium, TEMAH), 및 테트라키스(디메틸아미도)하프늄 (Hf(NMe2)4, tetrakis(dimethylamido)hafnium, TDMAH)로 구성되는 군으로부터 선택되는 1종 이상을 포함할 수 있지만 여기에 한정되는 것은 아니다.
기타 다른 금속 전구체들은 다음의 화학식을 가질 수 있다.
<화학식 1>
Figure 112012022586684-pat00004
여기서, M은 바나듐(V), 탄탈륨(Ta), 니오븀(Nb), 스칸듐(Sc), 이트륨(Y), 루테튬(Lu), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 및 이터븀(Yb)으로 구성되는 군으로부터 선택되는 1종 이상일 수 있고, L1, L2, L3는 각각 독립적으로 음이온성 리간드일 수 있고, D는 중성의 공여체 리간드일 수 있고, x는 0, 1, 2, 또는 3의 정수일 수 있고, x가 0인 경우는 중성의 공여체 리간드를 갖지 않음을 의미한다.
구체적으로, 상기 L1, L2, L3는 각각 독립적으로 알콕사이드, 핼라이드, 아릴옥사이드, 아미드, 시클로펜타디에닐(Cp), 알킬, 실릴(sillyl), 아미디네이트, β-디케토네이트, 케토이미네이트, 실라노에이트, 및 카르복실레이트의 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
또한, 상기 D는 에테르, 퓨란, 피리딘, 피롤, 피롤리딘, 아민, 크라운 에테르, 글라임, 및 니트릴의 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
L 그룹인 상기 알콕사이드는, 예를 들면, 터셔리-부톡사이드, 이소프로폭사이드, 에톡사이드, 1-메톡시-2,2-디메틸-2-프로피오네이트(mmp), 1-디메틸아미노-2,2'-디메틸-프로피오네이트, 아밀옥사이드, 및 네오펜톡사이드를 포함하는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다. 상기 핼라이드는, 예를 들면, 플루오라이드, 클로라이드, 아이오다이드, 및 브로마이드로 구성되는 군으로부터 선택되는 1종 이상일 수 있다.
상기 아릴옥사이드는, 예를 들면, 페녹사이드 또는 2,4,6-트리메틸페녹사이드일 수 있지만 여기에 한정되는 것은 아니다.
상기 아마이드는 비스(트리메틸실릴)아미드 디-터셔리-부틸아미드 또는 2,2,6,6-테트라메틸파이퍼리다이드(2,2,6,6-tetramethyl piperidide)일 수 있지만 여기에 한정되는 것은 아니다.
상기 사이클로펜타디에닐은 클로로펜타디에닐, 1-메틸사이클로펜타디에닐, 1,2,3,4-테트라메틸사이클로펜타디에닐, 1-에틸사이클로펜타디에닐, 펜타메틸사이클로펜타디에닐, 1-이소-프로필사이클로펜타디에닐, 1-엔-프로필사이클로펜타디에닐, 및 1-엔-부틸사이클로펜타디에닐을 포함하는 군으로부터 선택될 수 있지만 여기에 한정되는 것은 아니다.
상기 알킬기는 비스(트리메틸실릴)메틸, 트리스(트리메틸실릴)메틸, 및 트리메틸실릴메틸을 포함하는 군으로부터 선택될 수 있지만 여기에 한정되는 것은 아니다.
상기 실릴기는 트리메틸실릴일 수 있지만 여기에 한정되는 것은 아니다.
상기 아미디네이트는 N,N'-디-터셔리-부틸아세트아미디네이트, N,N'-디-이소-프로필아세트아미디네이트, N,N'-디-이소프로필-2-터셔리-부틸아미디네이트, 및 N,N'-디-터셔리-부틸-2-터셔리-부틸아미디네이트로 구성되는 군으로부터 선택될 수 있지만 여기에 한정되는 것은 아니다.
상기 β-디케토네이트는 2,2,6,6-테트라메틸-3.5-헵탄디오네이트, 헥사플루오로-2,4-펜탄디오네이트, 및 6,6,7,7,8,8,8-헵타플루오로-2,2-디메틸-3,5-옥탄디오네이트로 구성되는 군으로부터 선택될 수 있지만 여기에 한정되는 것은 아니다.
상기 케토이미네이트는 2-이소프로필이미노-4-펜타노네이트일 수 있지만 여기에 한정되는 것은 아니다.
상기 실라노에이트는 트리-터셔리-부틸실록사이드 또는 트리에틸실록사이드일 수 있지만 여기에 한정되는 것은 아니다.
상기 카르복실레이트는 2-에틸헥사노에이트일 수 있지만 여기에 한정되는 것은 아니다.
상기 D 리간드는, 예를 들면, 테트라하이드로퓨란(tetrahydrofuran, THF), 디에틸에테르, 1,2-디메톡시에탄, 디글라임(diglyme), 트리글라임(triglyme), 테트라글라임(tetraglyme), 12-크라운-6, 10-크라운-4, 피리딘, N-메틸피롤리딘, 트리에틸아민, 트리메틸아민, 아세토니트릴, 및 2,2-디메틸프로피오니트릴로 구성되는 군으로부터 선택될 수 있지만 여기에 한정되는 것은 아니다.
이트륨(Y)의 전구체는, 예를 들면, Y(N(SiMe3)2)3, Y(N(i-Prop)2)3, Y(N(t-Bu)SiMe3)3, Y(TMPD)3, Cp3Y, (MeCp)3Y, ((n-Prop)Cp)3Y, ((n-Bu)Cp)3Y, Y(THD)3, Y(OCMe2CH2NMe2)3, Y[OOCCH(C2H5)C4H9]3, Y(C11H19O2)3CH3(OCH2CH2)3OCH3, Y(CF3COCHCOCF3)3, Y(OOCC10H7)3, Y(OOC10H19)3, 및 Y(O(i-Prop))3로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
란타늄(La)의 전구체는, 예를 들면, La(N(SiMe3)2)3, La(N(i-Prop)2)3, La(N(t-Bu)SiMe3)3, La(TMPD)3, ((i-Prop)Cp)3La, Cp3La, Cp3La(NCCH3)2, La(Me2NC2H4Cp)3, La(THD)3, La[OOCCH(C2H5)C4H9]3, La(C11H19O2)3·CH3(OCH2CH2)3OCH3, La(C11H19O2)3·CH3(OCH2CH2)4OCH3, La(O(i-Prop))3, La(OEt)3, La(acac)3, La(((t-Bu)2N)2CMe)3, La(((i-Prop)2N)2CMe)3, La(((i-Prop)2N)2CH)3, La(((t-Bu)2N)2C(t-Bu))3, La(((i-Prop)2N)2C(t-Bu))3, 및 La(FOD)3로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
세륨(Ce)의 전구체는, 예를 들면, Ce(N(SiMe3)2)3, Ce(N(i-Prop)2)3, Ce(N(t-Bu)SiMe3)3, Ce(TMPD)3, Ce(FOD)3, ((i-Prop)Cp)3Ce, Cp3Ce, Ce(Me4Cp)3, Ce(OCMeCH2NMe2)3, Ce(THD)3, Ce[OOCCH(C2H5)C4H9]3, Ce(C11H19O2)3·CH3(OCH2CH2)3OCH3, Ce(C11H19O2)3·CH3(OCH2CH2)4OCH3, Ce(O(i-Prop))3, 및 Ce(acac)3로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
프라세오디뮴(Pr)의 전구체는, 예를 들면, Pr(N(SiMe3)2)3, ((i-Prop)Cp)3Pr, Cp3Pr, Pr(THD)3, Pr(FOD)3, (C5Me4H)3Pr, Pr[OOCCH(C2H5)C4H9]3, Pr(C11H19O2)3·CH3(OCH2CH2)3OCH3, Pr(O(i-Prop))3, Pr(acac)3, Pr(hfac)3, Pr(((t-Bu)2N)2CMe)3, Pr(((i-Prop)2N)2CMe)3, Pr(((t-Bu)2N)2C(t-Bu))3, 및 Pr(((i-Prop)2N)2C(t-Bu))3로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
네오디뮴(Nd)의 전구체는, 예를 들면, Nd(N(SiMe3)2)3, Nd(N(i-Prop)2)3, ((i-Prop)Cp)3Nd, Cp3Nd, (C5Me4H)3Nd, Nd(THD)3, Nd[OOCCH(C2H5)C4H9]3, Nd(O(i-Prop))3, Nd(acac)3, Nd(hfac)3, Nd(F3CC(O)CHC(O)CH3)3, 및 Nd(FOD)3로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
사마륨(Sm)의 전구체는, 예를 들면, Sm(N(SiMe3)2)3, ((i-Prop)Cp)3Sm, Cp3Sm, Sm(THD)3, Sm[OOCCH(C2H5)C4H9]3, Sm(O(i-Prop))3, Sm(acac)3, 및 (C5Me5)2Sm로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
유로퓸(Eu)의 전구체는, 예를 들면, Eu(N(SiMe3)2)3, ((i-Prop)Cp)3Eu, Cp3Eu, (Me4Cp)3Eu, Eu(THD)3, Eu[OOCCH(C2H5)C4H9]3, Eu(O(i-Prop))3, Eu(acac)3, 및 (C5Me5)2Eu로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
가돌리늄(Gd)의 전구체는, 예를 들면, Gd(N(SiMe3)2)3, ((i-Prop)Cp)3Gd, Cp3Gd, Gd(THD)3, Gd[OOCCH(C2H5)C4H9]3, Gd(O(i-Prop))3, Gd(acac)3, 및 (C5Me5)2Gd로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
테르븀(Tb)의 전구체는, 예를 들면, Tb(N(SiMe3)2)3, ((i-Prop)Cp)3Tb, Cp3Tb, Tb(THD)3, Tb[OOCCH(C2H5)C4H9]3, Tb(O(i-Prop))3, Tb(acac)3, 및 (C5Me5)2Tb로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
디스프로슘(Dy)의 전구체는, 예를 들면, Dy(N(SiMe3)2)3, ((i-Prop)Cp)3Dy, Cp3Dy, Dy(THD)3, Dy[OOCCH(C2H5)C4H9]3, Dy(O(i-Prop))3, Dy(acac)3, (C5Me5)2Dy, 및 Dy(O2C(CH2)6CH3)3로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
홀뮴(Ho)의 전구체는, 예를 들면, Ho(N(SiMe3)2)3, ((i-Prop)Cp)3Ho, Cp3Ho, Ho(THD)3, Ho[OOCCH(C2H5)C4H9]3, Ho(O(i-Prop))3, Ho(acac)3, 및 (C5Me5)2Ho로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
에르븀(Er)의 전구체는, 예를 들면, Er(N(SiMe3)2)3, ((i-Prop)Cp)3Er, ((n-Bu)Cp)3Er, Cp3Er, Er(THD)3, Er[OOCCH(C2H5)C4H9]3, Er(O(i-Prop))3, Er(acac)3, 및 (C5Me5)2Er로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
툴륨(Tm)의 전구체는, 예를 들면, Tm(N(SiMe3)2)3, ((i-Prop)Cp)3Tm, Cp3Tm, Tm(THD)3, Tm[OOCCH(C2H5)C4H9]3, Tm(O(i-Prop))3, Tm(acac)3, 및 (C5Me5)2Tm로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
이터븀(Yb)의 전구체는, 예를 들면, Yb(N(SiMe3)2)3, Yb(N(i-Prop)2)3, ((i-Prop)Cp)3Yb, Cp3Yb, Yb(THD)3, Yb[OOCCH(C2H5)C4H9]3, Yb(O(i-Prop))3, Yb(acac)3, (C5Me5)2Yb, Yb(hfac)3, 및 Yb(FOD)3로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
루테튬(Lu)의 전구체는, 예를 들면, Lu(N(SiMe3)2)3, ((i-Prop)Cp)3Lu, Cp3Lu, Lu(THD)3, Lu[OOCCH(C2H5)C4H9]3, Lu(O(i-Prop))3, 및 Lu(acac)3로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
상기 반도체 전구체는 실리콘의 전구체일 수 있다.
상기 실리콘 전구체는, 예를 들면, 실란(SiH4), 디실란(Si2H6), 모노클로로실란(SiClH3), 디클로로실란(SiCl2H2), 트리클로로실란(SiCl3H), 헥사클로로디실란(Si2Cl6), 디에틸실란(Et2SiH2), 테트라에틸 오쏘실리케이트(Si(OCH2CH3)4, TEOS), 또는 알킬 아미노실란계 화합물들일 수 있지만 여기에 한정되는 것은 아니다. 상기 알킬 아미노실란계 화합물은, 예를 들면, 디이소프로필아미노실란(H3Si(N(i-Prop)2)), 비스(터셔리-부틸아미노)실란((C4H9(H)N)2SiH2), 테트라키스(디메틸아미노)실란(Si(NMe2)4), 테트라키스(에틸메틸아미노)실란(Si(NEtMe)4), 테트라키스(디에틸아미노)실란(Si(NEt2)4), 트리스(디메틸아미노)실란(HSi(NMe2)3), 트리스(에틸메틸아미노)실란(HSi(NEtMe)3), 트리스(디에틸아미노)실란(HSi(NEt2)3), 트리스(디메틸하이드라지노)실란(HSi(N(H)NMe2)3), 비스(디에틸아미노)실란(H2Si(NEt2)2), 비스(디이소프로필아미노)실란(H2Si(N(i-Prop)2)2), 트리스(이소프로필아미노)실란(HSi(N(i-Prop)2)3), 또는 (디이소프로필아미노)실란(H3Si(N(i-Prop)2)을 포함할 수 있지만 여기에 한정되는 것은 아니다.
여기서, Me는 메틸기, Et는 에틸기, i-Prop은 이소프로필기, n-Prop은 n-프로필기, Bu는 부틸기, n-Bu는 n-부틸기, Cp는 사이클로펜타디에닐기, THD는 2,2,6,6-테트라메틸-3,5-헵탄디오네이트, TMPD는 2,2,6,6-테트라메틸파이퍼리다이드, acac는 아세틸아세토네이트, hfac는 헥사플루오로아세틸아세토네이트, 그리고 FOD는 6,6,7,7,8,8,8-헵타플루오로-2,2-디메틸-3,5-옥탄디오네이트를 나타낸다.
상기 금속 전구체 및/또는 상기 반도체 전구체(ML)는 상기 반응 억제 작용기(-X)들의 층의 위에 모노레이어 또는 둘 이상의 층으로 물리흡착될 수 있다. 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)와 상기 반응 억제 작용기(-X)들 사이의 물리흡착으로 인한 결합력은 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)와 상기 기판(101)의 표면에 형성된 상기 반응 활성 요소(예를 들면, 산소 라디칼들 또는 하이드록시 작용기) 사이의 결합력보다 약하다.
상기 금속 전구체 및/또는 상기 반도체 전구체(ML)가 상기 반응 억제 작용기(-X)에 물리 흡착되기 때문에, 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)가 물리 흡착된 제 1 층의 위에 다시 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)가 물리 흡착된 제 2 층이 형성될 확률은 크게 낮아진다.
극히 약한 결합력으로 물리 흡착된(physisorbed) 여분의 금속 전구체 및/또는 반도체 전구체(ML)은 헬륨(He), 네온(Ne), 아르곤(Ar)과 같은 불활성 기체 또는 질소(N2)를 이용하여 퍼지(purge)될 수 있다. 또한 미처 흡착되지 않았던 여분의 금속 전구체 및/또는 반도체 전구체(ML)도 본 퍼지에 의하여 상기 반응 챔버(12) 외부로 배출될 수 있다. 이와 같이 퍼지함으로써 상기 여분의 금속 전구체 및/또는 반도체 전구체(ML)와 상기 챔버 내에 후속적으로 제공되는 다른 가스들과의 불필요한 반응을 방지 또는 최소화할 수 있다.
도 1 및 도 3c를 참조하면, 금속 산화물 및/또는 반도체 산화물(MO)의 층을 얻기 위하여 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)를 산화시킨다(S13). 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)를 산화시키는 단계(S13)는, 도 6에 나타낸 바와 같이, 상기 금속 전구체 및/또는 상기 반도체 전구체의 층 위에 산화제를 포함하는 제 3 반응 가스를 제공하는 단계(S131), 상기 금속 전구체 및/또는 상기 반도체 전구체를 상기 산화제와 반응시켜 금속 산화물 및/또는 반도체 산화물의 층을 생성하는 단계(S132), 및 여분의 상기 산화제를 포함하는 제 3 반응가스를 퍼지하는 단계(S133)를 포함할 수 있다.
상기 금속 전구체 및/또는 상기 반도체 전구체(ML)를 산화시키기 위하여 이들이 흡착된 표면 위에 산화제가 제공될 수 있다. 상기 산화제는, 예를 들면, 오존(O3), 산소(O2), 물(H2O), 과산화수소(H2O2), 또는 아산화질소(N2O)와 같은 산화제일 수 있지만 여기에 한정되는 것은 아니다. 이와 같은 산화제 산화 작용에 의하여 금속 산화물 및/또는 반도체 산화물(MO)의 층이 형성될 수 있다.
경우에 따라, 상기 금속 산화물 및/또는 상기 반도체 산화물(MO)의 층의 표면은 반응 활성 요소(-R)로 종결될 수 있다. 상기 반응 활성 요소(-R)는, 예를 들면, 산소, 산소 라디칼, 및/또는 하이드록시기(-OH)를 포함할 수 있다. 예를 들면, 상기 산화제로서 오존 또는 산소 등을 이용하는 경우에는 반응 활성 요소(-R)가 산소 또는 산소 라디칼을 포함할 수 있다. 또한, 상기 산화제로서 물 또는 과산화수소를 이용하는 경우에는 반응 활성 요소(-R)가 산소, 산소 라디칼, 또는 하이드록시기(-OH)를 포함할 수 있다.
상기 금속 전구체 및/또는 상기 반도체 전구체(ML)를 산화시키기 위하여 상기 산화제는 기체 상태로 제공될 수도 있고, 플라스마 상태로 제공될 수도 있다.
선택적으로(Optionally), 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)가 산화될 때 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)가 흡착되어 있던 반응 억제 작용기(-X)가 제거될 수 있다.
도 3b를 참조한 설명에서 언급한 바와 같이 금속 전구체 및/또는 반도체 전구체(ML)를 기판의 표면에 우수한 스텝 커버리지로 형성하였고, 이를 산화제로 산화시켰으므로, 궁극적으로 우수한 스텝 커버리지를 갖는 금속 산화물 및/또는 반도체 산화물(MO)을 얻을 수 있다.
본 발명 개념의 일부 실시예들에 따르면, 상기 산화제는 탄소를 포함하지 않는 무기 화합물일 수 있다. 따라서, 상기 금속 산화물 및/또는 반도체 산화물(MO) 내에 함유되는 탄소의 양을 최소화할 수 있고, 그에 따라 상기 금속 산화물 및/또는 반도체 산화물(MO)의 물성을 개선하고 신뢰성을 확보할 수 있다.
상기 금속 전구체 및/또는 상기 반도체 전구체(ML)를 산화시킨 후, 여분의 산화제는 상기 챔버로부터 퍼지될 수 있다. 이와 같이 퍼지함으로써 상기 여분의 산화제와 상기 챔버 내에 후속적으로 제공되는 다른 가스들과의 불필요한 반응을 방지 또는 최소화할 수 있다.
도 1을 참조하면, 이상의 과정에서 형성된 산화물층(110)의 형성이 완료되었는지의 여부를 판단한다(S14). 이와 같은 산화물층(110)의 형성이 완료되었는지의 여부는, 예를 들면, 상기 산화물층(110)을 이루는 물질, 상기 산화물층(110)의 두께, 상기 산화물층(110)의 유전율 등을 고려하여 판단할 수 있다.
만일, 추가적으로 상기 산화물층(110)을 형성할 필요가 있다면 앞서 설명한 단계 S11 내지 S13의 과정을 1회 이상 더 수행할 수 있다. 그렇지 않고 상기 산화물층(110)의 형성이 완료되었다고 판단된다면 상기 산화물층(110)을 형성하기 위한 공정을 종료할 수 있다.
도 1 및 도 3d를 참조하면, 단계 14에서 상기 산화물층(110)을 더 형성할 필요가 있다고 판단되는 경우 단계 11을 재차 수행한다. 그러면, 도 3d에 나타낸 바와 같이 금속 산화물 및/또는 반도체 산화물(MO)의 위에 반응 억제 작용기(-X)가 생성될 수 있다. 상기 반응 억제 작용기(-X)가 형성된 후 여분의 제 1 반응 가스는 반응 챔버(12)로부터 퍼지될 수 있다.
도 1 및 도 3e를 참조하면, 단계 12를 수행하여 상기 반응 억제 작용기(-X)에 금속 전구체 및/또는 반도체 전구체(ML)를 물리 흡착시킨다. 앞서 도 3c를 참조하여 설명한 바와 같이 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)는 상기 반응 억제 작용기(-X)들의 층의 위에 모노레이어 또는 둘 이상의 층으로 물리흡착될 수 있다. 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)의 층이 2개층 이상으로 형성되는 경우, 상기 반응 억제 작용기(-X)에 직접 흡착되는 층은 물리 흡착을 이루어 비교적 약한 결합을 이룬다. 한편, 상기 반응 억제 작용기(-X)에 물리흡착된 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)의 제 1 층 위에 다시 물리흡착된 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)의 제 2 층은 상기 제 1 층과 더욱 약한 결합력을 갖게 된다.
만일, 상기 반응 억제 작용기(-X)가 없었다면, 상기 제 1 층은 상기 반응 활성 요소(-R)에 화학 흡착될 수 있다. 이 경우, 상기 제 2 층과 그 이후의 층들은 상기 반응 억제 작용기(-X)가 존재하는 경우에 비하여 더 강력한 물리 흡착을 이루게 되어 스텝 커버리지가 저하될 수 있다.
또한, 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)가 물리흡착되는 속도는 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)가 지형 내부로 확산되는 속도에 비하여 더 느릴 수 있다. 이 경우 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)의 물리 흡착이 상당히(significantly) 진행되기 전에, 종횡비가 큰 구조물 또는 지형 내부까지 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)가 확산될 수 있다. 그에 따라 우수한 스텝 커버리지를 갖는 금속 전구체 및/또는 반도체 전구체(ML)의 층을 형성할 수 있다. 그러나, 본 발명 개념이 특정한 이론에 의하여 한정되는 것은 아니다.
도 3e에서 물리 흡착되는 금속 전구체 및/또는 반도체 전구체(ML)는 도 3b에서 물리 흡착된 금속 전구체 및/또는 반도체 전구체(ML)와 동일한 물질일 수도 있지만 상이한 물질일 수도 있다. 즉, 단계 S11 내지 단계 S13을 포함하는 사이클을 복수회 수행할 때 각 사이클에서 사용되는 금속 전구체 및/또는 반도체 전구체(ML)는 서로 상이할 수 있다. 또는 하나의 금속 전구체 및/또는 반도체 전구체를 소정 횟수의 사이클 동안 사용하다가 그 이후로는 다른 종류의 금속 전구체 및/또는 반도체 전구체를 사용할 수도 있다.
선택적으로, 제 1 물질의 산화물을 형성하고, 그 위에 제 2 물질의 산화물을 적층할 수 있다. 특히, 상기 제 1 물질의 산화물과 상기 제 2 물질의 산화물을 교대로 복수회 적층할 수도 있다. 상기 제 1 물질의 산화물을 형성하기 위하여 제 1 금속의 전구체 및/또는 제 1 반도체의 전구체를 이용하여 단계 S11 내지 단계 S13을 포함하는 사이클을 1회 이상 수행할 수 있다. 그런 다음 상기 제 2 물질의 산화물을 형성하기 위하여 제 2 금속의 전구체 및/또는 제 2 반도체의 전구체를 이용하여 단계 S11 내지 단계 S13을 포함하는 사이클을 1회 이상 수행할 수 있다.
이 때, 각 사이클에 있어서 상기 반응 활성 요소(-R)가 그 하부의, 이제는 기판의 일부가 된 금속 또는 반도체와 결합된 세기는 금속 또는 반도체의 종류에 따라 달라질 수 있다. 상기 제 1 금속은 상기 제 1 금속과 상기 반응 활성 요소 사이의 결합 세기가 3주기 금속과 상기 반응 활성 요소 사이의 결합 세기보다 약하도록 선택될 수 있다. 상기 3주기 금속은, 예를 들면, 알루미늄(Al)일 수 있지만 여기에 한정되는 것은 아니다. 또는, 상기 제 1 금속은 상기 제 1 금속과 상기 반응 활성 요소 사이의 결합 세기가 3주기 반도체와 상기 반응 활성 요소 사이의 결합 세기보다 약하도록 선택될 수 있다. 상기 3주기 반도체는 실리콘(silicon)일 수 있다.
이러한 제 1 금속은, 예를 들면, 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 탄탈륨(Ta), 니오븀(Nb), 스칸듐(Sc), 이트륨(Y), 루테튬(Lu), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이터븀(Yb)으로 구성되는 군으로부터 선택되는 1종 이상일 수 있지만 여기에 한정되는 것은 아니다.
특정 이론에 의하여 한정되는 것은 아니지만, 제 1 금속을 이와 같이 선택하는 경우, 제 1 금속과 반응 활성 요소 사이의 결합 세기가 다소 낮기 때문에 반응 억제 작용기의 층이 전체 표면에 걸쳐 형성될 수 있다. 그 결과 반응 억제 작용기(-X)가 전체 지형(feature)에 걸쳐서 금속 전구체 및/또는 반도체 전구체의 화학 흡착을 방지하는 것이 가능해지고, 그에 따라 그 위에 형성되는 제 2 물질의 산화물이 실리콘 산화물 및/또는 알루미늄 산화물인 경우에도 여전히 스텝 커버리지가 우수한 제 2 물질의 산화물을 얻을 수 있다.
선택적으로, 상기 제 1 물질의 산화물 위에 형성된 상기 제 2 물질의 산화물이 실리콘 산화물이거나 알루미늄 산화물인 경우에는, S11 내지 S13의 사이클을 1회만 수행하고 상기 제 1 물질의 산화물을 형성하는 사이클을 수행할 수 있다. 또는, 상기 제 1 물질의 산화물 위에 형성된 상기 제 2 물질의 산화물이 실리콘 산화물이거나 알루미늄 산화물인 경우에, 실리콘 산화물 또는 알루미늄 산화물의 모노레이어(monolayer)가 형성되도록 S11 내지 S13의 사이클을 1회 이상 수행하고, 그런 다음 상기 제 1 물질의 산화물을 형성하는 사이클을 수행할 수 있다.
도 1 및 도 3f를 참조하면, 단계 13을 수행하여 상기 금속 전구체 및/또는 상기 반도체 전구체(ML)를 산화시킴으로써 금속 산화물 및/또는 반도체 산화물의 층을 얻을 수 있다. 그런 다음, 산화물 층(112)의 형성이 완료되었는지의 여부를 판단할 수 있다(S14). 만일, 추가적으로 상기 산화물층(110)을 형성할 필요가 있다면 앞서 설명한 단계 S11 내지 S13의 과정을 1회 이상 더 수행할 수 있다. 그렇지 않고 상기 산화물층(110)의 형성이 완료되었다고 판단된다면 상기 산화물층(110)을 형성하기 위한 공정을 종료할 수 있다.
단계 S11 내지 S13의 사이클을 수회 내지 수백회 반복하더라도 앞서 설명한 바와 같이 각 사이클마다 우수한 스텝 커버리지를 갖는 산화물의 모노레이어를 얻게되므로, 종국적으로 얻어지는 전체 산화물층(110)도 우수한 스텝 커버리지를 갖는다.
이하에서는, 본 발명 개념의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 7은 본 발명 개념의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 흐름도이다. 도 8a 내지 도 8h는 본 발명 개념의 일 실시예에 따른 반도체 소자의 형성 방법을 순서에 따라 나타낸 측단면도들이다.
도 7 및 도 8a를 참조하면, 기판(210) 상에 층간 절연막(211), 콘택 플러그(212) 및 식각 저지막(213)을 형성하고, 그 위에 커패시터 형성을 위한 제 1 몰드막(214)을 형성할 수 있다(S20). 상기 제 1 몰드막(214)의 상부에는 지지층(232L)을 형성할 수 있다. 상기 지지층(232L)은 약 10 nm 내지 약 500 nm의 두께를 가질 수 있다. 상기 지지층(232L) 상에는 지지층을 패터닝하기 위한 마스크 패턴(240)을 형성할 수 있다. 상기 마스크 패턴(240)은 추후 형성될 지지 패턴에 대응되는 패턴을 갖도록 형성될 수 있다. 상기 마스크 패턴(240)은 예를 들면 포토레지스트 패턴일 수 있다.
상기 기판(210)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄일 수 있다. 그러나, 상기 기판(210)은 여기에 한정되지 않고 앞서 도 3a를 참조하여 설명한 기판들 중의 어느 하나일 수도 있다.
상기 층간 절연막(211)은 유전 물질을 포함할 수 있다. 예를 들면, 상기 층간 절연막(211)은 산화물, 질화물 및/또는 산질화물일 수 있다. 상기 층간 절연막(211)은 단일층으로 이루어 질 수도 있고, 둘 이상의 층들을 포함할 수도 있다.
상기 기판(210) 상에 상기 층간 절연막(211)을 관통하는 콘택 플러그들(212)을 형성할 수 있다. 상기 콘택 플러그들(212)은 도핑된 폴리실리콘 등과 같은 반도체 물질; 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 알루미늄(Al) 등과 같은 금속; 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속질화물; 티타늄 실리콘 질화물(TiSiN), 텅스텐 실리콘 질화물(WSiN) 등과 같은 금속 실리콘 질화물; 및 텅스텐 실리사이드(WSi) 등과 같은 금속 실리사이드로 구성되는 군으로부터 선택되는 1종 이상으로 형성될 수 있다.
도면에는 도시되어 있지 않지만, 상기 기판(210) 상에는 서로 교차하는 복수개의 워드라인들 및 비트라인들이 형성될 수 있고, 이들 라인들은 상기 층간 절연막(211)으로 덮여 있을 수 있다. 상기 각 워드 라인의 양 옆의 기판(210) 내에 도핑 영역들이 배치되고, 상기 콘택 플러그들(212)의 각각은 하나의 도핑 영역과 접속될 수 있다. 또한, 상기 콘택 플러그들(212)은 대응되는 스위칭 소자에 전기적으로 연결되어 있을 수 있다. 상기 스위칭 소자는 트랜지스터나 다이오드와 같은 임의의 능동 소자일 수 있다.
상기 식각 저지막(213) 상에는 상기 제 1 몰드막(214)이 형성될 수 있다(S20). 상기 제 1 몰드막(214)은 산화막, 질화막, 또는 산질화막 중에서 적어도 하나를 포함할 수 있다.
도시되지는 않았지만, 상기 제 1 몰드막(214) 및 상기 식각 저지막(213) 사이에 버퍼막(미도시)이 더 형성될 수 있다. 상기 버퍼막은 산화막 또는 질화막 중에서 적어도 하나를 포함할 수 있다.
상기 지지층(232L)은 제 1 몰드막(214)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예컨대, 상기 제 1 몰드막(214)의 전부 또는 일부를 제거할 때 LAL (Limulus Amebocyte Lysate) 리프트-오프(lift-off) 공정을 이용하는 경우, LAL에 대하여 식각 속도(etch rate)가 낮으며, 유전체 특성을 갖는 물질로 형성할 수 있다.
만일, 상기 제 1 몰드막(214)이 SiO2, SiGe, Si, 및 탄소계 물질 중의 어느 하나 이상의 물질로 형성되는 경우, 상기 지지층(232L)은 SiN, SiCN, TaO, 및 TiO2 중에서 선택되는 어느 하나를 이용하여 형성될 수 있다. 그러나, 본 발명 개념이 이들 물질에 한정되는 것은 아니다.
도 8b를 참조하면, 상기 마스크 패턴(240)을 식각 마스크로 이용하여, 노출되는 상기 지지층(232L)을 이방성 식각하여 지지층 패턴(232P)을 형성한다. 상기 이방성 식각에 의하여 지지층 패턴(232P) 사이로 제 1 몰드막(214)의 일부가 노출될 수 있다.
도 8c를 참조하면, 상기 제 1 몰드막(214) 및 상기 지지층 패턴(232P) 상에 제 2 몰드막(215)을 형성한다. 상기 제 2 몰드막(215)은 제 1 몰드막(214)과 동일한 물질로 형성하거나 제 1 몰드막(214)과 유사한 식각 속도, 예컨대 LAL 리프트 공정을 통해 제 1 몰드막(214)과 제 2 몰드막(215)을 제거하는 경우, LAL에 의한 제 2 몰드막(215)의 식각 속도가 상기 제 1 몰드막(214)의 식각 속도에 비해 10 % 이하의 차이를 갖는 물질로 형성할 수 있다. 상기 제 2 몰드막(215)은 상기 지지층 패턴(232P)을 모두 덮을 수 있는 두께로 형성할 수 있다. 예를 들면, 상기 제 2 몰드막(215)은 적어도 50㎚의 두께를 가지도록 형성할 수 있다. 또한 상기 제 1 몰드막(214) 및 제 2 몰드막(215)의 두께의 합은 약 1,000 Å 내지 약 4,000 Å일 수 있다.
도 7 및 도 8d를 참조하면, 실린더형의 제 1 전극을 형성할 위치에 상기 콘택 플러그(212)가 노출될 때까지 제 2 몰드막(215), 지지층 패턴(232P), 제 1 몰드막(214) 및 식각 저지막(213)을 식각하여 다수의 개구부(H)들을 형성한다(S21). 상기 개구부(H)는 적어도 하나의 다른 개구부(H)와 상기 지지층 패턴(232P)에 의하여 연결될 수 있다. 그러나, 반드시 연결되어야 하는 것은 아니다.
상기 개구부(H)는 상기 콘택 플러그(212)의 상부면을 노출시킬 수 있다. 상기 개구부(H)는 상기 개구부(H)를 정의하기 위한 마스크 패턴을 상기 제 2 몰드막(215) 상에 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제 1 몰드막(214), 제 2 몰드막(215) 및 지지층 패턴(232P)을 식각함으로써 형성될 수 있다. 일 실시예에 따르면, 상기 개구부(H)는 홀의 형태로(hole-shaped) 형성될 수 있다.
도 7 및 도 8e를 참조하면, 상기 기판(210)의 결과물 전면, 즉 개구부(H)의 내벽 및 상기 제 2 몰드막(215) 상으로 도전성 물질을 증착한 후, 각 개구부(H) 내벽의 도전성 물질을 분리하여 복수의 제 1 전극(220)들을 형성한다(S22). 상기 제 1 전극(220)들은 도전성 물질을 콘포말하게 형성한 후, 개구부(H)를 매립할 수 있도록 기판(110) 상의 결과물 전면으로 매립층(미도시)을 형성하고, 에치백(etch-back) 및/또는 화학적 기계적 연마(CMP) 공정을 통해 제 2 몰드막(215)이 노출될 때까지 상기 매립층 및 도전성 물질을 제거하는 평탄화 공정을 수행함으로써 형성될 수 있다. 상기 제 1 전극(220)은 상기 콘택 플러그(212)와 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 제 1 전극(220)은 상기 콘택 플러그(212)와 접촉되는 평판부 및 상기 평판부의 가장자리로부터 수직 방향으로 연장되는 측벽부를 포함할 수 있다. 따라서, 상기 제 1 전극(220)은 상기 평판부와 상기 측벽부에 의하여 정의되는 빈 공간을 가질 수 있다. 예를 들면, 상기 제 1 전극(220)은 실린더형일 수 있다.
상기 제 1 전극(220)은 예를 들면, 도핑된 폴리실리콘과 같은 반도체 물질; 루테늄(Ru), 이리듐(Ir), 티타늄(Ti) 및/또는 탄탈륨(Ta)과 같은 금속; 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN)와 같은 도전성 금속 질화막; 산화이리듐(IrO)과 같은 도전성 금속산화물; 및/또는 이들의 복합물로 형성될 수 있다. 상기 제 1 전극(220)은 단일 층으로 형성될 수도 있고, 2 이상의 층이 적층된 구조일 수도 있다.
상기 제 2 몰드막(215) 상의 상기 도전성 물질은 화학적 기계적 연마 공정을 통해, 그리고 상기 매립층은 에치백에 의해 각각 제거할 수 있다. 상기 매립층은 제 1 몰드막(214) 및/또는 제 2 몰드막(215)과 동일 재질로 형성하거나 유사한 식각율을 갖는 물질로 형성할 수 있다. 매립층은, 예컨대, 산화막일 수 있다.
도 7 및 도 8f를 참조하면, 상기 제 1 전극(220)을 형성한 후, 제 1 몰드막(214) 및 제2 몰드막(215)을 제거한다(S23). 또한, 매립층은 제 1 몰드막(214) 및 제 2 몰드막(215)과 함께 제거할 수 있고, 따로 제거할 수도 있다. 예컨대, 제 1 몰드막(214), 제 2 몰드막(215) 및 매립층은 불화암모늄(NH4F), 불산(HF) 및 물을 포함하는 LAL 또는 불산을 이용하여 리프트-오프 공정 방법을 이용하여 제거될 수 있다. 따라서, 전술한 바와 같이 지지층 패턴(232P)을 이루는 물질은 LAL에 대하여 제 1 몰드막(214) 및 제 2 몰드막(215)에 비해 식각율이 낮도록 선택될 수 있다. 상기 제 1 전극(220)들의 적어도 일부는 지지 패턴(232)에 의하여 지지될 수 있다. 도 8f에서는, 지지 패턴(232)이 실린더형 구조물, 즉 실린더형 제 1 전극(220)의 단부보다 낮은 높이에 형성되어 있다. 그러나, 지지 패턴(232)은 상기 제 1 전극(220)의 단부와 동일 높이로 형성될 수도 있다.
도 7 및 도 8g를 참조하면, 제 1 몰드막(214), 제 2 몰드막(215) 및 매립층을 제거한 후, 상기 제 1 전극(220) 상에 커패시터 유전막(222)을 콘포말하게 형성한다(S24). 상기 커패시터 유전막(222)은, 예를 들면, 도 1 및 도 3a 내지 도 3f를 참조하여 설명한 방법에 따라 형성된 금속 산화물 및/또는 반도체 산화물을 포함할 수 있다. 이하에서는 커패시터 유전막(222)의 제조 방법을 더욱 구체적으로 설명한다.
먼저 상기 제 1 전극(220)이 형성된 기판(210)을 반응 챔버 내로 로딩한다.
상기 로딩된 기판(210)에 대하여 상기 제 1 전극(220)의 표면에 금속 산화물 및/또는 반도체 산화물을 포함하는 커패시터 유전막(222)을 형성하기 위하여, 기판(210)의 표면 위에 반응 활성 요소들의 층을 형성할 수 있다. 그런 다음, 상기 반응 활성 요소들의 층 위에 제 1 물질의 산화물 층을 형성할 수 있다.
상기 제 1 물질의 산화물 층을 형성하기 위하여 상기 제 1 물질의 전구체의 층을 형성한 후 상기 제 1 물질의 전구체의 층을 산화시킬 수 있다. 상기 제 1 물질은 제 1 금속 또는 반도체일 수 있다. 상기 제 1 금속은 4주기 내지 6주기의 2족 내지 5족 및 란탄족의 금속 중에서 선택되는 적어도 1종일 수 있고, 예를 들면, 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 탄탈륨(Ta), 니오븀(Nb), 스칸듐(Sc), 이트륨(Y), 루테튬(Lu), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 또는 이터븀(Yb) 중에서 선택되는 적어도 하나일 수 있다. 이들의 전구체에 관하여는 앞서 상세히 설명하였으므로 여기서는 상세한 설명을 생략한다.
또한, 상기 제 1 물질의 전구체의 층을 산화시키는 단계에 의하여 얻어지는 표면은 산소, 산소 라디칼, 또는 하이드록시기로 종결될 수 있는데, 이들은 다시 반응 활성 요소로서 작용할 수 있다.
선택적으로, 상기 제 1 물질의 산화물 층을 형성하기 위하여 상기 제 1 물질의 전구체의 층을 형성하는 단계와 상기 제 1 물질의 전구체의 층을 산화시키는 단계의 사이클을 2회 이상 반복 수행할 수 있다. 상기 사이클의 반복 수행은 원하는 두께의 제 1 물질의 산화물 층을 얻을 때까지 계속될 수 있다. 또한, 상기 제 1 물질의 산화물 층을 형성할 때, 제 1 물질의 산화물 위에 반응 억제 작용기의 층을 형성하는 단계를 적어도 1회 이상 수행할 수 있다. 이 경우 상기 사이클이 수행됨에 있어서 반응 억제 작용기가 적용되는 사이클도 있고 반응 억제 작용기가 적용되지 않는 작용기도 있을 수 있다.
또는, 선택적으로, 상기 제 1 물질의 산화물 층을 형성하기 위한 상기 사이클에 있어서, 상기 제 1 물질의 전구체의 층을 형성하는 단계에 선행하여 반응 억제 작용기의 층을 형성하는 단계를 더 포함할 수 있다. 이 경우 상기 사이클 각각은 반응 억제 작용기의 층을 형성하는 단계를 포함하게 된다.
이와 같은 방법을 통하여 제 1 물질의 산화물 층을 형성한 다음, 상기 제 1 물질의 산화물 층 위에 제 2 물질의 산화물 층을 형성할 수 있다. 특히, 상기 제 2 물질의 산화물 층을 형성하는 단계는, 상기 제 1 물질의 산화물 층 위에 반응 억제 작용기의 층을 형성하는 단계; 상기 반응 억제 작용기의 층 위에 제 2 물질의 전구체의 층을 형성하는 단계; 및 상기 제 2 물질의 전구체의 층을 산화시키는 단계를 포함할 수 있다.
상기 제 2 물질은 제 2 금속 또는 반도체일 수 있다. 상기 제 2 금속은 3주기 금속일 수 있으며, 예를 들면, 알루미늄(Al)일 수 있다. 상기 제 2 물질로서의 상기 반도체는 실리콘(silicon)일 수 있다.
상기 제 2 물질의 산화물 층은 모노레이어(monolayer)로 형성될 수 있다. 선택적으로, 상기 제 2 물질의 산화물 층을 형성하기 위한 반응 억제 작용기의 층을 형성하는 단계, 제 2 물질의 전구체의 층을 형성하는 단계, 및 상기 제 2 물질의 전구체의 층을 산화시키는 단계의 사이클은 1회만 수행될 수도 있다.
상기 제 1 물질의 산화물의 층을 형성하는 단계와 상기 제 2 물질의 산화물의 층을 형성하는 단계는 서로 교대로 반복하여 수행될 수 있다. 이를 위하여, 상기 제 2 물질의 전구체의 층을 산화시킨 후에 얻어지는 표면이 산소 라디칼로 종결될 수 있다. 상기 산소 라디칼은 앞서 설명한 반응 활성 요소로서 작용할 수 있다.
제 1 물질의 산화물 층을 형성하기 위한 각 사이클에 있어서, 반드시 단일한(single) 제 1 물질이 사용될 필요는 없다. 앞서 열거한 여러 가지 제 1 물질 중에서 상이한 제 1 물질들이 각 사이클에 사용될 수도 있다. 즉, 어느 사이클에서는 제 1 물질로서 지르코늄이 사용될 수도 있고, 다른 사이클에서는 제 1 물질로서 하프늄이 사용될 수도 있다.
사용되는 제 1 물질과 제 2 물질의 종류와 농도에 따라 산화물 층의 물성이 크게 달라질 수 있기 때문에 제 1 물질과 제 2 물질의 종류는 산화물 층의 원하는 용도에 따라 적절히 선택할 수 있다.
이와 같이 형성되는 산화물 층은, 예를 들면, 지르코늄 하프늄 실리케이트(ZrHf(SiO2))를 포함할 수 있다.
도 7 및 도 8h를 참조하면, 상기 커패시터 유전막(222)의 위에 제 2 전극(224)을 형성하여(S25) 커패시터를 완성할 수 있다. 상기 제 2 전극(224)은, 예를 들면, 도핑된 폴리실리콘과 같은 반도체 물질; 루테늄(Ru), 이리듐(Ir), 티타늄(Ti) 및/또는 탄탈륨(Ta)과 같은 금속; 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN)와 같은 도전성 금속 질화막; 산화이리듐(IrO)과 같은 도전성 금속산화물; 및/또는 이들의 복합물로 형성될 수 있다. 상기 제 2 전극(224)은 단일 층으로 형성될 수도 있고, 2 이상의 층이 적층된 구조일 수도 있다.
상기 제 1 전극(220)의 종횡비(AR)는 하기 수학식 1로 정의될 수 있다.
<수학식 1>
Figure 112012022586684-pat00005
(여기서, a는 상기 제 1 전극의 내측 직경, b는 상기 제 1 전극들 사이의 이격 거리, 및 c는 상기 제 1 전극의 외측 표면의 수직 높이이고, min(a,b)는 a와 b중에서 상대적으로 더 작은 수임)
상기 제 1 전극(220)의 종횡비(AR)는 20 이상일 수 있고, 또는 30 이상일 수 있다. 또한, 상기 제 1 전극(220)의 표면에 형성되는 커패시터 유전막(222)의 두께는 모든 위치에서 완전히 동일할 수 없는데, 상기 제 1 전극(220)의 표면에 형성되는 커패시터 유전막(222)의 가장 두꺼운 두께에 대한 상기 커패시터 유전막(222)의 가장 얇은 두께의 비율은 약 0.85 이상일 수 있고, 또는 약 0.9 이상일 수 있으며, 또는 약 0.95 이상일 수 있다.
도 9는 도 8h의 A, B, 및 C로 표시된 부분을 확대한 부분 확대도이다. 도 9의 (a)는 도 8h의 A 부분에 대응되고, (b)는 도 8h의 B 부분에 대응되며, (c)는 도 8h의 C 부분에 대응된다. 상기 커패시터 유전막(222)의 두께는 위치에 따라 변화하며, 결정 상태도 위치에 따라 변화할 수 있다.
상기 커패시터 유전막(222)의 두께는 헤드쪽((a) 참조)이 가장 두꺼울 수 있다. 이 경우, 상기 커패시터 유전막(222)의 두께는 콘택 플러그(212) 쪽으로 가까워짐에 따라 점차로 얇아질 수 있다. 한편, (c)에 보인 바와 같이 바닥 쪽에 있어서는 코너 부분에서 가장 얇은 두께를 가질 수 있고, 바닥의 중심으로 갈수록 두꺼워질 수 있다. 상기 코너 부분에서는 수평 방향이든, 수직 방향이든, 또는 그 외의 방향이든 상기 커패시터 유전막(222)의 표면과 상기 제 1 전극(220)과의 거리가 가장 짧은 치수를 상기 커패시터 유전막(222)의 두께로 간주할 수 있다. 또한, 이러한 두께를 이용하여 상기 커패시터 유전막(222)의 가장 두꺼운 두께에 대한 상기 커패시터 유전막(222)의 가장 얇은 두께의 비율을 계산할 수 있다.
상기 커패시터 유전막(222)의 결정 상태는 헤드쪽((a) 참조), 탑(top) 부근((b) 참조), 및 바닥 표면 위((c) 참조)에서 실질적으로 동일할 수 있고, 거의 동일한 정도의 결정화도를 보일 수 있다. 또한, 이들 지역에서 적어도 부분적으로 결정화되어 있을 수 있다. 이러한 결정화도를 확인하기 위하여 투과 전자 현미경(transmission electron microscope, TEM)을 이용할 수 있다. 다시 말해, TEM을 이용하여 상기 제 1 전극(220)의 바닥 표면 위에 형성된 상기 커패시터 유전막(222)의 결정화도를 측정하였을 때 결정성 패턴이 관찰되면 결정화된 것으로 볼 수 있고, 동일 측정 조건에서 이러한 결정성 패턴의 강도에 비례하여 결정화도가 높은 것으로 판단할 수 있다. 특히, 상기 제 1 전극(220)의 헤드쪽((a) 참조), 탑(top) 부근((b) 참조), 및 바닥 표면 위((c) 참조)의 각 지역에서 형성된 상기 커패시터 유전막(222)에 단결정성 또는 다결정성의 그레인(grain)이 형성되어 있을 수 있다.
도 10은 본 발명의 실시예에 따라 제조한 커패시터의 헤드쪽((a) 참조), 탑(top) 부근((b) 참조), 및 바닥 표면 위((c) 참조)에 대하여 촬영한 TEM 이미지이다. 도 10의 (a) 내지 (c)를 참조하면 각 위치에 대하여 다소간 결정화가 되어 있는 모습을 볼 수 있으며, 그 정도도 유사한 것을 알 수 있다.
도 11은 본 발명 개념의 다른 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 11을 참조하면, 도 8a 내지 도 8h의 실시예와 비교하여 제 1 전극(220a)의 형태가 상이하고 그 외의 부분은 동일하므로 중복되는 설명은 생략한다. 제 1 전극(220a)은 상기 수학식 1로 정의되는 종횡비(AR)를 가질 수 있으며, 상기 종횡비(AR)는, 예를 들면, 20 이상일 수 있다. 또는, 상기 종횡비(AR)는 예를 들면, 30 이상일 수 있다.
상기 제 1 전극(220a)은 크게 두 부분을 포함할 수 있다. 즉, 실린더 형태를 갖는 상부 부분(220c)와 필라(pillar) 형태를 갖는 하부 부분(220p)을 포함할 수 있다. 이들 두 부분(220c, 220p)은 서로 동일한 물질로 형성될 수도 있고, 상이한 물질로 형성될 수도 있다.
상기 커패시터 유전막(222a)의 가장 두꺼운 두께에 대한 상기 커패시터 유전막(222a)의 가장 얇은 두께의 비율은 약 85% 이상일 수 있고, 또는 약 90% 이상일 수 있으며, 또는 약 95% 이상일 수 있다.
상기 커패시터 유전막(222a)의 결정 상태는 도 8h에 나타낸 커패시터 유전막(222)에서와 유사하게 제 1 전극(220a)의 헤드쪽(A 부분), 탑(top) 부근(B 부분) 및 제 1 전극(220a)들 사이의 바닥 표면(C 부분) 위에서 실질적으로 동일할 수 있다.
도 12는 본 발명 개념의 다른 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 12를 참조하면, 도 8a 내지 도 8h의 실시예와 비교하여 제 1 전극(220b)의 형태가 상이하고 그 외의 부분은 동일하므로 중복되는 설명은 생략한다. 제 1 전극(220b)은 하기 수학식 2로 정의되는 종횡비(AR')를 가질 수 있으며, 상기 종횡비(AR')는, 예를 들면, 20 이상일 수 있다. 또는, 상기 종횡비(AR')는 예를 들면, 30 이상일 수 있다.
<수학식 2>
Figure 112012022586684-pat00006
(여기서, a'는 상기 제 1 전극의 필라 직경, b는 상기 제 1 전극들 사이의 이격 거리, 및 c는 상기 제 1 전극의 외측 표면의 수직 높이이고, min(a',b)는 a'와 b중에서 상대적으로 더 작은 수임)
상기 제 1 전극(220b)은 실린더 형태를 갖는 도 8h의 제 1 전극(220)과는 달리 필라(pillar) 형태를 가질 수 있다. 이와 같은 필라 형태의 제 1 전극(220b)을 만들기 위하여 제 1 몰드막(214) 내의 개구부(H)를 완전히 매립하도록 도전성 물질을 형성할 수 있다. 또한, 도 10에서는 도 8h에서와 같은 지지 패턴(232)이 생략되었지만, 필요에 따라 지지 패턴을 형성할 수 있으며, 지지 패턴의 형성 방법은 도 8a 내지 도 8h의 제조 방법에서 상세히 설명하였으므로 여기서는 설명을 생략한다.
또한, 상기 커패시터 유전막(222b)도 도 8a 내지 도 8h를 참조하여 설명한 방법과 동일한 방법으로 제조될 수 있다.
상기 제 1 전극(220b)의 표면에 형성되는 커패시터 유전막(222b)의 두께는 모든 위치에서 완전히 동일할 수 없는데, 상기 커패시터 유전막(222b)의 가장 두꺼운 두께에 대한 상기 커패시터 유전막(222b)의 가장 얇은 두께의 비율은 약 0.85 이상일 수 있고, 또는 약 0.9 이상일 수 있으며, 또는 약 0.95 이상일 수 있다.
또한, 상기 커패시터 유전막(222b)의 결정 상태는 위치에 따라 변화할 수 있다.
상기 커패시터 유전막(222b)의 결정 상태는 도 8h에 나타낸 커패시터 유전막(222)에서와 유사하게 제 1 전극(220b)의 헤드쪽(A 부분), 탑(top) 부근(B 부분) 및 제 1 전극(220b)들 사이의 바닥 표면(C 부분) 위에서 실질적으로 동일할 수 있다. 이는 앞서 설명한 바와 같이 TEM을 이용하여 확인할 수 있다. 다시 말해, TEM을 이용하여 각 지역에서의 결정화도를 측정하였을 때 결정성 패턴이 관찰되면 결정화된 것으로 볼 수 있고, 동일 측정 조건에서 이러한 결정성 패턴의 강도가 강하게 나타날수록 결정화도가 높은 것으로 판단할 수 있다. 특히, 제 1 전극(220b)의 헤드쪽, 탑(top) 부근 및 제 1 전극(220b)들 사이의 바닥 표면 각각에 단결정성 또는 다결정성의 그레인이 형성되어 있을 수 있다.
도 13은 본 발명 개념의 또 다른 실시예에 따른 반도체 소자(250)를 나타낸 측단면도이다.
도 13을 참조하면, 기판(210) 상에 x 방향으로 연장되는 얕은 트렌치(shallow trench)(253)에 의하여 활성 영역(252)이 정의될 수 있다. 또한, 상기 얕은 트렌치(253)는 얕은 트렌치 절연막(254)에 의하여 적어도 부분적으로 매립될 수 있다. 특히, 상기 활성 영역(252)의 측면의 적어도 일부분 및 상부 표면이 노출되도록 상기 얕은 트렌치 절연막(254)이 형성될 수 있다. 이와 같이 얕은 트렌치 절연막(254)을 형성하는 방법은 소위, 얕은 트렌치 분리 방법(shallow trench isolation, STI)을 이용하여 용이하게 수행될 수 있다. 상기 STI에 관하여는 당 기술분야에 널리 알려져 있으므로 상세한 설명은 생략한다.
그런 다음, 상기 활성 영역(252)의 상부 표면 및 측면 상에 산화물 층(258)을 형성한다. 상기 산화물 층(258)은 앞서 도 8a 내지 도 8h를 참조하여 설명한 커패시터 유전막(222)의 형성 방법과 동일한 방법으로 형성될 수 있다. 그러므로, 여기서는 상세한 설명을 생략한다.
그런 다음, 상기 산화물 층(258)을 개재하여 상기 활성 영역(252)의 측면의 적어도 일부분 및 상부 표면을 둘러싸는 전극(256)을 형성할 수 있다. 상기 전극(256)은 도전성 물질로 형성될 수 있으며, 예를 들면, 도핑된 폴리실리콘 등과 같은 반도체 물질; 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 알루미늄(Al) 등과 같은 금속; 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속질화물; 티타늄 실리콘 질화물(TiSiN), 텅스텐 실리콘 질화물(WSiN) 등과 같은 금속 실리콘 질화물; 및 텅스텐 실리사이드(WSi) 등과 같은 금속 실리사이드로 구성되는 군으로부터 선택되는 1종 이상으로 형성될 수 있다.
특히, 상기 전극(256)은 기능적으로 게이트 전극의 역할을 할 수 있다. 상기 전극(256)이 게이트 전극이고 그 양쪽의 노출된 활성 영역(252)에 불순물 영역을 형성하는 경우 상기 반도체 소자(250)는 핀 전계효과 트랜지스터(fin field effect transistor, FinFET)일 수 있다. 그러나, 본 발명 개념이 여기에 한정되는 것은 아니다.
특히, 상기 활성 영역은 하기 수학식 3으로 정의되는 종횡비(AR'')를 가질 수 있다.
<수학식 3>
Figure 112012022586684-pat00007
(여기서, b는 상기 노출된 활성 영역들 사이의 이격 거리이고, c는 상기 노출된 활성 영역의 높이임)
상기 종횡비(AR'')는 3 이상일 수 있고, 또는 상기 종횡비(AR'')는 5 이상일 수 있다. 이 때, 노출된 상기 활성 영역(252) 상에서 상기 산화물 층(258)의 두께는 완전히 균일하지 않을 수 있다. 노출된 상기 활성 영역(252) 상에서 상기 산화물 층(258)의 가장 두꺼운 두께에 대한 상기 산화물 층(258)의 가장 얇은 두께의 비는 0.85 이상일 수 있고, 또는 0.9 이상일 수 있다. 또는, 노출된 상기 활성 영역(252) 상에서 상기 산화물 층(258)의 가장 두꺼운 두께에 대한 상기 산화물 층(258)의 가장 얇은 두께의 비는 0.95 이상일 수 있다.
도 13에는 얕은 트렌치(253)만 도시하였지만, 일군의 얕은 트렌치(253)와 활성 영역(252)이 y 방향으로 반복 형성되다가 상기 얕은 트렌치(253)보다 더 깊은 깊이를 갖는 깊은 트렌치(deep trench)를 포함하여 반도체 소자들의 군이 구분되도록 할 수도 있다. 그러나, 본 발명 개념이 여기에 한정되는 것은 아니다.
도 14는 본 발명 개념의 또 다른 실시예에 따른 반도체 소자를 나타낸 측단면도이다.
도 14를 참조하면, x 방향 및 y 방향으로 연장되는 주면을 갖는 기판(300) 위에 환형의(annular) 반도체 영역(330)이 x 방향 및 y 방향으로 소정 간격 이격되어 배치될 수 있다. 상기 반도체 영역(330)은 저면에서 상기 기판(300)과 접촉할 수 있다. 또한, 환형을 갖는 상기 반도체 영역(330)의 내부에는 절연성 필라(340)가 구비되고, 상기 절연성 필라(340)의 상면을 도전층(335)이 덮을 수 있다.
또한, 불순물 영역들(302)이 상기 기판(300)의 주면에 인접하여 y 방향으로 연장되면서 x 방향으로 이격되어 배열될 수 있다. 또한, 상기 불순물 영역들(302) 상에는 절연층(370)이 형성될 수 있다.
하나의 메모리 셀 스트링은 2 개의 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀들(MC1, MC2, …, MCn-1, MCn), 및 2 개의 스트링 선택 트랜지스터(SST1, SST2)를 포함할 수 있다. 여기서는 메모리 셀들이 4개인 것으로 도시되었지만 더 많거나 더 적은 수의 메모리 셀들이 배열될 수도 있다. 각 반도체 영역(330)에 대한 이러한 메모리 셀 스트링들이 y 방향으로 이격되어 배열될 수 있다. 제 1 스트링 선택 트랜지스터(SST1)들은 상기 도전층(335)을 통하여 비트 라인에 공통적으로 연결될 수 있다. 또한, 제 1 접지 선택 트랜지스터(GST1)는 인접한 불순물 영역(302)에 전기적으로 연결될 수 있다.
또한, 게이트 전극들(360)이 반도체 영역(330)의 x 방향의 양 측면을 따라 기판(300)으로부터 z 방향으로 이격되어 배열될 수 있다. 상기 게이트 전극들(360)은 각각 접지 선택 트랜지스터(GST1, GST2), 메모리 셀들(MC1, MC2, …, MCn-1, MCn), 및/또는 스트링 선택 트랜지스터(SST1, SST2)의 게이트일 수 있다. 상기 게이트 전극들(360)은 y방향으로 배열된 인접한 메모리 셀 스트링에 공통으로 연결될 수 있다. 또한 층간 절연막들(320)이 상기 게이트 전극들(360)의 사이에 배열될 수 있다. 상기 층간 절연막들(320)도 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다.
게이트 유전막(350)이 상기 반도체 영역(330)과 상기 게이트 전극(360)들 사이에 배치될 수 있다. 상기 게이트 유전막(350)은 게이트 전극들(360)의 상면과 하면을 덮도록 배치될 수 있다. 또한, 상기 게이트 유전막(350)은 반도체 영역(330)과 접촉되지 않은 층간 절연막들(320)의 일측면을 덮도록 배치될 수 있다. 상기 게이트 유전막(350)은 금속 산화물 또는 반도체 산화물의 층을 포함할 수 있다.
상기 게이트 유전막(350)에 포함된 상기 금속 산화물 또는 반도체 산화물의 층을 형성하는 방법은 위의 도 3a 내지 도 3f의 설명 부분에서 설명한 방법에 따라 제조할 수 있다. 상기 게이트 유전막(350)에 포함되는 금속 산화물 또는 반도체 산화물을 형성할 때, 홀(hole) 내로의 물질 확산에 비하여 훨씬 더 높은 수준의 물질 전달 저항이 발생할 수 있다. 그러나, 앞서 설명한 바와 같이 도 3a 내지 도 3f에 따라 우수한 스텝 커버리지를 갖는 금속 산화물 또는 반도체 산화물을 형성할 수 있기 때문에, 이와 같은 높은 수준의 물질 전달 저항을 갖는 경우에도 우수한 스텝 커버리지를 갖는 금속 산화물 및/또는 반도체 산화물을 포함하는 게이트 유전막(350)을 형성할 수 있다.
<제조예>
도 8a 내지 도 8h에 나타낸 방법에 따라 DRAM 셀에 전기적으로 연결된 실린더형 커패시터를 제조하였다. 제 1 전극의 종횡비는 7이고, 상기 제 1 전극의 물질은 티타늄 나이트라이드였고, 제 2 전극의 물질은 텅스텐 나이트라이드였다. 각 제조예에 있어서 하기 표 1 및 표 2와 같이 커패시터 유전막만을 변화시키고 스텝 커버리지를 측정하였다.
제조예 1 내지 제조예 3에 있어서, 상기 제 1 전극 상에 유기 화합물을 화학 흡착시킨 후 금속 전구체를 공급하여 물리 흡착시키고, 이어서 산화제로 산화시키는 사이클을 50회 수행하였다. 비교예 1 내지 비교예 3은 유기 화합물을 화학 흡착시키는 단계를 생략한 것을 제외하면 제조예 1 내지 제조예 3의 방법과 동일하게 수행하였다.
<표 1>
Figure 112012022586684-pat00008
상기 표 1에서 보는 바와 같이 반응 억제 작용기(-X)들을 포함하는 유기 화합물(MeOH 또는 EtOH)로 처리를 한 후 산화시킨 경우에는 95% 이상의 높은 스텝 커버리지를 얻을 수 있음을 알 수 있다. 반면, 유기 화합물로 처리하지 않은 경우에는 80% 미만의 스텝 커버리지가 얻어지는 것을 볼 수 있다.
도 15는 반응 억제 작용기(-X)를 포함하는 유기 화합물로 처리하여 금속 전구체를 물리 흡착시킴으로써 우수한 스텝 커버리지를 갖도록 한 커패시터 유전막과 상기 유기 화합물로 처리하지 않고 제조된 커패시터 유전막의 전기적 특성을 비교한 그래프이다.
도 15의 가로축은 임의 단위(arbitrary unit)로 나타내어진 정전용량(capacitance)를 나타내고, 세로축의 테이크 오프 전압(take off voltage)은 약 1 펨토암페어(fA)의 누설 전류를 가져오는 최소 인가 전압을 임의 단위(arbitrary unit)로 나타낸 것이다. 테이크 오프 전압, 즉 약 1 펨토암페어(fA)의 누설 전류를 가져오는 최소 인가 전압이 높을수록 커패시터 유전막의 절연 특성이 우수한 것으로 평가할 수 있다.
도 15의 그래프에서 보는 바와 같이 제조예 1에서 제조한 샘플들의 테이크 오프 전압이 비교예 1에서 제조한 샘플들의 테이크 오프 전압보다 더 높은 것을 볼 수 있다. 따라서, 본 발명 개념의 실시예들에 따라서 제조한 산화물 및 그를 이용하여 제조한 반도체 소자가 전기적으로 더 우수한 성질을 지니는 것을 알 수 있다.
위의 제조예 1 내지 제조예 3, 비교예 1 내지 비교예 3은 단일 물질로 커패시터 유전막을 제조하는 예를 나타내었다. 제조예 4 내지 제조예 9에서는 제 1 금속/반도체 전구체를 이용하여 제 1 금속/반도체의 산화물을 형성하는 사이클을 9회 수행한 후 제 2 금속/반도체 전구체를 이용하여 제 2 금속/반도체의 산화물을 형성하는 사이클을 1회 수행하였다. 이 때 각 사이클에서 반응 억제 작용기(-X)들을 포함하는 유기 화합물로 처리하는 과정을 모두 포함하였다.
이와 같이 상이한 전구체를 사용하여 9:1의 사이클 수의 비율로 수행하는 과정을 7회 반복하였다. 그런 다음, 제 2 전극을 형성한 후, 생성된 커패시터 유전막의 스텝 커버리지를 측정하였다.
<표 2>
Figure 112012022586684-pat00009
표 2에서 보는 바와 같이 각 제 1 금속/반도체 산화물의 사이클들 사이에 실리콘 산화물 또는 알루미늄 산화물을 생성하는 사이클이 1회만 실시된 경우에는 95% 이상의 높은 스텝 커버리지의 커패시터 유전막을 얻을 수 있었다.
한편, 비교예 4에서는 실리콘 산화물을 생성하는 사이클을 9회 실시한 후, 지르코늄 산화물을 생성하는 사이클을 1회 실시하였다. 이와 같이 실리콘 산화물을 생성하는 사이클과 지르코늄 산화물을 생성하는 사이클을 9:1의 비율로 수행하는 과정을 7회 반복한 후 동일한 방법으로 스텝 커버리지를 측정하였다. 제조예 4 내지 제조예 9에서와 같이 각 사이클에서 반응 억제 작용기(-X)들을 포함하는 유기 화합물로 처리하는 과정을 모두 포함하였다. 그러나 생성된 커패시터 유전막은 71%의 낮은 스텝 커버리지를 가졌다.
반면, 제조예 10에서는 실리콘 산화물을 9회 실시하는 대신 1회 실시하였다. 이와 같이 실리콘 산화물을 생성하는 사이클과 지르코늄 산화물을 생성하는 사이클을 1:1의 비율로 수행하는 과정을 35회 반복한 후 동일한 방법으로 스텝 커버리지를 측정하였다. 비교예 4에서와 마찬가지로 각 사이클에서 반응 억제 작용기(-X)들을 포함하는 유기 화합물로 처리하는 과정을 모두 포함하였다. 그 결과 생성된 커패시터 유전막이 96%의 높은 스텝 커버리지를 갖는 것을 확인할 수 있었다.
비교예 4와 제조예 10을 비교하면 스텝 커버리지의 악화가 실리콘 산화물을 생성하는 사이클을 연속하여 복수회 수행하는 데 기인하는 것으로 판단된다.
도 16은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 모듈(1000)의 평면도이다.
구체적으로, 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 메모리 소자들 중에서 선택되는 적어도 하나의 반도체 메모리 소자의 구조를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 17은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(2000)의 개략도이다.
구체적으로, 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 구조를 포함할 수 있다.
메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 산화물 층의 형성 방법을 이용하여 형성되는 반도체 소자를 포함하는 메모리 장치의 일 예를 도시한 블록도이다.
도 18을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(3200)는 메모리 모듈(3210)을 포함한다. 상기 메모리 모듈(3210)은 상술된 실시예들에 개시된 방법에 의해 형성되는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 모듈(3210)은 다른 형태의 반도체 기억 소자(ex, 비휘발성 기억 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 장치(3200)는 호스트(Host)와 상기 메모리 모듈(3210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(3220)를 포함할 수 있다.
상기 메모리 컨트롤러(3220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(3222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(3220)는 상기 프로세싱 유닛(3222)의 동작 메모리로써 사용되는 에스램(3221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(3220)는 호스트 인터페이스(3223), 메모리 인터페이스(3225)를 더 포함할 수 있다. 상기 호스트 인터페이스(3223)는 메모리 장치(3200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(3225)는 상기 메모리 컨트롤러(3220)와 상기 기억 장치(3210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(3220)는 에러 정정 블록(3224, ECC)를 더 포함할 수 있다. 상기 에러 정정 블록(3224)은 상기 메모리 모듈(3210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 장치(3200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 장치(3200)는 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
도 19는 본 발명의 일 실시 예에 따른 산화물 층의 형성 방법을 이용하여 형성되는 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 19를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(4100)은 컨트롤러(4110), 입출력 장치(4120, I/O), 메모리 장치(4130, memory device), 인터페이스(4140) 및 버스(4150, bus)를 포함할 수 있다. 상기 컨트롤러(4110), 입출력 장치(4120), 메모리 장치(4130a) 및/또는 인터페이스(4140)는 상기 버스(4150)를 통하여 서로 결합 될 수 있다. 상기 버스(4150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(4110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(4120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 메모리 장치(4130a)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 메모리 장치(4130a)는 상술된 실시 예들에 개시된 반도체 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 장치(4130a)는 다른 형태의 반도체 메모리 소자(ex, 비휘발성 메모리 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(4140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(4140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(4140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(4100)은 상기 컨트롤러(4110)의 동작을 향상시키기 위한 동작 메모리 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(4100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 전자 산업 및 반도체 산업에 이용될 수 있다.
10: 기판 처리 장치 12: 반응 챔버
16: 기판 이송 장치 18: 전달 챔버
20: 로드 락 챔버 20': 언로드 락 챔버
101, 210, 300: 기판 110: 산화물층
211: 층간 절연막 212: 콘택 플러그
213: 식각 저지막 214: 제 1 몰드막
215: 제 2 몰드막 220, 220a, 220b: 제 1 전극
222, 222a, 222b: 커패시터 유전막 224: 제 2 전극
232L: 지지층 232P: 지지층 패턴
232: 지지 패턴 240: 마스크 패턴
250: 반도체 소자 252: 활성 영역
253: 얕은 트렌치 254: 얕은 트렌치 절연막
256: 전극 258: 산화물 층
302: 불순물 영역들 320: 층간 절연막
330: 반도체 영역 335: 도전층
340: 절연성 필라 350: 게이트 유전막
360: 게이트 전극들 370: 절연층
1000: 메모리 모듈 1100: 인쇄회로 기판
1200: 반도체 패키지 2000: 메모리 카드
2100: 제어기 2200: 메모리
3200: 메모리 장치 3210: 메모리 모듈
3220: 메모리 컨트롤러 3221: SRAM
3222: 프로세싱 유닛 3223: 호스트 인터페이스
3224: 에러 정정 블록 3225: 메모리 인터페이스
4100: 전자 시스템 4110: 컨트롤러
4120: 입출력 장치 4130, 4130a: 메모리 장치
4140: 인터페이스 4150: 버스

Claims (42)

  1. 기판 표면에 있어서,
    반응 활성 요소들의 층을 형성하는 제 1 단계;
    상기 반응 활성 요소들의 층 위에 반응 억제 작용기들의 층을 형성하는 제 2 단계;
    상기 반응 억제 작용기들의 층의 위에 제 1 물질의 전구체의 층을 형성하는 제 3 단계;
    상기 제 1 물질의 산화물의 층을 얻기 위하여 상기 제 1 물질의 전구체를 산화시키는 제 4 단계; 및
    상기 제 1 물질의 산화물의 층이 원하는 두께로 얻어질 때까지 상기 제 2 단계 내지 상기 제 4 단계를 순차적으로 반복하는 단계;
    를 포함하는 산화물 층의 형성 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 2 단계가,
    상기 기판 상에 상기 반응 억제 작용기를 포함하는 유기 화합물을 포함하는 제 1 반응 가스를 제공하는 단계; 및
    상기 기판 표면에 상기 제 1 반응 가스를 화학흡착(chemisorption)시키는 단계;
    를 포함하는 것을 특징으로 하는 산화물 층의 형성 방법.
  8. 제 7 항에 있어서,
    상기 반응 억제 작용기를 포함하는 유기 화합물이 하이드록시기를 포함하는 유기 화합물인 것을 특징으로 하는 산화물 층의 형성 방법.
  9. 제 7 항에 있어서,
    상기 기판 표면에 형성된 상기 반응 억제 작용기가 탄소수 1 내지 4의 알콕시기, 탄소수 6 내지 10의 아릴옥시기, 탄소수 1 내지 5의 에스테르기, 또는 탄소수 7 내지 10의 아릴에스테르기를 포함하는 것을 특징으로 하는 산화물 층의 형성 방법.
  10. 제 1 항에 있어서,
    상기 제 3 단계가,
    상기 반응 억제 작용기들의 층 위에, 상기 제 1 물질의 전구체들을 포함하는 제 2 반응 가스를 제공하는 단계; 및
    상기 반응 억제 작용기들의 층에 상기 제 2 반응 가스를 흡착시키는 단계;
    를 포함하는 것을 특징으로 하는 산화물 층의 형성 방법.
  11. 제 1 항에 있어서,
    상기 제 4 단계가,
    상기 제 1 물질의 전구체의 층 위에 산화제를 포함하는 제 3 반응가스를 제공하는 단계; 및
    상기 제 1 물질의 전구체를 상기 산화제와 반응시켜 상기 제 1 물질의 산화물의 층을 생성하는 단계;
    를 포함하는 것을 특징으로 하는 산화물 층의 형성 방법.
  12. 제 1 항에 있어서,
    상기 제 1 단계에 있어서,
    상기 기판 표면은 중심 금속에 결합된 산소 라디칼로 종결되어 있고,
    상기 중심 금속과 산소 라디칼 사이의 결합력은 실리콘(silicon)과 산소 라디칼 사이의 제 1 결합력 및 알루미늄과 산소 라디칼 사이의 제 2 결합력 중의 어느 하나보다 약한 것을 특징으로 하는 산화물 층의 형성 방법.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 반응 활성 요소와 상기 기판 사이의 흡착 세기는 상기 반응 활성 요소와 3주기 금속 사이의 결합 세기보다 약하고, 또한 상기 반응 활성 요소와 3주기 반도체 사이의 결합 세기보다 약한 것을 특징으로 하는 산화물 층의 형성 방법.
  15. 제 1 항에 있어서,
    상기 반응 억제 작용기와 상기 제 1 물질의 전구체 사이에 물리 흡착(physisorption)이 형성되는 것을 특징으로 하는 산화물 층의 형성 방법.
  16. 기판 표면에 반응 활성 요소들의 층을 형성하는 단계;
    상기 반응 활성 요소들의 층의 위에 제 1 물질의 산화물 층을 형성하는 단계; 및
    상기 제 1 물질의 산화물 층 위에 제 2 물질의 산화물 층을 형성하는 단계;
    를 포함하고,
    상기 제 1 물질은 제 1 금속 또는 반도체를 포함하고,
    상기 제 1 물질의 산화물 층을 형성하는 단계는 상기 제 1 물질의 전구체의 층을 형성하는 단계; 및 상기 제 1 물질의 전구체의 층을 산화시키는 단계를 포함하고,
    상기 제 1 물질의 전구체의 층을 산화시키는 단계에 의하여 제 1 물질의 산화물 층의 표면에 반응 활성 요소의 층이 생성되고,
    상기 제 2 물질의 산화물 층을 형성하는 단계는 상기 제 1 물질의 산화물 층의 표면에 생성된 상기 반응 활성 요소의 층 위에 반응 억제 작용기의 층을 형성하는 단계; 상기 반응 억제 작용기의 층 위에 제 2 물질의 전구체의 층을 형성하는 단계; 및 상기 제 2 물질의 전구체의 층을 산화시키는 단계를 포함하고,
    상기 반응 활성 요소는 산소, 산소 라디칼, 또는 하이드록시기이고,
    상기 반응 억제 작용기는 탄소수 1 내지 4의 알콕시기, 탄소수 6 내지 10의 아릴옥시기, 탄소수 1 내지 5의 에스테르기, 또는 탄소수 7 내지 10의 아릴에스테르기인 산화물 층의 형성 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제 16 항에 있어서,
    상기 제 1 물질의 산화물 층을 형성하는 단계가, 상기 제 1 물질의 산화물 층 위에 반응 억제 작용기의 층을 형성하는 단계를 적어도 1회 포함하는 것을 특징으로 하는 산화물 층의 형성 방법.
  22. 제 16 항에 있어서,
    상기 제 1 물질의 산화물 층을 형성하는 단계가, 상기 제 1 물질의 전구체의 층을 형성하는 단계에 선행하여 반응 억제 작용기의 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 산화물 층의 형성 방법.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 제 16 항에 있어서,
    상기 제 2 물질의 전구체의 층을 산화시키는 단계에 의하여 얻어지는 표면이 산소 라디칼로 종결되고,
    상기 제 1 물질의 산화물 층을 형성하는 단계와 상기 제 2 물질의 산화물 층을 형성하는 단계가 교호하여 반복적으로 수행되는 것을 특징으로 하는 산화물 층의 형성 방법.
  30. 제 29 항에 있어서,
    상기 제 1 물질의 산화물 층을 형성하는 단계들 사이에 수행되는 상기 제 2 물질의 산화물 층을 형성하는 단계는 1회만 수행되는 것을 특징으로 하는 산화물 층의 형성 방법.
  31. 제 29 항에 있어서,
    반복되는 상기 제 1 물질의 산화물 층을 형성하는 단계에 있어서, 2종 이상의 제 1 물질이 반복되는 상기 제 1 물질의 산화물을 형성하는 단계에 각각 사용되는 것을 특징으로 하는 산화물 층의 형성 방법.
  32. 삭제
  33. 기판 상에 스위칭 소자를 형성하는 단계;
    상기 스위칭 소자와 전기적으로 연결되는 제 1 전극을 형성하는 단계;
    제 1 항 또는 제 16 항의 산화물 층의 형성 방법을 이용하여 상기 제 1 전극의 표면에 산화물 층을 형성하는 단계; 및
    상기 산화물 층의 표면 위에 상기 제 1 전극과 전기적으로 절연된 제 2 전극을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  34. 기판 상에 형성된 둘 이상의 제 1 전극;
    제 1 항 또는 제 16 항의 산화물 층의 형성 방법을 이용하여 상기 제 1 전극의 표면에 형성된 산화물 층; 및
    상기 산화물 층 상에 형성되고 상기 제 1 전극과 전기적으로 절연되는 제 2 전극;
    을 포함하고,
    상기 제 1 전극은 하기 수학식 1로 정의되는 종횡비(AR)를 갖는 실린더 형상을 갖고 상기 제 1 전극의 종횡비가 적어도 20이고,
    상기 제 1 전극의 표면에서 상기 산화물 층의 가장 두꺼운 두께에 대한 상기 산화물 층의 가장 얇은 두께의 비가 0.85 이상인 것을 특징으로 하는 반도체 소자.
    <수학식 1>
    Figure 112018000561937-pat00010

    (여기서, a는 상기 제 1 전극의 내측 직경, b는 상기 제 1 전극들 사이의 이격 거리, 및 c는 상기 제 1 전극의 외측 표면의 수직 높이이고, min(a,b)는 a와 b중에서 상대적으로 더 작은 수임)
  35. 삭제
  36. 삭제
  37. 삭제
  38. 제 34 항에 있어서,
    상기 산화물 층이 지르코늄 하프늄 실리케이트(ZrHf(SiO2))를 포함하는 것을 특징으로 하는 반도체 소자.
  39. 삭제
  40. 삭제
  41. 기판 상에 형성된 둘 이상의 제 1 전극;
    제 1 항 또는 제 16 항의 산화물 층의 형성 방법을 이용하여 상기 제 1 전극의 표면에 형성된 산화물 층; 및
    상기 산화물 층 상에 형성되고 상기 제 1 전극과 전기적으로 절연되는 제 2 전극;
    을 포함하고,
    상기 제 1 전극은 하기 수학식 2로 정의되는 종횡비(AR')를 갖는 필라(pillar) 형상을 갖고 상기 제 1 전극의 종횡비가 적어도 20이고,
    상기 제 1 전극의 표면에서 상기 산화물 층의 가장 두꺼운 두께에 대한 상기 산화물 층의 가장 얇은 두께의 비가 0.85 이상인 것을 특징으로 하는 반도체 소자.
    <수학식 2>
    Figure 112018000561937-pat00011

    (여기서, a'는 상기 제 1 전극의 필라 직경, b는 상기 제 1 전극들 사이의 이격 거리, 및 c는 상기 제 1 전극의 외측 표면의 수직 높이이고, min(a',b)는 a'와 b중에서 상대적으로 더 작은 수임)
  42. 기판 상에 얕은 트렌치(shallow trench)에 의하여 정의되는 활성 영역;
    상기 활성 영역의 측면의 적어도 일부분 및 상부 표면이 노출되도록 상기 활성 영역들 사이의 얕은 트렌치를 매립하는 얕은 트렌치 절연막;
    노출된 상기 활성 영역의 측면의 적어도 일부분 및 상부 표면에 제 1 항 또는 제 16 항의 산화물 층의 형성 방법을 이용하여 형성된 산화물 층; 및
    상기 산화물 층을 개재하여 상기 활성 영역의 측면의 적어도 일부분 및 상기 상부 표면을 둘러싸는 전극;
    을 포함하고,
    노출된 상기 활성 영역은 하기 수학식 3으로 정의되는 종횡비(AR'')를 가지며, 상기 종횡비는 적어도 3이고,
    노출된 상기 활성 영역 상에서 상기 산화물 층의 가장 두꺼운 두께에 대한 상기 산화물 층의 가장 얇은 두께의 비가 0.85 이상인 것을 특징으로 하는 반도체 소자.
    <수학식 3>
    Figure 112018000561937-pat00012

    (여기서, b는 상기 노출된 활성 영역들 사이의 이격 거리이고, c는 상기 노출된 활성 영역의 높이임)

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