CN102760661A - 形成氧化物层的方法和含该氧化物层的半导体器件的制法 - Google Patents

形成氧化物层的方法和含该氧化物层的半导体器件的制法 Download PDF

Info

Publication number
CN102760661A
CN102760661A CN2012101327628A CN201210132762A CN102760661A CN 102760661 A CN102760661 A CN 102760661A CN 2012101327628 A CN2012101327628 A CN 2012101327628A CN 201210132762 A CN201210132762 A CN 201210132762A CN 102760661 A CN102760661 A CN 102760661A
Authority
CN
China
Prior art keywords
layer
reaction
coating
oxide skin
precursor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012101327628A
Other languages
English (en)
Other versions
CN102760661B (zh
Inventor
郑淑真
李钟喆
金润洙
柳次英
姜相列
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102760661A publication Critical patent/CN102760661A/zh
Application granted granted Critical
Publication of CN102760661B publication Critical patent/CN102760661B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40117Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)

Abstract

形成氧化物层的方法。所述方法包括:在基底表面上形成反应-抑制官能团的层;在所述反应-抑制官能团的层上形成金属或半导体的前体的层;和氧化所述金属或半导体的前体以获得金属氧化物或半导体氧化物的层。根据所述方法,可形成具有高的厚度均匀性的氧化物层并且可制造具有优异的电特性的半导体器件。

Description

形成氧化物层的方法和含该氧化物层的半导体器件的制法
相关申请的交叉引用
本申请要求在韩国知识产权局于2011年4月28日提交的韩国专利申请No.10-2011-0040329和2012年3月20日提交的韩国专利申请No.10-2012-0028397的权益,将其公开内容全部引入本文作为参考。
技术领域
本发明构思涉及形成氧化物层的方法、包括所述氧化物层的半导体器件、和制造所述半导体器件的方法,并且更具体地,涉及形成具有高的厚度均匀性的氧化物层的方法、包括所述氧化物层的半导体器件、和制造所述半导体器件的方法。
背景技术
消费者现在要求电子设备例如移动电话和膝上型电脑轻质且便宜并且具有紧凑的设计、高速度、多功能、高性能和高可靠性。为了满足所述要求,需要提高集成度并且需要改善半导体存储器件的可靠性。
一种改善高度集成的半导体存储器件的可靠性的尝试是提高在制造所述高度集成的半导体存储器件时沉积的膜的厚度均匀性。随着半导体器件的集成度提高,构成所述半导体器件的元件的尺寸可降低,纵横比可提高,并且因此沉积在所述元件上的膜的均匀性可退化。因此,对于开发用于沉积具有均匀厚度的膜的制造工艺,近来已经进行了各种研究。
发明内容
本发明构思提供形成具有高的厚度均匀性的氧化物层的方法。
本发明构思还提供制造通过使用具有高的厚度均匀性的氧化物层而具有优异电特性的半导体器件的方法。
本发明构思还提供半导体器件,其通过使用具有高的厚度均匀性的氧化物层而具有优异的电特性。
根据本发明构思的一方面,提供形成氧化物层的方法,所述方法包括:在基底表面上形成反应-抑制(reaction-inhibiting)官能团的层;在所述反应-抑制官能团的层上形成特定材料的前体的层;和氧化所述特定材料的前体以获得所述特定材料的氧化物的层。
所述特定材料可为金属或者半导体。氧化所述特定材料的前体可包括从所述基底表面除去所述反应-抑制官能团。包括所述形成反应-抑制官能团到氧化所述特定材料的前体的循环可进行至少两次。可在作为氧化所述特定材料的前体的结果的所述特定材料的氧化物的层上形成反应活化成分(要素,element)的层。在第二或随后循环中,所述反应-抑制官能团的层可通过代替所述反应活化要素而形成。
形成所述反应-抑制官能团的层可包括:将包括包含所述反应-抑制官能团的有机化合物的第一反应气体提供至所述基底;和使所述第一反应气体化学吸附在所述基底表面上。所述包含所述反应-抑制官能团的有机化合物可为包含羟基的有机化合物。形成于所述基底表面上的所述反应-抑制官能团的实例可包括具有1~4个碳原子的烷氧基、具有6~10个碳原子的芳氧基、具有1~5个碳原子的酯基、或者具有7~10个碳原子的芳基酯基。
形成第一材料的前体的层可包括:将包括所述特定材料的前体的第二反应气体提供至所述反应-抑制官能团的层;和使所述第二反应气体化学吸附在所述反应-抑制官能团的层上。
氧化所述特定材料的前体可包括:将包括氧化剂的第三反应气体提供至所述特定材料的前体的层;和通过使所述第一材料的前体与所述氧化剂反应而产生所述特定材料的氧化物的层。
在所述形成反应-抑制官能团的层中,氧自由基可结合至构成所述基底表面的中心金属,并且所述中心金属和所述氧自由基之间的第三结合能可弱于在硅和所述氧自由基之间的第一结合能和在铝和所述氧自由基之间的第二结合能的任一个。
所述方法可进一步包括,在所述形成反应-抑制官能团的层之前,在所述基底表面上形成反应活化成分的层。在所述反应活化成分和所述基底之间的结合强度可弱于在所述反应活化成分和化学元素周期表第3周期中的任意金属之间的结合强度并且还弱于在所述反应活化成分和在所述第3周期中的任意半导体之间的结合强度。在所述反应-抑制官能团和所述第一材料的前体之间可发生物理吸附。
根据本发明构思的另一方面,提供形成氧化物层的方法,所述方法包括:在基底表面上形成反应活化成分的层;在所述反应活化成分的层上形成第一材料的第一氧化物层;和在所述第一氧化物层上形成第二材料的第二氧化物层,其中所述第一材料包括第一金属或第一半导体,所述形成第一氧化物层包括形成所述第一材料的前体的层和氧化所述第一材料的前体的层,和所述形成第二氧化物层包括在所述第一氧化物层上形成反应-抑制官能团的层、在所述反应-抑制官能团的层上形成所述第二材料的前体的层和氧化所述第二材料的前体的层。
所述反应活化成分可为氧、氧自由基或羟基。通过氧化所述第一材料的前体的层获得的表面可具有所述氧、所述氧自由基、或者所述羟基。所述第一材料和所述反应活化成分之间的结合强度可弱于在第3周期中的任意金属和所述反应活化成分之间的结合强度并且也弱于在第3周期中的任意半导体和所述反应活化成分之间的结合强度。
所述形成第一氧化物层可包括将包括形成所述第一材料的前体的层和氧化所述第一材料的前体的层的循环进行至少两次。形成所述第一氧化物层可包括将在所述第一氧化物层上形成所述反应-抑制官能团的层进行至少一次。形成所述第一氧化物层可进一步包括在形成所述第一材料的前体的层之前形成所述反应-抑制官能团的层。所述第二材料可包括第二金属或第二半导体。所述第二金属可为化学元素周期表第3周期中的任意金属。所述第二金属可为铝(Al)。作为所述第二材料的半导体可为硅。所述第一金属可为镧系金属或化学元素周期表第4~6周期中5族-5族金属的至少一种。
所述第一金属可例如为如下的至少一种:钛(Ti)、锆(Zr)、铪(Hf)、钒(V)、钽(Ta)、铌(Nb)、钪(Sc)、钇(Y)、镥(Lu)、钙(Ca)、锶(Sr)、钡(Ba)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、或镱(Yb)。
通过氧化所述第二材料的前体的层获得的表面可具有氧自由基,并且形成所述第一氧化物层和形成所述第二氧化物层可交替地重复进行。在所述第一氧化物层的形成之间的形成所述第二氧化物层可进行仅一次。在形成所述第一材料的氧化物层中,可使用多种类型的第一材料。
在形成所述第二氧化物层中,所述第二氧化物层可作为单层形成。
根据本发明构思的另一方面,提供制造半导体器件的方法,所述方法包括:在基底上形成开关器件;形成电连接至所述开关器件的第一电极;通过使用所述方法在所述第一电极的表面上形成氧化物层;和在所述氧化物层的表面上形成与所述第一电极电绝缘(隔离,isolate)的第二电极。
根据本发明构思的另一方面,提供半导体器件,其包括:形成于基底上的多个第一电极;形成于所述多个第一电极的表面上的氧化物层;和形成于所述氧化物层上并且与所述多个第一电极电绝缘的第二电极,其中所述多个第一电极各自具有拥有由方程1定义的纵横比(AR)的圆柱形形状且所述多个第一电极的至少一个的AR为至少20,并且在所述多个第一电极各自的表面上所述氧化物层的最小厚度与所述氧化物层的最大厚度之比等于或大于0.85,
AR = c min ( a , b ) . . . ( 1 )
其中a为所述多个第一电极各自的内径,b为所述多个第一电极之间的距离,c为所述多个第一电极各自的外表面的垂直高度,且min(a,b)为所述内径a和所述距离b中的较小值。
所述多个第一电极各自的表面上所述氧化物层的最小厚度与所述氧化物层的最大厚度之比可等于或大于0.9或0.95。
所述氧化物层可包括选自如下的至少一种材料的氧化物:硅(Si)、铝(Al)、钛(Ti)、锆(Zr)、铪(Hf)、钒(V)、钽(Ta)、铌(Nb)、钪(Sc)、钇(Y)、镥(Lu)、钙(Ca)、锶(Sr)、钡(Ba)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、和镱(Yb)。
当通过使用透射电子显微镜(TEM)测量时,形成于所述多个第一电极各自的上端部分上的氧化物层的结晶度和形成于所述多个第一电极各自的下端部分上的氧化物层的结晶度可基本上相同。
根据本发明构思的另一方面,提供半导体器件,其包括:形成于基底上的多个第一电极;形成于所述多个第一电极的表面上的氧化物层;和形成于所述氧化物层上并且与所述多个第一电极电绝缘的第二电极,其中所述多个第一电极各自具有拥有由方程2定义的纵横比AR’的柱(pillar)形状,所述多个第一电极的至少一个的纵横比AR’为至少20,并且在所述多个第一电极各自的表面上所述氧化物层的最小厚度与所述氧化物层的最大厚度之比等于或大于0.85,
A R ′ = c min ( a ′ , b ) . . . ( 2 )
其中a′为所述多个第一电极各自的柱直径,b为所述多个第一电极之间的距离,c为所述多个第一电极各自的外表面的垂直高度,并且min(a′,b)为在所述柱直径a′和所述距离b中的较小值。
根据本发明构思的另一方面,提供半导体器件,其包括:由浅沟道(沟槽)在基底上限定的有源区(活性区,active region);填充所述有源区之间的所述浅沟道以使所述有源区各自的顶面和侧面的至少一部分暴露的浅沟道绝缘膜;形成在暴露的所述有源区各自的顶面和侧面的至少一部分上的氧化物层;和围绕所述有源区各自的顶面和侧面的至少一部分的电极,其中所述氧化物层在其间,其中所述有源区各自具有由方程3定义的纵横比AR”,所述纵横比AR”为至少3,并且在所述有源区各自的暴露部分上所述氧化物层的最小厚度与所述氧化物层的最大厚度之比等于或大于0.85,
A R ′ ′ = c b . . . ( 3 )
其中b为所述有源区各自的暴露部分之间的距离并且c为所述有源区各自的暴露部分各自的高度。
在一些实施方式中,形成半导体器件的方法包括在电极上形成反应-抑制官能团;在所述反应-抑制官能团上形成第一材料的前体;和氧化所述第一材料的前体以获得所述第一材料的氧化物层。在一些实施方式中,所述方法进一步包括形成在所述第一材料的氧化物层上面的另外的电极。
在一些实施方式中,所述方法进一步包括在所述第一材料的氧化物层上形成第二材料的另外氧化物层。
附图说明
由结合附图考虑的以下详细描述,将更清楚地理解本发明构思的示例性实施方式,其中:
图1为说明根据本发明构思的实施方式的形成氧化物层的方法的流程图;
图2为说明根据本发明构思的实施方式的用于形成氧化物层的基底加工设备的俯视图;
图3A~3F为用于说明图1的方法的侧截面图;
图4为说明在图1的方法中在基底表面上形成反应-抑制官能团的层的操作的流程图;
图5为说明在图1的方法中在反应-抑制官能团的层上形成第一材料的前体的层的操作的流程图;
图6为说明在图1的方法中氧化所述第一材料的前体以获得所述第一材料的氧化物的层的操作的流程图;
图7为说明根据本发明构思的实施方式的形成半导体器件的方法的流程图;
图8A~8H为用于说明图7的方法的侧截面图;
图9(a)~9(c)为说明图8H的头部、上部和底部的局部放大图;
图10(a)~10(c)为在接近所述头部、所述上部和所述底部的位置处捕捉到的电容器的透射电子显微镜(TEM)图像;
图11~14为说明根据本发明构思的实施方式的半导体器件的侧截面图;
图15为说明在实施例1和对比例1中制造的电容器介电膜的电特性的图;
图16为说明包括根据本发明构思的实施方式的半导体器件的存储模块的俯视图;
图17为说明包括根据本发明构思的实施方式的半导体器件的存储卡的框图;
图18为说明包括根据本发明构思的实施方式的通过使用形成氧化物层的方法形成的半导体器件的存储器件的框图;和
图19为说明包括根据本发明构思的实施方式的通过使用形成氧化物层的方法形成的半导体器件的电子系统的框图。
具体实施方式
如本文中使用的术语“和/或”包括相关列举项目的一个或多个的任何和全部组合。例如“...的至少一个(种)”的表述当处于要素列表之前或之后时修饰要素的整个列表而不修饰该列表的单独要素。
然而,本发明构思可以不同的形式体现并且不应解释为限于本文中阐述的实施方式。相反,提供这些实施方式,使得该公开内容全面和完整,并将本发明构思的范围全面地传达给本领域普通技术人员。在附图中,为了清楚,可放大层和区域的厚度以及部件的尺寸。相同的附图标记始终表示相同的元件。此外,附图中的各种元件和区域是示意性显示的。因此,本发明构思不限于附图中的相对尺寸或间隔。
将理解,尽管术语第一、第二、第三等可用在本文中描述各种元件、部件、区域、层和/或截面,但是这些元件、部件、区域、层和/或截面不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或截面与另一区域、层或截面区分开来。因此,在不脱离本发明构思的教导的情况下,下面讨论的第一元件、部件、区域、层或截面可称为第二元件、部件、区域、层或截面。
本文中所使用的术语仅用于描述特定实施方式,而非意图限制本发明构思。如本文中所使用的单数形式“一个(种)”和“该”也意图包括复数形式,除非上下文清楚地另外指明。还将理解,当术语“包含”和/或“包括”用在本说明书中时,其表明存在所述特征、整体、步骤、操作、元件和/或部件,但是不排除存在或增加一个或多个其它特征、整体、步骤、操作、元件、部件和/或其集合。
除非另外定义,在本文中所使用的所有术语(包括技术和科学术语)的含义与本发明构思所属领域的普通技术人员通常理解的含义相同。还将理解,术语,例如在常用词典中定义的那些,应被解释为其含义与它们在相关领域背景中的含义一致,并且除非在本文中清楚地如此定义,否则所述术语将不以理想化或过度形式的意义进行解释。
本发明构思提供形成氧化物层的方法,所述方法包括:在基底表面上形成反应-抑制官能团的层;在所述反应-抑制官能团的层上形成第一材料的前体的层;和氧化所述第一材料的前体以获得所述第一材料的氧化物的层。
图1为说明根据本发明构思的实施方式的形成氧化物层的方法的流程图。图2为说明根据本发明构思的实施方式的用于形成氧化物层的基底加工设备10的俯视图。图3A~3F为用于说明图1的方法的侧截面图。图4为说明在图1的方法中在基底表面上形成反应-抑制官能团的层的操作的流程图。
参照图1和2,在设置在基底加工设备10的中央处并且保持在真空中的传送室(压铸料腔,transfer chamber)18周围可设置载入锁室(load-lockchamber)20和卸载锁室(unload-lock chamber)20’、以及多个反应室12。在操作S10中,当将其中容纳多个基底的基底盒(cassette)引入到载入锁室20中时,基底输送设备16可将基底101从载入锁室20载入到反应室12的各个中。
参照图1、3A和4,在操作S11中,在基底101的表面上形成反应-抑制官能团-X的层。其中在基底101的表面上形成反应-抑制官能团-X的层的操作S11可包括:操作S111(图4),其中将包括包含所述反应-抑制官能团-X的有机化合物的第一反应气体提供到基底101上;操作S112,其中使所述第一反应气体化学吸附在基底101的表面上;和操作S113,其中将所述第一反应气体的剩余部分清除。
基底101可为任何基底,只要所述基底具有其上可形成所述反应-抑制官能团-X的表面。例如,基底101可包括半导体材料,例如IV族半导体、III-V族化合物半导体、或者II-VI族氧化物半导体。所述IV族半导体的实例可包括硅、锗、和硅-锗。或者,基底101可为绝缘体上硅(SOI)基底;由例如SiO2或金属氧化物形成的绝缘基底;包括金属导体或者金属氮化物导体例如钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、铜(Cu)、铝(Al)、镍(Ni)、钽(Ta)、或氮化钽(TaN)的基底;或者玻璃基底。基底101可为由单一材料或者多种材料形成的基底。
特别地,所述反应-抑制官能团-X附着于其的基底101的表面可包括具有20或更大的纵横比的特征物(feature)。此处,术语“纵横比”可指两个相邻的台阶(,step)各自的高度与所述两个相邻的台阶之间的距离之比。在图3A中,所述纵横比为A2/A1。
所述反应-抑制官能团-X的实例可包括具有1~4个碳原子的烷氧基、具有6~10个碳原子的芳氧基、具有1~5个碳原子的酯基、和/或具有7~10个碳原子的芳基酯基。可通过使包括所述反应-抑制官能团-X的任意化合物化学吸附在基底101的表面上获得所述反应-抑制官能团-X。所述包括所述反应-抑制官能团-X的化合物可例如为包括羟基(-OH)的任意有机化合物。详细地,所述有机化合物的实例可包括甲醇(CH3OH)、乙醇(C2H5OH)、丙醇(C3H7OH)、丁醇(C4H9OH)、甲酸(HCOOH)、乙酸(CH3COOH)、丙酸(C2H5COOH)、丁酸(C3H7COOH)、戊酸(C4H9COOH)、苯酚(C6H5OH)和苯甲酸(C6H5COOH)。
所述反应-抑制官能团-X可作为单层形成在基底101的表面上。所述包含所述反应-抑制官能团-X的有机化合物的剩余部分可进一步物理吸附在作为单层形成的反应-抑制官能团-X上。物理吸附的所述有机化合物的剩余部分可通过使用惰性气体例如氦气(He)、氖气(Ne)、或氩气(Ar)、或氮气(N2)清除。而且,可清除还未吸附的所述包含所述反应-抑制官能团-X的有机化合物的剩余部分以排放到反应室12各自的外部。由于所述清除,可防止或最小化在所述有机化合物的剩余部分和随后提供到反应室12中的其它气体之间不必要的反应。
任选地,在基底101的表面上形成所述反应-抑制官能团-X之前,可在基底101的表面上形成反应活化成分的层(未示出)。所述反应活化成分可为可为含氧的原子或者其中具有不完全键(incomplete bond)的官能团。例如,所述反应活化成分可为氧自由基或羟基。所述反应活化成分可通过用氧化剂例如臭氧(O3)、氧气(O2)、水(H2O)、过氧化氢(H2O2)、或者一氧化二氮(N2O)处理基底101的表面获得。结果,基底101的表面可具有结合至半导体元素或构成基底101的表面的中心金属的反应活化成分,其将在下文中详细说明。
参照图1和3B,在操作S12中,可在所述反应-抑制官能团-X的层上形成第一材料的前体的层。所述第一材料的实例可包括金属和/或半导体。在图3B中,ML表示作为所述第一材料的前体的金属和/或半导体的前体。其中在所述反应-抑制官能团-X的层上形成所述第一材料的前体的层的操作S12可包括:操作S121,其中将包括所述第一材料的前体的第二反应气体提供至所述反应-抑制官能团-X的层;操作S122,其中使所述第二反应气体物理吸附在所述反应-抑制官能团-X的层上;和操作S123,其中将所述第二反应气体的剩余部分清除,如图5中所示。
虽然在图3B中在其中基底101的底面与基底101的垂直壁相交在一起的拐角处未显示所述反应-抑制官能团-X和所述前体ML的一些以防止它们以重叠的方式被图示,但是应理解,其不意味着所述一些官能团在化学上分离或消失。这同样适用于图3C~3F。
所述金属的前体可为选自如下的至少一种:铝(Al)、钛(Ti)、锆(Zr)、铪(Hf)、钒(V)、钽(Ta)、铌(Nb)、钪(Sc)、钇(Y)、镥(Lu)、钙(Ca)、锶(Sr)、钡(Ba)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、和镱(Yb)的前体。
铝的前体可为选自如下的至少一种:三甲基铝(TMA)、三乙基铝(TEA)、1-甲基吡咯烷铝烷(alane)(MPA)、二甲基乙基胺铝烷(DMEAA)、二甲基铝氢化物(DMAH)、和三甲基胺铝烷硼烷(TMAAB)。
钛的前体可为选自例如如下的至少一种:四异丙醇钛(Ti(O-iProp)4)、卤化钛、环戊二烯基钛、二(异丙氧基)二(2,2,6,6-四甲基-3,5-庚二酮酸)钛(Ti(O-iProp)2(thd)2)、二(4-(2-甲基乙氧基)亚氨基-2-戊酸)钛(Ti(2meip)2)、二[4-(乙氧基)亚氨基-2-戊酸]钛(Ti(eip)2)、和二[2,2-二甲基-5-(2-甲基乙氧基)亚氨基-3-庚酸]钛(Ti(22dm2meih)2)。
锆的前体可为选自例如如下的至少一种:叔丁醇锆(ZTB)(Zr(OtBu)4、四(二乙基氨基)锆(TDEAZ)(Zr(NEt2)4、四(乙基甲基氨基)锆(TEMAZ)Zr(NEtMe)4、四(二甲基氨基)锆(TDMAZ)(Zr(NMe2)4、四(1-甲氧基-2-甲基-2-丙氧基)铪(Hf(mmp)4)、四(1-甲氧基-2-甲基-2-丙氧基)锆(Zr(mmp)4)、四氯化铪(HfCl4)、四氯化锆(ZrCl4)、ZrCp2Me2、Zr(tBuCp)2Me2、和Zr(NiProp2)4
铪的前体可为选自例如如下的至少一种:叔丁醇铪(HTB)(Hf(OtBu)4、四(二乙基氨基)铪(TDEAH)(Hf(NEt2)4、四(乙基甲基氨基)铪(TEMAH)(Hf(NEtMe)4)、和四(二甲基氨基)铪(TDMAH)(Hf(NMe2)4
其它金属的前体可具有以下化学式。
M L1 L2 L3 Dx...          (1)
其中M可为选自钒(V)、钽(Ta)、铌(Nb)、钪(Sc)、钇(Y)、镥(Lu)、钙(Ca)、锶(Sr)、钡(Ba)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、和镱(Yb)的至少一种,L1、L2和L3可独立地为阴离子配体,D可为中性给体配体,和x可为0、1、2或3的整数。如果该整数x为0,则其意味着没有中性给体配体D。
详细地,独立的阴离子配体L1、L2和L3各自可例如为如下的至少一种:烷氧根(alkoxide)、卤根、芳氧根(aryloxide)、酰胺(胺)、环戊二烯基(Cp)、烷基、甲硅烷基(silly)、脒根、β-二酮酸根、酮亚胺根、硅烷醇根(silanoate)、或羧酸根。
而且,所述中性给体配体D可例如为如下的至少一种:呋喃、吡啶、吡咯、吡咯烷、胺、冠醚、甘醇二甲醚、或者腈。
所述烷氧根可例如为如下的至少一种:叔丁醇根、异丙醇根、乙醇根、1-甲氧基-2,2-二甲基-2-丙酸根(mmp)、1-二甲基氨基-2,2′-二甲基-丙酸根、戊醇根、或者新戊醇根。所述卤根可例如为氟根、氯根、碘根或溴根的至少一种。
所述芳氧根可例如为苯氧根或2,4,6-三甲基苯氧根。
所述酰胺(胺)可为例如二(三甲基甲硅烷基)酰胺(二(三甲基甲硅烷基)胺)、二叔丁基酰胺(二叔丁基胺)、或者2,2,6,6-四甲基哌啶根(piperidide)。
所述环戊二烯基可例如选自氯代环戊二烯基、1-甲基环戊二烯基、1,2,3,4-四甲基环戊二烯基、1-乙基环戊二烯基、五甲基环戊二烯基、1-异丙基环戊二烯基、1-正丙基环戊二烯基、和1-正丁基环戊二烯基。
所述烷基可选自例如二(三甲基甲硅烷基)甲基、三(三甲基甲硅烷基)甲基、和三甲基甲硅烷基甲基。
所述甲硅烷基可为例如三甲基甲硅烷基。
所述脒根可选自例如N,N′-二叔丁基乙脒根、N,N′-二异丙基乙脒根、N,N′-二异丙基-2-叔丁基脒根、和N,N′-二叔丁基-2-叔丁基脒根。
所述β-二酮酸根可选自例如2,2,6,6-四甲基-3.5-庚二酮酸根、六氟-2,4-戊二酮酸根、和6,6,7,7,8,8,8-七氟-2,2-二甲基-3,5-辛二酮酸根。
所述酮亚胺根可为例如2-异丙基亚氨基-4-戊酮酸根。
所述硅烷醇根可为例如三叔丁基硅氧根或者三乙基硅氧根。
所述羧酸根可为例如2-乙基己酸根。
所述中性给体配体D可选自例如四氢呋喃(THF)、二乙醚、1,2-二甲氧基乙烷、二甘醇二甲醚、三甘醇二甲醚、四甘醇二甲醚、12-冠-6、10-冠-4、吡啶、N-甲基吡咯烷、三乙胺、三甲胺、乙腈、和2,2-二甲基丙腈。
钇(Y)的前体可为选自例如如下的至少一种:Y(N(SiMe3)2)3、Y(N(i-Prop)2)3、Y(N(t-Bu)SiMe3)3、Y(TMPD)3、Cp3Y、(MeCp)3Y、((n-Prop)Cp)3Y、((n-Bu)Cp)3Y、Y(THD)3、Y(OCMe2CH2NMe2)3、Y[OOCCH(C2H5)C4H9]3、Y(C11H19O2)3CH3(OCH2CH2)3OCH3、Y(CF3COCHCOCF3)3、Y(OOCC10H7)3、Y(OOC10H19)3、和Y(O(i-Prop))3
镧(La)的前体可例如为如下的至少一种:La(N(SiMe3)2)3、La(N(i-Prop)2)3、La(N(t-Bu)SiMe3)3、La(TMPD)3、((i-Prop)Cp)3La、Cp3La、Cp3La(NCCH3)2、La(Me2NC2H4Cp)3、La(THD)3、La[OOCCH(C2H5)C4H9]3、La(C11H19O2)3·CH3(OCH2CH2)3OCH3、La(C11H19O2)3·CH3(OCH2CH2)4OCH3、La(O(i-Prop))3、La(OEt)3、La(acac)3、La(((t-Bu)2N)2CMe)3、La(((i-Prop)2N)2CMe)3、La(((i-Prop)2N)2CH)3、La(((t-Bu)2N)2C(t-Bu))3、La(((i-Prop)2N)2C(t-Bu))3、or La(FOD)3
铈(Ce)的前体可例如为如下的至少一种:Ce(N(SiMe3)2)3、Ce(N(i-Prop)2)3、Ce(N(t-Bu)SiMe3)3、Ce(TMPD)3、Ce(FOD)3、((i-Prop)Cp)3Ce、Cp3Ce、Ce(Me4Cp)3、Ce(OCMeCH2NMe2)3、Ce(THD)3、Ce[OOCCH(C2H5)C4H9]3、Ce(C11H19O2)3·CH3(OCH2CH2)3OCH3、Ce(C11H19O2)3·CH3(OCH2CH2)4OCH3、Ce(O(i-Prop))3或者Ce(acac)3
镨(Pr)的前体可例如为如下的至少一种:Pr(N(SiMe3)2)3、((i-Prop)Cp)3Pr、Cp3Pr、Pr(THD)3、Pr(FOD)3、(C5Me4H)3Pr、Pr[OOCCH(C2H5)C4H9]3、Pr(C11H19O2)3·CH3(OCH2CH2)3OCH3、Pr(O(i-Prop))3、Pr(acac)3、Pr(hfac)3、Pr(((t-Bu)2N)2CMe)3、Pr(((i-Prop)2N)2CMe)3、Pr(((t-Bu)2N)2C(t-Bu))3、或者Pr(((i-Prop)2N)2C(t-Bu))3
钕(Nd)的前体可例如为如下的至少一种:Nd(N(SiMe3)2)3、Nd(N(i-Prop)2)3、((i-Prop)Cp)3Nd、Cp3Nd、(C5Me4H)3Nd、Nd(THD)3、Nd[OOCCH(C2H5)C4H9]3、Nd(O(i-Prop))3、Nd(acac)3、Nd(hfac)3、Nd(F3CC(O)CHC(O)CH3)3、或者Nd(FOD)3
钐(Sm)的前体可例如为如下的至少一种:Sm(N(SiMe3)2)3、((i-Prop)Cp)3Sm、Cp3Sm、Sm(THD)3、Sm[OOCCH(C2H5)C4H9]3、Sm(O(i-Prop))3、Sm(acac)3、或者(C5Me5)2Sm。
铕(Eu)的前体可例如为如下的至少一种:Eu(N(SiMe3)2)3、((i-Prop)Cp)3Eu、Cp3Eu、(Me4Cp)3Eu、Eu(THD)3、Eu[OOCCH(C2H5)C4H9]3、Eu(O(i-Prop))3、Eu(acac)3、和(C5Me5)2Eu。
钆(Gd)的前体可例如为如下的至少一种:Gd(N(SiMe3)2)3、((i-Prop)Cp)3Gd、Cp3Gd、Gd(THD)3、Gd[OOCCH(C2H5)C4H9]3、Gd(O(i-Prop))3、Gd(acac)3、或者(C5Me5)2Gd。
铽(Tb)的前体可例如为如下的至少一种:Tb(N(SiMe3)2)3、((i-Prop)Cp)3Tb、Cp3Tb、Tb(THD)3、Tb[OOCCH(C2H5)C4H9]3、Tb(O(i-Prop))3、Tb(acac)3、或者(C5Me5)2Tb。
镝(Dy)的前体可例如为如下的至少一种:Dy(N(SiMe3)2)3、((i-Prop)Cp)3Dy、Cp3Dy、Dy(THD)3、Dy[OOCCH(C2H5)C4H9]3、Dy(O(i-Prop))3、Dy(acac)3、(C5Me5)2Dy、或者Dy(O2C(CH2)6CH3)3
钬(Ho)的前体可例如为如下的至少一种:Ho(N(SiMe3)2)3、((i-Prop)Cp)3Ho、Cp3Ho、Ho(THD)3、Ho[OOCCH(C2H5)C4H9]3、Ho(O(i-Prop))3、Ho(acac)3、或者(C5Me5)2Ho。
铒(Er)的前体可例如为如下的至少一种:Er(N(SiMe3)2)3、((i-Prop)Cp)3Er、((n-Bu)Cp)3Er、Cp3Er、Er(THD)3、Er[OOCCH(C2H5)C4H9]3、Er(O(i-Prop))3、Er(acac)3、或者(C5Me5)2Er。
铥(Tm)的前体可例如为如下的至少一种:Tm(N(SiMe3)2)3、((i-Prop)Cp)3Tm、Cp3Tm、Tm(THD)3、Tm[OOCCH(C2H5)C4H9]3、Tm(O(i-Prop))3、Tm(acac)3、或者(C5Me5)2Tm。
镱(Yb)的前体可例如为如下的至少一种:Yb(N(SiMe3)2)3、Yb(N(i-Prop)2)3、((i-Prop)Cp)3Yb、Cp3Yb、Yb(THD)3、Yb[OOCCH(C2H5)C4H9]3、Yb(O(i-Prop))3、Yb(acac)3、(C5Me5)2Yb、Yb(hfac)3、或者Yb(FOD)3
镥(Lu)的前体可例如为如下的至少一种:Lu(N(SiMe3)2)3、((i-Prop)Cp)3Lu、Cp3Lu、Lu(THD)3、Lu[OOCCH(C2H5)C4H9]3、Lu(O(i-Prop))3、和Lu(acac)3
所述半导体的前体可为硅的前体。
所述硅的前体可为例如硅烷(SiH4)、二硅烷(Si2H6)、单氯硅烷(SiClH3)、二氯硅烷(SiCl2H2)、三氯硅烷(SiCl3H)、六氯二硅烷(Si2Cl6)、二乙基硅烷(Et2SiH2)、正硅酸四乙酯(Si(OCH2CH3)4,TEOS)、或者基于烷基氨基硅烷的化合物。所述基于烷基氨基硅烷的化合物的实例可包括,但不限于,例如二异丙基氨基硅烷(H3Si(N(i-Prop)2))、二(叔丁基氨基)硅烷((C4H9(H)N)2SiH2)、四(二甲基氨基)硅烷(Si(NMe2)4)、四(乙基甲基氨基)硅烷(Si(NEtMe)4)、四(二乙基氨基)硅烷(Si(NEt2)4)、三(二甲基氨基)硅烷(HSi(NMe2)3)、三(乙基甲基氨基)硅烷(HSi(NEtMe)3)、三(二乙基氨基)硅烷(HSi(NEt2)3)、三(二甲基肼基)硅烷(HSi(N(H)NMe2)3)、二(二乙基氨基)硅烷(H2Si(NEt2)2)、二(二异丙基氨基)硅烷(H2Si(N(i-Prop)2)2)、三(异丙基氨基)硅烷(HSi(N(i-Prop)2)3)、和(二异丙基氨基)硅烷(H3Si(N(i-Prop)2)。
此处,Me表示甲基,Et表示乙基,i-Prop表示异丙基,n-Prop表示正丙基,Bu表示丁基,n-Bu表示正丁基,Cp表示环戊二烯基,THD表示2,2,6,6-四甲基-3,5-庚二酮酸根,TMPD表示2,2,6,6-四甲基哌啶根,acac表示乙酰丙酮根,hfa表示六氟乙酰丙酮根,和FOD表示6,6,7,7,8,8,8-七氟-2,2-二甲基-3,5-辛二酮酸根。
所述金属和/或半导体的前体ML可作为单层或多层物理吸附在所述反应-抑制官能团-X的层上。由于物理吸附引起的在所述金属和/或半导体的前体ML和所述反应-抑制官能团-X之间的结合能弱于在所述金属和/或半导体的前体ML和形成于基底101的表面上的反应活化成分(例如,氧自由基或者羟基)之间的结合能。
由于所述金属和/或半导体的前体ML物理吸附在反应-抑制官能团-X上,在通过物理吸附所述金属和/或半导体的前体ML形成的第一层上形成通过物理吸附所述金属和/或半导体的前体ML形成的第二层的可能性降低。
由于极弱的结合能,作为所述第二层的物理吸附的所述金属和/或半导体的前体ML可通过使用惰性气体例如氦气(He)、氖气(Ne)、或氩气(Ar)、或氮气(N2)清除。而且,可清除还未吸附的所述金属和/或半导体的前体ML的剩余前体以排放到反应室12各自的外部。通过所述清除,可防止或者充分减少在所述金属和/或半导体的前体ML的剩余前体和随后提供到反应室12中的其它气体之间不必要的反应。
参照图1和3C,在操作S13中,为了获得金属氧化物和/或半导体氧化物MO的层,将所述金属和/或半导体的前体ML氧化。其中将所述金属和/或半导体的前体ML氧化的操作S13可包括:操作S131,其中将包含氧化剂的第三反应气体提供至所述金属和/或半导体的前体ML;操作S132,其中通过使所述金属和/或半导体的前体ML与所述氧化剂反应而产生金属氧化物和/或半导体氧化物MO的层;和操作S133,其中将包含所述氧化剂的第三反应气体清除,如图6中所示。
为了氧化所述金属和/或半导体的前体ML,可将氧化剂提供至其上吸附所述金属和/或半导体的前体ML的表面。所述氧化剂可为例如臭氧(O3)、氧气(O2)、水(H2O)、过氧化氢(H2O2)、或者一氧化二氮(N2O)。由于使用所述氧化剂的氧化,可形成所述金属氧化物和/或半导体氧化物MO的层。
如果必要,所述金属氧化物和/或半导体氧化物MO的层的表面可具有反应活化成分-R。所述反应活化成分-R的实例可包括例如氧、氧自由基、和/或羟基(-OH)。例如,如果使用臭氧或氧气作为所述氧化剂,则所述反应活化成分-R可为氧或氧自由基。而且,如果使用水或过氧化氢作为所述氧化剂,所述反应活化成分-R可为氧、氧自由基、或羟基(-OH)。
为了氧化所述金属和/或半导体的前体ML,所述氧化剂可作为气体或等离子体提供。
任选地,当氧化所述金属和/或半导体的前体ML时,可除去所述金属和/或半导体的前体ML吸附在其上的反应-抑制官能团-X。
由于如参照图3B所描述的,所述金属和/或半导体的前体ML以高的厚度均匀性形成于基底101的表面上并且使用所述氧化剂氧化,可获得具有高的厚度均匀性的所述金属氧化物和/或半导体氧化物MO。
根据本发明构思的一些实施方式,所述氧化剂可为不含碳的无机化合物。因此,可使所述金属氧化物和/或半导体氧化物MO中包含的碳的量最小化,并且因此可改善所述金属氧化物和/或半导体氧化物MO的物理性质和可靠性。
在将所述金属和/或半导体的前体ML氧化之后,可将所述氧化剂的剩余部分从反应室12各自中清除。通过所述清除,可防止或充分减少在所述氧化剂的剩余部分和随后提供到反应室12中的其它气体之间不必要的反应。
再次参照图1,进行操作S14t以确定是否形成氧化物层110。通过考虑例如氧化物层110的材料、氧化物层110的厚度、和氧化物层110的介电常数的因素,可确定氧化物层110的形成。
如果需要另外(补充,additionally)形成氧化物层110,操作S11~S13可进一步进行一次或多次。一旦确定氧化物层110形成并且不需要另外形成氧化物层110,则形成氧化物层110的过程可结束。
参照图1和3D,如果在操作S14中确定需要另外形成氧化物层110,则重复进行操作S11。因此,可在所述金属氧化物和/或半导体氧化物MO上形成所述反应-抑制官能团-X。在形成所述反应-抑制官能团-X之后,可将所述第一反应气体的剩余部分从反应室12各自中清除。
参照图1和3E,进行操作S12使得所述金属和/或半导体的前体ML物理吸附在所述反应-抑制官能团-X上。如参照图3C所描述的,所述金属和/或半导体的前体ML可作为单层或多层物理吸附在所述反应-抑制官能团-X的层上。如果所述金属和/或半导体的前体ML形成为多层,则直接吸附在所述反应-抑制官能团-X上的层物理吸附以具有相对弱的结合能。同时,另外物理吸附在所述金属和/或半导体的前体ML的第一层上的所述金属和/或半导体的前体ML的第二层具有较弱的与所述第一层的结合能。
如果不存在反应-抑制官能团-X,则所述第一层可化学吸附在所述反应-抑制官能成分-R上。在此情况下,所述第二层和随后的层可物理吸附以具有比在其中存在所述反应-抑制官能团-X的情况下强的结合能,从而降低厚度均匀性。
而且,所述金属和/或半导体的前体ML物理吸附的速度可小于所述金属和/或半导体的前体ML扩散到特征物中的速度。在此情况下,在所述金属和/或半导体的前体ML显著物理吸附之前,所述金属和/或半导体的前体ML可扩散到所述特征物或具有高的纵横比的结构中。因此,可形成具有高的厚度均匀性的所述金属和/或半导体的前体ML的层。然而,本发明构思不受特定理论的限制。
图3E中物理吸附的金属和/或半导体的前体ML可由与图3B中物理吸附的金属和/或半导体的前体ML的材料相同或不同的材料形成。即,在各自包括操作S11~S13的循环中使用的金属和/或半导体的前体ML可彼此不同。或者,在预定的循环中可使用一种类型的金属和/或半导体前体,然后在随后的循环中可使用另一种类型的金属和/或半导体前体。
任选地,可形成第一材料的氧化物并且可在所述第一材料的氧化物上堆叠第二材料的氧化物。特别地,可交替地重复堆叠所述第一材料的氧化物和所述第二材料的氧化物。为了形成所述第一材料的氧化物,可通过使用第一金属的前体和/或第一半导体的前体进行包括操作S11~S13的循环一次或多次。接着,为了形成所述第二材料的氧化物,可通过使用第二金属的前体和第二半导体的前体进行包括操作S11~S13的循环一次或多次。
在此情况下,在各循环中,在所述反应活化成分-R和已经成为设置在所述反应活化成分-R下的基底101的一部分的金属或半导体之间的结合强度可根据所述金属或所述半导体的类型改变。可选择所述第一金属,使得在所述第一金属和所述反应活化成分-R之间的结合强度弱于在所述第3周期中的金属和所述反应活化成分-R之间的结合强度。所述第3周期中的金属可为例如铝(Al)。或者,可选择所述第一金属,使得在所述第一金属和所述反应活化成分-R之间的结合强度弱于在所述第3周期中的半导体和所述反应活化成分-R之间的结合强度。所述第3周期中的半导体可为硅。
所述第一金属可例如为如下的至少一种:钛(Ti)、锆(Zr)、铪(Hf)、钒(V)、钽(Ta)、铌(Nb)、钪(Sc)、钇(Y)、镥(Lu)、钙(Ca)、锶(Sr)、钡(Ba)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、或者镱(Yb)。
虽然不受特定理论限制,但是如果以此方式选择所述第一金属,则由于所述第一金属和所述反应活化成分-R之间的结合强度稍微低,因此可在整个表面上形成所述反应-抑制官能团-X的层。结果,由于在基本上整个特征物上形成所述反应-抑制官能团-X,因此可防止金属和/或半导体的前体化学吸附。因此,即使当在所述金属和/或半导体的前体上形成的第二材料的氧化物为氧化硅和/或氧化铝时,也仍可获得具有高的厚度均匀性的所述第二材料的氧化物。
任选地,如果待形成于所述第一材料的氧化物上的所述第二材料的氧化物为氧化硅或氧化铝,则包括操作S11~S13的循环可进行仅一次以形成所述第二材料的氧化物,和可随后进行用于形成所述第一材料的氧化物的循环。或者,如果待形成于所述第一材料的氧化物上的所述第二材料的氧化物为氧化硅或氧化铝,则包括操作S11~S13的循环可进行一次或多次以形成所述氧化硅或所述氧化铝的单层,然后可随后进行用于形成所述第一材料的氧化物的循环。
参照图1和3F,进行操作S13。因此,通过氧化所述金属和/或半导体的前体ML可获得金属氧化物和/或半导体氧化物的层。接着,在操作S14中,可确定氧化物层112是否如所需地形成。如果需要另外形成氧化物层112,则操作S11~S13可进行一次或多次。如果可确定氧化物层110形成并且不需要另外形成氧化物层110,则用于形成氧化物层110的过程可结束。
由于如上所述在各循环中获得具有高的厚度均匀性的氧化物单层,即使当包括操作S11~S13的循环重复进行数次到几百次时,最终获得的氧化物层110也具有高的厚度均匀性。
以下将说明制造半导体器件的方法。图7是说明根据本发明构思的实施方式的形成半导体器件的方法的流程图。图8A~8H为用于说明图7的方法的侧截面图。
参照图7和8A,在操作S20中,可在基底210上形成层间绝缘膜211、接触塞(plug)212、和蚀刻停止膜213,并且可在蚀刻停止膜213上形成用于形成电容器的第一铸膜(mold film)214。在第一铸膜214上可形成支持层(support layer)232L。支持层232L可具有约10nm~约500nm的厚度。在支持层232L上可形成用于图案化支持层232L的掩模图案240。可形成掩模图案240以对应于待形成的支持图案。掩模图案240可为例如光刻胶图案。
基底210可为例如硅基底、锗基底、或者硅-锗基底。然而,基底210不限于此,并且可为参照图3A描述的基底的任一种。
层间绝缘膜211可包括介电材料。例如,层间绝缘膜211可包括氧化物、氮化物、和/或氮氧化物。层间绝缘膜211可为单层或者为两层或更多层的叠层。而且,层间绝缘膜211还可包括碳掺杂的氧化物。
可在基底210上形成穿过层间绝缘膜211的接触塞212。接触塞212可由选自如下的至少一种形成:半导体材料,例如掺杂的多晶硅;金属,例如钨(W)、钛(Ti)、钽(Ta)、铜(Cu)或铝(Al);金属氮化物,例如氮化钨(WN)、氮化钛(TiN)、或氮化钽(TaN);金属硅氮化物,例如氮化钛硅(TiSiN)或氮化钨硅(WSiN);和金属硅化物,例如硅化钨(WSi)。
虽然图8A中未示出,但是彼此相交的多个字线(word line)和多个位线(bit line)可在基底210上形成,并且可被层间绝缘膜211覆盖。在基底210中在各字线的两侧可形成掺杂区域,并且接触塞212各自可连接至所述掺杂区域之一。而且,接触塞212可电连接至相应的开关器件。所述开关器件可为有源器件例如晶体管。而且,可使用二极管作为开关器件。(一些人可认为二极管是无源器件。)
在操作S20中,可在蚀刻停止膜213上形成第一铸膜214。第一铸膜214可例如包括氧化物膜、氮化物膜和氮氧化物膜的至少一种。
虽然在图8A中未示出,但是可进一步在第一铸膜214和蚀刻停止膜213之间形成缓冲膜(未示出)。所述缓冲膜可包括氧化物膜或氮化物膜的至少一种。
支持层232L可由对于第一铸膜214具有蚀刻选择性的材料形成。例如,如果使用鲎阿米巴样细胞溶解物(limulus amebocyte lysate)(LAL)剥离(lift-off)来完全或部分除去第一铸膜214,则支持层232L可由具有介电特性且在LAL剥离期间具有低的蚀刻速率的材料形成。
如果第一铸膜214由选自SiO2、SiGe、Si和基于碳的材料的至少一种材料形成,则支持层232L可由选自例如SiN、SiCN、TaO和TiO2的任一种形成。
参照图8B,可通过使用掩模图案240作为蚀刻掩模对支持层232L的暴露部分进行各向异性蚀刻而形成支持层图案232P。由于该各向异性蚀刻,第一铸膜214的一部分可通过支持层图案232P暴露。
参照图8C,在第一铸膜214和支持层图案232P上形成第二铸膜215。第二铸膜215可由与第一铸膜214的材料类似或相同的材料形成。或者,如果第一铸膜214和第二铸膜215通过使用例如LAL剥离以与第一铸膜214类似的蚀刻速率除去,则可确定第二铸膜215的材料,使得第二铸膜215在LAL剥离期间的蚀刻速率比第一铸膜214在LAL剥离期间的蚀刻速率低10%或更少。第二铸膜215可形成为大到足以覆盖支持层图案232P的厚度。例如,第二铸膜215可形成为至少50nm的厚。而且,第一铸膜214和第二铸膜215的厚度之和可为约
Figure BDA0000158775110000191
~约
Figure BDA0000158775110000192
参照图7和8D,在操作S21中,在其中待通过蚀刻第二铸膜215、支持层图案232P、第一铸膜214、和蚀刻停止膜213直到使接触塞212暴露而形成具有圆柱形形状的第一电极的位置处形成多个开口H。一个开口H可例如经由支持层图案232连接至至少一个另外开口H。
所述开口H可因此(therethrough)暴露接触塞212的顶面。所述开口H可通过如下形成:在第二铸膜上215上形成用于限定所述开口H的掩模图案,和通过使用所述掩模图案作为蚀刻掩模蚀刻第一铸膜214、第二铸膜215、和支持层图案232P。所述开口H可形成为具有孔形状。
参照图7和8E,在操作S22中,在基底210的所得结构上例如在所述开口H的内壁上和在第二铸膜215上沉积导电材料,然后通过将所述导电材料与所述孔H的内壁分离而形成多个第一电极220。第一电极220可通过如下形成:一致地(相适应地,conformably)形成导电材料,在基底110的所得结构的基本上整个表面上形成埋层(未示出)以覆盖所述开口H,和通过使用回蚀(etch-back)和/或化学机械抛光(CMP)进行平坦化以除去所述埋层和所述导电材料直至将第二铸膜215暴露。第一电极220可电连接至接触塞212。第一电极220可各自包括接触各接触塞212的平坦部分、和从所述平坦部分的边缘垂直延伸的侧壁部分。因此,第一电极220可各自具有由所述平坦部分和所述侧壁部分限定的空白空间(empty space)。例如,第一电极220可为具有圆柱形形状的电极。
第一电极220可由如下形成:半导体材料,例如掺杂的多晶硅;金属,例如钌(Ru)、铱(Ir)、钛(Ti)、和/或钽(Ta);导电金属氮化物膜例如氮化钛(TiN)、氮化钽(TaN)、或氮化钨(WN);导电金属氧化物例如氧化铱(IrO);和/或其组合。第一电极220可作为单层或两层或更多层的叠层形成。
在第二铸膜215上的导电材料可通过使用CMP除去,和在第二铸膜215上的埋层可通过使用回蚀除去。所述埋层可由与第一铸膜214和/或第二铸膜215相同的材料、或者具有与第一铸膜214和/或第二铸膜215类似的蚀刻速率的材料形成。所述埋层可为例如氧化物膜。
参照图7和8F,在形成第一电极220之后,该方法进行至操作S23。在操作S23中,除去第一铸膜214和第二铸膜215。而且,所述埋层可与所述第一铸膜214和第二铸膜215一起或者单独除去。例如,第一铸膜214、第二铸膜215、和所述埋层可通过使用利用氟酸或者包含氟化铵(NH4F)、氢氟酸(HF)和水的LAL的剥离除去。因此,可确定支持层图案232P的材料,使得在如上所述的使用LAL的剥离期间,支持层图案232P具有比第一铸膜214和第二铸膜215的各自低的蚀刻速率。第一电极220的至少一些可通过支持图案232支持。在图8F中,支持图案232以比圆柱形结构的高度低的高度形成。换而言之,支持图案232低于具有圆柱形形状的第一电极220各自的端部。然而,虽然未示出,但是支持图案232可以与第一电极220各自的端部的高度相同的高度形成。
参照图7和8G,在除去第一铸膜214、第二铸膜215和所述埋层之后,该方法进行至操作S24。在操作S24中,在第一电极220上一致地形成电容器介电膜222。电容器介电膜222可包括氧化物,例如通过例如参照图1和图3A~3F描述的方法形成的金属氧化物和/或半导体氧化物。以下将详细说明制造电容器介电膜222的方法。
首先,将其上形成第一电极220的基底210载入反应室中。
为了在第一电极220的表面上形成包括例如所述金属氧化物和/或半导体氧化物的电容器介电膜222,可在基底210的表面上形成反应活化成分的层。接着,可在所述反应活化成分的层上形成第一材料的氧化物层。
为了形成所述第一材料的氧化物层,可形成所述第一材料的前体的层,然后可将所述第一材料的前体的层氧化。所述第一材料可为第一金属或半导体。所述第一金属可为选自镧系金属和第4~6周期中的2族~5族金属的至少一种。例如,所述第一金属可为选自如下的至少一种:钛(Ti)、锆(Zr)、铪(Hf)、钒(V)、钽(Ta)、铌(Nb)、钪(Sc)、钇(Y)、镥(Lu)、钙(Ca)、锶(Sr)、钡(Ba)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)和镱(Yb)。以上已经描述了所述金属的前体,并且因此将不给出其详细说明。
而且,通过氧化所述第一材料的前体的层获得的表面可具有氧、氧自由基、或羟基,其可再次作为反应活化成分。
任选地,为了形成所述第一材料的氧化物层,包括形成所述第一材料的前体的层的操作和氧化所述第一材料的前体的层的操作的循环可重复进行两次或更多次。该循环可重复进行,直至获得具有所需厚度的所述第一材料的氧化物层。而且,当形成所述第一材料的氧化物层时,在所述第一材料的氧化物上形成所述反应-抑制官能团的层的操作可进行一次或多次。在此情况下,在一些循环中可使用所述反应-抑制官能团和在其它循环中可不使用所述反应-抑制官能团。
或者,所述用于形成所述第一材料的氧化物层的循环可进一步包括在形成所述第一材料的前体的层的操作之前形成所述反应-抑制官能团的层的操作。在此情况下,各循环包括形成所述反应-抑制官能团的层的操作。
通过使用所述方法,在形成所述第一材料的氧化物层之后,可在所述第一材料的氧化物层上形成第二材料的氧化物层。特别地,形成所述第二材料的氧化物层的操作可包括在所述第一材料的氧化物层上形成反应-抑制官能团的层的操作;在所述反应-抑制官能团的层上形成所述第二材料的前体的层的操作;和氧化所述第二材料的前体的层的操作。
所述第二材料可为第二金属或半导体。所述第二金属可为第3周期中的任意金属,例如铝(Al)。如果所述第二材料为半导体,则所述半导体可为硅。
所述第二材料的氧化物层可作为单层形成。任选地,在其上形成另外的氧化物层之前,包括形成所述反应-抑制官能团的层的操作、形成所述第二材料的前体的层的操作、和氧化所述第二材料的前体的层以形成所述第二材料的氧化物层的操作的循环可进行仅一次。
所述形成所述第一材料的氧化物层的操作和所述形成所述第二材料的氧化物层的操作可交替地重复进行。为此,通过氧化所述第二材料的前体的层获得的表面可以氧自由基结束。如上所述,所述氧自由基可作为反应活化成分。
在用于形成所述第一材料的氧化物层的各循环中,所使用的第一材料不必为单一成分。在循环中可使用在上述各种第一材料中的不同材料。即,在一个循环中可使用锆作为所述第一材料,和在另一循环中可使用铪作为所述第一材料。
由于氧化物层的物理性质根据所述第一材料和所述第二材料的类型和密度而变化很大,可取决于所述氧化物层的所需用途而适当地确定所述第一材料和所述第二材料的类型。
所述氧化物层可包括例如硅酸锆铪(ZrHf(SiO2))。
参照图7和8H,在操作S25中,在电容器介电膜222上形成第二电极224,从而完成电容器。第二电极224可由例如如下形成:半导体材料,例如掺杂的多晶硅;金属,例如钌(Ru)、铱(Ir)、钛(Ti)、和/或钽(Ta);导电金属氮化物膜,例如氮化钛(TiN)、氮化钽(TaN)、或氮化钨(WN);导电金属氧化物,例如氧化铱(IrO);和/或其组合。第二电极224可作为单层或者两层或更多层的叠层形成。
第一电极220各自的纵横比AR可由方程1定义。
AR = c min ( a , b ) . . . ( 1 )
其中a为第一电极220各自的内径,b为第一电极220之间的距离,c为第一电极220各自的外表面的垂直高度,并且min(a,b)为所述内径a和所述距离b之间的较小值。
第一电极220各自的纵横比AR可等于或大于20或30。形成于第一电极220各自的表面上的电容器介电膜222的厚度在第一电极220的整个表面上可不是完全均匀的。形成于第一电极220各自的表面上的电容器介电膜222的最小厚度与电容器介电膜222的最大厚度之比可等于或大于约0.85、0.9或0.95。
图9(a)~9(c)为说明图8H的头部A、上部B和底部C的局部放大图。图9(a)说明图8H的头部A,图9(b)说明图8H的上部B,和图9(c)说明图8H的底部C。电容器介电膜222的厚度可根据位置而变化,和电容器介电膜222的结晶状态也可根据位置而变化。
在接近头部A(参见图9(a))的位置处的电容器介电膜222的厚度可为最大厚度。在此情况下,电容器介电膜222的厚度可朝向接触塞212降低。同时,如图9(c)中所示,电容器介电膜222可在底部C的拐角周围具有最小厚度,且在接近底部C的位置处的电容器介电膜222的厚度可朝向底部C的中央提高。在所述拐角周围,在水平方向、垂直方向和其它方向的任一个上,在第一电极220的各自和电容器介电膜222的表面之间的最小距离可认为是电容器介电膜222的厚度。而且,通过使用以上获得的厚度,可计算电容器介电膜222的最小厚度与电容器介电膜222的最大厚度之比。
电容器介电膜222的结晶状态在接近头部A(参见图9(a))、上部B(参见图9(b))和底部C(参见图9(c))的位置处可基本上相同,并且因此电容器介电膜222在接近头部A、上部B和底部C的位置处具有几乎相同的结晶度。而且,在接近头部A、上部B、和底部C的位置处可至少出现部分结晶。为了确定结晶度,可使用透射电子显微镜(TEM)。换而言之,当使用TEM测量形成于第一电极220各自的底面上的电容器介电膜222的结晶度时,如果观察到结晶图案,则可确定电容器介电膜222结晶。在相同的条件下,可确定结晶度与结晶图案的强度成比例地提高。特别地,在接近第一电极220的头部A(参见图9(a))、上部B(参见图9(b))、和底部C(参见图9(c))的位置处形成的电容器介电膜222上,可形成单晶或多晶晶粒。
图10(a)~10(c)为在接近头部A(参见图9(a))、上部B(参见图9(b))和底部C(参见图9(c))的位置处捕捉到的电容器介电膜220的TEM图像。参照图10(a)~10(c),电容器介电膜220在各位置处结晶至一定程度,并且在接近头部A、上部B和底部C的位置处的电容器介电膜220的结晶度彼此类此。
图11为说明根据本发明构思的实施方式的半导体器件的侧截面图。
参照图11,除了第一电极220a的形状之外,该半导体器件与通过图8A~8H的方法形成的半导体器件相同,并且因此将不给出其重复说明。第一电极220a各自可具有通过方程1定义的纵横比AR,并且所述纵横比AR可等于或大于例如20。或者,所述纵横比AR可等于或大于例如30。
第一电极220a各自可包括两个部分。即,第一电极220a各自可包括具有基本上圆柱形形状的上部220c和具有基本上柱形状的下部220p。上部和下部220c和220p可由相同材料或不同材料形成。
电容器介电膜222a的最小厚度与电容器介电膜222a的最大厚度之比可等于或大于约85%、90%或95%。
在接近第一电极各自的头部A和上部B以及在第一电极220a之间的底部C的位置处,电容器介电膜222a的结晶状态可与图8H的电容器介电膜222的结晶状态基本上相同。
图12为说明根据本发明构思的另一实施方式的半导体器件的侧截面图。
参照图12,除了第一电极220b的形状之外,该半导体器件与通过图8A~8H的方法形成的半导体器件相同,并且因此将不给出其重复说明。第一电极220b各自可具有通过方程2定义的纵横比AR’,并且所述纵横比AR’可等于或大于例如20。或者,所述纵横比AR可等于或大于例如30。
A R ′ = c min ( a ′ , b ) . . . ( 2 )
其中a′为第一电极220b各自的柱直径,b为第一电极220b之间的距离,c为第一电极220b各自的外表面的垂直高度,并且min(a′,b)为所述柱直径a′和所述距离b之间的较小值。
与具有圆柱形形状的图8H的第一电极220不同,第一电极220b可具有柱形状。为了形成具有柱形状的第一电极220b,可形成导电材料以填充第一铸膜214中的开口H。而且,虽然图10中省略图8H的支持图案232,但是支持图案232可如所需地形成。以上已经参照图8A~8H描述形成支持图案232的方法,并且因此将不给出其说明。
而且,电容器介电膜222b还可以与参照图8A~8H描述的相同方式制造。
形成于第一电极222b各自的表面上的电容器介电膜222b的厚度在第一电极222b的整个表面上可不是完全均匀的。电容器介电膜222b的最小厚度与电容器介电膜222b的最大厚度之比可等于或大于约0.85、0.9、或0.95。
而且,电容器介电膜222b的结晶状态可根据位置变化。
在接近第一电极220b各自的头部A和上部B和在第一电极220b之间的底部C的位置处,电容器介电膜222b的结晶状态可与图8H的电容器介电膜222基本上相同,其可如上所述通过TEM确定。换而言之,当通过使用TEM测量在各位置处电容器介电膜222b的结晶度时,如果观察到结晶图案,则可确定电容器介电膜222b结晶。在相同条件下,可确定结晶度与结晶图案的强度成比例地升高。特别地,在接近第一电极220b的头部A、上部B和底部的位置处在电容器介电膜222b上可形成单晶或多晶晶粒。
图13为说明根据本发明构思的另一实施方式的半导体器件250的侧截面图。
参照图13,在基底210上通过在x方向上延伸的浅沟道253可限定有源区252。而且,浅沟道253可用浅沟道绝缘膜254部分地填充。特别地,可形成浅沟道绝缘膜254以暴露有源区252的顶面和侧面的至少一部分。通过使用浅沟道隔离(STI)可容易地进行形成浅沟道绝缘膜254的方法。所述STI是本领域中公知的,并且因此将不给出其详细说明。
接着,可在有源区252各自的侧面和顶面上形成氧化物层258。氧化物层258可以与参照图8A~8H描述的用于形成电容器介电膜222的方式相同方式形成,并且因此将不给出其详细说明。
接着,可形成围绕有源区252各自的顶面和侧面的至少一部分的电极256,氧化物层258在其间。电极256可由导电材料形成。例如,电极256可由选自如下的至少一种形成:半导体材料,例如掺杂的多晶硅;金属,例如钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、或铝(Al);金属氮化物,例如氮化钨(WN)、氮化钛(TiN)、或氮化钽(TaN);金属硅氮化物例如氮化钛硅(TiSiN)、或氮化钨硅(WSiN);和金属硅化物,例如硅化钨(WSi)。
特别地,电极256可起到栅电极的作用。如果电极256可为栅电极并且在有源区252各自的两者暴露部分处形成杂质区,则半导体器件250可为例如鳍式场效应晶体管(FinFET)。
特别地,有源区252各自可具有由方程3定义的纵横比AR”。
A R ′ ′ = c b
其中b为有源区252各自的暴露部分之间的距离并且c为有源区252各自的暴露部分各自的高度。
所述纵横比AR”可等于或大于3或5。在此情况下,在有源区252各自的暴露部分上的氧化物层258的厚度可不是完全均匀的。在有源区252A各自的暴露部分上的氧化物层258的最小厚度与氧化物层258的最大厚度之比可等于或大于0.85或0.9。或者,在有源区252A各自的暴露部分上的氧化物层258的最小厚度与氧化物层258的最大厚度之比可等于或大于0.95。
虽然在图13中仅示出了浅沟道253,但是随着在y方向上重复地形成浅沟道253和有源区252,在浅沟道253和有源区252的组之间可形成具有比浅沟道253大的深度的深沟道,但是本实施方式不限于此。
图14为说明根据本发明构思的另一实施方式的半导体器件的侧截面图。
参照图14,可在具有在x和y方向上延伸的主表面的基底300上设置具有环形形状的半导体区域330,使得半导体区域330在x和y方向上以预定间隔彼此隔开。半导体区域330可在底面处接触基底300。而且,在具有环形形状的半导体器件330的各自中可设置绝缘柱340,并且导电层335可覆盖绝缘柱340的顶面。
而且,杂质区302可邻近基底300的主表面设置以在y方向上延伸和在x方向上彼此隔开。而且,可在杂质区302各自上形成绝缘层370。
一个存储单元串(memory cell string)可包括两个接地选择晶体管GST1和GST2,多个存储单元MC1、MC2、...、MCn-1、和MCn,和两个串选择晶体管SST1和SST2。虽然图14中示出了4个存储单元,但是可排列更多或更少的存储单元。半导体区域330中的存储单元串可排列成在y方向上隔开。第一串选择晶体管SST1可通过导电层335共同地(commonly)连接至位线。而且,第一接地选择晶体管GST1可电连接至邻近第一接地选择晶体管GST1的任意杂质区302。
而且,栅电极360可沿着半导体区域330各自的两个侧面在x方向上排列以在z方向上与基底300隔开。栅电极360可为如下的栅:接地选择晶体管GST1和GST2,存储单元MC1、MC2、...、MCn-1、和MCn,和/或串选择晶体管SST1和SST2。栅电极360可在y方向上共同地连接至邻近栅电极360的存储单元串。而且,层间绝缘膜320可排列在栅电极360之间。层间绝缘膜320还可排列成在z方向上彼此隔开并且在y方向上延伸。
在栅电极360和半导体区域330的各自之间可设置栅介电膜350。栅介电膜350可设置成覆盖栅电极360的顶面和底面。而且,栅介电膜350可设置成覆盖未接触各半导体区域330的层间绝缘膜320的侧面。栅介电膜350可包括金属氧化物或半导体氧化物的层。
形成包括在栅介电膜350中的金属氧化物或半导体氧化物的层的方法可以与参照图3A~3F描述的相同方式进行。当形成包括在栅介电膜350中的金属氧化物或半导体氧化物时,可出现比由于扩散到孔中引起的阻力高得多的传质阻力。然而,由于可如以上参照图3A~3F所述形成具有高的厚度均匀性的金属氧化物或半导体氧化物,因此即使在出现高的传质阻力时也可形成包括例如所述具有高的厚度均匀性的金属氧化物和/或半导体的栅介电膜350。
<实施例>
通过使用图8A~8H的方法制造电连接至动态随机存取存储器(DRAM)单元的具有圆柱形形状的电容器。第一电极各自的纵横比为7,第一电极各自的材料为氮化钛,并且第二电极的材料为氮化钨。在各实施例中,在仅改变电容器介电膜时测量厚度均匀性,如表1和2中所示。
在实施例1~3中,进行循环50次,在所述循环中使有机化合物化学吸附在第一电极上,提供金属的前体并且使其物理吸附,和通过使用氧化剂氧化所述金属的前体。对比例1~3与实施例1~3相同,除了省略使有机有化合物化学吸附的操作之外。
<表1>
  金属/半导体的前体   有机化合物   氧化剂   厚度均匀性(%)
 实施例1   TEMAZ   MeOH   氧气   95%
 对比例1   TEMAZ   -   氧气   76%
 实施例2   TDEAH   MeOH   氧气   96%
 对比例2   TDEAH   -   氧气   78%
 实施例3   Ti(eip)2   EtOH   氧气   96%
 对比例3   Ti(eip)2   -   氧气   77%
如表1中所示,当进行使用包含反应-抑制官能团-X的有机化合物MeOH或EtOH的改性,然后进行氧化时,获得95%或更高的高的厚度均匀性。同时,当不存在使用有机化合物的改性时,获得50%或更低的厚度均匀性。
图15为说明通过进行使用包含反应-抑制官能团-X的有机化合物的改性和物理吸附金属的前体制造以具有高的厚度均匀性的电容器介电膜、和未进行使用所述有机化合物的改性而制造的电容器介电膜的电特性的图。
在图15中,横轴表示电容(以任意单位计),和纵轴表示分出(取出,take-off)电压(其为流过约1fA的泄漏电流时的最小电压)(以任意单位计)。随着所述分出电压(即,流过约1fA的泄漏电流时的最小电压)提高,电容器介电膜的绝缘特性可提高。
如图15的图中所示,实施例1中制造的样品的分出电压高于对比例1中制造的样品的分出电压。因此,发现使用根据本发明构思制造的氧化物和使用所述氧化物的半导体器件具有更好的电特性。
在实施例1~3和对比例1~3中,电容器介电膜由单一材料形成。在实施例4~9中,其中通过使用第一金属/半导体的前体形成所述第一金属/半导体的氧化物的循环进行9次,并且其中通过使用第二金属/半导体的前体形成所述第二金属/半导体的氧化物的循环进行1次。在各循环中,包括进行使用包含所述反应-抑制官能团-X的有机化合物的改性的操作。
其中通过使用这样的不同前体以9∶1的比例进行循环的过程重复进行7次。接着,形成第二电极并且测量电容器介电膜的厚度均匀性。
<表2>
Figure BDA0000158775110000281
如表2中所示,当在其各自中形成第一金属/半导体氧化物的循环之间,进行其中产生氧化硅或氧化铝的循环仅1次时,获得具有95%或更大的高的厚度均匀性的电容器介电膜。
同时,在对比例4中,其中产生氧化硅的循环进行9次,然后其中产生氧化锆的循环进行1次。在其中所述其中产生氧化硅的循环和所述其中产生氧化锆的循环以9∶1的比例进行的过程重复进行7次之后,然后以相同方式测量厚度均匀性。与实施例4~9中一样,在各循环中包括进行使用包含反应-抑制官能团-X的有机化合物的改性的操作。然而,电容器介电膜具有71%的低的厚度均匀性。
同时,在实施例10中,其中形成氧化硅的循环进行仅1次,而不是9次。其中产生氧化硅的循环和其中产生氧化锆的循环以1∶1的比例进行的过程重复进行35次,然后以相同的方式测量厚度均匀性。与对比例4中一样,在各循环中包括进行使用包含反应-抑制官能团-X的有机化合物的改性的操作。结果,电容器介电膜具有96%的高的厚度均匀性。
当将对比例1和实施例10比较时,由于其中产生氧化硅的循环重复进行若干次,厚度均匀性看上去降低。
图16为说明根据本发明构思的实施方式的包括半导体器件的存储模块1000的俯视图。
详细地,存储模块1000可包括印刷电路板1100和多个半导体封装物(package)1200。
多个半导体封装物1200可包括根据本发明构思的实施方式的半导体存储器件。特别地,多个半导体封装物1200可具有在根据本发明构思的实施方式的半导体存储器件中的至少一个半导体存储器件的结构。
存储模块1000可为其中仅在印刷电路板1100的一面上安装多个半导体封装物1200的单列直插存储模块(single in-line memory module)(SIMM),或者其中在印刷电路板1100的两面上布置多个半导体封装物1200的双列直插存储模块(dual in-line memory module)(DIMM)。存储模块1000可为包括分别向多个半导体封装物1200提供外部信号的先进存储缓冲器(advancedmemory buffer)(AMB)的全缓冲DIMM(FBDIMM)。
图17为说明根据本发明构思的实施方式的包括半导体器件的存储卡2000的框图。
详细地,设置控制器2100和存储器2200以交换电信号。例如,当控制器2100发送指令时,存储器2200可传输数据。
存储器2200可包括根据本发明构思的实施方式的任意半导体存储器件。特别地,存储器2200可具有选自根据本发明构思的半导体存储器件的至少一个半导体器件的结构。
存储卡2000的实例可包括各种类型的卡,例如记忆棒卡(memory stickcard)、智能媒体(SM)卡、安全数码(SD)卡、迷你-安全数码(SD)卡、和多媒体卡(MMC)。
在一些实施方式中,存储器2200和控制器2100可形成于作为片上系统(system-on-chip)(SOC)器件的单一芯片中。
图18为说明根据本发明构思的实施方式的包括通过使用形成氧化物层的方法形成的半导体器件的存储器件3200的框图。
参照图18,存储器件3200包括存储模块3210。存储模块3210可包括通过根据本发明构思的实施方式的方法形成的半导体器件的至少一种。存储模块3210可进一步包括其它类型的半导体存储器件例如非易失性存储器件和/或增强型静态随机存取存储器(enhanced static random access memory)(ESRAM)器件。存储器件3200可包括对主机和存储模块3210之间的数据交换进行控制的存储器控制器3220。
存储器控制器3220可包括对存储卡的全部操作进行控制的处理单元3222。而且,存储器控制器322可包括用作处理单元3222的操作存储器的SRAM 3221。此外,存储器控制器3220可进一步包括主机接口3223和存储器接口3225。主机接口3223可包括在存储器件3200和主机之间的数据交换协议。存储器接口3225可连接存储器控制器3220和存储模块3210。此外,存储器控制器3220可进一步包括纠错码(error-correcting code)(ECC)块3224。ECC块3224可检测和纠正从存储模块3210读取的数据中的错误。虽然图18中未示出,存储器件3200可进一步包括存储用于与主机交互的编码数据的只读存储器(ROM)器件。存储器件3200可为可替代计算机系统的硬盘的固态盘(SSD)。
图19为说明根据本发明构思的实施方式的包括通过使用形成氧化物层的方法形成的半导体器件的电子系统4100的框图。
参照图19,电子系统4100可包括控制器4110、输入/输出(I/O)设备4120、存储器件4130、接口4140、和总线4150。控制器4110、I/O设备4120、存储器件4130a、和/或接口4140可经由总线4150彼此连接。总线4150对应于数据流经的途径。
控制器4110可包括如下的至少一种:微处理器,数字信号处理器,微控制器,以及用于执行与所述微处理器、所述数字信号处理器和所述微控制器的功能类似的功能的逻辑器件。I/O设备4120的实例可包括键区、键盘、和显示器。存储器件4130可在其中存储数据和/或指令。存储器件4130可包括根据本发明构思的实施方式的半导体存储器件的至少一种。而且,存储器件4130a可进一步包括其它类型的半导体存储器件例如非易失性存储器件和/或SRAM器件。接口4140可将数据传输至通信网络或者从该通信网络接收数据。接口4140可为有线接口或者无线接口。例如,接口4140可包括天线或者有线/无线收发器。虽然图19中未示出,电子系统4100可进一步包括作为操作存储器件的高速DRAM器件和/或SRAM器件以改善控制器4110的操作。
电子系统4100可应用于个人数字助手(PDA)、便携式计算机、网络书写板(web tablet)、无线电话、移动电话、数字音乐播放器、存储卡、或者可无线传输和/或接收信息的任何电子器件。
各种操作可作为最有助于理解本发明的方式进行的多个离散步骤进行描述。然而,所描述的步骤的顺序可不暗示所述操作是顺序相关的(order-dependent)或者进行所述步骤的顺序必须为所呈现的步骤的顺序。
本领域技术人员将理解,总体上,本文中并且尤其是在所附权利要求(例如,所附权利要求的主体)中使用的术语通常意图作为“开放式”术语(例如,术语“包括”应解释为“包括,但不限于”,术语“具有”应解释为“至少具有”,术语“包含”应解释为“包含,但不限于”等)。本领域中的技术人员将进一步理解,如果意图是特定数量的所引导的权利要求列举物,则将在权利要求中明确地陈述这样的意图,并且在没有这样的列举物的情况下不存在这样的意图。例如,作为对于理解的辅助,所附权利要求可包含使用引导性短语“至少一个(一种)”和“一种或多种(一个或多个)”以引导权利要求列举物。然而,这样的短语的使用不应解释为暗示,通过不定冠词“一个(a)”或“一种(an)”引导权利要求列举物将包含这样的所引导的权利要求列举物的任何特定权利要求限于包含仅一个这样的列举物的实例,即使在该同一权利要求包含引导性短语“一种或多种(一个或多个)”或“至少一个(一种)”和不定冠词例如“一个”或“一种”(例如,“一个”和/或“一种”应解释为指“至少一个(一种)”或“一种或多种(一个或多个)”)也是如此;这对于使用用于引导权利要求列举物的定冠词同样正确。此外,在其中使用类似于“A、B或C等的至少一个(一种)”的惯用语的那些情况下,通常,这样的结构的意图是在本领域普通技术人员理解该惯用语的意义上的(例如,“具有A、B或C的至少一个(一种)的体系”包括,但不限于,具有单独的A,单独的B,单独的C,A和B一起,A和C一起,B和C一起,和/或A、B和C一起等的体系)。本领域技术人员还将理解,表示两种或更多种可替代项目的几乎所有选言性(disjunctive)的词和/或短语,无论是在说明书、权利要求还是附图中,均应理解为涵盖包括所述项目之一、所述项目的任一个、或者全部两个项目的可能性。例如,术语“A或B”将理解为包括“A”或“B”或“A和B”的可能性。
在整个说明书中,可将一个实施方式中显示的特征引入到在本发明构思的精神和范围内的其它实施方式中。
在整个说明书中对“一个实施方式”、“一些实施方式”或“实施方式”的提及是指将结合该实施方式所描述的特定特征、结构或者特性包括在本发明的至少一个实施方式中。因此,在整个说明书中各处出现短语“在一个实施方式中”或“在实施方式中”不一定是指同一实施方式。此外,所述特定特征、结构、或者特性可在一个或多个实施方式中以任何合适的方式组合。
虽然已经参照本发明构思的示例性实施方式具体显示和描述了本发明构思,但是它们仅是出于说明目的而提供的并且本领域普通技术人员将理解,可由本发明构思进行各种改进以及等同的其它实施方式。因此,本发明构思的范围不是由本发明构思的详细说明书限定,而是由所附权利要求限定,并且在该范围内的所有差异应被解释为包括在本发明构思中。

Claims (20)

1.形成氧化物层的方法,所述方法包括:
在基底表面上形成反应-抑制官能团的层;
在所述反应-抑制官能团的层上形成特定材料的前体的层;和
氧化所述特定材料的前体的层以获得所述特定材料的氧化物层。
2.权利要求1的方法,其中形成所述反应-抑制官能团的层包括:
将包括包含所述反应-抑制官能团的有机化合物的反应气体提供至所述基底;和
使所述反应气体化学吸附在所述基底的表面上。
3.权利要求2的方法,其中所述包含所述反应-抑制官能团的有机化合物为包含羟基的有机化合物。
4.权利要求2的方法,其中形成于所述基底表面上的所述反应-抑制官能团包括具有1~4个碳原子的烷氧基、具有6~10个碳原子的芳氧基、具有1~5个碳原子的酯基、或者具有7~10个碳原子的芳基酯基。
5.权利要求1的方法,其中在形成所述反应-抑制官能团的层中,
氧自由基结合至构成所述基底表面的中心金属,和
在所述中心金属和所述氧自由基之间的第三结合能弱于在硅和所述氧自由基之间的第一结合能和在铝和所述氧自由基之间的第二结合能的任一个。
6.权利要求1的方法,进一步包括,在形成所述反应-抑制官能团的层之前,在所述基底表面上形成反应活化成分的层。
7.权利要求6的方法,其中在所述反应活化成分和所述基底之间的结合强度弱于在所述反应活化成分和周期表第3周期中的任意金属之间的结合强度,并且也弱于在所述反应活化成分和所述第3周期中的任意半导体之间的结合强度。
8.形成氧化物层的方法,所述方法包括:
在基底表面上形成反应活化成分的层;
在所述反应活化成分的层上形成第一材料的第一氧化物层;和
在所述第一氧化物层上形成第二材料的第二氧化物层,
其中所述第一材料包括第一金属或第一半导体,
形成所述第一氧化物层包括形成所述第一材料的前体的层和氧化所述第一材料的前体的层,和
形成所述第二氧化物层包括在所述第一氧化物层上形成反应-抑制官能团的层、在所述反应-抑制官能团的层上形成所述第二材料的前体的层、和氧化所述第二材料的前体的层。
9.权利要求8的方法,其中所述第二材料包括第二金属或第二半导体。
10.权利要求9的方法,其中所述第二金属为在化学元素周期表第3周期中的任意金属。
11.权利要求9的方法,其中所述第二金属为铝(Al)。
12.权利要求9的方法,其中所述第二半导体包括硅。
13.权利要求9的方法,其中所述第一金属为如下的至少一种:镧系金属或化学元素周期表第4~6周期中2族~5族金属。
14.权利要求9的方法,其中通过氧化所述第二材料的前体的层获得的表面具有氧自由基,和
形成所述第一氧化物层和形成所述第二氧化物层交替地重复进行。
15.权利要求14的方法,其中在所述第一氧化物层的形成之间的形成所述第二氧化物层进行仅一次。
16.权利要求8的方法,其中所述反应-抑制官能团附着于其的所述基底的表面包括具有20或更大的纵横比的特征物。
17.权利要求8的方法,其中所述第二氧化物层作为单层形成。
18.形成半导体器件的方法,所述方法包括:
在电极上形成反应-抑制官能团;
在所述反应-抑制官能团上形成第一材料的前体;和
氧化所述第一材料的前体以获得所述第一材料的氧化物层。
19.权利要求18的方法,进一步包括形成在所述第一材料的氧化物层上面的另外的电极。
20.权利要求18的方法,其进一步包括在所述第一材料的氧化物层上形成第二材料的另外氧化物层。
CN201210132762.8A 2011-04-28 2012-04-28 形成氧化物层的方法和含该氧化物层的半导体器件的制法 Active CN102760661B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2011-0040329 2011-04-28
KR20110040329 2011-04-28
KR1020120028397A KR101895398B1 (ko) 2011-04-28 2012-03-20 산화물 층의 형성 방법 및 이를 포함하는 반도체 소자의 제조 방법
KR10-2012-0028397 2012-03-20

Publications (2)

Publication Number Publication Date
CN102760661A true CN102760661A (zh) 2012-10-31
CN102760661B CN102760661B (zh) 2016-08-03

Family

ID=47055065

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210132762.8A Active CN102760661B (zh) 2011-04-28 2012-04-28 形成氧化物层的方法和含该氧化物层的半导体器件的制法

Country Status (6)

Country Link
US (1) US9076647B2 (zh)
JP (1) JP6128750B2 (zh)
KR (1) KR101895398B1 (zh)
CN (1) CN102760661B (zh)
DE (1) DE102012103623A1 (zh)
TW (1) TWI541899B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107578995A (zh) * 2016-07-04 2018-01-12 三星电子株式会社 制造半导体装置的方法及半导体装置制造设备
CN108930028A (zh) * 2017-05-25 2018-12-04 三星电子株式会社 形成薄膜的方法以及使用其制造集成电路器件的方法
CN110034099A (zh) * 2018-01-11 2019-07-19 三星电子株式会社 包括电容器的半导体器件

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012193445A (ja) * 2011-02-28 2012-10-11 Tokyo Electron Ltd 窒化チタン膜の形成方法、窒化チタン膜の形成装置及びプログラム
US8912609B2 (en) 2013-05-08 2014-12-16 International Business Machines Corporation Low extension resistance III-V compound fin field effect transistor
EP2942803B1 (en) * 2014-05-08 2019-08-21 Flosfia Inc. Crystalline multilayer structure and semiconductor device
KR102193623B1 (ko) 2014-06-05 2020-12-21 삼성전자주식회사 커패시터 및 그 제조 방법
KR102358566B1 (ko) 2015-08-04 2022-02-04 삼성전자주식회사 물질막 형성 방법
US10468264B2 (en) 2016-07-04 2019-11-05 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
KR102112705B1 (ko) * 2016-12-09 2020-05-21 주식회사 원익아이피에스 박막 증착 방법
US9991333B1 (en) * 2017-02-09 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor structure and method for forming the same
US10900120B2 (en) 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
CN117832071A (zh) * 2017-12-17 2024-04-05 应用材料公司 通过选择性沉积的硅化物膜
WO2020100376A1 (ja) 2018-11-14 2020-05-22 株式会社アルバック 真空加熱装置、リフレクタ装置
KR102333599B1 (ko) * 2019-11-15 2021-11-30 주식회사 이지티엠 표면 보호 물질을 이용한 박막 형성 방법
KR102224067B1 (ko) 2020-01-09 2021-03-08 주식회사 이지티엠 표면 보호 물질을 이용한 박막 형성 방법
US20220238548A1 (en) * 2021-01-26 2022-07-28 Micron Technology, Inc. Microelectronic devices with vertically recessed channel structures and discrete, spaced inter-slit structures, and related methods and systems

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030027431A1 (en) * 1999-12-22 2003-02-06 Ofer Sneh Apparatus and method to achieve continuous interface and ultrathin film during atomic layer deposition
US20030049942A1 (en) * 2001-08-31 2003-03-13 Suvi Haukka Low temperature gate stack
CN101052745A (zh) * 2004-05-12 2007-10-10 应用材料股份有限公司 用于高介电常数含铪介电材料的原子层沉积的装置和方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024169A (ja) 1999-07-08 2001-01-26 Hitachi Ltd 半導体装置およびその製造方法
US6318384B1 (en) * 1999-09-24 2001-11-20 Applied Materials, Inc. Self cleaning method of forming deep trenches in silicon substrates
FI117942B (fi) * 1999-10-14 2007-04-30 Asm Int Menetelmä oksidiohutkalvojen kasvattamiseksi
US6492283B2 (en) * 2000-02-22 2002-12-10 Asm Microchemistry Oy Method of forming ultrathin oxide layer
US7087482B2 (en) * 2001-01-19 2006-08-08 Samsung Electronics Co., Ltd. Method of forming material using atomic layer deposition and method of forming capacitor of semiconductor device using the same
US6861334B2 (en) * 2001-06-21 2005-03-01 Asm International, N.V. Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition
KR100468847B1 (ko) 2002-04-02 2005-01-29 삼성전자주식회사 알콜을 이용한 금속산화물 박막의 화학기상증착법
US6897508B2 (en) * 2002-05-01 2005-05-24 Sundew Technologies, Llc Integrated capacitor with enhanced capacitance density and method of fabricating same
US7199023B2 (en) * 2002-08-28 2007-04-03 Micron Technology, Inc. Atomic layer deposited HfSiON dielectric films wherein each precursor is independendently pulsed
US6723581B1 (en) * 2002-10-21 2004-04-20 Agere Systems Inc. Semiconductor device having a high-K gate dielectric and method of manufacture thereof
KR100519777B1 (ko) * 2003-12-15 2005-10-07 삼성전자주식회사 반도체 소자의 캐패시터 및 그 제조 방법
WO2006009807A1 (en) * 2004-06-17 2006-01-26 Cornell Research Foundation, Inc. Growth of inorganic thin films using self-assembled monolayers as nucleation sites
US7563727B2 (en) * 2004-11-08 2009-07-21 Intel Corporation Low-k dielectric layer formed from aluminosilicate precursors
US7498242B2 (en) * 2005-02-22 2009-03-03 Asm America, Inc. Plasma pre-treating surfaces for atomic layer deposition
US20060199399A1 (en) * 2005-02-22 2006-09-07 Muscat Anthony J Surface manipulation and selective deposition processes using adsorbed halogen atoms
US7160819B2 (en) 2005-04-25 2007-01-09 Sharp Laboratories Of America, Inc. Method to perform selective atomic layer deposition of zinc oxide
US20070065578A1 (en) 2005-09-21 2007-03-22 Applied Materials, Inc. Treatment processes for a batch ALD reactor
US7846724B2 (en) 2006-04-11 2010-12-07 Hoffmann-La Roche Inc. Method for selecting CHO cell for production of glycosylated antibodies
US20080087890A1 (en) * 2006-10-16 2008-04-17 Micron Technology, Inc. Methods to form dielectric structures in semiconductor devices and resulting devices
JP4753841B2 (ja) 2006-11-10 2011-08-24 株式会社日立国際電気 半導体デバイスの製造方法
JP5717967B2 (ja) * 2006-11-13 2015-05-13 ザ・リージエンツ・オブ・ザ・ユニバーシティ・オブ・コロラド 有機又は有機−無機ポリマーを製造するための分子層堆積法
KR100852234B1 (ko) 2006-11-17 2008-08-13 삼성전자주식회사 금속 산화막의 형성 방법, 이를 이용한 게이트 구조물의제조 방법 및 커패시터의 제조 방법
US8084087B2 (en) * 2007-02-14 2011-12-27 The Board Of Trustees Of The Leland Stanford Junior University Fabrication method of size-controlled, spatially distributed nanostructures by atomic layer deposition
US7678709B1 (en) * 2007-07-24 2010-03-16 Novellus Systems, Inc. Method of forming low-temperature conformal dielectric films
KR101446335B1 (ko) * 2008-07-10 2014-10-02 삼성전자주식회사 반도체 소자의 적층형 커패시터 제조방법
US20100047988A1 (en) 2008-08-19 2010-02-25 Youn-Joung Cho Methods of forming a layer, methods of forming a gate structure and methods of forming a capacitor
KR20100026213A (ko) 2008-08-29 2010-03-10 주식회사 하이닉스반도체 지르코늄산화막 제조방법 및 이를 이용한 캐패시터 제조방법
US9090971B2 (en) * 2009-05-11 2015-07-28 The Regents Of The University Of Colorado, A Body Corporate Ultra-thin metal oxide and carbon-metal oxide films prepared by atomic layer deposition (ALD)
KR101107513B1 (ko) 2009-10-14 2012-01-31 (주) 케이앤아이테크놀로지 이중 방사선 촬영 장비의 캘리브레이션 방법 및 이를 이용한 수술 후 관절 의 삼차원 위치 정보의 획득 방법
US20140242811A1 (en) * 2013-02-27 2014-08-28 United Microelectronics Corp. Atomic layer deposition method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030027431A1 (en) * 1999-12-22 2003-02-06 Ofer Sneh Apparatus and method to achieve continuous interface and ultrathin film during atomic layer deposition
US20030049942A1 (en) * 2001-08-31 2003-03-13 Suvi Haukka Low temperature gate stack
CN101052745A (zh) * 2004-05-12 2007-10-10 应用材料股份有限公司 用于高介电常数含铪介电材料的原子层沉积的装置和方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107578995A (zh) * 2016-07-04 2018-01-12 三星电子株式会社 制造半导体装置的方法及半导体装置制造设备
CN107578995B (zh) * 2016-07-04 2023-07-11 三星电子株式会社 制造半导体装置的方法及半导体装置制造设备
CN108930028A (zh) * 2017-05-25 2018-12-04 三星电子株式会社 形成薄膜的方法以及使用其制造集成电路器件的方法
CN108930028B (zh) * 2017-05-25 2022-01-11 三星电子株式会社 形成薄膜的方法以及使用其制造集成电路器件的方法
CN110034099A (zh) * 2018-01-11 2019-07-19 三星电子株式会社 包括电容器的半导体器件
CN110034099B (zh) * 2018-01-11 2023-12-26 三星电子株式会社 包括电容器的半导体器件

Also Published As

Publication number Publication date
JP2012235125A (ja) 2012-11-29
US9076647B2 (en) 2015-07-07
DE102012103623A8 (de) 2013-07-18
CN102760661B (zh) 2016-08-03
KR20120122887A (ko) 2012-11-07
US20120276721A1 (en) 2012-11-01
DE102012103623A1 (de) 2012-10-31
KR101895398B1 (ko) 2018-10-25
JP6128750B2 (ja) 2017-05-17
TWI541899B (zh) 2016-07-11
TW201248727A (en) 2012-12-01

Similar Documents

Publication Publication Date Title
CN102760661B (zh) 形成氧化物层的方法和含该氧化物层的半导体器件的制法
US10707164B2 (en) Semiconductor devices including a capping layer
US9263536B2 (en) Methods of fabricating semiconductor devices with electrode support patterns
CN103681676B (zh) 包括用于电极的支撑件的半导体器件及其形成方法
US9627469B2 (en) Oxide film, integrated circuit device, and methods of forming the same
US9159729B2 (en) Capacitor of semiconductor device and method of fabricating the same
US20070066015A1 (en) Capacitor, method of forming the same, semiconductor device having the capacitor and method of manufacturing the same
US9941114B2 (en) Organometallic precursors and methods of forming thin layers using the same
US20200051921A1 (en) Integrated circuit devices including a boron-containing insulating pattern
US20110028002A1 (en) Semiconductor device and method of manufacturing the same
JP2012104695A (ja) 半導体装置の製造方法
KR20150120306A (ko) 실리콘 전구체, 이를 이용한 박막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
CN111009491B (zh) 半导体装置及其制造方法
US11450554B2 (en) Method of forming material film, integrated circuit device, and method of manufacturing the integrated circuit device
KR20170120443A (ko) 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US20100209595A1 (en) Methods of Forming Strontium Ruthenate Thin Films and Methods of Manufacturing Capacitors Including the Same
CN114203904A (zh) 电子器件以及包括其的半导体装置
US20080173917A1 (en) Selective deposition method
KR100892341B1 (ko) 캐패시터의 제조 방법
US20240008254A1 (en) Semiconductor device
US20220416010A1 (en) Integrated circuit devices and methods of manufacturing the same
CN101383381A (zh) 半导体器件及其制造方法
KR20080109458A (ko) 커패시터의 제조 방법
KR20090067368A (ko) 캐패시터 및 그 제조방법
KR20030003352A (ko) 반도체 소자의 커패시터 및 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant