KR100519777B1 - 반도체 소자의 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것이다. 하부 전극층, 유전체층 및 상부 전극층을 포함하는 반도체 소자의 캐패시터에 있어서, 상기 유전체층은 Ta 산화물 및 5족 물질, 구체적으로는 Nb 또는 V의 산화물을 포함하는 캐패시터를 제공하여, 유전체층의 전기적 특성을 나타내기 위한 고온 열처리 온도를 낮추게 됨으로써 캐패시터 전체의 구조적 안정성을 확보할 수 있다.

Description

반도체 소자의 캐패시터 및 그 제조 방법{Capacitor of Semiconductor Device and Manucturing Method thereof}
본 발명은 고유전체를 포함하는 반도체 소자의 캐패시터 및 그 형성 방법에 관한 것으로, 보다 상세하게는 고 유전율을 지니는 Ta2O5 층에 Nb을 부가함으로써, 고유전체인 Ta2O5 층의 저온 결정화를 유도하여 반도체 소자의 성능을 향상시킨 고유전체를 캐패시터로 사용하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 공정의 미세화가 급속히 진행되면서, 고밀도의 반도체 집적 회로의 집적 밀도 및 반도체 장치의 작동 속도가 향상되고 있다. 특히, 다이나믹 랜덤 액세스 메모리(dynamic random access memory, 이하 DRAM 이라함)와 같이 캐패시터를 포함하는 반도체 메모리 소자는 저장되는 정보량을 증대시키는 반면에 그 크기를 축소하기 위한 연구가 활발하게 진행되고 있다. DRAM의 집적도를 증가시킴에 따라, 유전 물질을 포함하는 캐패시터는 최소의 유효 정전 용량을 확보하기 위해, 평면 구조에서 스택, 실린더 및 핀 구조로 발전해 왔다. DRAM과 같이 정보를 저장하는 반도체 소자에서는 고집적화를 달성하기 위해, 고유전체 물질을 사용하면서 전체 두께, 즉 TOX(thickness of oxide)를 낮추는 방향으로 연구가 진행되고 있다.
종래 기술에 의한 고유전체를 포함하는 반도체 소자의 단면을 도 1에 나타내었다. 도 1을 참조하면, 반도체 기판(11), 예를 들어 Si 기판 상에 캐패시터가 형성될 위치에 폴리 실리콘층(12)이 형성되어 있다. 일반적인 캐패시터의 형태는 폴리 실리콘층(12) 상에 하부 전극층, 유전체층 및 상부 전극층이 순차적으로 형성된 구조를 나타낸다. 여기서는 하부 전극으로 하부 기판으로 부터의 불순물 확산을 방지하는 장벽층 역할을 하는 TiN 층(13) 및 Ru 층(14)(ruthenium layer)이 형성된 구조를 나타낸다. 그리고, Ru 층(14) 상에 유전체층(15)으로 유전 물질인 Ta2O5 층(15)이 형성되어 있다. 상기 유전체층 상부에는 상부 전극층(16)이 형성된다.
Ta2O5는 높은 유전 상수를 지닌 유전 물질로서 일반적인 DRAM 제조시 CVD(chemial vapor deposition:화학 기상 증착) 또는 ALD(atomic layer deposition:원자층 증착) 공정에 의해 도포된다. Ta2O5 층(15)을 형성시킨 뒤, 전기적 특성을 나타내기 위해 결정화시켜야 한다. 이를 위해 섭씨 약 700도 이상의 고온 열처리를 한다. 그러나, 섭씨 약 700도 이상의 온도에서 고온 열처리를 하면 하부의 Ru 층(14)에 포함된 산소 라디칼이 확산되어 Ru 층(14) 하부에 형성된 TiN 층(13)을 산화시키게 된다. 이에 따라, TiN 층(13)의 구조를 파손시키는 문제점이 있다. 이를 방지하기 위해서는 Ru 층(14)의 산소 라디칼의 확산을 방지하기 위해 낮은 온도에서 열처리를 시켜야 하지만, Ta2O5 층(15)의 결정화가 구현되지 않으므로, 전기적 특성이 나빠지는 문제가 있다.
본 발명에서는 상기 종래 기술의 문제점을 해결하기 위하여, 반도체 소자에 사용되는 캐패시터의 유전체층인 Ta2O5의 우수한 전기적인 특성을 유지하면서, 하부 전극의 산화를 방지할 수 있는 캐패시터를 포함하는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 기술적 과제를 달성하기 위하여,
하부 전극층, 유전체층 및 상부 전극층을 포함하는 반도체 소자의 캐패시터에 있어서,
상기 유전체층은 Ta 산화물 및 5족 물질의 산화물을 포함하는 반도체 소자의 캐패시터를 제공한다.
본 발명에 있어서, 상기 5족 물질은 Nb 또는 V인 것을 특징으로 한다.
본 발명에 있어서, 상기 유전체층은 TaO 및 NbO를 포함할 수 있다.
본 발명에 있어서, 상기 하부 전극층은 TiN 층 및 상기 TiN 층 상에 형성된 Ru 층인 것을 특징으로 한다.
본 발명에 있어서, 상기 상부 전극층은 TiN 또는 Ru 층인 것을 특징으로 한다.
또한, 본 발명에서는 하부 전극층, 유전체층 및 상부 전극층을 포함하는 반도체 소자의 캐패시터 제조 방법에 있어서,
(가) 반도체 기판 상에 하부 전극을 형성시키는 단계;
(나) 상기 하부 전극층 상에 Ta 산화물층 및 5 족 물질의 산화물층을 포함하는 유전체층을 형성시키는 단계; 및
(다) 상기 유전체층 상부에 상부 전극층을 형성시키는 단계;를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공한다.
본 발명에 있어서, 상기 (가) 단계는 반도체 기판 상에 상기 반도체 기판으로 부터의 불순물 확산을 방지하는 TiN 층을 형성시키는 단계; 및
상기 TiN 층 상부에 Ru 층을 형성시키는 단계;를 포함한다.
본 발명에 있어서, 상기 (나) 단계는 상기 하부 전극층 상에 Ta 산화물층 및 Nb 산화물층을 순차적으로 형성시키거나, 교대로 형성시키는 단계; 및
섭씨 약 600도 전후로 열처리 하는 단계;를 포함한다.
본 발명에 있어서, 상기 (다) 단계는 상기 유전체층 상에 TiN 또는 Ru를 증착하여 상부 전극을 형성할 수 있다.
이하, 도면을 참조하여 본 발명에 의한 캐패시터를 포함하는 반도체 소자 및 그 제조 방법에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 의한 캐패시터를 포함하는 반도체 소자를 나타낸 도면이다. 도 2를 참조하면, 반도체 기판(21), 예를 들어 Si 기판 상에 캐패시터가 형성될 위치에 폴리 실리콘층(22)이 형성되어 있다. 폴리 실리콘층(22) 상에 하부 전극층, 유전체층 및 상부 전극층이 순차적으로 형성된 구조를 나타낸다. 여기서는 하부 전극으로 하부 기판으로 부터의 불순물 확산을 방지하는 장벽층 역할을 하는 TiN 층(23) 및 Ru 층(24)이 형성된 구조를 나타낸다. 그리고, Ru 층(24) 상에 유전체층(25)으로 유전 물질인 Ta2O3 층(25)이 형성되어 있다. 유전체층(25) 상부에는 상부 전극층(26)이 형성된다.
여기서, 본 발명에 의한 반도체 소자의 캐패시터에서는 유전체층(25)으로 Ta 및 Nb 산화물이 포함된다. 여기서, 상기 Nb는 주기율표 상의 5족 물질중 다른 물질을 사용할 수 있으며, 예를 들어 V(vanadium) 등이 사용될 수 있다. 이는 유전체층(25)을 형성시키고 난 뒤, 행해지는 결정화 공정시 열처리 온도를 섭씨 약 650도 이하로 낮출 수 있는 구조이다.
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 캐패시터를 형성시키는 공정의 일실시예를 나타낸 도면이다.
도 3a를 참조하면 반도체 기판(21), 예를 들어 Si 기판(21) 상의 캐패시터가 형성될 영역에는 폴리 실리콘층(22)이 형성되어 있다. 폴리 실리콘층(22) 상부에 스퍼터링 공정 등을 이용하여 하부 반도체 기판(21)으로 부터의 불순물 유입을 방지하기 위한 장벽층으로 TiN 층(23)을 형성시킨다. 그리고, 도 3b에 나타낸 바와 같이, TiN 층(23) 상부에 기상 증착법 등을 이용하여 Ru 층(24)을 형성시킨다. 이와 같은 공정은 종래 기술에 의한 반도체 소자의 캐패시터 형성 공정을 이용할 수 있다.
그리고, 도 3c에 나타낸 바와 같이, Ru 층(24) 상부에 화학 기상 증착법 또는 원자층 증착법 등을 이용하여 Nb 산화층(25a), 예를 들어 Nb2O5 층 및 Ta 산화층(25b), 예를 들어 Ta2O5 층을 차례로 증착시킨다. 이때의 증착 두께는 Ta 2O5 층(25b)이 Nb2O5 층(25a) 보다 상대적으로 두꺼운 것이 바람직하며, Nb 대신 5족의 다른 물질을 사용하여 형성시키는 것도 가능하다. 이와 같은 공정은 예를 들어, Nb 또는 Ta와 에칠레이트가 결합된 물질을 기상 상태로 만들어 반응 물질인 O2 가스와 반응하게 만들어 섭씨 약 250도 내지 400도로 가열하여 Ru 층(24) 상에 증착시킨다.
여기서, Ru 층(24) 상에 Ta2O5 층(25b)과 Nb2O5 층(25a)의 형성 순서를 바꾸거나, Ta2O5 층(25b)을 형성시키고, Nb2O5 층(25a)을 Ta 2O5 층(25b)상에 형성시킨 다음 그 위에 Ta2O5 층(25b)을 다시 형성시키는 것도 가능하다. 이를 도 4a 및 도 4b에 나타내었다. 도 4a는 Ta2O5 층(25b)을 Ru 층(24) 상에 형성시키고, Nb2 O5 층(25a)을 Ta2O5 층(25b) 상에 형성시킨 실시예를 나타내었다. 그리고, 도 4b는 Ta2 O5 층(25b)을 형성시키고, Nb2O5 층(25a)을 Ta2O5 층(25b)상에 형성시킨 다음 그 위에 Ta2O5 층(25b)을 다시 형성시킨 실시예를 나타내었다. 즉, Nb2O5 층(25a) 및 Ta2O5 층(25b)을 순차적으로 형성시키거나, 그 순서를 바꾸거나, 교대로 형성시키는 것 모두 가능하다.
이와 같이 형성시킨 뒤, 유전체층(25)으로 형성시킨 Nb2O5 층(25a) 및 Ta2 O5 층(25b)의 전기적 특성을 나타내기 위한 결정화 공정으로 고온에서 열처리를 한다. 이때에는 Ru 층(24)에 포함된 산소 라디칼의 TiN 층(23)으로의 확산을 방지하기 위해 섭씨 약 600도 이하의 온도에서 열처리를 진행한다. Nb2O5의 경우 박막 형성 후 열처리 온도가 섭씨 약 550도에서 결정화가 가능하여, 섭씨 약 700도 정도에서 결정화가 가능한 Ta2O3의 경우, 본 발명과 같이 Nb2O5층(25a)과 접촉된 상태에서는 섭씨 약 600도 전후의 저온에서 결정화가 가능하다. 이와 같은 열처리를 위해서 분위기 가스, 예를 들어 N2 가스가 주입된 상태에서 섭씨 약 600도 전후의 온도에서 천천히 냉각시키면, 본 발명에 의한 캐패시터의 유전체층(25)이 형성된다. 이와 같은 열처리에 의해 Nb2O5 층(25a) 및 Ta2O5 층(25b)의 Nb 및 Ta가 상호 확산이 일어나게 된다. 따라서, 유전체층(25)이 형성된다.
다음으로 도 3e를 참조하면, 유전체층(25) 상부에 상부 전극층(26)을 형성시킨다. 이때에는 일반적으로 사용되는 전기 전도도가 높은 물질을 사용할 수 있으며, TiN이나, Ru와 같은 물질을 증착하여 상부 전극층(25)을 형성시킬 수 있다. 이에 따라서, 본 발명에 의한 반도체 소자의 캐패시터를 제조할 수 있다.
본 발명에 의한 반도체 소자의 캐패시터 제조 방법에 의해 제조된 캐패시터의 유전체층(25)의 결정화 여부를 확인하기 위해 XRD 분석 장비를 이용하여 회절 패턴을 측정하여 그래프로 나타내었다. 이를 도 5a를 참조하여 설명하면 다음과 같다. Nb2O5 층(25a)의 두께를 약 60Å으로 형성시키고, Ta2O5 층(25b)을 약 120Å으로 형성시키고, 섭씨 약 600도에서 열처리를 진행하여 캐패시터를 완성하였다. 이에 대해 XRD 분석을 한 경우, 23도에서 Nb 산화물의 [001]면의 결정면 피크를 검출한 것을 확인하였다. 그리고, 46도에서 Ta 산화물의 [002]면의 결정면 피크를 검출하여 각각의 결정화가 진행되었음을 의미한다. 여기서, 33도 및 42도에서 검출되는 피크는 전극으로 사용한 Ru의 결정면 피크이다.
이와 같이 형성된 구조에 대한 인가 전위에 대한 Tox 값을 측정하였다. 도 5b를 참조하면, 상기 도 5a에서 결정화가 확인된 캐패시터에 대해 -2V 내지 2V에서의 Tox 값을 측정한 결과 7.8의 수치를 나타내어 매우 낮은 Tox 값을 얻을 수 있음을 확인할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 반도체 소자의 캐패시터 구조체 및 그 제조 방법에 있어서, 유전체층의 전기적 특성을 나타내기 위한 고온 열처리 온도를 낮추게 됨으로써 캐패시터 전체의 구조적 안정성을 확보할 수 있으며, 결과적으로 고밀도의 반도체 소자를 구현할 수 있다.
도 1는 종래 기술에 의한 반도체 소자의 캐패시터를 나타낸 단면면이다.
도 2는 본 발명에 의한 반도체 소자의 캐패시터를 나타낸 단면면이다.
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 캐패시터의 제조 방법의 일실시예를 나타낸 단면도이다.
도 4a 및 도 4b는 본 발명에 의한 반도체 소자의 캐패시터에 포함된 유전체층 형성에 관한 또다른 실시예를 나타낸 도면이다.
도 5a는 본 발명에 의해 형성된 반도체 소자의 캐패시터에 대해 XRD(X-ray diffraction : X-선 회절)를 측정한 것을 나타낸 그래프이다.
도 5b는 본 발명에 의해 형성된 반도체 소자의 캐패시터에 대한 전위 값에 대한 TOX 값을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11... 실리콘 기판 12... 폴리 실리콘
13... TaN 층 14... Ru 층
15... 유전체층 16... 상부 전극층
21... 실리콘 기판 22... 폴리 실리콘층
23... TaN 층 24... Ru 층
25... 유전체층 26... 상부 전극층

Claims (11)

  1. 하부 전극층, 유전체층 및 상부 전극층을 포함하는 반도체 소자의 캐패시터에 있어서,
    상기 유전체층은 Ta 산화물 및 5족 물질의 산화물을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  2. 제 1항에 있어서,
    상기 5족 물질은 Nb 또는 V인 것을 특징으로 하는 반도체 소자의 캐패시터.
  3. 제 1항에 있어서,
    상기 유전체층은 TaO 및 NbO를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  4. 제 1항에 있어서,
    상기 하부 전극층은 TiN 층 및 상기 TiN 층 상에 형성된 Ru 층을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  5. 제 1항에 있어서,
    상기 상부 전극층은 TiN 또는 Ru 층인 것을 특징으로 하는 반도체 소자의 캐피시터.
  6. 하부 전극층, 유전체층 및 상부 전극층을 포함하는 반도체 소자의 캐패시터 제조 방법에 있어서,
    (가) 반도체 기판 상에 하부 전극을 형성시키는 단계;
    (나) 상기 하부 전극층 상에 Ta 산화물층 및 5 족 물질의 산화물층을 포함하는 유전체층을 형성시키는 단계; 및
    (다) 상기 유전체층 상부에 상부 전극층을 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 6항에 있어서,
    상기 (가) 단계는,
    반도체 기판 상에 상기 반도체 기판으로 부터의 불순물 확산을 방지하는 TiN 층을 형성시키는 단계; 및
    상기 TiN 층 상부에 Ru 층을 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 6항에 있어서,
    상기 (나) 단계는,
    상기 하부 전극층 상에 Nb 산화물층을 형성시키는 단계;
    상기 Nb 산화물층 상에 Ta 산화물층을 형성시키는 단계; 및
    섭씨 약 600도 전후로 열처리 하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 6항에 있어서,
    상기 (나) 단계는,
    상기 하부 전극층 상에 Ta 산화물층을 형성시키는 단계;
    상기 Ta 산화물층 상에 Nb 산화물층을 형성시키는 단계; 및
    섭씨 약 600도 전후로 열처리 하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 6항에 있어서,
    상기 (나) 단계는,
    상기 하부 전극층 상에 Ta 산화물층 및 Nb 산화물층을 교대로 다층으로 형성시키는 단계; 및
    섭씨 약 600도 전후로 열처리 하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 6항에 있어서,
    상기 (다) 단계는,
    상기 유전체층 상에 TiN 또는 Ru를 증착하여 상부 전극을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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