KR20210103671A - 반도체 메모리 소자 - Google Patents
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Abstract
반도체 메모리 소자는 기판 상에 배치되는 커패시터를 포함한다. 상기 커패시터는 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 개재된 유전막을 포함한다. 상기 제2 전극은 제1 층, 제2 층 및 제3 층을 포함하고, 상기 제1 층은 상기 유전막과 인접하고, 상기 제3 층은 상기 제2 층을 사이에 두고 상기 제1 층과 이격한다. 상기 제1 내지 제3 층들 중 적어도 제2 및 제3 층들은 니켈을 포함한다. 상기 제3 층의 니켈의 농도는 상기 제1 층의 니켈의 농도보다 크다.
Description
본 발명은 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 특히 디램(DRAM)과 같은 반도체 메모리 소자의 경우 고집적화됨에 따라서, 커패시터의 누설전류 감소의 필요성이 커지고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 증가한 반도체 메모리 소자를 제공하는데 있다.
본 발명에 따른 반도체 메모리 소자는 기판 상에 배치되는 커패시터를 포함하고, 상기 커패시터는 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 개재된 유전막을 포함하고, 상기 제2 전극은 제1 층, 제2 층 및 제3 층을 포함하고, 상기 제1 층은 상기 유전막과 인접하고, 상기 제3 층은 상기 제2 층을 사이에 두고 상기 제1 층과 이격하고, 상기 제1 내지 제3 층들 중 적어도 제2 및 제3 층들은 니켈을 포함하고, 상기 제3 층의 니켈의 농도는 상기 제1 층의 니켈의 농도보다 클 수 있다.
일부 실시예들에 따른 반도체 메모리 소자는 기판 상에 배치되는 커패시터를 포함하고, 상기 커패시터는 제1 전극, 상기 제1 전극 상의 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 개재된 유전막을 포함하고, 상기 제2 전극은 제1 층, 제2 층 및 제3 층을 포함하고, 상기 제1 층은 상기 유전막과 인접하고, 상기 제3 층은 상기 제2 층을 사이에 두고 상기 제1 층과 이격하고, 상기 제1 층은 A 금속과 질소를 포함하고, 상기 제3 층은 B 금속을 포함하고, 상기 B 금속의 일함수(work function)는 상기 A 금속의 질화물의 일함수(work function)보다 클 수 있다.
일부 실시예들에 따른 반도체 메모리 소자는 기판, 상기 기판 상의 트랜지스터들, 상기 트랜지스터들 상에 배치되는 하부 전극들, 상기 하부 전극들의 측면과 접하는 지지패턴, 상기 하부 전극들과 상기 지지 패턴의 표면을 덮는 유전막, 및 상기 유전막 상의 상부 전극을 포함하되, 상기 하부 전극은 A 금속 질화물을 포함하고, 상기 상부 전극은 A 금속, 질소 및 B 금속을 포함할 수 있다.
본 발명의 개념에 따르면, 커패시터의 상부 전극이 니켈(Ni)을 포함됨으로써, 커패시터의 누설 전류 감소 및 정전용량이 증가할 수 있다. 이로써 신뢰성이 향상된 반도체 메모리 소자가 구현될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
도 2 및 도 3은 본 발명의 실시예들에 따라 도 1의 반도체 메모리 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자의 누설전류량을 나타낸 도면이다.
도 5는 상부 전극의 두께 및 재료에 따른 정전용량 및 누설전류를 나타낸 그래프이다.
도 6는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 7은 도 6를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 8은 도 7의 CC'의 확대도이다.
도 2 및 도 3은 본 발명의 실시예들에 따라 도 1의 반도체 메모리 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자의 누설전류량을 나타낸 도면이다.
도 5는 상부 전극의 두께 및 재료에 따른 정전용량 및 누설전류를 나타낸 그래프이다.
도 6는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 7은 도 6를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 8은 도 7의 CC'의 확대도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
도 1을 참조하면, 본 예에 따른 반도체 메모리 소자(1000)는 기판(100) 상에 배치되는 제1 전극(BE), 제2 전극(UE), 유전막(DL), 금속 산화막(MO)을 포함할 수 있다. 제1 전극(BE) 상에는 제2 전극(UE)이 배치될 수 있다. 제1 전극(BE) 및 제2 전극(UE) 사이에는 유전막(DL)이 개재될 수 있다. 유전막(DL) 및 제2 전극(UE) 사이에는 금속 산화막(MO)이 개재될 수 있다. 제1 전극(BE), 제2 전극(UE), 유전막(DL), 및 금속 산화막(MO)은 커패시터를 구성할 수 있다.
기판(100)은 실리콘 단결정 기판 또는 SOI(Silicon on Insulator) 기판일 수 있다. 도시하지는 않았지만, 기판(100)과 제1 전극(BE) 사이에는 층간절연막, 트랜지스터, 콘택 플러그 및 배선 등이 개재될 수 있다.
제1 전극(BE)은 하부 전극으로도 명명될 수 있다. 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘 게르마늄막, 티타늄 질화막과 같은 금속질화막, 그리고 텅스텐, 구리 및 알루미늄과 같은 금속막 중 적어도 하나를 포함할 수 있다. 제1 전극(BE)은 일 예로 티타늄 질화막으로 구성된 층일 수 있다.
유전막(DL)은 실리콘 산화막, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 란탄 산화물, 탄탈 산화물 및 티타늄 산화물과 같은 금속 산화물 및 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질 중 적어도 하나를 포함할 수 있다.
금속 산화막(MO)은 금속 산화물을 포함할 수 있고, 일 예로 티타늄 산화물(TiOx)을 포함할 수 있다.
제2 전극(UE)은 상부 전극으로도 명명될 수 있다. 제2 전극(UE)의 두께(TK)는 500Å 이하일 수 있다. 일 예로 제2 전극(UE)의 두께(TK)는 100Å 일 수 있다. 제2 전극(UE)은 A 금속, 질소, 및 B 금속을 포함할 수 있다.
제2 전극(UE)은 제1 층(31), 제2 층(32), 및 제3 층(33)을 포함할 수 있다. 제1 층(31)은 금속 산화막(MO)과 인접하게 위치한 층일 수 있다. 제1 층(31) 상에 제2 층(32)을 사이에 두고 제3 층(33)이 배치될 수 있다. 제1 층(31)의 상면은 제2 층(32)의 하면과 접할 수 있다. 제2 층(32)의 상면은 제3 층(33)의 하면과 접할 수 있다.
제1 층(31)은 제2 전극(UE) 내에서 A 금속 및 질소의 농도가 가장 큰 층일 수 있다. 본 명세서에서 농도는 원자 백분율(atomic percent)를 의미한다.
제1 층(31) 내에서 B 금속은 존재하지 않거나, 존재하더라도 A금속의 농도 대비하여 극히 미미한 양일 수 있다. 제1 층(31)의 A 금속의 농도는 제1 층(31) 전체에 걸쳐서 실질적으로 일정할 수 있다.
제3 층(33)은 제2 전극(UE) 내에서 B 금속의 농도가 가장 높은 층일 수 있다. 제3 층(33) 내에서 A 금속 및 질소는 존재하지 않거나 존재하더라도 B 금속의 농도 대비하여 극히 미미한 양일 수 있다. 제3 층(33)의 B 금속의 농도는 제3 층(33) 전체에 걸쳐서 실질적으로 일정할 수 있다. 제3 층(33)에서 B 금속은 단위 부피당 약 100 at%일 수 있다.
제3 층(33)의 두께는 0Å 초과 및 50Å이하일 수 있다. 일 예로 제3 층(33)의 두께는 30Å일 수 있다. 다른 실시예에 있어서, 제3 층(33)의 두께는 위와 다르게 조절될 수 있다.
제2 층(32)은 A 금속, 질소, 및 B 금속을 포함할 수 있다. 제2 층(32)의 A 금속의 농도는 제3 층(33)에 가까운 부분보다 제1 층(31)에 가까운 부분에서 더 클 수 있다. 제2 층(32)의 B 금속의 농도는 제1 층(31)에 가까운 부분보다 제3 층(33)에 가까운 부분에서 더 클 수 있다.
제1 영역(31)으로부터 제3 영역(33)을 향하여 감소하는 경향을 가질 수 있다. 제2 영역(32)의 B 금속의 농도는 제1 영역(31)으로부터 제3 영역(33)을 향하여 증가하는 경향을 가질 수 있다. 즉, 제2 영역(32)의 A 금속의 농도 구배 및 제2 영역(32)의 B 금속의 농도 구배는 서로 다른 부호를 가질 수 있다.
제1 층(31)에서의 A 금속의 농도는 제2 층(32)에서의 A 금속의 농도보다 크거나 같을 수 있다. 제1 층(31)에서의 A 금속의 농도는 제3 층(33)의 A 금속의 농도보다 클 수 있다. 제3 층(33)에서의 B 금속의 농도는 제2 층(32)에서의 B 금속의 농도보다 크거나 같을 수 있다. 제3 층(33)에서의 B 금속의 농도는 제1 층(31)에서의 B 금속의 농도 보다 클 수 있다.
제2 전극(UE) 및 금속 산화막(MO) 사이의 계면에서 B 금속은 존재하지 않을 수 있다.
A 금속은 및 B 금속과 서로 다른 금속을 포함할 수 있다. B 금속은 A 금속 질화물보다 일함수(work function)가 큰 금속일 수 있다. B 금속의 일함수 및 A 금속 질화물의 일함수의 차이는 0.5eV 이상일 수 있다.
일함수는 물질 내의 전자가 초기에 페르미 레벨에 위치한 경우, 그 전자를 물질의 원자로부터 진공으로 방출시키는데 필요한 에너지의 값으로서, 물질의 고유 속성을 의미한다. 일 예로 A 금속은 티타늄일 수 있고, A 금속 질화물은 티타늄 질화물일 수 있고, B 금속은 니켈일 수 있다. 티타늄 질화물의 일함수는 4.30 eV 내지 4.65eV이고 니켈의 일함수는 5.04eV 내지 5.35eV 일 수 있다.
제2 전극(UE)은 A 금속 질화물로만 이루어지는 것보다, 상대적으로 일함수가 큰 B 금속을 포함함으로써, 제2 전극(UE)의 유효 일함수(effective work funciton) 값이 증가할 수 있다. 유효 일함수(effective work function)는 상부 전극(UE)을 이루는 물질들의 종류, 형상 및 제조 공정에 의해 결정(또는 조절)되는 파라미터로서, 커패시터의 구동시에 누설 전류와 관계가 있다.
도 2 및 도 3은 본 발명의 실시예들에 따라 도 1의 반도체 메모리 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 2를 참조하면, 먼저 기판(100)을 준비한다. 기판(100) 상에 제1 전극(BE)이 형성될 수 있다. 제1 전극(BE)은 일 예로 원자층 증착법(ALD)을 통하여 형성될 수 있다.
제1 전극(BE) 상에 차례로 유전막(DL) 및 금속산화막(MO)을 형성할 수 있다. 유전막(DL) 및 금속산화막(MO)은 원자층 증착법(ALD)을 통하여 형성될 수 있다.
금속산화막(MO) 상에 A 금속 질화막(31a)이 형성될 수 있다. A 금속 질화막(31a)은 일 예로 티타늄 질화막일 수 있다. A 금속 질화막(31a)의 두께(W1)는 50Å 이하로 형성될 수 있다. 일 예로 A 금속 질화막(31a)의 두께(W1)는 50Å일 수 있다. A 금속 질화막(31a)은 원자층 증착법(ALD)을 통하여 형성될 수 있다.
도 3을 참조하면, A 금속 질화막(31a) 상에 B 금속 층(33a)이 형성될 수 있다 B 금속 층(33a)은 일 예로 니켈 층일 수 있다. B 금속 층(33a)의 두께(W2)는 50 Å이하로 형성될 수 있다. 일 예로 B 금속 층(33a)의 두께(W2)는 30 Å일 수 있다. B 금속 층(33a)은 원자층 증착법(ALD)을 통하여 형성될 수 있다.
다시 도 1을 참조하면, 어닐링 공정이 진행될 수 있다. A 금속 질화막(31a) 내의 A 금속 및 질소가 B 금속 층(33a)을 향하여 확산하고, B 금속 층(33a) 내의 B 금속이 A 금속 질화막(31a)을 향하여 확산될 수 있다.
A 금속, 질소, 및 B 금속의 확산에 의하여, A 금속 질화막(31a) 및 B 금속층(33a) 사이에 A 금속, 질소 및 B 금속을 포함하는 중간층이 형성될 수 있다. 어닐링이 종료된 후의 A 금속 질화막(31a), 중간층, 및 B 금속층(33a)는 각각 제1 층(31), 제2 층(32) 및 제3 층(33)에 대응될 수 있다. 이로써, 제1 층(31), 제2 층(32), 및 제3 층(33)을 포함하는 제2 전극(UE)이 형성될 수 있다.
고집적화 등의 이유로 커패시터의 상부 전극의 두께를 작게 하려는 연구들이 이루어 지고 있다. 커패시터의 상부 전극의 두께가 수 내지 수백 나노 미터 단위에서 변화되는 경우에 상부 전극의 유효 일함수가 변화될 수 있다. 상부 전극의 두께가 작아지면 정전용량이 증가하는 장점이 있지만, 유효 일함수도 작아져서 누설전류가 증가하는 단점이 있을 수 있다.
이에 본 발명은 기존에 비하여 전체 상부 전극의 두께를 작게 하면서도, 티타늄 질화막 상에 티타늄 질화물보다 일함수가 더 큰 니켈 층을 증착시키고, 어닐링하여 상부 전극의 유효 일함수를 크게 만들 수 있다. 상부 전극의 전체 두께가 작아짐으로써, 정전용량은 증가하고, 유효 일함수 또한 커짐으로서 누설 전류는 감소하는 효과가 있다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자의 누설전류량을 나타낸 도면이다. 구체적으로 반도체 메모리 소자에 구동 전압 1V를 가했을 때 누설전류의 양을 측정한 것이다.
실험예 1은 티타늄 질화막 상에 니켈 층을 형성 후에 어닐링한 상부전극을 포함하는 반도체 메모리 소자의 누설전류를 측정한 것이고, 비교예 1은 티타늄 질화막으로만 이루어진 상부 전극을 포함하는 반도체 메모리 소자의 누설 전류를 측정한 것이다. 가로축은 유전막의 두께(Equivalent oxide thickness: EOT)를 나타낸 것이고, 세로 축은 측정된 누설 전류량을 나타낸다.
도 4를 참조하면, 구동 전압 하에서 비교예 1은 두께가 작아질수록 누설 전류량이 증가하는 경향을 보인다. 실험예 1은 비교예 1에 비하여 두께가 더 작음에도 누설 전류의 양이 작음을 알 수 있다.
도 5는 커패시터의 상부 전극의 두께 및 재료에 따른 정전용량 및 누설전류를 나타낸 그래프이다.
실험예 A1, A2, A3는 티타늄 질화막(TiN) 상에 각각 니켈(Ni)을 30Å, 50Å, 및 70Å로 증착하였다. 비교예 B1, B2, B3는 티타늄 질화막(TiN) 상에 플라티늄(Pt)을 각각 30Å, 50Å, 및 70Å 로 증착하였다. 비교예 C1, C2, C3은 티타늄 질화막(TiN) 상에 알루미늄(Al)을 각각 30Å, 50Å, 및 70Å로 증착하였다. 실험예 D는 상부전극의 재료로 티타늄 질화물(TiN)만 사용하였고, 두께는 30Å 내지 50Å 사이에서 조절되었다.
도 5를 참조하면, 실험예 A1 내지 A3는 비교예 B1 내지 B3, C1 내지 C3, D에 비해서 더 큰 정전용량이 관찰된다. 또한 실험예 A2의 경우에는 다른 실험예들 및 비교예들보다 누설전류 양이 작게 측정된다.
다음은 본 발명의 실시예들에 따른 상부 전극을 가지는 반도체 메모리 소자의 구체적인 예를 살펴보기로 한다. 도 6은 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 7은 도 5를 A-A' 선 및 B-B' 선으로 자른 단면도이다. 도 8은 도 6의 CC'의 확대도이다.
도 6 및 도 7을 참조하면, 기판(301)에 소자 분리 패턴들(302)이 배치되어 활성부들(ACT)을 정의할 수 있다. 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 활성부들(ACT)은 각각 평면적으로 제1 방향(X1)으로 연장된 바(bar) 형태일 수 있다. 평면적 관점에서, 활성부들(ACT)은 소자 분리 패턴들(302)에 의해 둘러싸인 기판(301)의 일부분들에 각각 해당할 수 있다.
기판(301)은 반도체 물질을 포함할 수 있다. 활성부들(ACT)은 제1 방향(X1)에서 서로 평행하도록 배열되되, 하나의 활성부(ACT)의 단부는 이에 이웃하는 다른 활성부(ACT)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 활성부들(ACT)을 가로지를 수 있다. 워드라인들(WL)이 소자 분리 패턴들(302) 및 활성부들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 워드라인들(WL)은 제1 방향(X1)과 교차하는 제2 방향(X2)에 평행할 수 있다. 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(307)이 각 워드라인들(WL)과 그루브들의 내면 사이에 배치될 수 있다. 도시하지는 않았으나, 그루브들의 바닥은 소자 분리 패턴들(302) 내에서 상대적으로 깊고 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 게이트 유전막(307)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 워드라인(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드라인들(WL) 사이의 활성부들(ACT) 내에 제1 도핑된 영역(312a)이 배치될 수 있으며, 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제2 도핑된 영역들(312b)이 각각 배치될 수 있다. 제1 및 제2 도핑된 영역들(312a, 312b)에는 예를 들어 N형의 불순물이 도핑될 수 있다.
제1 도핑된 영역(312a)은 공통 드레인 영역에 해당될 수 있고, 제2 도핑된 영역들(312b)은 소오스 영역에 해당될 수 있다. 워드라인들(WL) 및 이에 인접한 제1 및 제2 도핑된 영역들(312a, 312b)은 트랜지스터를 구성할 수 있다. 워드라인들(WL)은 그루브 내에 배치됨으로서, 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서 단채널 효과(short channel effect)를 최소화 할 수 있다.
워드라인들(WL)의 상부면은 활성부들(ACT)의 상부면보다 낮을 수 있다. 워드라인 캐핑 패턴들(310)이 각 워드라인들(WL) 상에 배치될 수 있다. 워드라인 캐핑 패턴들(310)은 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 워드라인 캐핑 패턴들(310)은 워드라인들(WL) 위의 그루브들을 채울 수 있다. 워드라인 캐핑 패턴(310)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
기판(301) 상에는 층간 절연 패턴(305)이 배치될 수 있다. 층간 절연 패턴(305)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 층간 절연 패턴(305)은 인접하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
기판(301), 소자분리 패턴(302) 및 워드라인 캐핑 패턴(310)의 상부는 일부 리세스되어, 제1 리세스 영역(R1)이 형성될 수 있다. 제1 리세스 영역(R1)은 평면상 그물망 형태를 가질 수 있다. 제1 리세스 영역(R1)의 측벽은 층간 절연 패턴(305)의 측벽과 정렬될 수 있다.
비트라인들(BL)이 층간절연 패턴(305) 상에 배치될 수 있다. 비트라인들(BL)은 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다. 도 5에 개시된 바와 같이, 비트라인들(BL)은 제1 및 제2 방향(X1, X2)와 교차하는 제3 방향(X3)과 평행할 수 있다.
비트라인들(BL)은 차례로 적층된 비트라인 폴리실리콘 패턴(330), 비트라인 오믹 패턴(331), 및 비트라인 금속 함유 패턴(332)을 포함할 수 있다. 비트라인 폴리실리콘 패턴(330)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 비트라인 오믹 패턴(331)은 금속 실리사이드막을 포함할 수 있다. 비트라인 금속 함유 패턴(332)은 금속(ex: 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex: 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 비트라인들(BL) 상에는 비트라인 캐핑 패턴(337)이 배치될 수 있다. 비트라인 캐핑 패턴들(337)은 실리콘질화막과 같은 절연물질로 형성될 수 있다.
비트라인들(BL)과 교차하는 제1 리세스 영역(R1) 안에는 비트라인 콘택들(DC)이 배치될 수 있다. 비트라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 도 6의 B-B' 단면에서 비트라인 콘택(DC)의 일 측벽은 층간 절연 패턴(305)의 측면과 접할 수 있다.
도 6의 평면도를 보면, 층간 절연 패턴(305)과 접하는 비트라인 콘택(DC)의 측면은 오목할 수 있다. 비트라인 콘택(DC)은 제1 도핑된 영역(312a)과 비트라인(BL)을 전기적으로 연결시킬 수 있다.
하부 매립 절연 패턴(341)은 비트라인 콘택(DC)이 배치되지 않는 제1 리세스 영역(R1) 안에 배치될 수 있다. 하부 매립 절연 패턴(341)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
인접한 한쌍의 비트라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 스토리지 노드 콘택들(BC)의 상부면은 오목할 수 있다. 비트라인들(BL) 사이에서 상기 스토리지 노드 콘택들(BC) 사이에는 절연 패턴(미도시)이 배치될 수 있다.
비트라인(BL)과 스토리지 노드 콘택(BC) 사이에는 비트라인 스페이서(SP)가 개재될 수 있다. 비트라인 스페이서(SP)는 갭 영역(GP)에 의해 서로 이격된 제1 서브 스페이서(321) 및 제2 서브 스페이서(325)를 포함할 수 있다. 갭 영역(GP)은 에어 갭 영역으로도 명명될 수 있다. 제1 서브 스페이서(321)는 비트라인(BL)의 측벽과 비트라인 캐핑 패턴(337)의 측벽을 덮을 수 있다. 제2 서브 스페이서(325)는 스토리지 노드 콘택(BC)에 인접할 수 있다. 제1 서브 스페이서(321)와 제2 서브 스페이서(325)는 동일한 물질을 포함할 수 있다. 예를 들면, 제1 서브 스페이서(321)와 제2 서브 스페이서(325)는 실리콘 질화막을 포함할 수 있다.
제2 서브 스페이서(325)의 하부면은 제1 서브 스페이서(321)의 하부면보다 낮을 수 있다. 제2 서브 스페이서(325)의 상단의 높이는 제1 서브 스페이서(321)의 상단의 높이보다 낮을 수 있다. 이로써 랜딩 패드(LP)의 형성 마진이 늘어날 수 있고, 랜딩 패드(LP)와 스토리지 노드 콘택(BC)간의 연결이 되지 않는 것을 방지할 수 있다.
제1 서브 스페이서(321)는 연장되어 비트라인 콘택(DC)의 측벽, 그리고 제1 리세스 영역(R1)의 측벽과 바닥을 덮을 수 있다. 제1 서브 스페이서(321)는 비트라인 콘택(DC)과 하부 매립 절연 패턴(341) 사이, 워드라인 캐핑 패턴(310)과 하부 매립 절연 패턴(341) 사이, 기판(301)과 하부 매립 절연 패턴(341) 사이, 그리고 소자분리 패턴(302)과 하부 매립 절연 패턴(341) 사이에 개재될 수 있다.
스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(309)이 배치될 수 있다. 스토리지 노드 오믹층(309)은 금속실리사이드를 포함할 수 있다. 스토리지 노드 오믹층(309), 제1 및 제2 서브 스페이서들(321, 325), 비트라인 캐핑 패턴(337)은 확산 방지 패턴(311a)으로 콘포말하게 덮일 수 있다. 확산 방지 패턴(311a)은 티타늄 질화막, 탄탈륨 질화막과 같은 금속 질화물을 포함할 수 있다. 확산 방지 패턴(311a) 상에는 랜딩 패드(LP)가 배치될 수 있다. 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다. 랜딩 패드(LP)의 상부는 비트라인 캐핑 패턴(337)의 상부면을 덮으며 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 랜딩 패드(LP)의 중심은 스토리지 노드 콘택(BC)의 중심으로부터 제2 방향(X2)으로 쉬프트(shift)될 수 있다. 비트라인(BL)의 일부는 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 비트라인 캐핑 패턴(337)의 일 상부 측벽은 랜딩 패드(LP)와 중첩될 수 있으며, 제3 서브 스페이서(327)로 덮일 수 있다.
비트라인 캐핑 패턴(337)의 다른 상부 측벽에는 제2 리세스 영역(R2)이 형성 될 수 있다.
제1 캐핑 패턴(358a)은 이웃하는 랜딩 패드들(LP)의 상부 측벽들을 덮으며 이들을 서로 연결할 수 있다. 제1 캐핑 패턴(358a)은 위치에 따라 일정한 두께를 가질 수 있다.
제1 캐핑 패턴(358a)은 라이너 형태를 가질 수 있고, 그 내부는 제2 캐핑 패턴(360a)으로 채워질 수 있다. 제1 및 제2 캐핑 패턴들(358a, 360a)은 각각 독립적으로 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 또는 다공성 막을 포함할 수 있다. 제1 캐핑 패턴(358a)의 다공성은 제2 캐핑 패턴(360a)의 다공성 보다 클 수 있다. 제1 및 제2 캐핑 패턴들(358a, 360a)의 상부면들은 랜딩 패드들(LP)의 상부면들과 공면을 이룰 수 있다.
제1 및 제2 서브 스페이서들(321, 325) 사이의 갭 영역(GP)은 랜딩 패드들(LP) 사이로 연장될 수 있다. 갭 영역(GP)에 의해 제1 캐핑 패턴(358a)의 하부면이 노출될 수 있다. 갭 영역(GP)은 확산 방지 패턴(311a) 쪽으로 연장될 수 있다. 랜딩 패드(LP)와 비트 라인 캐핑 패턴(337) 사이에서 확산 방지 패턴(311a)의 측벽이 리세스될 수 있다. 갭 영역(GP)에 의해 비트라인 캐핑 패턴(337)의 상부면과 랜딩 패드(LP)의 하부면이 일부 노출될 수 있다.
랜딩 패드들(LP) 상에는 각각 하부 전극들(BE)이 배치될 수 있다. 하부 전극(BE)은 불순물이 도핑된 폴리실리콘, 티타늄 질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 하부 전극(BE)은 원기둥 형태이거나 또는 속이 빈 실린더나 컵 형태를 가질 수 있다. 이웃하는 하부 전극들(BE)의 상부 측벽들은 지지 패턴(374a)으로 연결될 수 있다. 지지 패턴(374a)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막과 같은 절연물질을 포함할 수 있다. 지지홀(374h)은 인접하는 하부 전극들(BE)의 측벽을 노출시킬 수 있다.
하부 전극들(BE) 사이에서 제1 및 제2 캐핑 패턴들(358a, 360a)의 상부면들은 식각 저지막(370)으로 덮일 수 있다. 식각 저지막(370)은 예를 들면 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막과 같은 절연물질을 포함할 수 있다. 하부 전극들(BE)의 표면, 지지 패턴(374a)의 표면은 유전막(DL)으로 덮일 수 있다.
도 7 및 도 8을 참조하면, 유전막(DL) 상에 상부 전극(UE)이 배치될 수 있다. 유전막(DL) 및 상부 전극(UE) 사이에는 금속 산화막(MO)이 배치될 수 있다. 도 7 및 도 8의 상부 전극(UE)은 도 1을 통하여 설명한 상부 전극과 동일할 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
MO: 금속산화막
DL: 유전막
BE: 제1 전극
UE: 제2 전극
DL: 유전막
BE: 제1 전극
UE: 제2 전극
Claims (10)
- 기판 상에 배치되는 커패시터를 포함하고,
상기 커패시터는:
제1 전극;
상기 제1 전극 상의 제2 전극; 및
상기 제1 전극 및 상기 제2 전극 사이에 개재된 유전막을 포함하고,
상기 제2 전극은:
제1 층, 제2 층 및 제3 층을 포함하고,
상기 제1 층은 상기 유전막과 인접하고, 상기 제3 층은 상기 제2 층을 사이에 두고 상기 제1 층과 이격하고,
상기 제1 내지 제3 층들 중 적어도 제2 및 제3 층들은 니켈을 포함하고,
상기 제3 층의 니켈의 농도는 상기 제1 층의 니켈의 농도보다 큰 반도체 메모리 소자.
- 제1항에 있어서,
상기 제1 층은 티타늄과 질소를 포함하고,
상기 제1 층의 티타늄의 농도는 상기 제3 층의 티타늄의 농도보다 큰 반도체 메모리 소자.
- 제2항에 있어서,
상기 제2 층의 니켈의 농도는 상기 제1 층의 니켈의 농도보다 작고,
상기 제2 층의 티타늄의 농도는 상기 제3 층의 티타늄의 농도보다 작은 반도체 메모리 소자.
- 제3항에 있어서,
상기 제2 층의 니켈의 농도는 상기 제1 층에 가까운 부분보다 상기 제3 층에 가까운 부분에서 더 크고,
상기 제2 층의 티타늄의 농도는 상기 제3 층에 가까운 부분보다 상기 제1 층에 가까운 부분에서 더 큰 반도체 메모리 소자.
- 기판 상에 배치되는 커패시터를 포함하고,
상기 커패시터는:
제1 전극;
상기 제1 전극 상의 제2 전극; 및
상기 제1 전극 및 상기 제2 전극 사이에 개재된 유전막을 포함하고,
상기 제2 전극은:
제1 층, 제2 층 및 제3 층을 포함하고,
상기 제1 층은 상기 유전막과 인접하고, 상기 제3 층은 상기 제2 층을 사이에 두고 상기 제1 층과 이격하고,
상기 제1 층은 A 금속과 질소를 포함하고,
상기 제3 층은 B 금속을 포함하고,
상기 B 금속의 일함수(work function)는 상기 A 금속의 질화물의 일함수(work function)보다 큰 반도체 메모리 소자.
- 제5항에 있어서,
상기 A 금속의 질화물은 티타늄 질화물이고,
상기 B 금속은 니켈인 반도체 메모리 소자.
- 제6항에 있어서,
상기 제1 층의 상면은 상기 제2 층의 하면과 접하고,
상기 제2 층의 상면은 상기 제3 층의 하면과 접하는 반도체 메모리 소자.
- 제5항에 있어서,
상기 B 금속의 일함수 및 상기 A 금속의 질화물의 일함수의 차이는 0.5eV 이상인 반도체 메모리 소자.
- 기판;
상기 기판 상의 트랜지스터들;
상기 트랜지스터들 상에 배치되는 하부 전극들;
상기 하부 전극들의 측면과 접하는 지지 패턴;
상기 하부 전극들과 상기 지지 패턴의 표면을 덮는 유전막; 및
상기 유전막 상의 상부 전극을 포함하되,
상기 하부 전극은 A 금속 질화물을 포함하고,
상기 상부 전극은 A 금속, 질소 및 B 금속을 포함하는 반도체 메모리 소자.
- 제9항에 있어서,
상기 B 금속의 일함수는 상기 A 금속의 질화물의 일함수보다 큰 반도체 메모리 소자.
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