KR102335280B1 - 커패시터를 갖는 반도체 장치 및 이의 제조 방법 - Google Patents

커패시터를 갖는 반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

커패시터를 갖는 반도체 장치 및 이의 제조 방법이 제공된다. 상기 반도체 장치는, 트랜지스터가 형성된 기판, 상기 기판 상에 형성되고, 상기 기판 내에 형성된 제1 컨택 노드와 비오버랩(non-overlap)된 제1 절연 패턴, 상기 기판 상에 형성되고, 상기 기판 내에 형성된 제2 컨택 노드와 비오버랩되고, 상기 제1 절연 패턴과 분리된 제2 절연 패턴, 상기 기판의 일부 및 상기 제1 절연 패턴의 측벽 상에 형성된 제1 하부 전극, 상기 기판의 일부 및 상기 제2 절연 패턴의 측벽 상에 형성된 제2 하부 전극, 상기 제1 하부 전극과 상기 제2 하부 전극 상에 형성된 유전막 패턴, 및 상기 유전막 패턴 상에 형성된 상부 전극을 포함한다.

Description

커패시터를 갖는 반도체 장치 및 이의 제조 방법{Semiconductor device having capacitor and method for fabricating the same}
본 발명은 커패시터를 갖는 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 반도체 소자는 대용량화 및 고집적화되면서, 디자인 룰(design rule)도 지속적으로 감소하고 있다. 이와 같은 경향은 메모리 반도체 소자 중의 하나인 디 램(dynamic random access memry, DRAM)에서도 나타나고 있다. 디 램 장치가 동작하기 위해서는 하나의 셀당 일정한 수준 이상의 커패시턴스가 필요하다. 커패시턴스의 증가는 커패시터에 저장되는 전하의 양을 증가시켜, 반도체 소자의 리프레쉬(refresh) 특성을 개선시킨다. 개선된 반도체 소자의 리프레쉬 특성은 반도체 소자의 수율을 향상시킬 수 있다.
이러한 커패시터의 신뢰성은 상기 커패시터를 이루는 2개의 전극과 그 사이의 유전체의 계면 특성에 의해 좌우될 수도 있다. 즉, 유전체의 특성에 따라 커패시터의 누설전류 등의 전기적 특성이 결정되기 때문이다.
본 발명이 해결하고자 하는 기술적 과제는, 유전막이 증착될 수 있는 공간을 증가시킨 커패시터 구조를 갖는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 고유전율 물질을 포함하는 유전막을 갖는 커패시터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 고유전율 물질을 포함하는 유전막을 갖는 커패시터를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 커패시터를 갖는 반도체 장치는, 트랜지스터가 형성된 기판, 상기 기판 상에 형성되고, 상기 기판 내에 형성된 제1 컨택 노드와 비오버랩(non-overlap)된 제1 절연 패턴, 상기 기판 상에 형성되고, 상기 기판 내에 형성된 제2 컨택 노드와 비오버랩되고, 상기 제1 절연 패턴과 분리된 제2 절연 패턴, 상기 기판의 일부 및 상기 제1 절연 패턴의 측벽 상에 형성된 제1 하부 전극, 상기 기판의 일부 및 상기 제2 절연 패턴의 측벽 상에 형성된 제2 하부 전극, 상기 제1 하부 전극과 상기 제2 하부 전극 상에 형성된 유전막 패턴, 및 상기 유전막 패턴 상에 형성된 상부 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 전극은, 상기 제1 절연 패턴의 제1 측벽과 상기 제1 측벽의 반대편(opposite side)인 제2 측벽을 따라 형성되고, 상기 제1 측벽에 인접한 제3 측벽 상에는 미형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 전극은 상기 제1 절연 패턴의 상부면 상에는 미형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 전극은 단면이 L 형상으로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 전극과 상기 제2 하부 전극은 서로 분리될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 전극은 상기 제1 컨택 노드와 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연 패턴과 상기 기판 사이에 형성된 절연막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 절연막은 산화물을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 유전막 패턴의 유전율이 1000 이상일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연 패턴은 상기 제1 컨택 노드와 오버랩될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 전극과 상기 상부 전극은, TiN, Pt, Ru, RuO2, SrRuO3, Ir, IrO2, ZnO, InSnO, MoN, NbN, TaN, ZrN, WN, 및 ScN 중 적어도 하나를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 커패시터를 갖는 반도체 장치는, 트랜지스터가 형성된 기판, 상기 기판 상에 형성되고, 서로 이격되어 배치된 제1 및 제2 절연 패턴, 상기 제1 절연 패턴의 제1 면 상에 형성되고, 상기 제1 면에 인접한 제2 면 상에는 미형성된 제1 하부 전극, 상기 제2 면에 마주보는 상기 제2 절연 패턴의 제3 면 상에는 미형성되고, 상기 제3 면에 인접한 제4 면 상에 형성된 제2 하부 전극, 상기 제1 및 제2 절연 패턴 사이의 공간을 채우도록, 상기 제2 및 제3 면 상에 형성된 유전막 패턴, 및 상기 유전막 패턴 상에 형성된 상부 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 상부 전극의 상부면의 높이는 상기 제1 및 제2 절연 패턴의 상부면의 높이보다 높을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 절연 패턴 사이의 상기 유전막 패턴의 높이는 상기 제1 및 제2 절연 패턴의 상부면의 높이보다 낮을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연 패턴은 상기 제2 절연 패턴과 비연결되도록 분리될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연 패턴과 상기 기판 사이에 형성된 제1 절연막과, 상기 제2 절연 패턴과 상기 기판 사이에 형성된 제2 절연막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연 패턴과 상기 제2 절연 패턴은 사각 기둥 형상일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 전극은 상기 제1 절연 패턴의 상부면 상에 미형성되고, 상기 제2 하부 전극은 상기 제2 절연 패턴의 상부면 상에 미형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 커패시터를 갖는 반도체 장치는, 기판 상에 형성된 제1 절연 패턴, 상기 기판 상에, 상기 제1 절연 패턴으로부터 제1 방향으로 이격되어 형성된 제2 절연 패턴, 상기 제1 절연 패턴의 높이 방향으로 상기 제1 절연 패턴의 측벽을 따라 형성되고, 상기 제1 방향과 교차하는 제2 방향으로 상기 기판을 따라 형성된 제1 하부 전극, 상기 제2 절연 패턴의 높이 방향으로 상기 제2 절연 패턴의 측벽을 따라 형성되고, 상기 제2 방향으로 상기 기판을 따라 형성된 제2 하부 전극, 상기 제1 및 제2 하부 전극 상(on)과, 상기 제1 및 제2 절연 패턴 사이에 형성된 유전막 패턴, 및 상기 유전막 패턴 상에 형성된 상부 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 전극과 상기 제2 하부 전극은 상기 제1 방향으로 이격될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연 패턴과 상기 기판 사이에 형성된 제1 절연막과, 상기 제2 절연 패턴과 상기 기판 사이에 형성된 제2 절연막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연막과 상기 제2 절연막은 상기 제1 방향으로 이격될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연 패턴은 상기 제2 절연 패턴과 비연결되도록 분리될 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 커패시터를 갖는 반도체 장치의 제조 방법은, 트랜지스터가 형성된 기판 상에, 제1 방향으로 연장된 제1 절연 라인과, 상기 제1 방향에 교차하는 제2 방향으로 이격되어 상기 제1 방향으로 연장된 제2 절연 라인을 형성하고, 상기 기판과 상기 제1 및 제2 절연 라인 상에 하부 전극 물질을 컨포말하게 형성하고, 상기 제1 절연 라인과 상기 제2 절연 라인 상부면에 형성된 상기 하부 전극 물질의 적어도 일부와, 상기 제1 절연 라인과 상기 제2 절연 라인 사이의 상기 기판 상에 형성된 상기 하부 전극 물질의 적어도 일부를 제거하고, 상기 제1 및 제2 절연 라인을 상기 제2 방향으로 커팅하여 제1 내지 제4 절연 패턴을 형성하고, 상기 제1 내지 제4 절연 패턴 상에 유전막 패턴을 형성하고, 상기 유전막 패턴 상에 상부 전극을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 절연 라인 상부면에 형성된 상기 하부 전극 물질의 적어도 일부와 상기 제1 및 제2 절연 라인 사이의 상기 기판 상에 형성된 상기 하부 전극 물질의 적어도 일부를 제거하는 것은, 상기 제1 절연 라인과 상기 제2 절연 라인의 측벽 상에 형성된 마스크막 패턴을 이용하여 에치백 공정을 수행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 마스크막 패턴은 상기 제1 절연 라인의 상부면과 상기 제2 절연 라인의 상부면을 노출시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판 상에 상기 제1 및 제2 절연 라인을 형성하는 것은, 더블 패터닝 공정을 이용할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연 라인과 상기 기판 사이에 제1 절연막을, 상기 제2 절연 라인과 상기 기판 사이에 제2 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 유전막 패턴을 형성하는 것은, 상기 제1 내지 제4 절연 패턴 사이의 공간을 채우도록 상기 유전막 패턴을 증착할 수 있다.
본 발명의 몇몇 실시예에서, 상기 상부 전극을 형성하는 것은, 상기 유전막 패턴 상에 상기 상부 전극을 컨포말하게 증착할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이다.
도 3은 도 2에서 유전막 패턴과 상부 전극이 제거된 것을 도시한 사시도이다.
도 4 내지 도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 37 내지 도 39는 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 본 발명의 기술적 사상에 따르면, 커패시터를 갖는 반도체 장치에서 커패시터 구조는 비대칭적 정렬(asymmetrically-aligned) 구조를 포함한다. 비대칭적 정렬 구조란, 커패시터의 절연 패턴(121)이 불순물 영역(107b)에 전기적으로 연결된 컨택 노드(101)와 비정렬(mis-aligned)된 구조를 의미한다. 더 구체적으로, 커패시터의 절연 패턴(121)이 컨택 노드(101)와 오버랩되지 않는 구조를 의미한다. 일반적인 커패시터 필라(pillar) 구조는 컨택 노드 상에 절연성의 필라 구조가 형성되는데 반해, 본 발명의 기술적 사상에 따른 반도체 장치에서는 비대칭적 정렬된 절연 패턴(121)이 컨택 노드(101)와 오버랩되지 않도록 형성된다.
이하에서 설명하는 본 발명의 기술적 사상에 따른 반도체 장치는 비대칭적 정렬된 커패시터 구조를 포함하며, 이에 따라, 하부 전극의 한쪽 면에 유전막 및 상부 전극을 적층할 수 있기 때문에 유전막 및 상부 전극이 적층될 공간을 확보하는데 이점이 있다. 즉, 하부 전극간 피치가 증가하여 상대적으로 두꺼운 유전막 물질을 하부 전극 상에 형성할 수 있다.
커패시터에 포함되는 유전막의 두께가 두꺼워짐에 따라 고유전율 물질을 이용하여 유전막을 형성할 수 있으며, 14nm 이하 DRAM 장치에서 본 발명에 따른 기술적 사상을 적용할 수 있다.
또한, 본 발명의 기술적 사상에 따른 반도체 장치는 절연 패턴을 패터닝하는데 용이하여 공정 관리가 용이해지며, 공정 단계(step) 수가 감소하여 설비 투자 비용을 절감시킬 수 있다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 트랜지스터가 형성된 기판(100)을 포함한다. 기판(100) 내에는 단위 활성 영역(103)을 정의하기 위한 소자 분리 영역(105)을 포함할 수 있다.
기판(100)은 베이스 기판(10)과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 베이스 기판(10)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 베이스 기판(10)은 제1 도전형(예를 들어, P형)일 수 있으나, 이에 한정되지 않는다.
소자 분리 영역(105)은 예를 들어, 산화물, 질화물 또는 산화질화물 중 적어도 하나를 포함할 수 있다. 소자 분리 영역(105)은 소자간의 절연 기능을 향상시키기 위해, 트렌치 절연막과 트렌치 라이너를 포함할 수 있다.
베이스 기판(10) 내에는 게이트 트렌치(11)를 포함할 수 있다. 게이트 트렌치(11)는 단위 활성 영역(103) 및 소자 분리 영역(105)을 가로질러 형성될 수 있다. 게이트 트렌치(11)는 베이스 기판(10)이 연장된 방향과 교차하는 방향을 따라 길게 연장된 라인 형태일 수 있다.
게이트 트렌치(11)의 측벽 및 바닥면을 따라 형성된 게이트 절연막(12)을 포함할 수 있다. 또한, 게이트 절연막(12) 상에, 게이트 트렌치(11)의 적어도 일부를 채우도록 형성된 게이트 전극(13)을 포함할 수 있다. 만약, 게이트 전극(13)이 게이트 트렌치(11)의 일부를 채우도록 형성된 경우, 게이트 트렌치(11)의 나머지를 채우도록 형성된 캡핑 패턴(14)을 포함할 수 있다.
게이트 절연막(12)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(13)은 예를 들어, 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
캡핑 패턴(14)은 절연 물질을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
또한, 게이트 전극(13)의 양측에 형성된 제1 불순물 영역(107a) 및 제2 불순물 영역(107b)을 포함할 수 있다. 제1 불순물 영역(107a)은 단위 활성 영역(103)을 가로지르도록 형성된 2개의 게이트 전극(13) 사이의 단위 활성 영역(103) 내에 형성될 수 있다. 제2 불순물 영역(107b)은 게이트 전극(13)과 소자 분리 영역(105) 사이에 형성될 수 있다. 즉, 단위 활성 영역(103) 내에 형성된 2개의 트랜지스터는 제1 불순물 영역(107a)을 공유하고, 제2 불순물 영역(107b)을 공유하지 않는다.
도 1에서, 트랜지스터는 매립된 채널을 갖는 트랜지스터(buried channel array transistor; BCAT)로 설명하고 있으나, 이에 제한되는 것은 아니다. 즉, 트랜지스터는 플레나(planar) 구조의 트랜지스터 또는 기둥(pillar) 형상의 단위 활성 영역(103)에 형성된 수직 채널을 갖는 트랜지스터(vertical channel array transistor; VCAT) 구조 등의 다양한 구조를 가질 수 있다.
베이스 기판(10) 상에 형성된 층간 절연막(15)을 포함할 수 있다. 층간 절연막(15)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 층간 절연막(15)은 단일층 또는 다층일 수 있다.
층간 절연막(15) 내에는 제1 불순물 영역(107a)과 전기적으로 연결되도록 형성된 비트라인 컨택(16)을 포함할 수 있다. 비트라인 컨택(16)은 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트라인 컨택(16) 상에는 비트라인 컨택(16)을 매개로 제1 불순물 영역(107a)과 전기적으로 연결되는 비트라인(17)이 형성될 수 있다. 비트 라인(17)은 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(15) 내에는 층간 절연막(15)을 관통하여 형성된 컨택 플러그(18)를 포함할 수 있다. 컨택 플러그(18)는 제2 불순물 영역(107b)과 전기적으로 연결될 수 있다. 컨택 플러그(18)는 스토리지 노드 컨택을 포함할 수 있다. 컨택 플러그(18)는 도전 물질을 포함할 수 있고, 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 1에서, 컨택 플러그(18)는 하나의 통합 구조(integral structure)인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 컨택 플러그(18)는 서로 다른 공정에 의해 형성된 복수의 플러그가 연결된 형태일 수 있음은 물론이다.
컨택 플러그(18) 상에 형성된 컨택 노드(101)를 포함할 수 있다. 컨택 노드(101)는 컨택 플러그(18)와 하나의 통합 구조로 형성될 수 있으나, 서로 다른 공정에 의해서 형성될 수도 있다. 컨택 노드(101)는 하부 전극(131)과 컨택 플러그(18)를 전기적으로 연결하여, 하부 전극(131)이 제2 불순물 영역(107b)에 전기적으로 연결될 수 있다. 컨택 노드(101)는 예를 들어, 매몰 컨택(GBC)으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
이웃하는 컨택 노드(101) 사이에 형성된 절연막(102)을 포함할 수 있다. 절연막(102)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
이상에서 설명한 구성요소들은 기판(100) 내에 포함될 수 있다. 즉, 기판(100)은 베이스 기판(10), 게이트 트렌치(11), 게이트 절연막(12), 게이트 전극(13), 캡핑 패턴(14), 층간 절연막(15), 비트라인 컨택(16), 비트라인(17), 컨택 플러그(18), 소자 분리 영역(105), 제1 불순물 영역(107a), 제2 불순물 영역(107b), 컨택 노드(101), 절연막(102)을 포함할 수 있다.
기판(100) 상에는 커패시터 구조가 형성된다. 이러한 커패시터 구조는, 절연막(111), 절연 패턴(121), 하부 전극(131), 유전막 패턴(220), 상부 전극(300)을 포함한다.
본 발명의 기술적 사상에 따른 반도체 장치는, 커패시터 구조에 특징이 있는바, 이하에서는 본 발명의 기술적 사상에 따른 반도체 장치에 포함된 커패시터 구조를 중심으로 설명하기로 한다.
절연막(111)은 기판(100) 상에 형성되고, 절연 패턴(121)과 기판(100) 사이에 형성될 수 있다. 절연막(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
절연 패턴(121)은 절연막(111) 상에 형성되고, 기판(100) 내에 형성된 컨택 노드(101)와 비정렬될 수 있다. 여기에서, 절연 패턴(121)이 컨택 노드(101)와 비정렬된다는 것은, 절연 패턴(121)이 컨택 노드(101)와 비오버랩(non-overlap)되는 것을 의미한다.
하부 전극(131)은 기판(100)의 일부 상에 형성되고, 절연 패턴(121)의 측벽 상에 형성될 수 있다. 즉, 하부 전극(131)은 기판(100)과 절연 패턴(121)을 따라 컨포말하게 형성될 수 있다. 하부 전극(131)은 도전성 물질로 형성된 막이며, 컨택 노드(101)와 전기적으로 연결될 수 있다. 하부 전극(131)은 TiN, Pt, Ru, RuO2, SrRuO3, Ir, IrO2, ZnO, InSnO, MoN, NbN, TaN, ZrN, WN, 및 ScN 중 적어도 하나를 포함하는 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다.
하부 전극(131)은 절연 패턴(121)의 측벽 상에만 형성되고, 절연 패턴(121)의 상부면 상에는 미형성될 수 있다. 왜냐하면, 하부 전극(131)을 형성하는 과정에서, 에치백 공정을 수행하여, 절연 패턴(121)의 상부면 상에 형성된 하부 전극은 제거될 수 있기 때문이다. 이에 따라, 절연 패턴(121)의 서로 반대편에 위치한 측벽 상에 하부 전극(131)을 형성하여 2개의 스토리지 전극으로 이용할 수 있다.
하부 전극(131) 상에는 유전막 패턴(220)이 형성될 수 있다. 구체적으로, 유전막 패턴(220)은 기판(100), 하부 전극(131), 및 절연 패턴(121)을 따라 컨포말하게 형성되기 때문에, 기판(100), 하부 전극(131), 및 절연 패턴(121)을 덮도록 형성될 수 있다.
유전막 패턴(220)은 단일층 또는 다층으로 형성될 수 있다. 즉, 유전막 패턴(220)은 금속 질화막 상에 금속 산화막이 적층되어 형성될 수 있으며, 각 막은 원자층 증착 방법(Atomic Layer Deposition, ALD)으로 형성될 수 있다. 금속 질화막은 알루미늄 질화막(AlN), 보론 질화막(BN), 지르코늄 질화막(Zr3N4), 하프늄 질화막(Hf3N4) 등일 수 있으며, 이에 제한되는 것은 아니다. 금속 산화막은 ZrO2막, HfO2막, 및 Ta2O3막으로 이루어진 군에서 선택된 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
상부 전극(300)은 유전막 패턴(220) 상에 형성될 수 있다. 즉, 상부 전극(300)은 유전막 패턴(220)을 따라 컨포말하게 형성될 수 있다. 상부 전극(300)은 예를 들어, TiN, Pt, Ru, RuO2, SrRuO3, Ir, IrO2, ZnO, InSnO, MoN, NbN, TaN, ZrN, WN, 및 ScN 중 적어도 하나를 포함하는 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다.
이하에서는, 위에서 설명한 커패시터 구조가 복수 개 형성되는 것에 대하여 설명한다. 이에 따라, 본 발명의 기술적 사상에 따른 반도체 장치에 포함되는 커패시터 구조를 더 상세하게 설명할 것이며, 커패시터 구조를 중심으로 설명한다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이다. 도 3은 도 2에서 유전막 패턴과 상부 전극이 제거된 것을 도시한 사시도이다.
도 2 및 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판(100) 상에 형성된 제1 내지 제4 절연 패턴(121, 122, 123, 124), 제1 내지 제4 하부 전극(131, 132, 133, 134), 유전막 패턴(220), 상부 전극(300)을 포함한다.
제1 절연 패턴(121)과 기판(100) 사이에는 제1 절연막(111)이 형성되고, 제2 절연 패턴(122)과 기판(100) 사이에는 제2 절연막(112)이 형성되고, 제3 절연 패턴(123)과 기판(100) 사이에는 제3 절연막(113)이 형성되고, 제4 절연 패턴(124)과 기판(100) 사이에는 제4 절연막(114)이 형성된다.
이 때, 제1 내지 제4 절연 패턴(121, 122, 123, 124) 각각은 하부에 대응되는 컨택 노드(101)와 비정렬되며, 제1 내지 제4 절연 패턴(121, 122, 123, 124)은 서로 분리되어 배치된다.
제1 하부 전극(131)은 제1 절연 패턴(121)의 서로 반대편에 위치한 양 측벽 상에 형성되며, 제1 절연 패턴(121)에서 제1 하부 전극(131)이 형성된 측벽에 인접한 다른 측벽 상에는 제1 하부 전극(131)이 미형성된다. 제1 하부 전극(131)은 제1 하부 전극(131)의 하부에 대응되는 컨택 노드(101)와 전기적으로 연결된다. 즉, 제1 하부 전극(131)은 기판(100)의 일부와 제1 절연 패턴(121)의 측벽을 따라 형성되고, 제1 하부 전극(131)은 제1 절연 패턴(121)의 상부면 상에는 미형성되어, 단면이 L 형상으로 형성된다. 다만, 공정 편차에 따라, 제1 절연 패턴(121)의 상부면 상에도 제1 하부 전극(131) 물질의 일부가 남겨질 수 있다.
제2 하부 전극(132)은 제2 절연 패턴(122)의 서로 반대편에 위치한 양 측벽 상에 형성되며, 제2 절연 패턴(122)에서 제2 하부 전극(132)이 형성된 측벽에 인접한 다른 측벽 상에는 제2 하부 전극(132)이 미형성된다. 제2 하부 전극(132)은 제2 하부 전극(132)의 하부에 대응되는 컨택 노드(101)와 전기적으로 연결된다. 즉, 제2 하부 전극(132)은 기판(100)의 일부와 제2 절연 패턴(122)의 측벽을 따라 형성되고, 제2 하부 전극(132)은 제2 절연 패턴(122)의 상부면 상에는 미형성되어, 단면이 L 형상으로 형성된다. 다만, 공정 편차에 따라, 제2 절연 패턴(122)의 상부면 상에도 제2 하부 전극(132) 물질의 일부가 남겨질 수 있다.
제3 하부 전극(133)은 제3 절연 패턴(123)의 서로 반대편에 위치한 양 측벽 상에 형성되며, 제3 절연 패턴(123)에서 제3 하부 전극(133)이 형성된 측벽에 인접한 다른 측벽 상에는 제3 하부 전극(133)이 미형성된다. 제3 하부 전극(133)은 제3 하부 전극(133)의 하부에 대응되는 컨택 노드(101)와 전기적으로 연결된다. 즉, 제3 하부 전극(133)은 기판(100)의 일부와 제3 절연 패턴(123)의 측벽을 따라 형성되고, 제3 하부 전극(133)은 제3 절연 패턴(123)의 상부면 상에는 미형성되어, 단면이 L 형상으로 형성된다. 다만, 공정 편차에 따라, 제3 절연 패턴(123)의 상부면 상에도 제3 하부 전극(133) 물질의 일부가 남겨질 수 있다.
제4 하부 전극(134)은 제4 절연 패턴(124)의 서로 반대편에 위치한 양 측벽 상에 형성되며, 제4 절연 패턴(124)에서 제4 하부 전극(134)이 형성된 측벽에 인접한 다른 측벽 상에는 제4 하부 전극(134)이 미형성된다. 제4 하부 전극(134)은 제4 하부 전극(134)의 하부에 대응되는 컨택 노드(101)와 전기적으로 연결된다. 즉, 제4 하부 전극(134)은 기판(100)의 일부와 제4 절연 패턴(124)의 측벽을 따라 형성되고, 제4 하부 전극(134)은 제4 절연 패턴(124)의 상부면 상에는 미형성되어, 단면이 L 형상으로 형성된다. 다만, 공정 편차에 따라, 제4 절연 패턴(124)의 상부면 상에도 제4 하부 전극(134) 물질의 일부가 남겨질 수 있다.
이러한 구조에 따라, 제1 내지 제4 하부 전극(131, 132, 133, 134)은 서로 분리되어 배치된다.
기판(100), 제1 내지 제4 절연 패턴(121, 122, 123, 124), 및 제1 내지 제4 하부 전극(131, 132, 133, 134) 상에는 유전막 패턴(220)이 형성된다. 유전막 패턴(220)은 단일층 또는 다층으로 형성될 수 있다. 즉, 유전막 패턴(220)은 금속 질화막 상에 금속 산화막이 적층되어 형성될 수 있으며, 각 막은 원자층 증착 방법(Atomic Layer Deposition, ALD)으로 형성될 수 있다. 여기에서, 유전막 패턴(220)에 포함된 물질의 유전율은 1000 이상일 수 있다. 즉, 유전막 패턴(220)이 증착될 수 있는 공간 확보에 용이하기 때문에, 상대적으로 고유전율을 갖는 물질을 이용하여 유전막 패턴(220)을 형성할 수 있다.
상부 전극(300)은 유전막 패턴(220) 상에 형성된다. 즉, 상부 전극(300)은 유전막 패턴(220)을 따라 컨포말하게 형성될 수 있다. 상부 전극(300)은 예를 들어, TiN, Pt, Ru, RuO2, SrRuO3, Ir, IrO2, ZnO, InSnO, MoN, NbN, TaN, ZrN, WN, 및 ScN 중 적어도 하나를 포함하는 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다.
이하에서는 도 4 내지 도 30을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 제조하는 방법에 대해 설명하기로 한다.
도 4 내지 도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 4는 도 2의 A1-A2, B1-B2, C1-C2를 따라 절단한 단면도에서 기판(100)만을 도시하고 있다. 트랜지스터를 포함하는 기판(100)을 제조하는 방법은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 알 수 있으므로 기판(100)의 구체적인 구조에 대해서는 설명하지 않기로 한다. 다만, 기판(100)은 도 1을 참조하여 설명한 것과 실질적으로 동일하다.
도 4에는 기판(100) 내에 포함된 컨택 노드(101)와 절연막(102)을 도시하고 있다.
도 5 내지 도 9는 도 2의 A1-A2, B1-B2, C1-C2를 따라 절단한 단면도에서 절연막(110)과 절연 패턴(120)을 형성하는 과정을 도시한 것이며, 도 10은 도 9에서 완성된 절연막(110)과 절연 패턴(120)을 사시도로 도시한 것이다.
도 5를 참조하면, 기판(100) 상에 절연막(110)을 증착하고, 절연막(110) 상에 제1 마스크막(117) 및 제2 마스크막(118)을 순차적으로 증착한다. 제1 마스크막(117)은 예를 들어, SOH를 포함할 수 있다. 제2 마스크막(118)은 예를 들어, 실리콘산질화물을 포함할 수 있다.
도 6을 참조하면, 제1 마스크막(117)과 제2 마스크막(118)을 식각 공정을 이용하여 일부를 제거한다. 이는 더블 패터닝(double patterning) 공정으로서 폭과 피치가 좁은 절연 패턴(120)을 형성하기 위해 이용할 수 있다. 더블 패터닝 공정에 대해서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 알 수 있는 바, 상세한 설명은 생략한다.
도 7을 참조하면, 일부가 제거된 제1 마스크막(117)과 제2 마스크막(118) 상에 절연 패턴(120) 물질을 증착한다. 이 때, 절연 패턴(120) 물질은 예를 들어, SiO2를 포함할 수 있다. 제1 마스크막(117)과 제2 마스크막(118) 상에 절연 패턴(120) 물질을 증착하는 것은, ALD 공정을 이용할 수 있다.
도 8을 참조하면, 에치백 공정을 이용하여 절연 패턴(120) 물질의 일부를 제거한다. 이 때, 에치백 공정에 따라 절연 패턴(120) 물질 중 상부로 노출된 부분의 절연 패턴(120) 물질이 제거될 수 있다. 이에 따라, 절연 패턴(120)이 남겨질 수 있다.
도 9를 참조하면, 식각 공정을 이용하여 절연 패턴(120) 사이에 남겨진 제1 마스크막(117)과 제2 마스크막(118)을 제거한다. 그리고, 절연 패턴(120)에 덮인 부분을 제외한 절연막(110) 부분도 제거한다. 이에 따라, 도 10에 도시된 구조로 기판(100) 상에 절연 패턴(120)이 형성될 수 있다. 절연 패턴(120)과 기판(100) 사이에는 절연막(110)이 형성된다.
도 11은 도 2의 A1-A2, B1-B2, C1-C2를 따라 절단한 단면도에서 절연 패턴(120) 상에 하부 전극(130) 물질을 증착하는 과정을 도시한 것이며, 도 12는 도 11에서 증착된 하부 전극(130) 물질을 사시도로 도시한 것이다.
도 11을 참조하면, 기판(100)의 일부, 절연막(110), 및 절연 패턴(120) 상에 하부 전극(130) 물질을 증착한다. 하부 전극(130) 물질은, 기판(100)의 일부, 절연막(110), 및 절연 패턴(120)을 따라 컨포말하게 형성될 수 있다. 이에 따라, 도 12에 도시된 것과 같이 하부 전극(130) 물질이 증착될 수 있다.
도 13 및 도 14는 도 2의 A1-A2, B1-B2, C1-C2를 따라 절단한 단면도에서 하부 전극(130) 물질 상에 제3 마스크막 패턴(140)을 형성하는 과정을 도시한 것이며, 도 15는 도 14에서 하부 전극(130) 물질 상에 증착된 제3 마스크막 패턴(140)을 사시도로 도시한 것이다.
도 13을 참조하면, 하부 전극(130) 물질 상에 제3 마스크막 물질(140a)을 증착한다. 즉, 하부 전극(130) 물질 상에 제3 마스크막 물질(140a)을 컨포말하게 형성할 수 있다. 제3 마스크막 물질(140a)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
도 14를 참조하면, 에치백 공정을 이용하여 제3 마스크막 물질(140a)의 일부를 제거한다. 이 때, 에치백 공정에 따라 제3 마스크막 물질(140a) 중 상부로 노출된 부분의 제3 마스크막 물질(140a)이 제거될 수 있다. 이에 따라, 제3 마스크막 패턴(140)이 남겨질 수 있다. 이에 따라, 도 15에 도시된 구조로 하부 전극(130) 물질 상에 제3 마스크막 패턴(140)이 형성될 수 있다.
도 16은 도 2의 A1-A2, B1-B2, C1-C2를 따라 절단한 단면도에서 하부 전극(130) 물질 중 제3 마스크막 패턴(140)에 의해 노출된 부분을 제거하는 과정을 도시한 것이며, 도 17은 도 16에서 하부 전극(130) 물질 일부가 제거된 것을 사시도로 도시한 것이다.
도 16을 참조하면, 에치백 공정을 이용하여 하부 전극(130) 물질의 일부를 제거한다. 이 때, 에치백 공정에 따라 하부 전극(130) 물질 중 상부로 노출된 부분의 하부 전극(130) 물질이 제거될 수 있다. 즉, 제3 마스크막 패턴(140)에 의해 덮이지 않은 하부 전극(130) 물질이 제거되고, 하부 전극 패턴(130a, 130b)이 형성될 수 있다. 이에 따라, 도 17에 도시된 구조로 하부 전극 패턴(130a, 130b)이 형성될 수 있다.
도 18은 도 2의 A1-A2, B1-B2, C1-C2를 따라 절단한 단면도에서 제3 마스크막 패턴(140)을 제거하는 과정을 도시한 것이며, 도 19는 도 18에서 제3 마스크막 패턴(140)이 제거된 것을 사시도로 도시한 것이다.
도 18을 참조하면, 스트립 공정을 이용하여 제3 마스크막 패턴(140)을 제거한다. 식각 선택비에 의해 제3 마스크막 패턴(140)이 제거되는 동안 하부 전극 패턴(130a, 130b)은 제거되지 않을 수 있다. 이에 따라, 도 19에 도시된 구조로 하부 전극 패턴(130a, 130b)이 완성될 수 있다.
도 20은 도 2의 A1-A2, B1-B2, C1-C2를 따라 절단한 단면도에서 제4 마스크막(200)과 제5 마스크막(210)을 증착하는 과정을 도시한 것이며, 도 21은 도 20에서 증착된 제4 마스크막(200)과 제5 마스크막(210)을 사시도로 도시한 것이다.
도 20을 참조하면, 하부 전극 패턴(130a, 130b) 사이의 공간을 채우도록 제4 마스크막(200)을 증착하며, 제4 마스크막(200) 상에 제5 마스크막(210)을 증착한다. 제4 마스크막(200)은 예를 들어, SOH를 포함할 수 있다. 제5 마스크막(210)은 예를 들어, 실리콘산질화물을 포함할 수 있다.
도 22 내지 도 25는 도 2의 A1-A2, B1-B2, C1-C2를 따라 절단한 단면도에서 제4 마스크막(200)과 제5 마스크막(210)을 제거하고, 하부 전극 패턴(130a, 130b)의 일부를 제거하는 과정을 도시한 것이며, 도 26은 도 25에서 하부 전극 패턴(130a, 130b)의 일부가 제거된 것을 사시도로 도시한 것이다.
도 22 내지 도 25를 참조하면, 리소그래피 공정을 이용하여 제5 마스크막(210)의 일부를 제거하여 제5 마스크막 패턴(210a)을 형성하고, 제5 마스크막 패턴(210a)을 마스크로 하여 제4 마스크막(200)의 일부를 제거한다. 이에 따라, 제4 마스크막 패턴(200a)이 형성되고, 제5 마스크막 패턴(210a)과 제4 마스크막 패턴(200a)을 마스크로 하여 절연 패턴(120)의 일부를 제거한다. 그리고, 하부 전극 패턴(130a, 130b)의 일부를 제거하고, 절연막(110)의 일부를 제거한다. 이에 따라, 도 26에 도시된 것과 같이, 하부 전극 패턴(130a, 130b)은 절연 패턴(120)이 연장된 방향과 교차하는 방향으로 커팅된 구조로 형성된다.
도 27 및 도 28은 도 2의 A1-A2, B1-B2, C1-C2를 따라 절단한 단면도에서 제1 내지 제4 하부 전극(131, 132, 133, 134)이 형성되고, 제1 내지 제4 하부 전극(131, 132, 133, 134) 상에 유전막 패턴(220)이 형성된 구조를 도시한 것이며, 도 29는 도 28에서 유전막 패턴(220)이 형성된 구조를 사시도로 도시한 것이다.
도 30은 도 2의 A1-A2, B1-B2, C1-C2를 따라 절단한 단면도에서 유전막 패턴(220) 상에 상부 전극(300)이 컨포말하게 증착된 구조를 도시한 것이다.
도 30을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판(100) 상에 제1 절연 패턴(121)과 제3 절연 패턴(123)이 서로 이격되어 배치되고, 서로 마주보는 제1 절연 패턴(121)의 제1 면(S1)과 제3 절연 패턴(123)의 제2 면(S2) 상에는 제1 하부 전극(131) 또는 제3 하부 전극(133)이 미형성된다. 왜냐하면, 제1 절연 패턴(121) 또는 제3 절연 패턴(123)이 연장된 방향에 교차하는 방향으로 커팅 공정을 수행하여 하부 전극 패턴(130a, 130b)의 일부를 제거하였기 때문이다. 이에 따라, 분리된 제1 내지 제4 하부 전극(131, 132, 133, 134)을 형성할 수 있다.
그리고, 도 30의 B1-B2 단면을 참조하면, 상부 전극(300)의 상부면의 높이는 제1 절연 패턴(121) 또는 제3 절연 패턴(123)의 상부면의 높이보다 높다. 상부 전극(300)의 상부면의 높이가 제1 절연 패턴(121) 또는 제3 절연 패턴(123)의 상부면의 높이보다 낮게되면, 인접하는 커패시터 사이에 기생 커패시턴스가 발생하여 반도체 장치의 동작 신뢰성을 저하시킬 수 있다.
그리고, 도 30을 참조하면, 제1 절연 패턴(121)과 제3 절연 패턴(123)은 사각 기둥 형상이다. 이는 종래의 원기둥 형상의 필라(pillar) 구조와 다르며, 공정 편차에 따라, 제1 절연 패턴(121) 또는 제3 절연 패턴(123)의 측벽의 기울기가 달라질 수도 있다.
도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 31을 참조하면, 절연 패턴(123a)은 하부에 대응되는 컨택 노드(101)와 오버랩될 수 있다. 공정 편차에 따라, 절연 패턴(123a)이 컨택 노드(101)에 완전하게 비대칭적 정렬되지 않을 수 있다.
절연 패턴(123a)이 하부에 대응되는 컨택 노드(101)와 오버랩되면서, 절연 패턴(123a)과 기판(100) 사이에 형성된 절연막(113a)도 하부에 대응되는 컨택 노드(101)와 오버랩될 수 있다.
그리고, 절연 패턴(123a)의 측벽에 형성된 하부 전극(133a)도 하부에 대응되는 절연막(102)과 오버랩될 수 있다. 이들을 제외한 다른 구성요소에 대해서는 위에서 설명한 것과 실질적으로 동일하다.
도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 32의 B1-B2 단면을 참조하면, 제1 절연 패턴(121)과 제3 절연 패턴(123) 사이를 채우는 유전막 패턴(220a)이 오목한(concave) 형상으로 형성될 수 있다. 이는 공정 편차에 따라, 제1 절연 패턴(121)과 제3 절연 패턴(123) 사이를 채우는 과정에서 제1 절연 패턴(121)과 제3 절연 패턴(123) 사이의 거리가 상대적으로 큰 영역에서 발생할 수 있는 구조이다.
도시된 것과 달리, 제1 절연 패턴(121)과 제3 절연 패턴(123) 사이를 채우는 유전막 패턴(220a)의 오목한 정도가 커질 수 있으며, 제1 절연 패턴(121)과 제3 절연 패턴(123) 사이를 채우는 유전막 패턴(220a)의 높이는 제1 절연 패턴(121) 또는 제3 절연 패턴(123)의 상부면의 높이보다 낮을 수 있다. 이들을 제외한 다른 구성요소에 대해서는 위에서 설명한 것과 실질적으로 동일하다.
도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 33의 B1-B2 단면을 참조하면, 제1 절연 패턴(121)과 제3 절연 패턴(123) 사이를 채우는 유전막 패턴(220b)이 볼록한(convexe) 형상으로 형성될 수 있다. 이는 공정 편차에 따라, 제1 절연 패턴(121)과 제3 절연 패턴(123) 사이를 채우는 과정에서 제1 절연 패턴(121)과 제3 절연 패턴(123) 사이의 거리가 상대적으로 작은 영역에서 발생할 수 있는 구조이다.
도시된 것과 달리, 제1 절연 패턴(121)과 제3 절연 패턴(123) 사이를 채우는 유전막 패턴(220a)의 볼록한 정도가 커질 수 있다. 이들을 제외한 다른 구성요소에 대해서는 위에서 설명한 것과 실질적으로 동일하다.
도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 34를 참조하면, 기판(100) 상에 형성된 제1 내지 제4 절연 패턴(121, 122, 123, 124), 제1 내지 제4 하부 전극(131, 132, 133, 134)을 포함한다.
이 때, 제1 내지 제4 절연 패턴(121, 122, 123, 124) 각각은 하부에 대응되는 컨택 노드(101)와 비오버랩되며, 제1 내지 제4 절연 패턴(121, 122, 123, 124)은 서로 분리되어 배치된다.
예를 들어, 제1 절연 패턴(121)과 제2 절연 패턴(122)은 제1 방향(DR11)으로 서로 분리되어 배치되며, 제1 절연 패턴(121)과 제3 절연 패턴(123)은 제2 방향(DR12)으로 서로 분리되어 배치되며, 제2 절연 패턴(122)과 제4 절연 패턴(124)은 제2 방향(DR12)으로 서로 분리되어 배치된다.
제1 하부 전극(131)은 제1 절연 패턴(121)의 높이 방향으로 제1 절연 패턴(121)의 양 측벽을 따라 형성되며, 제1 절연 패턴(121)에서 제1 하부 전극(131)이 형성된 측벽에 인접한 다른 측벽 상에는 제1 하부 전극(131)이 미형성된다. 또한, 제1 하부 전극(131)은 기판(100) 상에 제2 방향(DR12)을 따라 형성되고, 제1 하부 전극(131)은 제1 절연 패턴(121)의 상부면 상에는 미형성된다.
마찬가지로, 제2 하부 전극(132)은 제2 절연 패턴(122)의 높이 방향으로 제2 절연 패턴(122)의 양 측벽을 따라 형성되며, 제2 절연 패턴(122)에서 제2 하부 전극(132)이 형성된 측벽에 인접한 다른 측벽 상에는 제2 하부 전극(132)이 미형성된다. 또한, 제2 하부 전극(132)은 기판(100) 상에 제2 방향(DR12)을 따라 형성되고, 제2 하부 전극(132)은 제2 절연 패턴(122)의 상부면 상에는 미형성된다.
제3 하부 전극(133)과 제4 하부 전극(134)에 대해서도, 제1 하부 전극(131)이 형성된 구조와 동일한 구조로 형성된다. 이러한 구조에 따라, 제1 내지 제4 하부 전극(131, 132, 133, 134)은 서로 분리되어 배치된다.
기판(100), 제1 내지 제4 절연 패턴(121, 122, 123, 124), 및 제1 내지 제4 하부 전극(131, 132, 133, 134) 상에는 유전막 패턴(220)이 형성될 수 있다. 이에 관한 구성은 도 29를 참조하면 알 수 있다.
상부 전극(300)은 유전막 패턴(220) 상에 형성될 수 있다. 이에 관한 구성은 도 2를 참조하면 알 수 있다. 유전막 패턴(220)과 상부 전극(300)에 관한 설명은 위에서 설명한 것과 실질적으로 동일하다. 도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 35를 참고하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다.
컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다.
버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(1130)는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함할 수 있다. 기억 장치(1130)는 DRAM을 포함할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 36을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다.
SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다.
에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다.
중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 37 내지 도 39는 본 발명의 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 37은 태블릿 PC(1500)을 도시한 도면이고, 도 38은 노트북(1300)을 도시한 도면이며, 도 39는 스마트폰(1400)을 도시한 것이다. 본 발명의 몇몇 실시예에 따른 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1500), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 발명의 몇몇 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1500), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 발명의 몇몇 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
121, 122, 123, 124: 제1 내지 제4 절연 패턴
131, 132, 133, 134: 제1 내지 제4 하부 전극
220: 유전막 패턴
300: 상부 전극

Claims (20)

  1. 트랜지스터가 형성된 기판;
    상기 기판 상에 형성되고, 상기 기판 내에 형성된 제1 컨택 노드와 비오버랩(non-overlap)된 제1 절연 패턴;
    상기 기판 상에 형성되고, 상기 기판 내에 형성된 제2 컨택 노드와 비오버랩되고, 상기 제1 절연 패턴과 분리된 제2 절연 패턴;
    상기 기판의 일부 및 상기 제1 절연 패턴의 측벽 상에 형성된 제1 하부 전극;
    상기 기판의 일부 및 상기 제2 절연 패턴의 측벽 상에 형성된 제2 하부 전극;
    상기 제1 하부 전극과 상기 제2 하부 전극 상에 형성된 유전막 패턴; 및
    상기 유전막 패턴 상에 형성된 상부 전극을 포함하는 커패시터를 갖는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 하부 전극은,
    상기 제1 절연 패턴의 제1 측벽과 상기 제1 측벽의 반대편(opposite side)인 제2 측벽을 따라 형성되고,
    상기 제1 측벽에 인접한 제3 측벽 상에는 미형성된 커패시터를 갖는 반도체 장치.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 제1 하부 전극과 상기 제2 하부 전극은 서로 분리된 커패시터를 갖는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 하부 전극은 상기 제1 컨택 노드와 전기적으로 연결된 커패시터를 갖는 반도체 장치.
  7. 삭제
  8. 삭제
  9. 제 1항에 있어서,
    상기 제1 절연 패턴은 상기 제1 컨택 노드와 오버랩되는 커패시터를 갖는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 하부 전극과 상기 상부 전극은, TiN, Pt, Ru, RuO2, SrRuO3, Ir, IrO2, ZnO, InSnO, MoN, NbN, TaN, ZrN, WN, 및 ScN 중 적어도 하나를 포함하는 커패시터를 갖는 반도체 장치.
  11. 트랜지스터가 형성된 기판;
    상기 기판 상에 형성되고, 서로 이격되어 배치된 제1 및 제2 절연 패턴;
    상기 제1 절연 패턴의 제1 면 상에 형성되고, 상기 제1 면에 인접한 제2 면 상에는 미형성된 제1 하부 전극;
    상기 제2 면에 마주보는 상기 제2 절연 패턴의 제3 면 상에는 미형성되고, 상기 제3 면에 인접한 제4 면 상에 형성된 제2 하부 전극;
    상기 제1 및 제2 절연 패턴 사이의 공간을 채우도록, 상기 제2 및 제3 면 상에 형성된 유전막 패턴; 및
    상기 유전막 패턴 상에 형성된 상부 전극을 포함하는 커패시터를 갖는 반도체 장치.
  12. 제 11항에 있어서,
    상기 상부 전극의 상부면의 높이는 상기 제1 및 제2 절연 패턴의 상부면의 높이보다 높은 커패시터를 갖는 반도체 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 기판 상에 형성된 제1 절연 패턴;
    상기 기판 상에, 상기 제1 절연 패턴으로부터 제1 방향으로 이격되어 형성된 제2 절연 패턴;
    상기 제1 절연 패턴의 높이 방향으로 상기 제1 절연 패턴의 측벽을 따라 형성되고, 상기 제1 방향과 교차하는 제2 방향으로 상기 기판을 따라 형성된 제1 하부 전극;
    상기 제2 절연 패턴의 높이 방향으로 상기 제2 절연 패턴의 측벽을 따라 형성되고, 상기 제2 방향으로 상기 기판을 따라 형성된 제2 하부 전극;
    상기 제1 및 제2 하부 전극 상(on)과, 상기 제1 및 제2 절연 패턴 사이에 형성되고, 상기 제1 및 제2 절연 패턴의 상부면을 덮는 유전막 패턴; 및
    상기 유전막 패턴 상에 형성된 상부 전극을 포함하는 커패시터를 갖는 반도체 장치.
  17. 삭제
  18. 삭제
  19. 트랜지스터가 형성된 기판 상에, 제1 방향으로 연장된 제1 절연 라인과, 상기 제1 방향에 교차하는 제2 방향으로 이격되어 상기 제1 방향으로 연장된 제2 절연 라인을 형성하고,
    상기 기판과 상기 제1 및 제2 절연 라인 상에 하부 전극 물질을 컨포말하게 형성하고,
    상기 제1 절연 라인과 상기 제2 절연 라인 상부면에 형성된 상기 하부 전극 물질의 적어도 일부와, 상기 제1 절연 라인과 상기 제2 절연 라인 사이의 상기 기판 상에 형성된 상기 하부 전극 물질의 적어도 일부를 제거하고,
    상기 제1 및 제2 절연 라인을 상기 제2 방향으로 커팅하여 제1 내지 제4 절연 패턴을 형성하고,
    상기 제1 내지 제4 절연 패턴 상에 유전막 패턴을 형성하고,
    상기 유전막 패턴 상에 상부 전극을 형성하는 것을 포함하는 커패시터를 갖는 반도체 장치의 제조 방법.
  20. 삭제
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