CN106601905B - 与rram工艺相兼容的串联mim结构 - Google Patents

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Abstract

本发明的实施例涉及形成防止对MIM去耦电容器的损坏的集成电路的方法和相关的结构。在一些实施例中，该方法包括在衬底上方的下部ILD层内形成一个或多个下部金属互连结构。多个MIM结构形成在下部金属互连结构上方，并且一个或多个上部金属互连结构形成在多个MIM结构上方的上部ILD层内。下部和上部金属互连结构一起电耦合在第一电压电位和第二电压电位之间串联连接的多个MIM结构。通过放置串联连接的多个MIM结构，第一电压电位(如，电源电压)的耗散在MIM结构上方扩散出去，从而减小在MIM结构的任何一个的电极之间的电压电位差。本发明的实施例还提供了与RRAM工艺相兼容的串联MIM结构。

Description

与RRAM工艺相兼容的串联MIM结构
技术领域
本发明的实施例涉及半导体领域，更具体地涉及与RRAM工艺相兼容的串联MIM结构。
背景技术
集成芯片形成在包括数百万或数十亿个晶体管器件的半导体管芯上。晶体管器件配置为作为开关和/或产生功率增益以允许集成芯片的逻辑功能(如，形成配置为执行逻辑功能的处理器)。集成芯片通常还包括无源器件，诸如电容器、电阻器、电感器、变容二极管等。无源器件被广泛用于控制集成芯片特性(如，增益、时间常数等)并提供具有范围广泛的不同功能(如，在相同的管芯上制造模拟和数字电路)的单个集成芯片。
发明内容
本发明的实施例提供了一种形成集成芯片的方法，包括：在衬底上方的介电层内形成一个或多个下部金属互连结构；在所述一个或多个下部金属互连结构上方形成多个MIM(金属-绝缘体-金属)结构；以及在所述多个金属-绝缘体-金属结构上方形成一个或多个上部金属互连结构，其中，所述一个或多个下部金属互连结构或所述一个或多个上部金属互连结构电耦合串联连接的所述多个金属-绝缘体-金属结构。
本发明的实施例还提供了一种形成集成芯片的方法，包括：在半导体衬底上方的下部层间介电(ILD)层内形成一个或多个下部金属互连结构；在所述半导体衬底的第一区域上方的一个或多个下部金属互连结构上方形成多个MIM(金属-绝缘体-金属)电容器，并且在所述半导体衬底的第二区域上方形成多个RRAM单元；在所述多个金属-绝缘体-金属电容器和所述多个RRAM单元上方形成上部层间介电层；以及在所述上部层间介电层内形成一个或多个上部金属互连结构，其中，所述一个或多个下部金属互连结构或所述一个或多个上部金属互连结构包括在电耦合串联连接的所述多个金属-绝缘体-金属电容器的导电路径内。
本发明的实施例还提供了一种集成芯片，包括：衬底；下部金属互连层，具有布置在所述衬底上方的下部ILD层内的一个或多个下部金属互连结构；多个MIM(金属-绝缘体-金属)结构，布置在所述下部金属互连层上方；上部金属互连层，具有布置在所述多个金属-绝缘体-金属结构上方的上部ILD层内的一个或多个上部金属互连结构，其中，所述一个或多个下部金属互连结构或所述一个或多个上部金属互连结构包括在电耦合串联连接的所述多个金属-绝缘体-金属结构的导电路径内。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。
图1示出了包括具有多个MIM(金属-绝缘体-金属)结构的分压器的集成芯片的一些实施例。
图2示出了包括多个MIM结构的分压器的示意图的一些实施例。
图3至图6示出了包括具有多个MIM电容器的分压器的集成芯片的一些可选的实施例。
图7示出了包括具有多个MIM去耦电容器的分压器的集成芯片的一些附加的实施例。
图8至图13示出了示出形成包括具有多个MIM电容器的分压器的集成芯片的方法的截面图的一些实施例。
图14示出了形成包括具有多个MIM电容器的分压器的集成芯片的方法的一些实施例。
具体实施方式
以下公开内容提供了许多用于实现所提供主题不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
MIM(金属-绝缘体-金属)电容器是一种特殊类型的电容器，具有由电容器电介质分离的顶部金属板和底部金属板，其通常在集成电路中实施。MIM电容器通常在垂直设置在下面的第一金属层和上面的第二金属层之间的位置处集成至后段制程(BEOL)金属化堆叠件内。MIM电容器可以用作去耦电容器，该去耦电容器配置为减轻由集成芯片内的逻辑器件的开关引起的电源线上的开关噪声。例如，MIM电容器可以用于减小由于由集成芯片内的输入/输出(I/O)和核心电路的同时开关引起的电源线上的压降而导致的切换噪声。没有去耦电容器，这种切换噪声可以增加信号延迟，由此降低集成电路的操作频率，并且非故意地导致集成电路内的逻辑电路中的状态转换。
随着集成芯片组件的尺寸减小，现代MIM电容器的介电层可靠性电压限制(如，时变介电击穿电压等)也减小，限制了MIM电容器作为去耦电容器的应用。例如，对于具有0.8伏的介电层可靠性电压限制的MIM电容器，MIM电容器的电极之间的超过0.8伏的电压差可以损坏MIM电容器的介电层。然而，在现代集成芯片中，电源电压往往比介电层可靠性电压限制(如，时变介电击穿电压等)大，导致对MIM去耦电容器的损坏。
本发明的一些实施例涉及形成防止对MIM去耦电容器的损坏的集成电路的方法和相关的结构。在一些实施例中，该方法包括在衬底上方的下部层间介电(ILD)层内形成一个或多个下部金属互连结构。在一个或多个下部金属互连结构上方形成多个MIM结构。在多个MIM结构上方的上部ILD层内形成一个或多个上部金属互连结构。下部和上部金属互连结构一起电耦合在第一电压电位和第二电压电位之间串联连接的多个MIM结构。通过放置串联连接的多个MIM结构，第一电压电位(如，电源电压)的耗散在多个MIM结构上方扩散出去，从而减小MIM结构的任何一个的电极之间的电压电位差。减小电压电位差，允许MIM结构上的电压电位保持在可靠电压限制(如，时变介电击穿电压等)以下，由此允许MIM结构用作具有大于可靠电压限制的电源电压的系统中的去耦电容器。
图1示出了包括具有多个MIM(金属-绝缘体-金属)结构的分压器电路101的集成芯片100的一些实施例。
集成芯片100包括衬底102。在一些实施例中，衬底102可以包括诸如硅的具有n型或p型掺杂的半导体材料。后段制程(BEOL)金属化堆叠件布置在衬底102上方。BEOL金属化堆叠件包括布置在设置于衬底102上方的层间介电(ILD)层104内的多个MIM结构108a和108b。多个MIM结构108a和108b分别包括由介电层分离的第一电极和第二电极。例如，在一些实施例中，MIM结构包括通过电容器介电层112与上部电极114垂直分离的下部电极110。ILD层104可以包括衬底102上方彼此堆叠的一个或多个分离的介电层(如，低k介电材料和超低k介电材料等)。例如，ILD层可以包括下部ILD层104a和上部ILD层104b。ILD层104将多个MIM结构108a和108b彼此横向分离。
BEOL金属化堆叠件还包括布置在ILD层104内的多个金属互连层。多个金属互连层包括下部金属互连层106和上部金属互连层116。ILD层104将下部金属互连层106与衬底102垂直分离。多个MIM结构108a和108b的下部电极110与下部金属互连层106接触，并且上部电极114与上部金属互连层116接触。在一些实施例中，下部金属互连层106和上部金属互连层116可以包括由ILD层104彼此横向分离的一个或多个金属互连结构。例如，下部金属互连层106可以包括第一下部金属互连结构106a和第二下部金属互连结构116b，并且上部金属互连层116可以包括第一上部金属互连结构116a和第二上部金属互连结构116b。在一些实施例中，下部金属互连层106和上部金属互连层116可以包括配置为在横向方向(即，平行于衬底102的上表面)上提供互连的金属线层。
下部金属互连层106和上部金属互连层116包括在将多个MIM电容器108a和108b串联(即，沿着单个导电路径)电连接延伸在第一电压电位V1和小于第一电压电位V1的第二电压电位V2之间的的导电路径内。例如，如集成芯片100所示，第一MIM结构108a的电极通过包括下部金属互连层106、上部金属互连层116以及在下部金属互连层106和上部金属互连层116之间垂直延伸的通孔118的导电路径耦合至第二MIM结构108b的电极。在一些实施例中，第一电压电位V1可以是电源电压(VDD)并且第二电压电位V2可以是接地电压(即，零电压电位)。
在第一电压电位V1和第二电压电位V2之间串联连接多个MIM结构108a和108b导致第一电压电位V1和第二电压电位V2之间的压降在多个MIM结构108a和108b之间分布(即，扩散出去)。这导致具有第一电压电位V1和第二电压电位V2之间的电压电位的一个或多个中间电压节点Vint1(如，多个MIM结构108a和108b的每一个都将分别提供小于第一电压电位V1和第二电压电位V2之间的差值的压降)。通过生成沿着耦合多个MIM结构108a和108b的导电路径的一个或多个中间电压，在多个MIM结构108a和108b的任何一个的电极之间的电位电压差可以保持至小于可靠电压限制(如，时变介电击穿电压等)的相对低的值，由此防止对MIM结构108a和108b的电容器介电层112的损坏。
图2示出了包括多个MIM结构的公开的分压器200的示意图的一些实施例。
分压器200包括串联连接在第一电压电位V1和第二电压电位V2之间的多个MIM结构CMIM_1和CMIM_2。多个MIM结构CMIM_1和CMIM_2可以分别包括电容Cn(n＝1，2)和固有电阻Rn(n＝1，2)。多个MIM结构CMIM_1和CMIM_2分别导致第一电压电位V1和第二电压电位V2之间发生压降，该压降与MIM结构的电容和/或固有电阻成比例。例如，第一MIM结构CMIM_1将导致与第一MIM结构CMIM_1的电容和/或固有电阻成比例的第一压降ΔV1，并且第二MIM结构CMIM_2将导致与第二MIM结构CMIM_2的电容和/或固有电阻成比例的第二压降ΔV2。第一MIM电容器CMIM_1的压降ΔV1导致具有第一电压电位V1和第二电压电位V2之间的值的、位于第一MIM结构CMIM_1和第二MIM结构CMIM_2之间的中间电压节点Vint处的中间电压。
在一些实施例中，第一和第二MIM结构CMIM_1和CMIM_2可以具有基本相同的电容和/或电阻值。在这样的实施例中，由第一和第二MIM结构CMIM_1和CMIM_2消耗的电压相等。例如，对于具有近似等于1.2V的V1的值的第一电压电位，第一压降ΔV1大约是0.6V且第二压降V2大约是0.6V，导致中间电压节点Vint处的大约0.6V的电压电位。
由于多个MIM结构CMIM_1和CMIM_2之间共用第一电压电位V1和第二电压电位V2之间的电压电位中的差值，所以可以使每个压降ΔV1和ΔV2都比MIM结构CMIM_1和CMIM_2的可靠电压限制(如，时变介电击穿电压等)小，从而使得MIM结构可以用作去耦电容器。
图3示出了包括具有多个MIM电容器的分压器的集成芯片300的一些可选的实施例。
集成芯片300包括具有彼此堆叠的多个介电层302a-302c的介电结构301。在各个实施例中，多个介电层302a-302c可以包括低k介电材料、超低k介电材料、极低k介电材料和/或氧化物。第一MIM电容器306a和第二MIM电容器306b布置在介电结构301内。第一MIM电容器306a和第二MIM电容器306b分别包括由电容器介电层310分离的下部电极308和上部电极312。
在各个实施例中，例如，下部电极308和上部电极312可以包括铂(Pt)、铝铜(AlCu)、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和/或铜(Cu)。在各个实施例中，例如，电容器介电层310可以包括氧化镍(NiO)、氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化锌(ZnO)、氧化钨(WO3)、氧化铝(Al2O3)、氧化钽(TaO)、氧化钼(MoO)和/或氧化铜(CuO)。
第一和第二MIM电容器306a和306b通过在第一MIM电容器306a和第二MIM电容器306b之间连续延伸的单个金属层的方式串联连接在电源电压VDD和接地电压VGND(即，零伏)之间。例如，在一些实施例中，第一MIM电容器306a具有连接至第一上部金属互连结构314a的上部电极312和连接至下部金属互连结构304的下部电极308，其中该第一上部金属互连结构接触保持为电源电压电位VDD的电源轨(即，电源线)。下部金属互连结构304连续延伸至第二MIM电容器306b的下部电极308，该第二MIM电容器具有连接至保持为接地电压电位VGND的第二上部金属互连结构314b的上部电极312。
虽然集成芯片300示出了通过电极之间连续延伸的下部金属互连结构连接的第一和第二MIM电容器306a和306b的下部电极308，应当理解，在其他实施例中，第一和第二MIM电容器306a和306b的上部电极312可以通过电极之间连续延伸的上部金属互连结构连接。
在一些实施例中，第一和第二MIM电容器306a和306b可以是杯型电容器。该杯型电容器包括具有带有空腔的“U”形状的下部电极308。电容器介电层310布置在下部电极308内并从下部电极308中的腔内延伸至在下部电极308上面的位置。上部电极312设置在电容器介电层310上并从在下部电极308中的腔内至在电容器介电层310上面的位置。在可选的实施例中，第一和第二MIM电容器306a和306b可以具有可选的结构(如，平面电容器结构、条形电容器结构等)。
图4示出了包括具有多个MIM电容器的分压器的集成芯片400的一些可选的实施例。
集成芯片400包括在电源电压器VDD和接地电压VGDN之间串联布置的第一MIM电容器404a、第二MIM电容器404b和第三MIM电容器404c。第一MIM电容器404a具有连接至保持为电源电压VDD的第一上部金属互连结构412a的上部电极410和连接至第一下部金属互连结构402a的下部电极406。第一下部金属互连结构402a在第一MIM电容器404a的下部电极406和第二MIM电容器404b的下部电极406之间连续延伸。第二MIM电容器404b具有连接至第二上部金属互连结构412b的上部电极410，该第二上部金属互连结构连续延伸至第三MIM电容器404c的上部电极410。第三MIM电容器404c具有连接至保持为接地电压VGDN的第二下部金属互连结构402b的下部电极406。
多个MIM电容器404a-404c的每个都导致与MIM电容器的电容和/或电阻成比例的压降发生，导致具有在电源电压VDD和接地电压VGND之间变化的值并位于第一MIM电容器404a和第三MIM电容器404c之间的中间电压节点Vint1-Vint2处的多个中间电压。例如，第一下部金属互连结构402a具有在第一中间电压节点Vint1处的第一中间电压电位(由于由第一MIM电容器404a导致的压降)，并且第二上部金属互连结构412b具有在第二中间电压节点Vint2处的第二中间电压电位(由于由第二MIM电容器404b导致的压降)。
在一些实施例中，多个MIM电容器404a-404c可以具有基本相等的值。在这样的实施例中，被多个MIM电容器404a-404c消耗的电压相等。例如，对于具有V1＝1.2V的值的第一电压电位，第一MIM电容器404a的第一压降将为约0.4伏，第二MIM电容器404b的第二压降将为约0.4V，并且第三MM电容器404c的第三压降将为约0.4伏。压降导致Vint1处的约0.8V的第一中间电压和Vint2处的约0.4V的第二中间电压。
在一些实施例中，多个MIM电容器404a-404c可以包括具有矩形下部电极406的条形电容器。具有由垂直段连接的多个横向段的电容器介电层408接触下部电极406的侧壁。上部电极410布置在电容器介电层408的横向段的上表面和侧壁上。在可选的实施例中，多个MIM电容器404a-404c可以具有可选的结构(如，平面电容器结构、杯形电容器结构等)。
图5示出了包括具有多个MIM电容器的分压器的集成芯片500的一些可选的实施例。
集成芯片500包括在电源电压器VDD和接地电压VGDN之间串联布置的第一MIM电容器504a、第二MIM电容器504b和第三MIM电容器504c。第一MIM电容器504a具有连接至保持为电源电压VDD的第一上部金属互连结构512a的上部电极510和连接至第一下部金属互连结构502a的下部电极506。第一下部金属互连结构502a通过与第一MIM电容器504a横向分离的第一通孔514a的方式连接至接触第二MIM电容器504b的上部电极510的第一上部金属互连结构512b。第二MIM电容器406b具有连接至第二下部金属互连结构502b的下部电极506。第二下部金属互连结构502b通过与第二MIM电容器504b横向分离的第二通孔514b的方式连接至接触第三MIM电容器504c的上部电极510的第三上部金属互连结构512c。第三MIM电容器504c具有连接至保持为接地电压VGDN的第三下部金属互连结构502c的下部电极506。
第一下部金属互连结构502a具有在第一中间电压节点Vint1处的第一中间电压电位(由于由第一MIM电容器504a导致的压降)，并且第二金属互连结构502b具有在第二中间电压节点Vint2处的第二中间电压电位(由于由第二MIM电容器504b导致的压降)。
在一些实施例中，MIM电容器504a-504c可以包括具有嵌套在“U”形下部电极506内的“U”形电容器介电层508和嵌套在“U”形电容器介电层508内的矩形上部电极510的双镶嵌电容器。在其他实施例，MIM电容器504a-504c可以具有可选的结构(如，平面电容器结构、条形电容器结构等)。
图6示出了包括具有多个MIM电容器的分压器的集成芯片600的一些可选的实施例。
集成芯片600包括在电源电压VDD和接地电压VGDN之间串联布置的第一MIM电容器604a、第二MIM电容器604b和第三MIM电容器604c。第一MIM电容器604a具有连接至保持为电源电压VDD的第一上部金属互连结构612a的上部电极610和连接至第一下部金属互连结构602a的下部电极606。第一下部金属互连结构602a在第一MIM电容器604a的下部电极606和第二MIM电容器604b的下部电极之间606之间连续延伸。第二MIM电容器604b具有连接至第二上部金属互连结构612b的上部电极610。第二上部金属互连结构612b通过与第二MIM电容器604b横向分离的通孔614b的方式连接至接触第三MIM电容器604c的下部电极606的第二下部金属互连结构602b。第三MIM电容器604c具有连接至保持为接地电压VGDN的第三上部金属互连结构612c的上部电极610。
第一下部金属互连结构602a具有在第一中间电压节点Vint1处的第一中间电压电位(由于由第一MIM电容器604a导致的压降)，并且第二上部金属互连结构612b具有在第二中间电压节点Vint2处的第二中间电压电位(由于由第二MIM电容器604b导致的压降)。
在一些实施例中，金属连接层616可以布置在上部电极610和第一上部金属互连结构612a之间以说明第一MIM电容器604a和横向邻近的通孔层(如，在位于集成芯片的另一区域上的逻辑区或嵌入式存储器区中的通孔层)之间在高度上的差异。金属连接层616可以包括与第一上部金属互连结构612a相同的材料(如，铜)。
在一些实施例中，MIM电容器604a-604c可以包括平面电容器，该平面电容器包括基本平坦(即，平)的下部电极606、基本平坦的电容器介电层608和基本平坦的上部电极610。在可选的实施例中，MIM电容器604a-604c可以具有可选的结构(如，双镶嵌电容器、杯型电容器等)。
虽然图3至图6示出具有两个或三个串联连接的电容器的集成电路，但是本发明不限制于这样的配置。相反，公开的分压器可以包括任何数量的MIM电容器。例如，在一些实施例中，公开的分压器可以包括n个串联连接的MIM电容器。在其中n个MIM电容器具有基本相等的电容值的一些实施例中，得到的分压器将输入信号VDD划分成具有等于VDD-m/n*VDD的电压值的n-1个中间输出电压，其中m是中间输出节点和输入信号VDD之间的去耦电容器的数量。
图7示出了包括具有多个MIM去耦电容器的公开的分压器的集成芯片700的一些实施例。
集成芯片700包括去耦区域701a、嵌入式存储器区域701b和逻辑区域701c。多个分离的介电层702a-702c在衬底102上方彼此堆叠。多个分离的介电层702a-702e可以包括一种或多种相同的介电材料或一种或多种不同的介电材料。
去耦区域701a包括分压器703。分压器703包括具有通过电容器介电层710的方式与上部电极712分离的下部电极708的多个MIM电容器706a-706b。多个MIM电容器706a-706c通过包括下部金属线层704c和/或上部金属线层704d和/或通孔层714c的导电路径串联连接在电源电压VDD和接地电压VGND之间。在一些实施例中，电源电压VDD可以由配置为提供至集成芯片的其他区域(如，至嵌入式存储器区域710b和逻辑区域701c)的电源电压的电源轨。
下部金属线层704c可以通过一个或多个介电层702a-702d的方式与下面的衬底102垂直分离。在各个实施例中，一个或多个介电层702a-702d可以包括低k介电材料、超低k介电材料、极低k介电材料和/或氧化物。在一些实施例中，下部金属线层704c可以与一个或多个下面的晶体管器件705垂直分离。在一些实施例中，下部金属线层704c和/或上部金属线层704d可以包括铜金属线。
中间电压节点Vint1位于沿着在多个MIM电容器706a-706b之间延伸的导电路径的位置处。中间电压节点Vint1具有在电源电压VDD和接低电压VGND之间的电压电位。中间电压节点Vint1提供多个MIM电容器706a-706b上的小于多个MIM电容器706a-706b的可靠电压限制(如，时变介电击穿电压等)的压降。这允许多个MIM电容器706a-706b用作配置为保持电源电压VDD和接地电压VGND之间的恒定电压的去耦电容器，以减少在将电源电压VDD提供给集成芯片700的其他区域的导电轨上的开关噪声。
在各个实施例中，多个MIM电容器706a-706b可以位于BEOL金属化堆叠件内的任何位置处。例如，在各个实施例中，多个MIM电容器706a-706b可以位于M1(BEOL金属化堆叠件中的第一金属线层)和M2(BEOL金属化堆叠件中的第二金属线层)之间的介电层702中、位于M2和M3之间的介电层702d中、位于M3和M4之间的介电层702e中等。
嵌入式存储器区域701b从去耦区域701a横向偏移并且包括多个RRAM单元706c-706d。多个RRAM单元706c-706d包括通过电容器介电层710与上部电极712垂直分离的下部电极708。上部电极712连接至位线BL(如，布置在上面的金属互连层内)，该位线耦合至诸如行/列解码器或感测放大器的控制电路。下部电极708连接至下部金属线层704c，该下部金属线层还通过一个或多个金属层(如，导电接触件718、第一金属线层704a、第一金属通孔层714a、第二金属线层704b和第二金属通孔层714b)的方式连接至下面的晶体管器件716的第一源极/漏极区域717a。晶体管器件716的第二源极/漏极区域717b通过一个或多个附加的金属层的方式连接至源极线SL。用于对多个RRAM单元706c-706d进行寻址的字线(WL)耦合至晶体管器件716的栅电极716g。
多个RRAM单元706c-706d的下部电极708和上部电极712以及多个MIM电容器706a-706b的下部电极708和上部电极712可以是相同的材料。类似地，多个RRAM单元706c-706d的电容器介电层710以及多个MIM电容器706a-706b的电容器介电层可以是相同的材料。在一些实施例中，多个MIM电容器706a-706b和多个RRAM单元706c-706d可以位于相同介电层内(如，在BEOL金属化堆叠件中的基本相同的垂直位置处)。在其他实施例中，多个MIM电容器706a-706b和多个RRAM单元706c-706d可以位于不同介电层内(如，在BEOL金属化堆叠件中的不同的垂直位置处)。
在一些实施例中，多个MIM电容器706a-706b和多个RRAM单元706c-706d具有相同的结构(即，相同的尺寸、相同的形状、相同的层)。例如，在一些实施例中，覆盖层(未示出)可以位于多个RRAM单元706c-706d和多个MIM电容器706a-706b的上部电极712和电容器介电层710之间。覆盖层配置成存储氧，其可促进电容器介电层710内的电阻改变。在一些实施例中，覆盖层可以包括金属或氧浓度较低的金属氧化物(如，钛(Ti)、铪(Hf)、铂(Pt)和/或铝(Al)、氧化钛(TiOx)、氧化铪(HfOx)、氧化锆(ZrOx)、氧化锗(GeOx)或氧化铈(CeOx))。在其他的实施例中，可以在多个MIM电容器706a-706b和多个RRAM单元706c-706d的上部电极712上方设置硬掩模层。
逻辑区域701c包括从去耦区域701a和嵌入式存储器区域701b横向偏移的多个金属层。多个金属层包括垂直交错在介电层702a-702e内的导电接触件718、金属线层704和金属通孔层714。例如，第一介电层702a可以包括钨的导电接触件718，第二介电层702b可以包括铜的金属线层704a，第三介电层702c可以包括铜的金属通孔层714a，等。在一些实施例中，逻辑区域701c内的金属通孔层(如，714c)可以位于BEOL金属化堆叠件内的与在嵌入式存储器区域701b内的多个RRAM单元706c-706d和在去耦区域701a内的多个MIM电容器706a-706b相同的垂直位置处(即，垂直对齐)。例如，金属通孔层714c、RRAM单元706c-706d和MIM电容器706a-706b可以具有沿着水平面布置的下表面。
图8至图13示出了示出形成包括具有多个MIM结构的分压器的集成芯片的方法的截面图800-1300。
如图8的截面图800所示，提供衬底102。在各个实施例中，衬底102可以包含任何类型的半导体主体(如，硅/CMOS块、SiGe、SOI等)，诸如半导体晶圆或晶圆上的一个或多个管芯，以及形成在其上的和/或与其相关的任何其他类型的半导体和/或外延层。衬底102包括去耦区域701a和嵌入式存储器区域701b。在一些实施例中，嵌入式存储器区域701b和/或去耦区域701a可以包括位于衬底102内的晶体管器件716。
多个介电层702a、702b和802形成在衬底102上方的BEOL金属化堆叠件801内。多个介电层702a、702b和802可以包括低k介电材料、超低k介电材料、极低k介电材料和/或氧化物。在一些实施例中，可以通过沉积工艺(如，化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等)的方式形成多个介电层702a、702b和802。在一些实施例中，一个或多个金属层可以形成在嵌入式存储器区域701b内的介电层702a和702b内，但不在去耦区域701a内。
如图9的截面图900所示，介电层702c选择性地暴露于配置为选择性地蚀刻介电层702c以形成多个通孔904和多个金属沟槽906的蚀刻剂902(如，CF4、CHF3、C4F8、HF等)。
如图10的截面图1000所示，包括一个或多个下部金属互连结构的通孔层714a和下部金属线层704b通过在多个通孔904和多个金属沟槽906内分别沉积导电材料(如，铜和/或铝)形成。在一些实施例中，沉积工艺可以用于在多个通孔内形成晶种层，其后是形成金属材料至填充多个通孔和金属沟槽的厚度的镀敷工艺(如，电镀工艺、无电镀工艺)。在一些实施例中，化学机械抛光(CMP)工艺可以用于从介电层702c的顶表面除去多余的金属材料。虽然截面图900-1000示出了通过双镶嵌工艺形成下部金属线层704b和通孔层714a，但是应当理解，在可选的实施例中，单镶嵌工艺可以用于形成层。
如图11的截面图1100所示，多个MM电容器706a-706b和RRAM单元706c形成在下部金属线层704b上方。多个MIM电容器706a-706b和RRAM单元706c分别包括通过电容器介电层710与上部电极712分离的下部电极708。
可以使用相同的工艺形成多个MIM电容器706a-706b和RRAM单元706c。相同的工艺使用相同的掩模组和相同的材料以形成用于多个MIM电容器706a-706b和RRAM单元706c的下部电极708、上部电极712和电容器介电层710。例如，在一些实施例中，可以通过在下部金属线层704b上方沉积底部电极层、在底部电极层上方沉积电容介电层和在电容介电层上方沉积上部电极层来形成多个MIM电容器706a-706b和RRAM单元706c。然后掩蔽层选择性地形成在上部电极层上方，并且根据硬掩模层选择性地蚀刻上部电极层和电容介电层以形成用于多个MIM电容器706a-706b和RRAM单元706c的上部电极712和电容器介电层710。随后根据上部电极712蚀刻下部电极层以形成用于多个MIM电容器706a-706b和RRAM单元706c的下部电极708。
在一些实施例中，下部电极708和上部电极712可以包括诸如氮化钛(TiN)、氮化钽(TaN)、钨(WO)或铜(Cu)的导电材料。在一些实施例中，介电层可以包括高k介电材料，诸如氧化铪(HfOx)、氧化锆(ZrOx)、氧化铝(AlOx)、氧化镍(NiOx)、氧化钽(TaOx)或氧化钛(TiOx)。
如图12的截面图1200所示，介电层702d形成在多个MIM电容器706a-706b和RRAM单元706c上方。介电层702d可以通过沉积工艺(如，CVD、PVD、ALD等)的方式形成。
如图13的截面图1300所示，包括一个或多个上部金属互连结构的上部金属线层704d和通孔层714b形成在上部介电层702d中。通孔层714b在金属线层704c和金属线层704d之间垂直延伸。上部金属线层704d、下部金属线层704b和通孔层714b的一个或多个串联连接多个MIM电容器706a-706b，而不串联连接RRAM单元706c。
在一些实施例中，可以使用双镶嵌工艺形成通孔层714b和上部金属线层704d，其中将介电层702d选择性地暴露于配置为形成多个通孔和多个通孔上面的多个金属沟槽的蚀刻剂(如，CF4、CHF3、C4F8、HF等)。随后在多个通孔和金属沟槽中形成金属材料(如，通、铝等)。
图14示出了包括具有MIM电容器的公开的分压器电路的集成芯片的一些附加的实施例。
虽然本文将方法1400描述为一系列的步骤或事件，但是将理解，这些步骤或事件所示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序出现和/或与除了本文示出和/或描述的步骤或事件之外的其他的步骤或事件同时出现。此外，并非所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的。此外，可在一个或多个分离的步骤和/或阶段中执行本文中所述的一个或多个步骤。尽管描述方法1400与图8至图13有关，但是应该理解，方法1400不限制于这样的结构，而是可以独立于结构单独作为方法存在。
在步骤1402中，在衬底上方形成下部层间介电(ILD)层。图8示出了对应于步骤1402的截面图800的一些实施例。
在步骤1404中，一个或多个下部金属互连结构形成在设置于下部ILD层内的下金属层内。图9至图10示出了对应于步骤1404的截面图900-1000的一些实施例。
在步骤1406中，在去耦区域中的一个或多个下部金属互连结构上方形成多个MIM(金属-绝缘体-金属)结构。图11示出了对应于步骤1406的截面图1100的一些实施例。
在步骤1408中，在一些实施例中，多个RRAM单元可以同时形成在横向邻近去耦区域的嵌入式存储器区域中。图11还示出了对应于步骤1408的截面图1100的一些实施例。
在步骤1410中，在多个MIM结构上方形成上部ILD层。图12示出了对应于步骤1410的截面图1200的一些实施例。
在步骤1412中，在多个MIM结构上面的上部ILD层内形成一个或多个上部金属互连结构。一个或多个上部金属互连结构和/或一个或多个下部金属互连结构布置在电耦合串联连接的多个RRAM单元的导电路径内。在一些实施例中，通孔层还可以形成在上部ILD层内并且位于垂直介于一个或多个上部金属互连结构和一个或多个上部金属互连结构之间的导电路径内的位置处。图13示出了对应于步骤1412的截面图1300的一些实施例。
因此，本发明涉及形成具有串联连接在第一电压电位和第二电压电位之间的多个MIM去耦电容器的集成电路的方法，以防止对MIM去耦电容器的损坏。
在一些实施例中，本发明涉及形成集成芯片的方法。该方法包括在衬底上方的介电层内形成一个或多个下部金属互连结构。该方法还包括在一个或多个下部金属互连结构上方形成多个MIM(金属-绝缘体-金属)结构。该方法还包括在多个MIM结构上方形成一个或多个上部金属互连结构，其中，一个或多个下部金属互连结构或一个或多个上部金属互连结构电耦合多个串联连接的MIM结构。
在其他的实施例中，本发明涉及形成集成芯片的方法。该方法包括在半导体衬底上方的下部层间介电(ILD)层内形成一个或多个下部金属互连结构。该方法还包括在在半导体衬底的第一区域上方的一个或多个下部金属互连结构上方形成多个MIM(金属-绝缘体-金属)电容器和在半导体衬底的第二区域上方形成多个RRAM单元。该方法还包括在多个MIM电容器和多个RRAM单元上方形成上部ILD层。该方法还包括在上部ILD层内形成一个或多个上部金属互连结构，其中，一个或多个下部金属互连结构或一个或多个上部金属互连结构包括在电耦合串联连接的多个MIM电容器的导电路径内。
在又一其他实施例中，本发明涉及一种集成芯片。集成芯片包括衬底和具有布置在衬底上方的下部ILD层内的一个或多个下部金属互连结构的下部金属互连层。集成芯片还包括布置在下部金属互连层上方的多个MIM(金属-绝缘体-金属)结构。集成芯片还包括具有布置在多个MIM结构上方的上部ILD层内的一个或多个上部金属互连结构的上部金属互连层。其中，一个或多个下部金属互连结构或一个或多个上部金属互连结构包括在电耦合串联连接的多个MIM结构的导电路径内。
本发明的实施例提供了一种形成集成芯片的方法，包括：在衬底上方的介电层内形成一个或多个下部金属互连结构；在所述一个或多个下部金属互连结构上方形成多个MIM(金属-绝缘体-金属)结构；以及在所述多个金属-绝缘体-金属结构上方形成一个或多个上部金属互连结构，其中，所述一个或多个下部金属互连结构或所述一个或多个上部金属互连结构电耦合串联连接的所述多个金属-绝缘体-金属结构。
根据本发明的一个实施例，其中，所述一个或多个下部金属互连结构包括在平行于所述衬底的上表面的横向方向上延伸的金属线层。
根据本发明的一个实施例，其中，所述多个金属-绝缘体-金属结构的至少一个具有与所述一个或多个下部金属互连结构直接接触的电极。
根据本发明的一个实施例，其中，所述一个或多个下部金属互连结构包括铜。
根据本发明的一个实施例，方法还包括：形成所述多个金属-绝缘体-金属结构的同时形成多个RRAM单元，其中，所述多个RRAM单元形成在与包括所述多个金属-绝缘体-金属结构的去耦区域横向分离的嵌入式存储器区域中。
根据本发明的一个实施例，其中，所述多个金属-绝缘体-金属结构分别包括通过电容器介电层与上部电极分离的下部电极。
根据本发明的一个实施例，其中，所述下部电极和所述上部电极包括铂(Pt)、铝铜(AlCu)、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铜(Cu)。
根据本发明的一个实施例，其中，所述电容器介电层包括氧化镍(NiO)、氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化锌(ZnO)、氧化钨(WO3)、氧化铝(Al2O3)、氧化钽(TaO)、氧化钼(MoO)或氧化铜(CuO)。
根据本发明的一个实施例，其中，所述多个RRAM单元分别包括通过第二电容器介电层与第二上部电极分离的第二下部电极；以及其中，所述下部电极与所述第二下部电极的材料相同，所述上部电极与所述第二上部电极的材料相同，并且所述电容器介电层与所述第二电容器介电层的材料相同。
根据本发明的一个实施例，其中，所述一个或多个下部金属互连结构包括在所述多个金属-绝缘体-金属结构的第一个的下部电极和所述多个金属-绝缘体-金属结构的第二个的下部电极之间延伸的第一下部金属互连结构。
根据本发明的一个实施例，其中，所述第一电压电位具有比所述多个金属-绝缘体-金属结构的介电击穿电压大的值。
本发明的实施例还提供了一种形成集成芯片的方法，包括：在半导体衬底上方的下部层间介电(ILD)层内形成一个或多个下部金属互连结构；在所述半导体衬底的第一区域上方的一个或多个下部金属互连结构上方形成多个MIM(金属-绝缘体-金属)电容器，并且在所述半导体衬底的第二区域上方形成多个RRAM单元；在所述多个金属-绝缘体-金属电容器和所述多个RRAM单元上方形成上部层间介电层；以及在所述上部层间介电层内形成一个或多个上部金属互连结构，其中，所述一个或多个下部金属互连结构或所述一个或多个上部金属互连结构包括在电耦合串联连接的所述多个金属-绝缘体-金属电容器的导电路径内。
根据本发明的一个实施例，其中，所述多个金属-绝缘体-金属电容器和所述多个RRAM单元具有沿着水平面布置的下表面。
本发明的实施例还提供了一种集成芯片，包括：衬底；下部金属互连层，具有布置在所述衬底上方的下部ILD层内的一个或多个下部金属互连结构；多个MIM(金属-绝缘体-金属)结构，布置在所述下部金属互连层上方；上部金属互连层，具有布置在所述多个金属-绝缘体-金属结构上方的上部ILD层内的一个或多个上部金属互连结构，其中，所述一个或多个下部金属互连结构或所述一个或多个上部金属互连结构包括在电耦合串联连接的所述多个金属-绝缘体-金属结构的导电路径内。
根据本发明的一个实施例，其中，所述一个或多个下部金属互连结构包括在平行于所述衬底的上表面的横向方向上延伸的金属线层。
根据本发明的一个实施例，其中，所述多个金属-绝缘体-金属结构的至少一个包括与所述一个或多个下部金属互连结构直接接触的电极。
根据本发明的一个实施例，其中，所述多个金属-绝缘体-金属结构的至少一个包括：上部电极；以及金属连接层，布置在所述上部电极和所述一个或多个上部金属互连结构之间，其中，所述金属连接层包括与所述一个或多个上部金属互连结构相同的材料。
根据本发明的一个实施例，集成芯片还包括：一个或多个介电层，垂直布置在所述金属线层和所述衬底之间，其中，所述一个或多个介电层包括附加的金属线层。
根据本发明的一个实施例，集成芯片还包括：多个RRAM单元，与所述多个金属-绝缘体-金属结构对齐并且布置在与包括所述多个金属-绝缘体-金属结构的去耦区域横向分离的嵌入式存储器区域中。
根据本发明的一个实施例，其中，所述多个金属-绝缘体-金属结构分别包括通过第一电容器介电层与第一上部电极分离的第一下部电极。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (16)

1.一种形成集成芯片的方法，包括：
在衬底上方的介电层内的相同垂直位置处形成位于去耦区域和存储器区域中的一个或多个下部金属互连结构，所述去耦区域与所述存储器区域横向分离；
直接在所述一个或多个下部金属互连结构上方形成位于所述去耦区域中的多个去耦金属-绝缘体-金属结构和位于所述存储器区域中的多个RRAM单元，所述多个去耦金属-绝缘体-金属结构分别包括上部电极、电容器介电层、通过电容器介电层与所述上部电极分离的下部电极，所述多个RRAM单元和所述多个去耦金属-绝缘体-金属结构包括位于相同垂直位置处的相同结构；以及
在所述多个去耦金属-绝缘体-金属结构和所述多个RRAM单元上方形成一个或多个上部金属互连结构，其中，所述一个或多个下部金属互连结构或所述一个或多个上部金属互连结构将所述多个去耦金属-绝缘体-金属结构的一个的所述下部电极与相邻的去耦金属-绝缘体-金属结构的所述上部电极电连接，而使所述多个去耦金属-绝缘体-金属结构彼此串联连接在第一电压电位和小于第一电压电位的第二电压电位之间的导电路径内，所述第一电压电位为所述存储器区域提供电源电压；
其中，所述第一电压电位与所述第二电压电位之间的电位差大于所述电容器介电层的介电层可靠电压限制，串联连接的每个所述去耦金属-绝缘体-金属结构的所述上部电极与所述下部电极之间的电压电位差小于所述电容器介电层的所述介电层可靠电压限制。
2.根据权利要求1所述的方法，其中，所述一个或多个下部金属互连结构包括在平行于所述衬底的上表面的横向方向上延伸的金属线层。
3.根据权利要求2所述的方法，其中，所述多个去耦金属-绝缘体-金属结构的至少一个具有与所述一个或多个下部金属互连结构直接接触的所述上部电极。
4.根据权利要求2所述的方法，其中，所述一个或多个下部金属互连结构包括铜。
5.根据权利要求1所述的方法，其中，所述下部电极和所述上部电极包括铂(Pt)、铝铜(AlCu)、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或铜(Cu)。
6.根据权利要求1所述的方法，其中，所述电容器介电层包括氧化镍(NiO)、氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化锌(ZnO)、氧化钨(WO3)、氧化铝(Al2O3)、氧化钽(TaO)、氧化钼(MoO)或氧化铜(CuO)。
7.根据权利要求1所述的方法，
其中，所述多个RRAM单元分别包括通过第二电容器介电层与第二上部电极分离的第二下部电极；以及
其中，所述下部电极与所述第二下部电极的材料相同，所述上部电极与所述第二上部电极的材料相同，并且所述电容器介电层与所述第二电容器介电层的材料相同。
8.根据权利要求1所述的方法，其中，所述一个或多个下部金属互连结构包括在所述多个去耦金属-绝缘体-金属结构的第一个的下部电极和所述多个去耦金属-绝缘体-金属结构的第二个的下部电极之间延伸的第一下部金属互连结构。
9.根据权利要求1所述的方法，其中，所述多个去耦金属-绝缘体-金属结构和所述多个RRAM单元具有沿着水平面布置的下表面。
10.一种形成集成芯片的方法，包括：
在半导体衬底上方的下部层间介电层内的相同垂直位置处形成位于第一区域和第二区域中的一个或多个下部金属互连结构，所述第一区域与所述第二区域横向分离；
直接在所述半导体衬底的所述第一区域中的一个或多个下部金属互连结构上方形成多个去耦金属-绝缘体-金属电容器和所述第二区域中的一个或多个下部金属互连结构上方形成多个RRAM单元，其中，所述多个去耦金属-绝缘体-金属电容器分别包括上部电极、电容器介电层、通过电容器介电层与所述上部电极分离的下部电极，其中，所述多个RRAM单元和所述多个去耦金属-绝缘体-金属电容器包括位于相同水平处的相同结构；
在所述多个去耦金属-绝缘体-金属电容器和所述多个RRAM单元上方形成上部层间介电层；以及
在所述上部层间介电层内形成一个或多个上部金属互连结构，其中，所述一个或多个下部金属互连结构或所述一个或多个上部金属互连结构将所述多个去耦金属-绝缘体-金属电容器的一个的所述下部电极与相邻的去耦金属-绝缘体-金属电容器的所述上部电极电连接，而使所述多个去耦金属-绝缘体-金属电容器彼此串联连接在第一电压电位和小于第一电压电位的第二电压电位之间的导电路径内，所述第一电压电位为所述第二区域提供电源电压；
其中，所述第一电压电位与所述第二电压电位之间的电位差大于所述电容器介电层的介电层可靠电压限制，串联连接的每个所述去耦金属-绝缘体-金属电容器的所述上部电极与所述下部电极之间的电压电位差小于所述电容器介电层的所述介电层可靠电压限制。
11.根据权利要求10所述的方法，其中，所述多个去耦金属-绝缘体-金属电容器和所述多个RRAM单元具有沿着水平面布置的下表面。
12.一种集成芯片，包括：
衬底；
下部金属互连层，具有布置在所述衬底上方的去耦区域和存储器区域中的下部层间介电层内相同垂直位置处的一个或多个下部金属互连结构，所述去耦区域与所述存储器区域横向分离；
多个去耦金属-绝缘体-金属结构，直接布置在所述去耦区域中的所述下部金属互连层上方，其中，所述多个去耦金属-绝缘体-金属结构分别包括上部电极、电容器介电层、通过电容器介电层与所述上部电极分离的下部电极；
多个RRAM单元，直接布置在所述存储器区域中的所述下部金属互连层上方，所述多个RRAM单元与所述多个去耦金属-绝缘体-金属结构具有相同结构且位于相同垂直位置处；
上部金属互连层，具有布置在所述去耦区域中的所述多个去耦金属-绝缘体-金属结构上方和所述存储器区域中的所述多个RRAM单元的上部层间介电层内的相同垂直位置处的一个或多个上部金属互连结构，其中，所述一个或多个下部金属互连结构或所述一个或多个上部金属互连结构将所述多个去耦金属-绝缘体-金属结构的一个的所述下部电极与相邻的去耦金属-绝缘体-金属结构的所述上部电极电连接，而使所述多个去耦金属-绝缘体-金属结构彼此串联连接在第一电压电位和小于第一电压电位的第二电压电位之间的导电路径内；
其中，所述第一电压电位为所述存储器区域提供电源电压，所述第一电压电位与所述第二电压电位之间的电位差大于所述电容器介电层的介电层可靠电压限制，串联连接的每个所述去耦金属-绝缘体-金属结构的所述上部电极与所述下部电极之间的电压电位差小于所述电容器介电层的所述介电层可靠电压限制。
13.根据权利要求12所述的集成芯片，其中，所述一个或多个下部金属互连结构包括在平行于所述衬底的上表面的横向方向上延伸的金属线层。
14.根据权利要求12所述的集成芯片，其中，所述多个去耦金属-绝缘体-金属结构的至少一个包括与所述一个或多个下部金属互连结构直接接触的所述上部电极。
15.根据权利要求12所述的集成芯片，其中，所述多个去耦金属-绝缘体-金属结构的至少一个包括：
金属连接层，布置在所述上部电极和所述一个或多个上部金属互连结构之间，其中，所述金属连接层包括与所述一个或多个上部金属互连结构相同的材料。
16.根据权利要求13所述的集成芯片，还包括：
一个或多个介电层，垂直布置在所述金属线层和所述衬底之间，其中，所述一个或多个介电层包括附加的金属线层。
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