CN117135918A - 微电子装置、相关电子系统及形成微电子装置的方法 - Google Patents

微电子装置、相关电子系统及形成微电子装置的方法 Download PDF

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Abstract

本申请案大体上涉及微电子装置、相关电子系统及形成微电子装置的方法。一种微电子装置包括第一微电子装置结构及与所述第一微电子装置结构垂直相邻的第二微电子装置结构。所述第一微电子装置结构包括第一存储器阵列区及第一控制逻辑装置区，且所述第二微电子装置结构包括第二存储器阵列区及第二控制逻辑装置区。第三控制逻辑装置区垂直上覆于所述第二微电子装置结构。所述第一控制逻辑装置区包含所述第一存储器阵列区的感测放大器装置。所述第二控制逻辑装置区包含所述第二存储器阵列区的额外感测放大器装置及子字线驱动器。所述第三控制逻辑装置区包含所述第二存储器阵列区的额外子字线驱动器。

Description

微电子装置、相关电子系统及形成微电子装置的方法
优先权主张
本申请案主张2022年5月26日申请的题为“微电子装置、相关电子系统及形成微电子装置的方法(Microelectronic Devices,Related Electronic Systems,and Methodsof Forming Microelectronic Devices)”的序列号为17/804,270的美国专利申请案的申请日权益，所述美国专利申请案的公开内容特此以其全文引用方式并入本文中。
技术领域
在各个实施例中，本公开大体上涉及微电子装置设计及制造领域。更明确来说，本公开涉及由独立形成的微电子装置结构形成微电子装置的方法及相关微电子装置及电子系统。
背景技术
微电子装置设计者通常希望通过减小个别特征的尺寸及通过减小相邻特征之间的间隔距离来提高微电子装置内特征的集成度或密度。另外，微电子装置设计者通常希望设计不仅小型而且提供性能优点及简化设计的架构。
微电子装置的一个实例是存储器装置。存储器装置通常提供为计算机或其它电子装置中的内部集成电路。存在许多类型的存储器装置，其包含(但不限于)：易失性存储器装置，例如动态随机存取存储器(DRAM)装置；及非易失性存储器装置，例如NAND快闪存储器装置。DRAM装置的典型存储器单元包含一个存取装置(例如晶体管)及一个存储器存储结构(例如电容器)。半导体装置的现代应用可采用布置成展现存储器单元行及列的存储器阵列的显著数量的存储器单元。存储器单元可通过沿着存储器阵列的存储器单元行及列布置的数字线(例如位线、数据线)及字线(例如存取线)电存取。存储器阵列可呈二维(2D)以便展现存储器单元的单个层面(例如单个层级、单个层阶)，或可呈三维(3D)以便展现存储器单元的多个层面(例如多个层阶、多个层级)。
下伏于存储器装置的存储器阵列的基底控制逻辑结构内的控制逻辑装置已用于控制存储器装置的存储器单元的操作(例如存取操作、读取操作、写入操作)。控制逻辑装置的组合件可经提供为通过布线及互连结构与存储器阵列的存储器单元电连通。然而，用于在基底控制逻辑结构之上形成存储器阵列的处理条件(例如温度、压力、材料)会限制控制逻辑装置在基底控制逻辑结构内的配置及性能。另外，用于基底控制逻辑结构内的不同控制逻辑装置的数量、尺寸及布置还会不良地妨碍存储器装置的大小(例如水平占用面积)减小及/或存储器装置的性能改进(例如更快存储器单元接通/关断速度、更低阈值切换电压要求、更快数据传送速率、更低功耗)。此外，随着存储器阵列的密度及复杂性提高，控制逻辑装置的复杂性也提高。在一些例子中，控制逻辑装置比存储器装置占用更多面积，从而降低存储器装置的存储器密度。
发明内容
在一些实施例中，一种微电子装置包括第一微电子装置结构，其包括第一存储器阵列区，所述第一存储器阵列区包括：存储器单元垂直堆叠，存储器单元的每一垂直堆叠包括可操作地耦合到存储装置垂直堆叠的存取装置垂直堆叠；导电线，其与所述存取装置垂直堆叠的所述存取装置可操作地相关联且在水平方向上延伸，所述导电线的水平端界定阶梯结构；及导电接触结构，其在所述阶梯结构中的阶梯结构的梯级处个别地与所述导电线中的导电线电连通。所述第一微电子装置结构进一步包括第一控制逻辑装置区，其包括经配置以实现所述存储器单元垂直堆叠的控制操作。所述微电子装置进一步包括第二微电子装置结构，其垂直上覆于所述第一微电子装置结构，所述第二微电子装置结构包括：第二存储器阵列区，其包括存储器单元额外垂直堆叠，所述存储器单元额外垂直堆叠中的每一者包括可操作地耦合到存储装置额外垂直堆叠的存取装置额外垂直堆叠；及第二控制逻辑装置区。所述第二控制逻辑区包括：第二控制逻辑装置，其经配置以实现所述第二微电子装置结构的所述存储器单元额外垂直堆叠的控制操作；及额外第一控制逻辑装置，其经配置以实现所述第一微电子装置结构的所述存储器单元垂直堆叠的控制操作。
在其它实施例中，一种微电子装置包括第一裸片，其包括：存储器单元垂直堆叠；堆叠结构，其包括与绝缘结构交错的导电结构，至少一些所述导电结构经配置以与所述存储器单元垂直堆叠的存储器单元电连通；及第一控制逻辑装置区，其包括第一感测放大器装置区，所述第一感测放大器装置区包括经配置以可操作地耦合到所述存储器单元垂直堆叠的所述存储器单元的第一感测放大器装置。所述微电子装置进一步包括第二裸片，其包括：存储器单元额外垂直堆叠；额外堆叠结构，其包括与额外绝缘结构交错的额外导电结构，至少一些所述额外导电结构经配置以与所述存储器单元额外垂直堆叠的存储器单元电连通；及第二控制逻辑装置区。所述第二控制逻辑装置区包括：第二感测放大器装置区，其包括经配置以可操作地耦合到所述存储器单元额外垂直堆叠的所述存储器单元的第二感测放大器装置；及子字线驱动器区，其包括可操作地耦合到所述第一裸片的所述导电结构的子字线驱动器。
在其它实施例中，一种形成微电子装置的方法包括形成第一微电子装置结构，所述第一微电子装置结构包括：第一控制逻辑装置区，其包括第一感测放大器装置区；存储器单元垂直堆叠，其垂直上覆于所述第一控制逻辑装置区；导电结构，其与所述存储器单元垂直堆叠相交；导电互连结构，其与所述导电结构电连通；及第一氧化物材料，其垂直上覆于所述存储器单元垂直堆叠。所述方法进一步包括形成第二微电子装置结构，所述第二微电子装置结构包括：第二控制逻辑装置区，其包括第二感测放大器装置区；存储器单元额外垂直堆叠，其垂直上覆于所述第二控制逻辑装置区；额外导电结构，其与所述存储器单元额外垂直堆叠相交；额外导电互连结构，其与所述额外导电结构电连通；及第二氧化物材料，其垂直下伏于所述第二控制逻辑装置区。所述方法进一步包括：将所述第二微电子装置结构附接到所述第一微电子装置结构以形成第一微电子装置结构；及在所述第二微电子装置结构之上形成第三控制逻辑装置区。
在另外实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置。所述存储器装置包括第一裸片，其包括：存储器单元垂直堆叠；第一控制逻辑装置区，其垂直下伏于所述存储器单元垂直堆叠且包括经配置以实现所述存储器单元垂直堆叠的控制操作的第一控制逻辑装置；及第一全局数字线，其垂直地在所述第一控制逻辑装置区与所述存储器单元垂直堆叠之间，所述第一全局数字线中的每一者经配置以与至少一些所述存储器单元垂直堆叠电连通。所述存储器装置进一步包括第二裸片，其垂直上覆于所述第一裸片，所述第二裸片包括：存储器单元额外垂直堆叠；第二控制逻辑装置区，其垂直下伏于所述存储器单元额外垂直堆叠且包括经配置以实现所述存储器单元额外垂直堆叠的控制操作的第二控制逻辑装置；及第二全局数字线，其垂直地在所述第二控制逻辑装置区与所述存储器单元额外垂直堆叠之间。
附图说明
图1A到图1G包含说明根据本公开的实施例的第一微电子装置结构的简化部分俯视图(图1A)及简化部分横截面图(图1B到图1G)；
图2A到图2M包含说明根据本公开的实施例的第二微电子装置结构及将载体晶片组合件附接到第二微电子装置结构以形成第一微电子装置结构组合件的方法的简化部分俯视图(图2A)及简化部分横截面图(图2B到图2M)；
图3A到图3F是说明根据本公开的实施例的将第一微电子装置结构组合件附接到第一微电子装置结构的方法的简化部分横截面图；
图4是根据本公开的实施例的第三微电子装置结构的简化部分纵向横截面图；
图5A到图5F是根据本公开的实施例的在将第三微电子装置结构附接到第一微电子装置结构组合件之后第二微电子装置结构组合件的简化部分纵向横截面图；
图6A到图6F是说明根据本公开的实施例的进一步处理第二微电子装置结构组合件以形成微电子装置的简化部分横截面图；及
图7是根据本公开的实施例的电子系统的示意性框图。
具体实施方式
与本文一起包含的图示不意味着任何特定系统、微电子结构、微电子装置或其集成电路的实际图，而是仅为用于描述本文中的实施例的理想化表示。图之间的共同元件及特征可保持相同数字标示，只是为了便于遵循描述，参考数字以在其上引入或最完整描述元件的图式的编号开始。
以下描述提供例如材料类型、材料厚度及处理条件的特定细节以便提供本文中描述的实施例的详尽描述。然而，所属领域的一般技术人员应理解，可无需采用这些特定细节来实践本文中公开的实施例。事实上，可结合用于半导体工业中的常规制造技术来实践实施例。另外，本文中提供的描述不形成用于制造微电子装置(例如半导体装置、存储器装置)、设备或电子系统的完整工艺流程或不形成完整微电子装置、设备或电子系统。下文描述的结构不形成完整微电子装置、设备或电子系统。下文仅详细描述理解本文中描述的实施例所需的那些工艺动作及结构。用于由结构形成完整微电子装置、设备或电子系统的额外动作可通过常规技术执行。
本文中描述的材料可通过常规技术形成，包含(但不限于)旋涂、毯覆式涂覆、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强ALD、物理气相沉积(PVD)、等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)。替代地，可原位生长材料。取决于要形成的特定材料，所属领域的一般技术人员可选择用于沉积或生长材料的技术。除非上下文另外指示，否则材料移除可通过任何合适技术实现，包含(但不限于)蚀刻、研磨平坦化(例如化学机械平坦化)或其它已知方法。
如本文中使用，术语“经配置”指代至少一个结构及至少一个设备中的一或多者的大小、形状、材料组成、定向及布置以预定方式促进结构及设备中的一或多者操作。
如本文中使用，术语“纵向”、“垂直”、“横向”及“水平”参考一或多个结构及/或特征形成于其中或其上的衬底(例如基底材料、基底结构、基底构造等)的主平面且不一定由地球的重力场界定。“横向”或“水平”方向是基本上平行于衬底的主平面的方向，而“纵向”或“垂直”方向是基本上垂直于衬底的主平面的方向。衬底的主平面由具有比衬底的其它表面相对更大的面积的衬底的表面界定。参考各图，“水平”或“横向”方向可垂直于所指示的“Z”轴且可平行于所指示的“X”轴及/或平行于所指示的“Y”轴；且“垂直”或“纵向”方向可平行于所指示的“Z”轴，可垂直于所指示的“X”轴，且可垂直于所指示的“Y”轴。
如本文中使用，关于给定参数、性质或条件的术语“基本上”意味着且包含所属领域的一般技术人员所理解的在一定变化程度内(例如在可接受公差内)满足给定参数、性质或条件的程度。举例来说，取决于基本上满足的特定参数、性质或条件，参数、性质或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％或甚至满足100％。
如本文中使用，关于特定参数的数值的“约”或“近似”包含数值及所属领域的一般技术人员所理解的数值在特定参数的可接受公差内的变化程度。举例来说，关于数值的“约”或“近似”可包含在从数值的90.0％到110.0％的范围内的额外数值，例如在从数值的95.0％到105.0％的范围内、在从数值的97.5％到102.5％的范围内、在从数值的99.0％到101.0％的范围内、在从数值的99.5％到100.5％的范围内或在从数值的99.9％到100.1％的范围内。
如本文中使用，为便于描述，例如“下面”、“下方”、“下”、“底部”、“上方”、“上”、“顶部”、“前”、“后”、“左”、“右”及类似物的空间相对术语可用于描述一个元件或特征与另一(些)元件或特征的关系，如图中说明。除非另外指定，否则空间相对术语除涵盖图中描绘的定向之外，还希望涵盖材料的不同定向。举例来说，如果使图中的材料反转，那么描述为在其它元件或特征“下方”或“下面”或“之下”或“底部上”的元件将定向成在其它元件或特征“上方”或“顶部上”。因此，所属领域的一般技术人员将明白，术语“下方”可涵盖上方及下方两种定向，其取决于使用术语的上下文。材料可以其它方式定向(例如旋转90度、反转、翻转等)且相应地解译本文中使用的空间相对描述词。
如本文中使用，描述为彼此“相邻”的特征(例如区、材料、结构、装置)意味着且包含经定位成彼此最接近(例如，最靠近)的一(或若干)公开个体的特征。不匹配“相邻”特征的一(或若干)公开个体的额外特征(例如额外区、额外材料、额外结构、额外装置)可经安置于“相邻”特征之间。换句话说，“相邻”特征可经定位成彼此直接邻近，使得没有其它特征介入于“相邻”特征之间；或“相邻”特征可经定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的个体之外的个体的至少一个特征经定位于“相邻”特征之间。因此，描述为彼此“垂直相邻”的特征意味着且包含经定位成彼此垂直最接近(例如，垂直最靠近)的一(或若干)公开个体的特征。此外，描述为彼此“水平相邻”的特征意味着且包含经定位成彼此水平最接近(例如，水平最靠近)的一(或若干)公开个体的特征。
如本文中使用，“存储器装置”意味着且包含展现存储器功能性但不一定限于存储器功能性的微电子装置。换句话说且仅举例来说，术语“存储器装置”不仅意味着且包含常规存储器(例如：常规易失性存储器，例如常规DRAM；常规非易失性存储器，例如常规NAND存储器)，而且包含专用集成电路(ASIC)(例如单芯片系统(SoC))、组合逻辑与存储器的微电子装置及并入存储器的图形处理单元(GPU)。
如本文中使用，“导电材料”意味着且包含导电材料，例如以下中的一或多者：金属(例如钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、合金(例如Co基合金、Fe基合金、Ni基合金、Fe及Ni基合金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)、导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)及导电掺杂半导体材料(例如导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))。另外，“导电结构”意味着且包含由导电材料形成且包含导电材料的结构。
如本文中使用，“绝缘材料”意味着且包含电绝缘材料，例如以下中的一或多者：至少一种电介质氧化物材料(例如以下中的一或多者：氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钽(TaOx)及氧化镁(MgOx))、至少一种电介质氮化物材料(例如氮化硅(SiNy))、至少一种电介质氮氧化物材料(例如氮氧化硅(SiOxNy))及至少一种电介质碳氮氧化物材料(例如碳氮氧化硅(SiOxCzNy))。本文中包含“x”、“y”及“z”中的一或多者的化学式(例如SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCzNy)表示针对另一元素(例如Si、Al、Hf、Nb、Ti)的每个原子含有一种元素的“x”个原子、另一元素的“y”个原子及额外元素(如果存在)的“z”个原子的平均比率的材料。由于化学式表示相对原子比而非绝对化学结构，因此绝缘材料可包括一或多种化学计量化合物及/或一或多种非化学计量化合物，且“x”、“y”及“z”(如果存在)的值可为整数或可为非整数。如本文中使用，术语“非化学计量化合物”意味着且包含具有无法由明确界定的自然数比率表示且违反定比定律的元素组成的化学化合物。另外，“绝缘结构”意味着且包含由绝缘材料形成且包含绝缘材料的结构。
如本文中使用，“半导体材料”或“半导电材料”指代具有绝缘材料与导电材料的电导率之间的电导率的材料。举例来说，半导体材料在室温下可具有约10-8西门子/厘米(S/cm)到约104S/cm(106S/m)之间的电导率。半导体材料的实例包含在元素周期表的第IV列中找到的元素，例如硅(Si)、锗(Ge)及碳(C)。半导体材料的其它实例包含(但不限于)复合半导体材料，例如二元复合半导体材料(例如砷化镓(GaAs))、三元复合半导体材料(例如AlXGa1-XAs)及四元复合半导体材料(例如GaXIn1-XAsYP1-Y)。复合半导体材料可包含(但不限于)来自元素周期表的第III及V列的元素的组合(III-V族半导体材料)或来自元素周期表的第II及VI列的元素的组合(II-VI族半导体材料)。半导体材料的另外实例包含氧化物半导体材料，例如氧化锌锡(ZnxSnyO，通常称为“ZTO”)、氧化铟锌(InxZnyO，通常称为“IZO”)、氧化锌(ZnxO)、氧化铟镓锌(InxGayZnzO，通常称为“IGZO”)、氧化铟镓硅(InxGaySizO，通常称为“IGSO”)、氧化铟钨(InxWyO，通常称为“IWO”)、氧化铟(InxO)、氧化锡(SnxO)、氧化钛(TixO)、氮氧化锌(ZnxONz)、氧化镁锌(MgxZnyO)、氧化锆铟锌(ZrxInyZnzO)、氧化铪铟锌(HfxInyZnzO)、氧化锡铟锌(SnxInyZnzO)、氧化铝锡铟锌(AlxSnyInzZnaO)、氧化硅铟锌(SixInyZnzO)、氧化铝锌锡(AlxZnySnzO)、氧化镓锌锡(GaxZnySnzO)、氧化锆锌锡(ZrxZnySnzO)及其它类似材料。
根据本文中描述的实施例，一种微电子装置包含：第一微电子装置结构，其包含存储器单元垂直堆叠及第一控制逻辑装置区，第一控制逻辑装置区包含经配置以实现第一微电子装置结构的存储器单元垂直堆叠的控制操作的控制逻辑装置及电路系统；第二微电子装置结构，其垂直上覆于第一微电子装置结构且包含存储器单元额外垂直堆叠及第二控制逻辑装置区，第二控制逻辑装置区包含经配置以实现第二微电子装置结构的存储器单元额外垂直堆叠及第一微电子装置结构的存储器单元垂直堆叠的控制操作的控制逻辑装置及电路系统；及第三微电子装置结构，其垂直上覆于第二微电子装置结构且包含第三控制逻辑装置区，第三控制逻辑装置区包含经配置以实现第二微电子装置结构的存储器单元额外垂直堆叠的控制操作的控制逻辑装置及电路系统且进一步包含经配置以实现包含第一微电子装置结构及第二微电子装置结构的微电子装置的控制操作的额外互补金属-氧化物-半导体(CMOS)装置及电路系统。在一些实施例中，第二微电子装置结构的述第二控制逻辑装置区包含经配置以实现第一微电子装置结构的存储器单元垂直堆叠的控制操作的子字线驱动器及行解码器；且垂直上覆于第二微电子装置结构的第三控制逻辑装置区包含经配置以实现第二微电子装置结构的存储器单元额外垂直堆叠的控制操作的额外子字线驱动器及行解码器。因此，经配置以实现第一微电子装置结构的存储器单元垂直堆叠的控制操作的控制逻辑装置可经分割于第一控制逻辑装置区与第二控制逻辑装置区之间；且经配置以实现第二微电子装置结构的存储器单元额外垂直堆叠的控制操作的控制逻辑装置可经分割于第二控制逻辑装置区与第三控制逻辑装置区之间。
使微电子装置形成为包含经分割于第一控制逻辑装置区与第二控制逻辑装置区之间的第一微电子装置结构的控制逻辑装置(例如，一些控制逻辑装置用于实现第一控制逻辑区中第一微电子装置结构的操作且一些控制逻辑装置用于实现第二控制逻辑装置区中第一微电子装置结构的操作)及经分割于第二控制逻辑装置区与第三控制逻辑装置区之间的第二微电子装置结构的控制逻辑装置(例如，一些控制逻辑装置用于实现第二控制逻辑区中第二微电子装置结构的操作且一些控制逻辑装置用于实现第三控制逻辑装置区中第二微电子装置结构的操作)可促进微电子装置形成为展现比常规微电子装置减小的水平面积(例如占用面积)及提高的存储器密度。举例来说，第一微电子装置结构的存储器单元垂直堆叠及第二微电子装置结构的存储器单元额外垂直堆叠可经形成为包含更多层阶的存储器单元。
图1A到图1G是说明根据本公开的实施例的第一微电子装置结构100(例如存储器装置，例如3D DRAM存储器装置)的简化部分俯视图(图1A)及简化部分横截面图(图1B到图1G)。关于下文提供的描述，所属领域的一般技术人员将易于明白，本文中参考图1A到图1G描述的方法及结构可用于各种装置及电子系统中。第一微电子装置结构100在本文中也可称为第一裸片或第一晶片。
图1A是第一微电子装置结构100的简化部分俯视图；图1B是通过图1A的截面线B-B截取的第一微电子装置结构100的简化部分横截面图；图1C是通过图1A的截面线C-C截取的第一微电子装置结构100的简化部分横截面图；图1D是通过图1A的截面线D-D截取的第一微电子装置结构100的简化部分横截面图；图1E是通过图1A的截面线E-E截取的第一微电子装置结构100的简化部分横截面图；图1F是通过图1A的截面线F-F截取的第一微电子装置结构100的简化部分横截面图；且图1G是通过图1A的截面线G-G截取的第一微电子装置结构100的简化部分横截面图。
参考图1A，第一微电子装置结构100包含第一阵列区101(在本文中也称为“第一存储器阵列区”)及定位在第一阵列区101外部的一或多个外围区103。在一些实施例中，外围区103水平(例如，在至少X方向上)包围第一阵列区101。在一些实施例中，外围区103在第一水平方向(例如X方向)上基本上包围第一阵列区101的所有水平侧。在其它实施例中，外围区103基本上包围第一阵列区101的所有水平边界(例如整个水平面积)。
第一阵列区101可包含例如第一感测放大器装置区105。外围区103可包含例如第一列解码器区107、第一多路复用器控制器区109、第一感测放大器驱动器区111、第一输入/输出(I/O)装置及插座区113及第一额外电子装置区115。
在一些实施例中，第一列解码器区107在第一水平方向上直接与第一感测放大器装置区105水平相邻(例如，在X方向上)；第一多路复用器控制器区109及第一感测放大器驱动器区111中的每一者在与第一列解码器区107相反的第一水平方向上个别地与第一感测放大器装置区105水平相邻(例如，在X方向上)；第一输入/输出(I/O)装置及插座区113与第一列解码器区107水平相邻(例如，在X方向上)；另一第一输入/输出(I/O)装置及插座区113与第一多路复用器控制器区109及第一感测放大器驱动器区111水平相邻(例如，在X方向上)；且第一额外电子装置区115与第一输入/输出(I/O)装置及插座区113中的一者水平相邻(例如，在X方向上)。
第一感测放大器装置区105可包含例如均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)(也称为N感测放大器)及PMOS感测放大器(PSA)(也称为P感测放大器)中的一或多者。如本文中将更详细描述，第一感测放大器装置区105的装置及电路系统(例如感测放大器)可耦合到第一阵列区101内的全局数字线108用于实现第一阵列区101的存储器单元(例如存储器单元120(图1B))的一或多个控制操作。
在一些实施例中，第一感测放大器装置区105包含经配置以实现第一阵列区101内的存储器单元(例如存储器单元120(图1B))的一或多个控制操作的列选择装置。在一些此类实施例中，列选择装置可经配置以将列地址信号发送到位线(例如导电支柱结构160(图1B))以选择性存取第一阵列区101内的期望存储器单元用于实现存储器单元的一或多个控制操作。列选择装置可经配置以用局部输入/输出装置电耦合到第一感测放大器装置区105的感测放大器装置。
第一列解码器区107可包含列解码器装置，其经配置以例如从地址解码器或从输入/输出(I/O)装置及插座区113的输入/输出装置接收地址信号及将列选择信号发送到列选择装置(例如，定位于第一感测放大器装置区105内)或第一多路复用器控制器区109内的多路复用器驱动器装置。
第一多路复用器控制器区109可包含经配置以实现第一阵列区101内的多路复用器(例如多路复用器166(图1B到图1D))的操作的多路复用器控制装置。举例来说，第一多路复用器控制器区109可包含选择装置(例如晶体管)用于选择性将电流提供到第一阵列区101内的多路复用器。
第一感测放大器驱动器区111可包含NMOS感测放大器驱动器(RNL)及PMOS感测放大器驱动器(ACT)。NMOS感测放大器驱动器可产生例如激活信号用于驱动第一感测放大器装置区105的NMOS感测放大器，且PMOS感测放大器驱动器可产生例如激活信号用于驱动第一感测放大器装置区105的PMOS感测放大器。举非限制性实例来说，NMOS感测放大器驱动器产生低电势(例如接地)激活信号用于激活第一感测放大器装置区105的NMOS感测放大器，且PMOS感测放大器驱动器产生高电势(例如Vcc)激活信号用于激活第一感测放大器装置区105的PMOS感测放大器。然而，本公开不限于此且NMOS感测放大器驱动器及PMOS感测放大器驱动器可产生除所描述的感测放大器激活信号之外的感测放大器激活信号。
第一输入/输出(I/O)装置及插座区113可包含经配置以实现微电子装置(例如微电子装置500(图6A到图6F))的操作的一或多个输入/输出装置。一或多个输入/输出装置可耦合到例如微电子装置的后段工艺(BEOL)结构。第一输入/输出(I/O)装置及插座区113可进一步包含导电互连件以将第一微电子装置结构100的电路系统电连接到第二微电子装置结构(例如第二微电子装置结构200)(例如第二微电子装置结构的输入/输出装置)及第二微电子装置结构的BEOL结构。
第一额外电子装置区115可包含一或多个电子装置，例如(举例来说)泵(例如VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)、解耦电容器、电压产生器及电力供应端子中的一或多者。在一些实施例中，第一额外电子装置区115包含一或多个电容器结构，例如一或多个解耦电容器。第一额外电子装置区115还可包含互连结构用于将第一微电子装置结构100的组件电连接到第二微电子装置结构(例如第二微电子装置结构200)(例如第二微电子装置结构的输入/输出装置)及第二微电子装置结构的BEOL结构。
继续参考图1A，第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111中的每一者包含一或多个阶梯结构174，其包含第一导电接触结构176用于将水平(例如，在X方向上)延伸到第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111中的相应者中的堆叠结构135的导电结构132电耦合到第二微电子装置结构(例如第二微电子装置结构200(图2A))的一或多个组件。如下文更详细描述，一或多个阶梯结构174及第一导电接触结构176可垂直地(例如，在Z方向上)在第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111中的每一者的晶体管结构(例如晶体管结构185(图1C))之上。第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111可定位于第一导电接触退出区119内，其中第一导电接触结构176退出第一微电子装置结构100用于电连接到第二微电子装置结构的一或多个组件。
共同参考图1A及图1B，全局数字线108(也称为“导电线”)水平延伸(例如，在Y方向上)穿过第一阵列区101且水平终止于第二导电接触退出区106内的第一阵列区101的水平终端处(例如，在Y方向上)。全局数字线108中的每一者可在第二导电接触退出区106中的一者内的全局数字线108的水平端(例如，在Y方向上)处个别地与导电接触结构110(图1A)电连通。
全局数字线108包含第一全局数字线108A及第二全局数字线108B。第一全局数字线108A在本文中可称为“贯穿全局数字线”且第二全局数字线108B在本文中可称为“参考全局数字线”。第一全局数字线108A及第二全局数字线108B在本文中可统称为“全局数字线”。在一些实施例中，第一全局数字线108A定位于第一微电子装置结构100的第一水平端(例如，在Y方向上)上且第二全局数字线108B定位于第一微电子装置结构100的与第一水平端相对的第二水平端(例如，在Y方向上)上。举例来说，在图1A中说明的视图中，第一全局数字线108A可定位于第一阵列区101的水平上半部(例如，在Y方向上)中且第二全局数字线108B可定位于第一阵列区101的水平下半部(例如，在Y方向上)中。
全局数字线108及导电接触结构110中的每一者可个别地由导电材料形成且包含导电材料，例如(举例来说)以下中的一或多者：金属(例如钨、钛、镍、铂、铑、钌、铝、铜、钼、铱、银、金)、金属合金、含金属材料(例如金属氮化物、金属硅化物、金属碳化物、金属氧化物)、包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、氧化铱(IrOx)、氧化钌(RuOx)、其合金中的至少一者的材料、导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)、多晶硅或展现电导率的其它材料。在一些实施例中，全局数字线108及导电接触结构110个别地包括钨。在其它实施例中，全局数字线108及导电接触结构110个别地包括铜。
继续参考图1A及图1B，在第一阵列区101内，第一微电子装置结构100包含第一基底结构112之上的存储器单元120的垂直(例如，在Z方向上)堆叠。存储器单元120的每一垂直堆叠包括存取装置130的垂直堆叠及存储装置150的垂直堆叠，存储装置150的垂直堆叠的存储装置150耦合到存取装置130的垂直堆叠的存取装置130。存储器单元120的垂直堆叠可个别地包含存储器单元120的垂直间隔(例如，在Z方向上)层阶，每一存储器单元120个别地包括与存取装置130水平相邻的存储装置150。尽管图1A说明存储器单元120的七十二(72)个垂直堆叠(例如存储器单元120的垂直堆叠的八(8)行及九(9)列)，但本公开不限于此，且阵列区101可包含存储器单元120的大于七十二个垂直堆叠。
第一基底结构112可包含常规硅衬底(例如常规硅晶片)或包括半导电材料的另一块状衬底。如本文中使用，术语“块状衬底”不仅意味着且包含硅衬底，而且意味着且包含绝缘体上硅(SOI)衬底(例如蓝宝石上硅(SOS)衬底及玻璃上硅(SOG)衬底)、基底半导电基座上硅外延层及由一或多种半导电材料(例如以下中的一或多者：硅材料，例如单晶硅或多晶硅；硅锗；锗；砷化镓；氮化镓；及磷化铟)形成且包含所述一或多种半导电材料的其它衬底。在一些实施例中，第一基底结构112包括硅晶片。
在一些实施例中，第一基底结构112包含形成于其中及/或其上的不同层、结构、装置及/或区。第一基底结构112包含经配置以实现例如在第一感测放大器装置区105、第一列解码器区107、第一多路复用器控制器区109、第一感测放大器驱动器区111、第一输入/输出(I/O)装置及插座区113及第一额外电子装置区115中的每一者内操作第一微电子装置结构100的存储器单元120的垂直堆叠的互补金属-氧化物-半导体(CMOS)电路系统及装置。
参考图1B到图1D，第一感测放大器装置区105、第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111中的每一者可垂直地在存储器单元120的垂直堆叠下方(例如，在Z方向上)。在一些实施例中，全局数字线108垂直地在存储器单元120的垂直堆叠与第一感测放大器装置区105、第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111中的每一者之间(例如，在Z方向上)。
第一基底结构112可通过垂直介入(例如，在Z方向上)于第一基底结构112与存储器单元120的垂直堆叠之间的第一绝缘材料114来与存储器单元120的垂直堆叠电隔离。第一绝缘材料114可由绝缘材料形成且包含绝缘材料，例如(举例来说)以下中的一或多者：氧化物材料(例如二氧化硅(SiO2)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、二氧化钛(TiO2)、氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化铪(HfO2)、氧化钽(TaO2)、氧化镁(MgO)、氧化铝(Al2O3)或其组合)及非晶碳。在一些实施例中，第一绝缘材料114包括二氧化硅。
第一感测放大器装置区105、第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111中的每一者可个别地定位于垂直地定位于存储器单元120的垂直堆叠下方(例如，在Z方向上)的第一控制逻辑装置区121内。第一感测放大器装置区105、第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111中的每一者可个别地包含形成于第一基底结构112内且垂直地在第一基底结构112与存储器单元120的垂直堆叠之间(例如，在Z方向上)的晶体管结构185。水平相邻(例如，在X方向上、在Y方向上)晶体管结构185通过包括第一绝缘材料114的隔离沟槽186彼此隔离。
晶体管结构185可各自包含导电掺杂区188，其中的每一者包含源极区188A及漏极区188B。晶体管结构185的沟道区可水平插入于导电掺杂区188之间。在一些实施例中，每一晶体管结构185的导电掺杂区188个别地包括掺杂有至少一种导电增强化学物种的一或多种半导电材料，例如至少一种N型掺杂剂(例如砷、磷、锑及铋中的一或多者)或至少一种P型掺杂剂(例如硼、铝及镓中的一或多者)。在一些实施例中，导电掺杂区188包括导电掺杂硅。
晶体管结构185包含垂直上覆于第一基底结构112且水平延伸于导电掺杂区188之间的栅极结构190。导电掺杂区188及栅极结构190可个别地电耦合到第一导电互连结构192。第一导电互连结构192可个别地将导电掺杂区188及栅极结构190电耦合到一或多个第一布线结构194。
栅极结构190可与彼此水平相邻(例如，在X方向上(图1A))的多个晶体管结构185的沟道区水平对准(例如，在Y方向上)且由所述沟道区共享。在一些此类实施例中，栅极结构190在第一水平方向上(例如，在Y方向上)延伸。另外，电介质材料(在本文中也称为“栅极电介质材料”)可垂直插入于栅极结构190与至少部分界定晶体管结构185的沟道区的第一基底结构112的部分之间。图1B中未说明导电掺杂区188及与导电掺杂区188电连通的第一导电互连结构192，但应理解，导电掺杂区188及第一导电互连结构192定位于与栅极结构190在其中延伸的平面不同的平面中。举非限制性实例来说，每一栅极结构190可与栅极结构190的第一侧上(例如，在X方向上与栅极结构190间隔)的多个源极区188A及栅极结构190的第二相对侧上(例如，在X方向上与栅极结构190间隔，与源极区188A相对)的多个漏极区188B电连通。未与第一导电互连结构192(其与栅极结构190电连通)电连通的至少一些第一布线结构194(例如第一布线结构194)可与导电互连结构192电连通，导电互连结构192又与源极区188A中的一者或漏极区188B中的一者电连通，如图2C及图2D中说明。继续参考图1B，源极区188A及漏极区188B中的每一者两者及第一导电互连结构192中的四者以虚线说明以指示此类源极区188A、漏极区188B及第一导电互连结构192定位于与图1B中说明的栅极结构190在其中延伸的平面不同的平面中。
栅极结构190、第一导电互连结构192及第一布线结构194中的每一者可个别地由导电材料形成且包含导电材料，例如上文参考全局数字线108描述的材料中的一或多者。在一些实施例中，栅极结构190、第一导电互连结构192及第一布线结构194个别地由钨形成且包含钨。在其它实施例中，栅极结构190、第一导电互连结构192及第一布线结构194个别地由铜形成且包含铜。
第一绝缘材料114可在晶体管结构185之间且电隔离晶体管结构185、第一导电互连结构192及第一布线结构194的不同部分。
继续参考图1B，第一感测放大器装置区105内的晶体管结构185可形成感测放大器装置。在一些实施例中，第一感测放大器装置区105的至少一些晶体管结构185借助于第一布线结构194及第二导电互连结构196与全局数字线108电连通。在一些实施例中，第一感测放大器装置区105的每一感测放大器装置包含多个晶体管结构185且与第一全局数字线108A中的一者(例如，通过晶体管结构185中的一者)及第二全局数字线108B中的一者(例如，通过晶体管结构185中的额外者)电连通。在使用及操作时(例如，例如在读取操作期间)，第一感测放大器装置区105的感测放大器装置经配置以放大感测放大器装置连接到的第一全局数字线108A与第二全局数字线108B之间的信号(例如电压差)。
参考图1C及图1D，第一列解码器区107及第一感测放大器驱动器区111中的每一者中的晶体管结构185可个别地与第三导电互连结构198电连通，第三导电互连结构198又与第二布线结构199电连通。第二布线结构199可经配置以将第一微电子装置结构100的第一区内的相应晶体管结构185电连接到例如第一微电子装置结构100的另一区。举非限制性实例来说，与第一列解码器区107内的晶体管结构185电连通的至少一些第二布线结构199可与第一感测放大器装置区105的晶体管结构185及/或第一多路复用器控制器区109的晶体管结构185电连通；与第一感测放大器驱动器区111内的晶体管结构185电连通的第二布线结构199可与第一感测放大器装置区105内的晶体管结构185电连通；且与第一多路复用器控制器区109内的晶体管结构185电连通的第二布线结构199可与多路复用器(例如多路复用器166(图1B))及/或第一列解码器区107内的晶体管结构185电连通。
第二导电互连结构196、第三导电互连结构198及第二布线结构199中的每一者可由导电材料形成且包含导电材料，例如上文参考第一导电互连结构192描述的材料中的一或多者。在一些实施例中，第二导电互连结构196、第三导电互连结构198及第二布线结构199中的每一者由钨形成且包含钨。在其它实施例中，第二导电互连结构196、第三导电互连结构198及第二布线结构199中的每一者由铜形成且包含铜。
尽管图1C说明通过第一多路复用器控制器区109的横截面图，但通过第一感测放大器驱动器区111部分截取的通过图1A的截面线H-H的横截面图可基本上类似于图1C中说明的横截面图。
尽管图1A说明第一多路复用器控制器区109及第一感测放大器驱动器区111各自个别地沿着第一感测放大器装置区105的仅一部分(例如约一半)水平延伸(例如，在Y方向上)且第一多路复用器控制器区109及第一感测放大器驱动器区111彼此水平相邻(例如，在Y方向上)，但本公开不限于此。在其它实施例中，第一多路复用器控制器区109及第一感测放大器驱动器区111与第一感测放大器装置区105基本上共同延伸(例如，在Y方向上)。第一多路复用器控制器区109与第一感测放大器驱动器区111水平相邻(例如，在X方向上)，例如在导电结构132在其上延伸的方向上。在一些此类实施例中，第一多路复用器控制器区109及第一感测放大器驱动器区111中的每一者可在导电结构132在其上延伸图1A中说明的情况的约一半的方向上个别地具有水平尺寸(例如，在X方向上)且在全局数字线108在其上延伸图1A中说明的情况的约两倍的方向上个别地具有水平尺寸(例如，在Y方向上)。
参考图1B，存储器单元120的每一垂直堆叠包括存取装置130的垂直堆叠及存储装置150的垂直堆叠。存取装置130中的每一者可个别地可操作地耦合到堆叠结构135(图1A、图1C)的导电结构132(图1A到图1C)，堆叠结构135包括通过一或多个绝缘结构彼此垂直(例如，在Z方向上)间隔的导电结构132(在本文中也称为“第一导电线”、“存取线”或“字线”)的层阶。
存取装置130可各自个别地包括源极材料136与漏极材料138之间的沟道材料134。沟道材料134可水平地(例如，在X方向上)在源极材料136与漏极材料138之间。源极材料136及漏极材料138可各自个别地包括掺杂有至少一种N型掺杂剂(例如砷离子、磷离子及锑离子中的一或多者)的半导电材料(例如多晶硅)。在其它实施例中，源极材料136及漏极材料138各自个别地包括掺杂有至少一种P型掺杂剂(例如硼离子)的半导电材料。
在一些实施例中，沟道材料134包括掺杂有至少一种N型掺杂剂或至少一种P型掺杂剂的半导电材料(例如多晶硅)。在一些实施例中，沟道材料134掺杂有至少一种N型掺杂剂及至少一种P型掺杂剂中的一者，且源极材料136及漏极材料138中的每一者各自个别地掺杂有至少一种N型掺杂剂及至少一种P型掺杂剂中的另一者。
导电结构132可作为线水平(例如，在X方向上；图1C)延伸穿过存储器单元120的垂直堆叠且可各自经配置以可操作地耦合到垂直相邻(例如，在Z方向上)存取装置130的垂直(例如，在Z方向上)相邻沟道材料134。换句话说，导电结构132可经配置以可操作地耦合到垂直相邻存取装置130。
导电结构132可经配置以提供足够电流通过存取装置130中的每一者的沟道区(例如沟道材料134)以将水平相邻(例如，在Y方向上)且相关联的存储装置150电耦合到例如垂直延伸(例如，在Z方向上)穿过存储器单元120的垂直堆叠的存取装置130的垂直堆叠的导电支柱结构(例如导电支柱结构160)。包含垂直间隔的导电结构132的堆叠结构135可与存储器单元120的垂直堆叠(例如存储器单元120的垂直堆叠的存取装置130的垂直堆叠)相交，堆叠结构135的导电结构132中的每一者与存储器单元120的垂直堆叠的存储器单元120的层阶(例如层级)相交。参考图1A，每一堆叠结构135个别地延伸穿过存储器单元120的垂直堆叠的存取装置130的若干垂直堆叠。在一些实施例中，每一堆叠结构135延伸穿过存储器单元120的水平相邻(例如，在X方向上)垂直堆叠。在一些实施例中，在第一水平方向上(例如，在X方向上)延伸的堆叠结构135在第二水平方向上(例如，在Y方向上)彼此间隔。
尽管图1A及图1B说明堆叠结构135的导电结构132个别地与存储器单元120的垂直堆叠中的九(9)者的部分相交且形成所述部分，但本公开不限于此。在其它实施例中，堆叠结构135的导电结构132个别地与存储器单元120的垂直堆叠中的少于九(9)者的部分相交且形成所述部分，例如存储器单元120的垂直堆叠中的少于或等于八(8)者、存储器单元120的垂直堆叠中的少于或等于六(6)者或存储器单元120的垂直堆叠中的少于或等于四(4)者。在其它实施例中，堆叠结构135的导电结构132个别地与存储器单元120的垂直堆叠中的多于九(9)者的部分相交且形成所述部分，例如存储器单元120的垂直堆叠中的多于或等于十(10)者、存储器单元120的垂直堆叠中的多于或等于十二(12)者、存储器单元120的垂直堆叠中的多于或等于十六(16)者或存储器单元120的垂直堆叠中的多于或等于二十(20)者。
导电结构132可个别地由导电材料形成且包含导电材料，例如上文参考全局数字线108描述的材料中的一或多者。在一些实施例中，导电结构132个别地由钨形成且包含钨。在其它实施例中，导电结构132个别地由铜形成且包含铜。
沟道材料134可通过电介质材料140(其在本文中也可称为“栅极电介质材料”)与导电结构132分离。电介质材料140可由绝缘材料形成且包含绝缘材料。举非限制性实例来说，电介质材料140可包括以下中的一或多者：磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃、二氧化硅、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝、氧化铌、氧化钼、氧化锶、氧化钡、氧化钇、氮化物材料(例如氮化硅(Si3N4))、氮氧化物(例如氮氧化硅、另一栅极电介质材料)、电介质氮化碳材料(例如氮化硅碳(SiCN))或电介质碳氮氧化物材料(例如碳氮氧化硅(SiOCN))。在其它实施例中，沟道材料134与垂直相邻导电结构132直接接触。
在一些实施例中，绝缘结构137及额外绝缘结构139垂直(例如，在Z方向上)介入于垂直相邻存取装置130与垂直相邻存储装置150之间。额外绝缘结构139可与导电结构132中的每一者水平(例如，在Y方向上)相邻。参考图1C，导电结构132的层阶与绝缘结构137的层阶垂直交替。为了清楚且便于理解描述，在图1C中，绝缘结构137的层阶被说明为包括整体结构。在其它实施例中，绝缘结构137的层阶可在导电结构132的层阶的界面处展现明显边界。
绝缘结构137可个别地由绝缘材料形成且包含绝缘材料。在一些实施例中，绝缘结构137可各自个别地由例如绝缘材料组成且包含例如绝缘材料，例如以下中的一或多者：氧化物材料(例如二氧化硅(SiO2)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、二氧化钛(TiO2)、氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化铪(HfO2)、氧化钽(TaO2)、氧化镁(MgO)、氧化铝(Al2O3)或其组合)及非晶碳。在一些实施例中，绝缘结构137包括二氧化硅。绝缘结构137中的每一者可个别地包含至少一种绝缘材料的基本上同质分布或至少一种绝缘材料的基本上异质分布。如本文中使用，术语“同质分布”意味着材料量在结构的所有不同部分(例如不同水平部分、不同垂直部分)中不变。相反地，如本文中使用，术语“异质分布”意味着材料量在结构的所有不同部分中有所不同。在结构的所有不同部分中，材料的量可逐步变化(例如，突然改变)或可连续变化(例如，逐渐改变，例如线性地、抛物线地)。在一些实施例中，绝缘结构137中的每一者展现绝缘材料的基本上同质分布。在额外实施例中，绝缘结构137中的至少一者展现至少一种绝缘材料的基本上异质分布。绝缘结构137可例如由至少两种不同绝缘材料的堆叠(例如层叠)形成且包含所述堆叠。绝缘结构137可各自基本上呈平面且可各自个别地展现期望厚度。
额外绝缘结构139可由与绝缘结构137不同且具有关于绝缘结构137的蚀刻选择性的绝缘材料形成且包含所述绝缘材料。在一些实施例中，额外绝缘结构139由氮化物材料(例如氮化硅(Si3N4))或氮氧化物材料(例如氮氧化硅)形成且包含所述氮化物材料或氮氧化物材料。在一些实施例中，额外绝缘结构139包括氮化硅。在其它实施例中，额外绝缘结构139包括与绝缘结构137基本上相同的材料组成。在一些实施例中，额外绝缘结构139包括二氧化硅。
在一些实施例中，存储装置150与导电结构142(为了清楚且便于理解描述，图1A中未说明)电连通。导电结构142可由导电材料形成且包含导电材料，例如存储装置150的电极(例如第二电极154)的材料中的一或多者。在一些实施例中，导电结构142包括与存储装置150的电极基本上相同的材料组成。在其它实施例中，导电结构142包括与存储装置150的电极不同的材料组成。导电结构142在本文中可称为“导电板”或“接地结构”。
继续参考图1B，存储装置150中的一者以及相邻结构在放大方框155中说明。在一些实施例中，存储装置150中的每一者个别地包括第一电极152(在本文中也称为“外电极”、“第一电极板”或“第一节点结构”)、第二电极154(在本文中也称为“内电极”、“第二电极板”或“第二节点结构”)及第一电极152与第二电极154之间的电介质材料156。在一些此类实施例中，存储装置150个别地包括电容器。然而，本公开不限于此且在其它实施例中，存储装置150可各自个别地包括其它结构，例如(举例来说)相变存储器(PCM)、电阻随机存取存储器(RRAM)、导电桥接随机存取存储器(导电桥接RAM)或用于存储逻辑状态的另一结构。
第一电极152可由导电材料形成且包含导电材料，例如(举例来说)以下中的一或多者：金属(例如钨、钛、镍、铂、铑、钌、铝、铜、钼、铱、银、金)、金属合金、含金属材料(例如金属氮化物、金属硅化物、金属碳化物、金属氧化物)、包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、氧化铱(IrOx)、氧化钌(RuOx)、其合金中的至少一者的材料、导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗、导电掺杂硅锗)、多晶硅或展现电导率的其它材料。在一些实施例中，第一电极152包括氮化钛。
第二电极154可由导电材料形成且包含导电材料。在一些实施例中，第二电极154包括上文参考第一电极152描述的材料中的一或多者。在一些实施例中，第二电极154包括与第一电极152基本上相同的材料组成。
电介质材料156可由以下中的一或多者形成且包含所述一或多者：二氧化硅(SiO2)、氮化硅(Si3N4)、聚酰亚胺、二氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、氧化物-氮化物-氧化物材料(例如二氧化硅-氮化硅-二氧化硅)、钛酸锶(SrTiO3)(STO)、钛酸钡(BaTiO3)、氧化铪(HfO2)、氧化锆(ZrO2)、铁电材料(例如铁电氧化铪、铁电氧化锆、锆钛酸铅(PZT))及高k电介质材料。
第二电极154可与存储器单元120的垂直堆叠的导电结构142中的一者电连通。在一些实施例中，导电结构142个别地由导电材料形成，例如第二电极154的材料中的一或多者。在一些实施例中，导电结构142包括与第二电极154基本上相同的材料组成。在其它实施例中，导电结构142包括与第二电极154不同的材料组成。
继续参考图1A及图1B，第一微电子装置结构100可包含垂直延伸(例如，在Z方向上)穿过第一微电子装置结构100的导电支柱结构160。导电支柱结构160在本文中也可称为“数字线”、“第二导电线”、“数字线支柱结构”、“局部数字线”或“垂直数字线”。导电支柱结构160可电耦合到存取装置130以促进存储器单元120的垂直堆叠的存储器单元120操作。换句话说，每一导电支柱结构160垂直延伸穿过存储器单元120的垂直堆叠的存取装置130。
在一些实施例中，水平相邻(例如，在Y方向上)堆叠结构135中的导电支柱结构160彼此水平对准(例如，在X方向上)。在其它实施例中，水平相邻(例如，在Y方向上)堆叠结构135中的导电支柱结构160彼此水平对准(例如，在X方向上)。
导电支柱结构160可个别地由导电材料形成且包含导电材料，例如以下中的一或多者：金属(例如钨、钛、镍、铂、铑、钌、铝、铜、钼、铱、银、金中的一或多者)、金属合金、含金属材料(例如金属氮化物、金属硅化物、金属碳化物、金属氧化物)、包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、氧化铱(IrOx)、氧化钌(RuOx)、其合金中的至少一者的材料、导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)、多晶硅或展现电导率的其它材料。在一些实施例中，导电支柱结构160包括钨。
仍参考图1B，在一些实施例中，每一全局数字线108(图1A、图1B)可与一或多个全局数字线接触结构162电连通，全局数字线接触结构162又个别地与导电结构164电连通以通过方框168中说明的多路复用器166选择性将相应全局数字线108耦合到导电支柱结构160中的一者。在一些实施例中，多路复用器166可促进从其电连接到(借助于全局数字线接触结构162)的导电支柱结构160选择性提供电压以通过多路复用器166选择性将导电支柱结构160的电压提供到全局数字线108。换句话说，全局数字线108经配置以借助于多路复用器166选择性电连接到导电支柱结构160。因此，全局数字线108经配置以通过借助于与特定导电支柱结构160相关联的全局数字线108与多路复用器166之间的全局数字线接触结构162及导电结构164将一电压施加到将全局数字线108电连接到特定导电支柱结构160的多路复用器166来选择性电连接到垂直延伸(例如，在Z方向上)穿过存储器单元120的相应垂直堆叠的导电支柱结构160。多路复用器166可由可操作地耦合多路复用器166耦合到的导电结构132(例如垂直地在多路复用器166上方(例如，在Z方向上)的导电结构132)的多路复用器驱动器及/或多路复用器控制逻辑装置驱动。举例来说且如本文中更详细描述，多路复用器166可耦合到第一多路复用器控制器区109内的一或多个结构(例如晶体管结构185)以选择性驱动多路复用器166。
每一全局数字线108可经配置以借助于耦合到导电支柱结构160中的每一者的多路复用器166来选择性耦合到导电支柱结构160中的多于一者。在一些实施例中，每一全局数字线108经配置以选择性与导电支柱结构160中的四(4)者电连通，其中的每一者与不同堆叠结构135相关联。在其它实施例中，全局数字线108中的每一者经配置以选择性与导电支柱结构160中的八(8)者或导电支柱结构160中的十六(16)者电连通。多路复用器166中的一者可定位于(例如，水平定位于)导电支柱结构160与水平相邻导电结构164之间，水平相邻导电结构164又借助于全局数字线接触结构162与全局数字线108电连通。在一些实施例中，多路复用器166个别地经配置以从多路复用器控制器区(例如多路复用器控制器区109)接收信号(例如选择信号)且将信号提供到位线(例如导电支柱结构160(图1B))以选择性存取第一阵列区101内的期望存储器单元用于实现存储器单元120的一或多个控制操作。
在一些实施例中，全局数字线接触结构162及导电结构164个别地包括导电材料，例如展现相对低电阻值以促进数据传输速度提高(例如低RC延迟)的材料。在一些实施例中，全局数字线接触结构162及导电结构164个别地包括铜。在其它实施例中，全局数字线接触结构162及导电结构164个别地包括钨。在其它实施例中，全局数字线接触结构162及导电结构164个别地包括氮化钛。
全局数字线108及全局数字线接触结构162中的每一者的至少一部分可形成于第一绝缘材料114内。
在一些实施例中，与多路复用器166垂直(例如，在Z方向上)相邻(例如，垂直地在多路复用器166上方)的存取装置130可包括经配置以通过额外导电结构172将水平相邻(例如，在X方向上)导电支柱结构160电耦合到导电结构142的晶体管170，其中的一者在方框171中说明。在一些实施例中，多路复用器166个别地经配置以从多路复用器控制器区(例如多路复用器控制器区109)接收信号(例如选择信号)且将信号提供到位线(例如导电支柱结构160(图1B))以选择性存取第一阵列区101内的期望存储器单元用于实现存储器单元120的一或多个控制操作。
晶体管170可包括经配置以将偏压电压提供到其耦合到的导电支柱结构160(例如水平相邻(例如，在X方向上)导电支柱结构160)的所谓的“泄放”晶体管或“泄漏”晶体管。在一些实施例中，耦合到晶体管170的导电结构132可与一电压(例如漏极电压Vdd或电压源供应Vss)电连通。在使用及操作时，晶体管170经配置以将负电压提供到存储器单元120的未选定(例如无效)垂直堆叠的导电支柱结构160。换句话说，晶体管170经配置以电连接未选定导电支柱结构160与可耦合到负电压的其相应导电结构142(例如接地结构、单元板)。在一些实施例中，存储器单元120的每一垂直堆叠包括一个多路复用器166及一个晶体管170。在一些实施例中，存储器单元120的每一垂直堆叠包含至少一个(例如一个)多路复用器166及至少一个(例如一个)晶体管170。
额外导电结构172可包括上文参考导电结构164描述的导电材料中的一或多者。在一些实施例中，额外导电结构172包括与导电结构164基本上相同的材料组成。在一些实施例中，额外导电结构172包括铜。在其它实施例中，额外导电结构172包括钨。在其它实施例中，额外导电结构172包括氮化钛。
参考图1B及图1C，在一些实施例中，全局数字线108可垂直定位于堆叠结构135及存储器单元120的垂直堆叠下方(例如，在Z方向上)。在一些实施例中，存储器单元120的垂直堆叠与第一基底结构112垂直间隔比全局数字线108更大的垂直距离。
参考图1A及图1C，堆叠结构135的导电结构132可水平(例如，在X方向上)终止于定位于堆叠结构135的水平(例如，在X方向上)终端部分处的阶梯结构174处。虽然阶梯结构174在图1A中说明，但应理解，阶梯结构174定位于第一微电子装置结构100的垂直上(例如，在Z方向上)表面下面。参考图1C，垂直较高(例如，在Z方向上)导电结构132可具有比垂直较低导电结构132更小的水平尺寸(例如，在X方向上)，使得导电结构132的水平边缘至少部分界定阶梯结构174的梯级175。在一些实施例中，垂直高于(例如，在Z方向上)其它存储器单元120的存储器单元120的垂直堆叠的存储器单元120包括具有比存储器单元120的垂直堆叠的垂直较低存储器单元120的导电结构132更小的水平尺寸(例如，在X方向上)的导电结构132且与所述导电结构相交。在一些实施例中，多路复用器166的导电结构132的水平尺寸(例如，在X方向上)可大于晶体管170的导电结构132的水平尺寸，其可大于与存储器单元120相交的导电结构132的水平尺寸。如本文中更详细描述，在一些实施例中，与晶体管多路复用器166及晶体管170相关联的垂直最下(例如，在Z方向上)(例如两个垂直最下)导电结构132可具有相对较小水平尺寸(例如，在Z方向上)以促进此类导电结构132(例如，借助于第四导电互连结构125(图1C))电连接到第一多路复用器控制器区109的垂直下伏(例如，在Z方向上)晶体管结构185。
在一些实施例中，全局数字线108垂直定位于阶梯结构174下方(例如，在Z方向上)。全局数字线108可经垂直定位成更靠近(例如，在Z方向上)具有比具有相对较短水平尺寸(例如，在X方向上)的导电结构132更大的水平尺寸(例如，在X方向上)的导电结构132。
阶梯结构174可定位于第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111中的一或多者内。换句话说，第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111中的每一者可包含阶梯结构174中的一或多者的至少一部分(例如全部)。参考图1A，在一些实施例中，堆叠结构135中的每一者的阶梯结构174在第一方向上(例如，在X方向上)水平对准且在第二方向(例如Y方向)上水平偏移。在一些此类实施例中，每一堆叠结构135在堆叠结构135的第一水平端(例如，在X方向上)处个别地包含阶梯结构174且在堆叠结构135的第二相对水平端(例如，在X方向上)处个别地包含额外阶梯结构174。在一些此类实施例中，每一堆叠结构135可个别地包含第一列解码器区107内的阶梯结构174及第一多路复用器控制器区109或第一感测放大器驱动器区111中的一者内的额外阶梯结构174。在一些此类实施例中，堆叠结构135中的每一者个别地包含两(2)个阶梯结构174。
在其它实施例中，水平相邻(例如，在Y方向上)堆叠结构135的阶梯结构174可定位于第一微电子装置结构100的相对水平端(例如，在X方向上)处。在一些此类实施例中，每隔一个堆叠结构135(例如，在Y方向上)包含第一微电子装置结构100的第一水平端(例如，在X方向上)处的阶梯结构174，而堆叠结构135中的其它者个别地包含与第一水平端相对的第一微电子装置结构100的第二水平端(例如，在X方向上)处的阶梯结构174。换句话说，水平相邻(例如，在Y方向上)堆叠结构135的阶梯结构174可交替于第一微电子装置结构100的第一水平端(例如，在X方向上)与第一微电子装置结构100的第二水平端(例如，在X方向上)之间，第二水平端与第一水平端相对。
尽管图1A说明每个堆叠结构135的两个阶梯结构174(例如每一堆叠结构135的每一水平端(例如，在X方向上)处的阶梯结构174)，但本公开不限于此。在其它实施例中，每一堆叠结构135可包含一个阶梯结构174，且阶梯结构174中的每一者可定位于堆叠结构135的相同水平端(例如，在X方向上)处。在一些此类实施例中，阶梯结构174可各自定位于第一列解码器区107中；或阶梯结构174可个别地定位于第一多路复用器控制器区109或第一感测放大器驱动器区111中的一者中。
阶梯结构174的梯级175的数量可对应于堆叠结构的存储器单元120的层阶数量(减去多路复用器166的一个层阶及晶体管170的一个层阶)。尽管图1A及图1C说明阶梯结构174个别地包括特定数目(例如六(6))个梯级175，但本公开不限于此。在其它实施例中，阶梯结构174各自个别地包含期望数量的梯级175，例如在从三十二(32)个梯级175到二百五十六(256)个梯级175的范围内。在一些实施例中，阶梯结构174各自个别地包含六十四(64)个梯级175。在其它实施例中，阶梯结构174各自个别地包含九十六(96)个或更多个梯级175。在其它实施例中，阶梯结构174各自个别地包含不同数目个梯级175，例如少于六十四(64)个梯级175(例如少于或等于六十(60)个梯级175、少于或等于五十(50)个梯级175、少于约四十(40)个梯级175、少于或等于三十(30)个梯级175、少于或等于二十(20)个梯级175、少于或等于十(10)个梯级175)或大于六十四(64)个梯级175(例如大于或等于七十(70)个梯级175、大于或等于一百(100)个梯级175、大于或等于约一百二十八(128)个梯级175、大于二百五十六(256)个梯级175)。
在一些实施例中，阶梯结构174各自个别地包含相同数量的梯级175。在一些此类实施例中，相同堆叠结构135的阶梯结构174包含相同数量的梯级175。在一些实施例中，堆叠结构135的每一阶梯结构174的每一梯级175可从阶梯结构174的垂直相邻梯级175垂直偏移(例如，在Z方向上)垂直交替的导电结构132及绝缘结构137的一个层阶(例如一个层级)。在一些此类实施例中，堆叠结构135的每个导电结构132可在堆叠结构135的阶梯结构174的每一水平端(例如，在X方向上)处包括梯级175。在其它实施例中，堆叠结构135的第一水平大小(例如，在X方向上)上的阶梯结构174的垂直相邻(例如，在Z方向上)梯级175可垂直偏移(例如，在Z方向上)垂直交替的导电结构132及绝缘结构137的两个层阶(例如两个层级)。在一些此类实施例中，每一阶梯结构174的梯级175由堆叠结构135的每隔一个导电结构132形成且相同堆叠结构135的水平相对端(例如，在X方向上)处的阶梯结构174的梯级175可由彼此垂直间隔(例如，在Z方向上)导电结构132及绝缘结构137的一个层阶的导电结构132界定。
继续参考图1A及图1C，第一导电接触结构176可在梯级175处与个别导电结构132电连通。举例来说，第一导电接触结构176可个别地物理接触(例如，着陆于)至少部分界定梯级175的梯面的导电结构132的上表面的部分。在一些实施例中，每一阶梯结构174的每隔一个梯级175可与第一导电接触结构176电连通。在一些此类实施例中，每一堆叠结构135在其每一水平(例如，在X方向上)端处包含一个阶梯结构174且每一阶梯结构174的每隔一个梯级175个别地与第一导电接触结构176接触。未与第一导电接触结构176电连通的堆叠结构135的第一水平端处的第一阶梯结构174的每一导电结构132可在堆叠结构135的第二相对水平端处的第二阶梯结构174的梯级175处个别地与第一导电接触结构176电连通。在其它实施例中，每一阶梯结构174的每一梯级175可在阶梯结构174的水平(例如，在X方向上)端处与第一导电接触结构176电连通。
第一导电接触结构176可个别地由导电材料形成且包含导电材料，例如上文参考导电支柱结构160描述的材料中的一或多者。在一些实施例中，第一导电接触结构176包括与导电支柱结构160基本上相同的材料组成。在其它实施例中，第一导电接触结构176包括与导电支柱结构160不同的材料组成。在一些实施例中，第一导电接触结构176包括钨。
第一垫结构178可垂直上覆于第一导电接触结构176且个别地与第一导电接触结构176电连通。第一导电接触结构176中的每一者个别地与第一垫结构178中的一者电连通。第一垫结构178可形成于第二绝缘材料180内。
第一垫结构178可个别地由导电材料形成且包含导电材料，例如上文参考全局数字线108描述的材料中的一或多者。在一些实施例中，第一垫结构178由钨形成且包含钨。在其它实施例中，第一垫结构178由铜形成且包含铜。
继续参考图1C，在一些实施例中，与多路复用器166电连通的导电结构132可借助于第四导电互连结构125与第一多路复用器控制器区109内的晶体管结构185电连通。另外，与晶体管170电连通的导电结构132可借助于其它第四导电互连结构125与第一多路复用器控制器区109内的晶体管结构185电连通。在一些实施例中，与多路复用器166电连通的导电结构132及与晶体管170电连通的导电结构132可各自个别地展现水平尺寸(例如，在X方向上)以促进借助于第四导电互连结构125电连接相应导电结构132与第一多路复用器控制器区109内的晶体管结构185且不短接到垂直相邻(例如，在Z方向上)导电结构132。在其它实施例中，垂直最下导电结构132可在堆叠结构135的第一水平端(例如，在X方向上)处与第四导电互连结构125中的一者电连通且下一垂直最下导电结构132可在堆叠结构135的相对水平端(例如，在X方向上)处与第四导电互连结构125电连通。在一些实施例中，两个垂直最下导电结构132可具有基本上相同水平尺寸，但可在堆叠结构135的第一水平端处从两个垂直最下导电结构132中的另一者进一步突出且小于堆叠结构135的第二水平端处的另一最下导电结构132，使得两个最下导电结构132中的每一者与第四导电互连结构125中的一者电连通且彼此不短接。
图1D是通过与图1C中说明的第一列解码器区107、第一感测放大器装置区105及第一多路复用器控制器区109的部分不同的部分的通过图1A的截面线D-D截取的第一微电子装置结构100的简化部分横截面图。图1D的横截面通过仅从包含导电结构132的堆叠结构135水平偏移(例如，在Y方向上)的存储器单元120的垂直堆叠的存取装置130截取。
参考图1E及图1F，一或多个第五导电互连结构182垂直延伸(例如，在Z方向上)穿过绝缘结构137及第一绝缘材料112以接触第一输入/输出(I/O)装置及插座区113内的第一基底结构112。
第二垫结构184可垂直上覆于第五导电互连结构182中的一者且个别地与所述一者电连通。第二垫结构184可定位于第二绝缘材料180内。
参考图1G，在第一额外电子装置区115内，至少一些第五导电互连结构182与电容器结构177(图1A中未说明)电连通且至少一些第五导电互连结构182与泵结构179(图1A中未说明)电连通。在一些实施例中，电容器结构177基本上类似于第一阵列区101内的存储装置150，但未经配置以与导电结构132或导电支柱结构160电连通。在一些实施例中，泵结构179包括基本上类似于晶体管结构185的一或多个晶体管结构。
第五导电互连结构182可个别地由导电材料形成且包含导电材料，例如(举例来说)上文参考全局数字线108描述的材料中的一或多者。在一些实施例中，第五导电互连结构182个别地包括钨。
第二垫结构184可由导电材料形成且包含导电材料，例如第一垫结构178的材料中的一或多者。在一些实施例中，第二垫结构184个别地包括与第一垫结构178基本上相同的材料组成。在一些实施例中，第二垫结构184由钨形成且包含钨。在其它实施例中，第二垫结构184由铜形成且包含铜。
共同参考图1B到图1G，第二绝缘材料180垂直上覆于第一微电子装置结构100。如本文中更详细描述，第二绝缘材料180可促进将第一微电子装置结构100附接(例如，接合)到第二微电子装置结构(例如第二微电子装置结构200(图2A))。
第二绝缘材料180可由上文参考第一绝缘材料114描述的材料中的一或多者形成且包含所述一或多者。在一些实施例中，第二绝缘材料180包括与第一绝缘材料114基本上相同的材料组成。在一些实施例中，第二绝缘材料180包括二氧化硅。
图2A到图2M是说明根据本公开的实施例的第二微电子装置结构200的简化部分横截面图。类似于第一微电子装置结构100的对应组件的第二微电子装置结构200的组件可保持相同数字符号，只是参考元件符号1XX用2XX替换。换句话说，在图2A到图2M及相关联描述中，在功能上类似于参考图1A到图1G描述的第一微电子装置结构100的前述特征(例如结构、材料、装置、区)的第二微电子装置结构200的特征(例如结构、材料、装置、区)用加100的类似参考元件符号指代。为了避免重复，本文中未详细描述图2A到2M中展示的所有特征。确切来说，除非下文另外描述，否则在图2A到2M中，由先前参考图1A到图1G中的一或多者描述的特征的参考元件符号加100的参考元件符号标示的特征应被理解为基本上类似于前述特征。举非限制性实例来说，除非下文另外描述，否则图2A中由参考元件符号230标示的特征应被理解为本文中先前参考图1A及图1B描述的存取装置130中的一者(包含其沟道材料134、源极材料136及漏极材料138)。第二微电子装置结构200在本文中也可称为第二裸片或第二半导电晶片。
图2B是通过图2A的截面线B-B截取的第二微电子装置结构200的简化部分横截面图；图2C是通过图2A的截面线C-C截取的第二微电子装置结构200的简化部分横截面图；图2D是通过图2A的截面线D-D截取的第二微电子装置结构200的简化部分横截面图；图2E是通过图2A的截面线E-E截取的第二微电子装置结构200的简化部分横截面图；图2F是通过图2A的截面线F-F截取的第二微电子装置结构200的简化部分横截面图；且图2G是通过图2A的截面线G-G截取的第二微电子装置结构200的简化部分横截面图。图2H到图2M说明在图2B到图2G中说明的处理阶段之后的处理阶段中的第二微电子装置结构200。
参考图2A，在一些实施例中，第二微电子装置结构200可展现与第一微电子装置结构100基本上相同的水平面积(例如，在XY平面中)。第二微电子装置结构200可包含第二阵列区201(在本文中也称为“第二存储器阵列区”)及定位于第二阵列区201外部的一或多个外围区203。在一些实施例中，外围区203水平(例如，在至少X方向上)包围第二阵列区201。在一些实施例中，外围区203在第一水平方向(例如X方向)上基本上包围第二阵列区201的所有水平侧。在其它实施例中，外围区203基本上包围第二阵列区201的所有水平边界(例如整个水平面积)。
在一些实施例中，第二微电子装置结构200的外围区203约为与第一微电子装置结构100的外围区103的面积相同的大小。在一些此类实施例中，第二阵列区201的面积可约为与第一阵列区101的面积相同的大小。然而，本公开不限于此。举例来说，在一些实施例中，第二阵列区201的面积大于第一阵列区101的面积。在其它实施例中，第二阵列区201的面积小于第一阵列区101的面积。
第二阵列区201可包含例如第二感测放大器装置区205、第一子字线驱动器区217及第二子字线驱动器区219。第一子字线驱动器区217及第二子字线驱动器区219定位于相应第一导电接触退出区219A中，其中额外第一导电接触结构276退出第二微电子装置结构200用于电连接到额外微电子装置结构的一或多个组件。在一些实施例中，第二感测放大器装置区205水平地在(例如，在X方向上)第一子字线驱动器区217与第二子字线驱动器区219之间。
在一些实施例中，例如当每一阶梯结构174的每隔一个梯级175与第一导电接触结构176电连通时，第一子字线驱动器区217及第二子字线驱动器区219中的一者包括包含经配置以与导电结构132的偶数层阶电连通的偶数子字线驱动器的偶数子字线驱动器区，且第一子字线驱动器区217及第二子字线驱动器区219中的另一者包括包含经配置以与导电结构132的奇数层阶电连通的奇数子字线驱动器的奇数字线驱动器区。
在一些实施例中，第二阵列区201包含第一行解码器装置区223及第二行解码器装置区227。第一行解码器装置区223与第一子字线驱动器区217水平相邻(例如，在X方向上)且第二行解码器装置区227与第二子字线驱动器区219水平相邻(例如，在X方向上)。在一些实施例中，第一行解码器装置区223水平介入(例如，在X方向上)于第一子字线驱动器区217与第二感测放大器装置区205之间；且第二行解码器装置区227水平介入(例如，在X方向上)于第二子字线驱动器区219与第二感测放大器装置区205之间。
第一行解码器装置区223及第二行解码器装置区227中的每一者可与相应第一子字线驱动器区217及第二子字线驱动器区219电连通。第一行解码器装置区223及第二行解码器装置区227中的每一者可个别地经配置以从例如地址解码器接收地址信号。
外围区203可包含例如第二列解码器区207、第二多路复用器控制器区209、第二感测放大器驱动器区211、第二输入/输出(I/O)装置及插座区213及第二额外电子装置区215。第二列解码器区207、第二多路复用器控制器区209、第二感测放大器驱动器区211、第二输入/输出(I/O)装置及插座区213及第二额外电子装置区215可基本上类似于第一列解码器区107、第一多路复用器控制器区109、第一感测放大器驱动器区111、第一输入/输出(I/O)装置及插座区113及第一额外电子装置区115中的相应者。
第一子字线驱动器区217及第二子字线驱动器区219可个别地包含与第一微电子装置结构100(图1B)的存储器单元120(图1B)电连通的子字线驱动器。如本文中将更详细描述，在一些实施例中，在将第二微电子装置结构200附接到第一微电子装置结构100之后，第一子字线驱动器区217及第二子字线驱动器区219可垂直地在第一列解码器区107、第一多路复用器控制器区109、第一感测放大器驱动器区111上方(例如，在Z方向上)。
第二感测放大器装置区205可包含例如上文参考第一感测放大器装置区105描述的电路系统及装置中的一或多者。举非限制性实例来说，第二感测放大器装置区205可包含均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)(也称为N感测放大器)及PMOS感测放大器(PSA)(也称为P感测放大器)中的一或多者。如本文中将更详细描述，第二感测放大器装置区205的装置及电路系统(例如感测放大器)可耦合到第二阵列区201内的存储器单元(例如存储器单元220(图2B))的局部数字线(例如导电支柱结构260(图2B))用于实现存储器单元220的一或多个控制操作。
第二列解码器区207可包含上文参考第一列解码器区107描述的装置及电路系统中的一或多者。举非限制性实例来说，第二列解码器区207可包含列解码器装置，其经配置以例如从地址解码器或从输入/输出(I/O)装置及插座区213的第二额外输入/输出装置的装置接收地址信号及将列选择信号发送到第二感测放大器装置区205的列选择装置。在一些实施例中，第二列解码器区207包含与第一列解码器区107基本上相同的装置及电路系统。
第二多路复用器控制器区209可包含上文参考第一多路复用器控制器区109描述的相同装置及电路系统中的一或多者。举非限制性实例来说，第二多路复用器控制器区209可包含经配置以实现第二阵列区201内的多路复用器(例如266(图2B、图2C))的操作的多路复用器控制装置。举例来说，第二多路复用器控制器区209可包含选择装置(例如晶体管)用于选择性将电流提供到第二阵列区201内的多路复用器。在一些实施例中，第二多路复用器控制器区209包含与第一多路复用器控制器区109基本上相同的装置及电路系统。
第二感测放大器驱动器区211可包含上文参考第一感测放大器驱动器区111描述的相同装置及电路系统中的一或多者。举非限制性实例来说，第二感测放大器驱动器区211可包含NMOS感测放大器驱动器及PMOS感测放大器驱动器。在一些实施例中，第二感测放大器驱动器区211包含与第一感测放大器驱动器区111基本上相同的装置及电路系统。
第二列解码器区207、第二多路复用器控制器区209及第二感测放大器驱动器区211中的每一者可个别地与第二行解码器装置区227及第二子字线驱动器区219水平相邻(例如，在X方向上)。在一些实施例中，第二列解码器区207、第二多路复用器控制器区209及第二感测放大器驱动器区211中的每一者与第二列解码器区207、第二多路复用器控制器区209及第二感测放大器驱动器区211中的其它者中的一或两者水平相邻(例如，在Y方向上)。在其它实施例中，第二列解码器区207、第二多路复用器控制器区209及第二感测放大器驱动器区211中的每一者与第二感测放大器装置区205基本上共同延伸且展现与第二感测放大器装置区205基本上相同的水平尺寸(例如，在Y方向上)。在一些此类实施例中，第二列解码器区207、第二多路复用器控制器区209及第二感测放大器驱动器区211中的每一者可与第二列解码器区207、第二多路复用器控制器区209及第二感测放大器驱动器区211中的其它者中的一或两者水平相邻(例如，在X方向上)。
第二输入/输出(I/O)装置及插座区213可包含上文参考第一输入/输出(I/O)装置及插座区113描述的相同装置及电路系统中的一或多者。举非限制性实例来说，第二输入/输出(I/O)装置及插座区213可包含经配置以实现微电子装置(例如微电子装置500(图6A到图6F))及/或第二微电子装置结构200的操作的一或多个输入/输出装置。一或多个第二输入/输出装置可耦合到例如微电子装置的后段工艺(BEOL)结构中的一或多者及第一微电子装置结构100的一或多个组件(例如，耦合到第一微电子装置结构100的输入/输出装置)。在一些实施例中，第二输入/输出(I/O)装置及插座区213包含与第一输入/输出(I/O)装置及插座区113基本上相同的装置及电路系统。
在一些实施例中，第二输入/输出(I/O)装置及插座区213中的一者与第一子字线驱动器区217及第二额外电子装置区215水平相邻(例如，在X方向上)；且第二输入/输出(I/O)装置及插座区213中的另一者与第二子字线驱动器区219水平相邻(例如，在X方向上)。
第二额外电子装置区215可包含上文参考第一额外电子装置区115描述的相同装置及电路系统中的一或多者。举非限制性实例来说，第二额外电子装置区215可包含泵电容器、解耦电容器、电压产生器及电力供应端子中的一或多者。在一些实施例中，第二额外电子装置区215包含一或多个电容器结构，例如一或多个泵电容器及一或多个解耦电容器。在一些实施例中，第二额外电子装置区215包含与第一额外电子装置区115基本上相同的装置及电路系统。
第二额外电子装置区215可与第二输入/输出(I/O)装置及插座区213中的一者水平相邻(例如，在X方向上)。
在一些实施例中，第二感测放大器装置区205、第二列解码器区207、第二多路复用器控制器区209、第二感测放大器驱动器区211中的每一者可具有小于第一感测放大器装置区105、第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111中的相应者的水平面积的水平面积(例如，在XY平面中)。在一些实施例中且如本文中更详细描述，第二微电子装置结构200包括比第一微电子装置结构100更少层阶(层级)的存储器单元220。
共同参考图2A及图2B，额外全局数字线208(也称为“额外导电线”)水平延伸(例如，在Y方向上)穿过第二阵列区201且水平终止于第二导电接触退出区206内的第二阵列区201的水平终端处(例如，在Y方向上)。额外全局数字线208中的每一者可在第二导电接触退出区206中的一者内的额外全局数字线208的水平端(例如，在Y方向上)处个别地与导电接触结构210(图2A)电连通，如上文参考全局数字线108描述。
额外全局数字线208包含第一全局数字线208A及第二全局数字线208B。第一全局数字线208A在本文中可称为“贯穿全局数字线”且第二全局数字线208B在本文中可称为“参考全局数字线”，如上文参考第一全局数字线108A及第二全局数字线108B描述。第一全局数字线208A及第二全局数字线208B在本文中可统称为“全局数字线”。在一些实施例中，第一全局数字线208A定位于第二微电子装置结构200的第一水平端(例如，在Y方向上)上且第二全局数字线208B定位于第二微电子装置结构200的与第一水平端相对的第二水平端(例如，在Y方向上)上。
额外全局数字线208及导电接触结构210中的每一者可个别地由导电材料形成且包含导电材料，例如上文参考全局数字线108及导电接触结构110描述的材料中的一或多者。在一些实施例中，额外全局数字线208及导电接触结构210个别地由与相应全局数字线108及导电接触结构110中的每一者相同的材料组成形成且包含所述材料组成。在一些实施例中，额外全局数字线208及导电接触结构210个别地包括钨。在其它实施例中，额外全局数字线208及导电接触结构210个别地包括铜。
继续参考图2A及图2B，在第二阵列区201内，第二微电子装置结构200包含第二基底结构212之上的存储器单元220的垂直(例如，在Z方向上)堆叠。存储器单元220的每一垂直堆叠包括存取装置230的垂直堆叠及存储装置250的垂直堆叠，存储装置250的垂直堆叠的存储装置250耦合到存取装置230的垂直堆叠的存取装置230。尽管图2A说明存储器单元220的七十二(72)个垂直堆叠，但本公开不限于此，且第二阵列区201可包含存储器单元220的大于七十二个垂直堆叠。
第二基底结构212在本文中也可称为第二裸片或第二晶片。第二基底结构212可由上文参考第一基底结构112描述的材料中的一或多者形成且包含所述一或多者。在一些实施例中，第二基底结构212包括与第一基底结构112基本上相同的材料组成。在一些实施例中，第二基底结构212包括块状衬底，其包括半导电材料，例如硅。
在一些实施例中，第二基底结构212包含形成于其中及/或其上的不同层、结构、装置及/或区。第二基底结构212包含经配置以实现例如在第二感测放大器装置区205、第二列解码器区207、第二多路复用器控制器区209、第二感测放大器驱动器区211、第二输入/输出(I/O)装置及插座区213、第二额外电子装置区215、第一子字线驱动器区217及第二子字线驱动器区219中的每一者内操作第二微电子装置结构200的存储器单元220的垂直堆叠的互补金属-氧化物-半导体(CMOS)电路系统及装置。
如上文参考感测放大器装置区105、第一列解码器区107、第一多路复用器控制器区109及第一感测放大器驱动器区111描述，第二感测放大器装置区205、第二列解码器区207、第二多路复用器控制器区209、第二感测放大器驱动器区211、第一子字线驱动器区217及第二子字线驱动器区219中的每一者可垂直地在存储器单元220的垂直堆叠下方(例如，在Z方向上)。
第二基底结构212可通过垂直介入(例如，在Z方向上)于第二基底结构212与存储器单元220的垂直堆叠之间的第三绝缘材料214来与存储器单元220的垂直堆叠电隔离。第三绝缘材料214可由绝缘材料形成且包含绝缘材料，例如上文参考第一绝缘材料114描述的材料中的一或多者。在一些实施例中，第三绝缘材料214包括与第一绝缘材料114基本上相同的材料组成。在一些实施例中，第三绝缘材料214包括二氧化硅。
第二感测放大器装置区205、第二列解码器区207、第二多路复用器控制器区209、第二感测放大器驱动器区211、第一子字线驱动器区217及第二子字线驱动器区219中的每一者可个别地包含形成于第二基底结构212内且垂直地在第二基底结构212与存储器单元220的垂直堆叠之间(例如，在Z方向上)的晶体管结构285。水平相邻(例如，在X方向上、在Y方向上)晶体管结构285通过包括第三绝缘材料214的隔离沟槽286来彼此隔离。第二感测放大器装置区205、第二列解码器区207、第二多路复用器控制器区209、第二感测放大器驱动器区211、第一子字线驱动器区217、第二子字线驱动器区219、第一行解码器装置区223及第二行解码器装置区227可各自定位于垂直定位于存储器单元220的垂直堆叠下方(例如，在Z方向上)的第二控制逻辑装置区221内。
晶体管结构285可基本上类似于晶体管结构185。举例来说，晶体管结构285可各自个别地包含导电掺杂区288，其中的每一者包含源极区288A及漏极区288B。导电掺杂区288中的每一者可由上文参考导电掺杂区188、源极区188A及漏极区188B描述的基本上相同材料形成且包含所述基本上相同材料。
晶体管结构285可进一步包含垂直上覆于第二基底结构212且水平延伸于导电掺杂区288之间的栅极结构290。晶体管结构285的沟道区可水平插入于导电掺杂区之间。导电掺杂区288及栅极结构290可个别地电耦合到第六导电互连结构292。第六导电互连结构292可个别地将导电掺杂区288及栅极结构290电耦合到一或多个第三布线结构294。
栅极结构290可与彼此水平相邻(例如，在X方向上(图2A))的多个晶体管结构285的沟道区水平对准(例如，在Y方向上)且由所述沟道区共享。在一些此类实施例中，栅极结构290在第一水平方向上(例如，在Y方向上)延伸。另外，电介质材料(在本文中也称为“栅极电介质材料”)可垂直插入于栅极结构290与至少部分界定晶体管结构285的沟道区的第二基底结构212的部分之间。图2B中未说明导电掺杂区288及与导电掺杂区288电连通的第六导电互连结构292，但应理解，导电掺杂区288及第六导电互连结构292定位于与栅极结构290在其中延伸的平面不同的平面中。举非限制性实例来说，每一栅极结构290可与栅极结构290的第一侧上(例如，在X方向上与栅极结构290间隔)的多个源极区288A及栅极结构290的第二相对侧上(例如，在X方向上栅极结构290间隔，与源极区288A相对)的多个漏极区288B电连通。至少一些第三布线结构294(例如未与第六导电互连结构292(其与栅极结构290电连通)电连通的第三布线结构294)可与第六导电互连结构292电连通，第六导电互连结构292又与源极区288A中的一者或漏极区288B中的一者电连通，如图2C及图2D中说明。继续参考图2B，源极区288A及漏极区288B中的每一者两者及第六导电互连结构292中的四者以虚线说明以指示此类源极区288A、漏极区288B及第六导电互连结构292定位于与图2B中说明的栅极结构290在其中延伸的平面不同的平面中。
栅极结构290、第六导电互连结构292及第三布线结构294中的每一者可由上文参考栅极结构190、第一导电互连结构192及第一布线结构194描述的基本上相同材料形成且包含所述基本上相同材料。
第三绝缘材料214可在晶体管结构285之间且电隔离晶体管结构285、第六导电互连结构292及第三布线结构294的不同部分。
继续参考图2B，第二感测放大器装置区205内的晶体管结构285可形成感测放大器装置。在一些实施例中，第二感测放大器装置区205的至少一些晶体管结构285借助于第三布线结构294及第七导电互连结构296与全局数字线208电连通。在一些实施例中，第二感测放大器装置区205的每一感测放大器装置包含多个晶体管结构285且与第一全局数字线208A中的一者(例如，通过晶体管结构285中的一者)及第二全局数字线208B中的一者(例如，通过晶体管结构285中的额外者)电连通。在使用及操作时(例如，例如在读取操作期间)，第二感测放大器装置区205的感测放大器装置经配置以放大感测放大器装置连接到的第一全局数字线208A与第二全局数字线208B之间的信号(例如电压差)。
共同参考图2C及图2D，第一子字线驱动器区217、第一行解码器装置区223、第二行解码器装置区227、第二列解码器区207(及第二多路复用器控制器区209、第二感测放大器驱动器区211中的每一者，图2C的横截面中未说明)及第二子字线驱动器区219中的每一者中的晶体管结构285可个别地与第八导电互连结构298电连通，第八导电互连结构298又与第四布线结构299电连通。第四布线结构299可经配置以将第二微电子装置结构200的第一区内的相应晶体管结构285电连接到例如第二微电子装置结构200的另一区。举非限制性实例来说，与第一行解码器装置区223及第二行解码器装置区227内的晶体管结构285电连通的至少一些第四布线结构299可个别地与相应第一子字线驱动器区217及第二子字线驱动器区219的一或多个组件电连通(例如，例如通过一或多个主字线驱动器的一或多个组件)且与地址解码器的一或多个组件电连通；与第一子字线驱动器区217及第二子字线驱动器区219中的每一者内的晶体管结构285电连通的至少一些第四布线结构299可与主字线驱动器区的一或多个组件电连通；与第二列解码器区207内的晶体管结构285电连通的至少一些第四布线结构299可与第二感测放大器装置区205的列选择装置的晶体管结构285电连通；与第二感测放大器驱动器区211内的晶体管结构285电连通的至少一些第四布线结构299可与第二感测放大器装置区205内的晶体管结构285电连通；且与第二多路复用器控制器区209内的晶体管结构285电连通的至少一些第四布线结构299可与多路复用器(例如多路复用器266(图2B))及/或第二列解码器区207内的晶体管结构285电连通。
在一些实施例中，阶梯结构274的梯级275的水平边界(例如，在X方向上)内的第二控制逻辑装置区221的区可包含第一子字线驱动器区217及第二子字线驱动器区219的晶体管结构285。在一些实施例中，电耦合到第一子字线驱动器区217及第二子字线驱动器区219内的晶体管结构285的第四布线结构299可布线到图2D中说明的从阶梯结构274水平偏移(例如，在Y方向上)的第一子字线驱动器区217及第二子字线驱动器区219中的相应者的不同区。如本文中更详细描述，导电互连结构(例如第十导电互连结构281(图2J))经形成为与第一子字线驱动器区217及第二子字线驱动器区219内的第四布线结构299电连通。
尽管图2C及图2D说明通过第二列解码器区207的横截面图，但应理解，说明第二列解码器区207的图2C及图2D的横截面图可基本上类似于通过第二多路复用器控制器区209或第二感测放大器驱动器区211截取的横截面且第二多路复用器控制器区209及第二感测放大器驱动器区211中的每一者个别地包括晶体管结构285，如参考第二列解码器区207描述及说明。
第七导电互连结构296、第八导电互连结构298及第四布线结构299中的每一者可个别地由导电材料形成且包含导电材料，例如上文参考第二导电互连结构196、第三导电互连结构198及第二布线结构199描述的材料中的一或多者。在一些实施例中，第七导电互连结构296、第八导电互连结构298及第四布线结构299中的每一者由与第二导电互连结构196、第三导电互连结构198及第二布线结构199中的相应者基本上相同的材料组成形成且包含所述材料组成。
参考图2B且如上文参考存储器单元120的垂直堆叠描述，存储器单元220的垂直堆叠中的每一者包括存取装置230的垂直堆叠及存储装置250的垂直堆叠。存取装置230中的每一者可个别地耦合到堆叠结构235(图2C)的导电结构232(图2A、图2C)，堆叠结构235包括通过一或多个绝缘结构来彼此垂直(例如，在Z方向上)间隔的导电结构232(在本文中也称为“第一导电线”、“存取线”或“字线”)的层阶。
存取装置230可基本上类似于存取装置130且包含例如源极材料236与漏极材料238之间的沟道材料234，沟道材料234、源极材料236及漏极材料238包括与相应沟道材料134、源极材料136及漏极材料138中的每一者基本上相同的材料组成。
导电结构232可作为线水平(例如，在X方向上；图2C)延伸穿过存储器单元220的垂直堆叠且可各自经配置以可操作地耦合到垂直相邻(例如，在Z方向上)存取装置230的垂直(例如，在Z方向上)相邻沟道材料234。换句话说，导电结构232可经配置以可操作地耦合到垂直相邻存取装置230。导电结构232可个别地由导电材料形成且包含导电材料，例如上文参考导电结构132描述的材料中的一或多者。在一些实施例中，导电结构232包括与导电结构132基本上相同的材料组成。
如上文参考导电结构132描述，导电结构232可经配置以提供足够电流通过存取装置230中的每一者的沟道区(例如沟道材料234)以将水平相邻且相关联的存储装置250电耦合到例如垂直延伸(例如，在Z方向上)穿过存取装置230的垂直堆叠的导电支柱结构(例如导电支柱结构260)。堆叠结构235可与存储器单元220的垂直堆叠(例如存储器单元220的垂直堆叠的存取装置130的垂直堆叠)相交，堆叠结构235的导电结构232中的每一者与存储器单元220的垂直堆叠的存储器单元220的层阶相交。参考图2A，每一堆叠结构235个别地延伸穿过存储器单元220的垂直堆叠的存取装置230的若干垂直堆叠。在一些实施例中，每一堆叠结构235延伸穿过存储器单元220的水平相邻(例如，在X方向上)垂直堆叠。在一些实施例中，堆叠结构235在水平方向上(例如，在Y方向上)彼此间隔。
尽管图2A及图2B说明堆叠结构235个别地与存储器单元220的垂直堆叠中的九(9)者相交，但本公开不限于此。在其它实施例中，堆叠结构235个别地与存储器单元220的垂直堆叠中的少于九(9)者相交，例如存储器单元220的垂直堆叠中的八(8)者、存储器单元220的垂直堆叠中的六(6)者或存储器单元220的垂直堆叠中的四(4)者。在其它实施例中，堆叠结构235个别地与存储器单元220的垂直堆叠中的多于九(9)者相交，例如存储器单元220的垂直堆叠中的多于十(10)者、存储器单元220的垂直堆叠中的多于十二(12)者、存储器单元220的垂直堆叠中的多于十六(16)者或存储器单元220的垂直堆叠中的多于二十(20)者。
沟道材料234可通过电介质材料240与导电结构232分离，电介质材料240在本文中也可称为“栅极电介质材料”且可基本上类似于上述电介质材料140。在一些实施例中，电介质材料240包括与电介质材料140基本上相同的材料组成。
在一些实施例中，绝缘结构237及额外绝缘结构239垂直(例如，在Z方向上)介入于垂直相邻存取装置230与垂直相邻存储装置250之间。绝缘结构237及额外绝缘结构239可与第一微电子装置结构100的绝缘结构137及额外绝缘结构139基本上相同。
存储装置250与导电结构242(为了清楚且便于理解描述，图2A中未说明)电连通。导电结构242可与上文参考第一微电子装置结构100描述的导电结构142基本上相同。导电结构242在本文中可称为“导电板”。
存储装置250可基本上类似于存储装置150且可个别地包括例如第一电极152(图1B)、第二电极154(图1B)及第一电极152与第二电极154之间的电介质材料156(图1B)，如上文参考存储装置150描述。第二电极154可与存储器单元220的垂直堆叠的导电结构242中的一者电连通。
继续参考图2A及图2B，第二微电子装置结构200可包含垂直延伸(例如，在Z方向上)穿过第二微电子装置结构200的导电支柱结构260。导电支柱结构260在本文中也可称为“数字线”、“第二导电线”、“数字线支柱结构”、“局部数字线”或“垂直数字线”且可基本上类似于导电支柱结构160。导电支柱结构260可电耦合到存取装置230以促进存储器单元220的垂直堆叠的存储器单元220操作。换句话说，每一导电支柱结构260垂直延伸穿过存储器单元220的垂直堆叠的存取装置230。导电支柱结构260可由导电材料形成且包含导电材料，例如上文参考导电支柱结构160描述的材料中的一或多者。
在一些实施例中，水平相邻(例如，在Y方向上)堆叠结构235中的导电支柱结构260彼此水平对准(例如，在X方向上)。在其它实施例中，水平相邻(例如，在Y方向上)堆叠结构235中的导电支柱结构260彼此水平对准(例如，在X方向上)。
参考图2B，在一些实施例中，每一额外全局数字线208(图2A、图2B)可与一或多个全局数字线接触结构262电连通，全局数字线接触结构262又个别地与导电结构264电连通以通过方框268中说明的多路复用器266选择性将相应额外全局数字线208耦合到导电支柱结构260中的一者。在一些实施例中，多路复用器266可促进选择性将电压提供到其电连接到(借助于全局数字线接触结构262)的导电支柱结构260及/或从所述导电支柱结构提供电压。因此，全局数字线208经配置以通过借助于与特定导电支柱结构260相关联的全局数字线208与多路复用器266之间的全局数字线接触结构262及导电结构264将一电压施加到将全局数字线208电连接到特定导电支柱结构260的多路复用器266来选择性电连接到垂直延伸(例如，在Z方向上)穿过存储器单元220的垂直堆叠的每一导电支柱结构260。多路复用器266可由可操作地耦合多路复用器266耦合到的导电结构232(例如垂直地在多路复用器266上方(例如，在Z方向上)的导电结构232)的多路复用器驱动器及/或多路复用器控制逻辑装置驱动。举例来说且如本文中更详细描述，多路复用器266可耦合到第二多路复用器控制器区209内的一或多个结构(例如晶体管结构285)以选择性驱动多路复用器266。
每一额外全局数字线208可经配置以借助于耦合到导电支柱结构260中的每一者的多路复用器266来选择性耦合到导电支柱结构260中的多于一者。在一些实施例中，每一额外全局数字线208经配置以与导电支柱结构260中的四(4)者电连通。在其它实施例中，额外全局数字线208中的每一者经配置以与导电支柱结构260中的八(8)者或导电支柱结构260中的十六(16)者电连通。多路复用器266中的一者可定位于(例如，水平定位于)导电支柱结构260与水平相邻导电结构264之间，水平相邻导电结构264又借助于全局数字线接触结构262与全局数字线208电连通。如上文参考多路复用器166描述，在一些实施例中，多路复用器266个别地经配置以从多路复用器控制器区接收信号(例如选择信号)且将信号提供到位线(例如导电支柱结构260(图2B))以选择性存取第二阵列区201内的期望存储器单元用于实现存储器单元220的一或多个控制操作。
全局数字线接触结构262及导电结构264可个别地由导电材料形成且包含导电材料，例如上文参考全局数字线接触结构162及导电结构164描述的材料中的一或多者。在一些实施例中，全局数字线接触结构262及导电结构264中的每一者包括与全局数字线接触结构162及导电结构164中的相应者基本上相同的材料组成。
在一些实施例中，与多路复用器266垂直(例如，在Z方向上)相邻(例如，垂直地在多路复用器266上方)的存取装置230可包括经配置以通过额外导电结构272将导电支柱结构260电耦合到导电结构242的晶体管270，其中的一者在方框271中说明。晶体管270可包括经配置以将偏压电压提供到其耦合到的导电支柱结构260(例如水平相邻(例如，在X方向上)导电支柱结构260)的所谓的“泄放”晶体管或“泄漏”晶体管。在一些实施例中，耦合到晶体管270的导电结构232可与一电压(例如漏极电压Vdd或电压源供应Vss)电连通。在一些实施例中，存储器单元220的每一垂直堆叠包括一个多路复用器266及一个晶体管270。
额外导电结构272可与额外导电结构172基本上相同且可包括上文参考额外导电结构172描述的材料中的一或多者。
参考图2A及图2C，堆叠结构235的导电结构232可水平(例如，在X方向上)终止于定位于堆叠结构235的水平(例如，在X方向上)终端部分处的阶梯结构274处。虽然阶梯结构274在图2A中说明，但应理解，阶梯结构274定位于第二微电子装置结构200的垂直上(例如，在Z方向上)表面下面。参考图2C，垂直较高(例如，在Z方向上)导电结构232可具有比垂直较低导电结构232更小的水平尺寸(例如，在X方向上)，使得导电结构232的水平边缘至少部分界定阶梯结构274的梯级275。阶梯结构274可与上文参考第一微电子装置结构100描述的阶梯结构174基本上相同。
在一些实施例中，额外全局数字线208可垂直更靠近(例如，在Z方向上)堆叠结构235的垂直最下(例如，在Z方向上)导电结构232而非堆叠结构235的垂直最上导电结构232。在一些此类实施例中，额外全局数字线208经定位成更靠近具有比堆叠结构235的其它导电结构232更大的水平尺寸(例如，在X方向上)的导电结构232。
阶梯结构274中的每一者可个别地定位于第一子字线驱动器区217及第二子字线驱动器区219中的一者内。换句话说，第一子字线驱动器区217及第二子字线驱动器区219中的每一者可包含阶梯结构274中的一或多者。参考图2A，在一些实施例中，堆叠结构235中的每一者的阶梯结构274在第一方向上(例如，在X方向上)水平对准且在第二方向(例如Y方向)上水平偏移。在一些此类实施例中，每一堆叠结构235在堆叠结构235的第一水平端(例如，在X方向上)处个别地包含阶梯结构274且在堆叠结构235的第二相对水平端(例如，在X方向上)处个别地包含额外阶梯结构274。在一些此类实施例中，每一堆叠结构235可个别地包含第一子字线驱动器区217内的阶梯结构274及第二子字线驱动器区219中的一者内的额外阶梯结构274。在一些此类实施例中，堆叠结构235中的每一者个别地包含两(2)个阶梯结构274。
在其它实施例中且如上文参考阶梯结构174描述，水平相邻(例如，在Y方向上)堆叠结构235的阶梯结构274可定位于第二微电子装置结构200的相对水平端(例如，在X方向上)处且每隔一个堆叠结构235(例如，在Y方向上)在第二微电子装置结构200的第一水平端(例如，在X方向上)处包含阶梯结构274，而堆叠结构235中的其它者在与第一水平端相对的第二微电子装置结构200的第二水平端(例如，在X方向上)处个别地包含阶梯结构274。
尽管图2A说明每个堆叠结构235的两个阶梯结构274(例如每一堆叠结构235的每一水平端(例如，在X方向上)处的阶梯结构274)，但本公开不限于此。在其它实施例中，每一堆叠结构235可包含一个阶梯结构274，且阶梯结构274中的每一者可定位于堆叠结构235的相同水平端(例如，在X方向上)处。
阶梯结构274的梯级275的数量可对应于堆叠结构的存储器单元220的层阶(减去多路复用器266的一个层阶及晶体管270的一个层阶)，如上文参考阶梯结构174描述。在一些实施例中，阶梯结构274的梯级275的数量(例如数目)可少于阶梯结构174的梯级175的数量(例如数目)。在一些实施例中，阶梯结构274各自个别地包含相同数量的梯级275。
在一些实施例中，堆叠结构235的第一水平大小(例如，在X方向上)上的阶梯结构274的垂直相邻(例如，在Z方向上)梯级275可垂直偏移(例如，在Z方向上)垂直交替的导电结构232及绝缘结构237的两个层阶。在其它实施例中，堆叠结构235的每一阶梯结构274的每一梯级275可从阶梯结构274的垂直相邻梯级275垂直偏移(例如，在Z方向上)垂直交替的导电结构232及绝缘结构237的一个层阶。
继续参考图2A及图2C，额外第一导电接触结构276可在梯级275处与个别导电结构232电连通。在一些实施例中，每一阶梯结构274的每一梯级275可在阶梯结构274的水平(例如，在X方向上)端处与额外第一导电接触结构276电连通。在其它实施例中，每一阶梯结构274的每隔一个梯级275可包含与其接触的额外第一导电接触结构276。换句话说，在一些此类实施例中，阶梯结构274的每隔一个梯级275可个别地与额外第一导电接触结构276接触。在一些此类实施例中，每一堆叠结构235可在其每一水平(例如，在X方向上)端处包含一个阶梯结构274且未与额外第一导电接触结构276电连通的堆叠结构235的第一水平端处的第一阶梯结构274的每一梯级275可在堆叠结构235的第二相对水平端处的第二阶梯结构274处个别地与额外第一导电接触结构276电连通。
额外第一导电接触结构276可个别地由导电材料形成且包含导电材料，例如上文参考第一导电接触结构176描述的材料中的一或多者。在一些实施例中，额外第一导电接触结构276个别地包括与第一导电接触结构176基本上相同的材料组成。
第三垫结构278可垂直上覆于额外第一导电接触结构276且个别地与额外第一导电接触结构276电连通。额外第一导电接触结构276中的每一者个别地与第三垫结构278中的一者电连通。第三垫结构278可形成于第四绝缘材料280内。
第三垫结构278个别地由导电材料形成且包含导电材料，例如上文参考第一垫结构178描述的材料中的一或多者。在一些实施例中，第三垫结构278由钨形成且包含钨。在其它实施例中，第三垫结构278由铜形成且包含铜。
继续参考图2C，在一些实施例中，与多路复用器266电连通的导电结构232可借助于第九导电互连结构225与第二多路复用器控制器区209内的晶体管结构285电连通。另外，与晶体管270电连通的导电结构232可借助于其它第九导电互连结构225与第二多路复用器控制器区209内的晶体管结构285电连通。在其它实施例中且如上文参考第四导电互连结构125描述，垂直最下导电结构232可在堆叠结构235的第一水平端(例如，在X方向上)处与第九导电互连结构225中的一者电连通且下一垂直最上导电结构232可在堆叠结构235的相对水平端(例如，在X方向上)处与第九导电互连结构225电连通，使得两个最下导电结构232中的每一者可与第九导电互连结构225中的一者电连通且彼此不电短接。
参考图2E到图2G，在一些实施例中，第二输入/输出(I/O)装置及插座区213及第二额外电子装置区215中的每一者可包含第三绝缘材料214、绝缘结构237及第四绝缘材料280。参考图2G，第二额外电子装置区215可包含额外电容器结构277(图2A中未说明)及额外泵结构279(图2A中未说明)，例如在第三绝缘材料214内。如本文中更详细描述，额外电路系统(例如导电接触结构)可形成于第二输入/输出(I/O)装置及插座区213及第二额外电子装置区215中的每一者中，例如将第二微电子装置结构200附接到第一微电子装置结构100。
在一些实施例中，额外电容器结构277基本上类似于第二阵列区201内的存储装置250，但未经配置以与导电结构232或导电支柱结构260电连通。在一些实施例中，额外泵结构279包括基本上类似于晶体管结构285的一或多个晶体管结构。
共同参考图2B到图2G，第四绝缘材料280垂直上覆于第一微电子装置结构100。如本文中更详细描述，第四绝缘材料280可促进将第二微电子装置结构200附接(例如，接合)到第一微电子装置结构100。
第四绝缘材料280可由绝缘材料形成且包含绝缘材料，例如上文参考第二绝缘材料180描述的材料中的一或多者。在一些实施例中，第四绝缘材料280包括二氧化硅。
现参考图2H到图2M，载体晶片组合件255可接合到第二微电子装置结构200且第二微电子装置结构200可垂直(例如，在Z方向上)反转(例如，翻转)。载体晶片组合件255可包含晶片结构257及晶片结构257之上的第五绝缘材料259。晶片结构257可包括例如玻璃衬底。第五绝缘材料259可包括氧化物材料，例如(举例来说)二氧化硅。在一些实施例中，第五绝缘材料259包括与第四绝缘材料280基本上相同的材料组成。
载体晶片组合件255可通过将第五绝缘材料259放置成与第四绝缘材料280接触及将第二微电子装置结构200及载体晶片组合件255暴露于退火条件以在与第四绝缘材料280接触的第五绝缘材料259之间形成键(例如氧化物到氧化物键)来附接到第二微电子装置结构200。在一些实施例中，第二微电子装置结构200及载体晶片组合件255暴露于大于例如800℃的温度以形成氧化物到氧化物键且将第二微电子装置结构200附接到载体晶片组合件255。
在将载体晶片组合件255附接到第二微电子装置结构200之后，第二微电子装置结构200可垂直(例如，在Z方向上)反转(例如，翻转)且第二基底结构212可通过将第二基底结构212暴露于化学机械平坦化(CMP)工艺来垂直(例如，在Z方向上)减薄。在其它实施例中，第二基底结构212通过将第二基底结构212暴露于干蚀刻来垂直减薄。将第二基底结构212垂直减薄可使晶体管结构285彼此电隔离。
在将第二基底结构212垂直减薄之后，第六绝缘材料261经形成于第二微电子装置结构200之上。第六绝缘材料261可由上文参考第三绝缘材料214描述的材料中的一或多者形成且包含所述一或多者。在一些实施例中，第六绝缘材料261包括二氧化硅。
在一些实施例中，第十导电互连结构281可经形成穿过第六绝缘材料261及第三绝缘材料214且与第一子字线驱动器区217及第二子字线驱动器区219中的每一者内的第四布线结构299接触。如下文更详细描述，第十导电互连结构281可电耦合到第一垫结构178以在将第二微电子装置结构200附接到第一微电子装置结构100之后将第一子字线驱动器区217及第二子字线驱动器区219的晶体管结构285电连接到第一微电子装置结构100的导电结构132。
现参考图3A到图3F，第二微电子装置结构200可垂直(例如，在Z方向上)反转(例如，翻转)且附接到第一微电子装置结构100以形成包括第一微电子装置结构100及附接到第一微电子装置结构100的第二微电子装置结构200的第一微电子装置结构组合件300。图3A说明与图1B中说明的横截面图相同的第一微电子装置结构100的横截面图及与图2H中说明的横截面图相同的第二微电子装置结构200的横截面图；图3B说明与图1C中说明的横截面图相同的第一微电子装置结构100的横截面图及与图2J中说明的横截面图相同的第二微电子装置结构200的横截面图；图3C说明与图1D中说明的横截面图相同的第一微电子装置结构100的横截面图及与图2I中说明的横截面图相同的第二微电子装置结构200的横截面图；图3D说明与图1E中说明的横截面图相同的第一微电子装置结构100的横截面图及与图2K中说明的横截面图相同的第二微电子装置结构200的横截面图；图3E说明与图1F中说明的横截面图相同的第一微电子装置结构100的横截面图及与图2L中说明的横截面图相同的第二微电子装置结构200的横截面图；且图3F说明与图1G中说明的横截面图相同的第一微电子装置结构100的横截面图及与图2M中说明的横截面图相同的第二微电子装置结构200的横截面图。
在一些实施例中，第二微电子装置结构200翻转(例如，垂直翻转)，且第二微电子装置结构200的第六绝缘材料261接合到第一微电子装置结构100的第二绝缘材料180以将第一微电子装置结构100附接到第二微电子装置结构200且形成第一微电子装置结构组合件300。在将第二微电子装置结构200附接到第一微电子装置结构100之后，载体晶片组合件255可从第二微电子装置结构200移除。
第二微电子装置结构200可通过将第六绝缘材料261放置成与第二绝缘材料180接触及将第二微电子装置结构200及第一微电子装置结构100暴露于退火条件以在与第四绝缘材料280接触的第五绝缘材料259之间形成键(例如氧化物到氧化物键)来附接到第一微电子装置结构100。在一些实施例中，第二微电子装置结构200及载体晶片组合件255暴露于大于例如800℃的温度以形成氧化物到氧化物键且将第二微电子装置结构200附接到载体晶片组合件255。
如本文中更详细描述，在一些实施例中，将第二微电子装置结构200附接到第一微电子装置结构100包含使第二微电子装置结构200与第一微电子装置结构100水平对准(例如，在X方向上)及将第二微电子装置结构200附接到第一微电子装置结构100。在一些实施例中，第二微电子装置结构200的一或多个组件从第一微电子装置结构100的一或多个对应组件水平偏移(例如，在Y方向上)。
参考图3A，在一些实施例中，将第二微电子装置结构200附接到第一微电子装置结构100包含使第二微电子装置结构200的存储器单元220的垂直堆叠与第一微电子装置结构100的存储器单元120的垂直堆叠水平对准(例如，在X方向上)。在一些实施例中，第二微电子装置结构200的存储器单元220的垂直堆叠定位于第一微电子装置结构100的存储器单元120的垂直堆叠的水平边界(例如，在X方向上)内。在一些实施例中，第二微电子装置结构200的存储器单元220的至少一些垂直堆叠可从第一微电子装置结构100的存储器单元120的至少一些垂直堆叠水平偏移(例如，在Y方向上)。
在一些实施例中，第二感测放大器装置区205定位于第一感测放大器装置区105的水平边界(例如，在X方向上、在Y方向上)内。在一些实施例中，第二感测放大器装置区205、第二列解码器区207、第二多路复用器控制器区209、第二感测放大器驱动器区211、第一子字线驱动器区217及第二子字线驱动器区中的每一者定位于第一感测放大器装置区105的水平边界(例如，在X方向上、在Y方向上)内。另外，第一子字线驱动器区217定位于第一列解码器区107的水平边界(例如，在X方向上、在Y方向上)内且第二子字线驱动器区219定位于第一列解码器区107及第一多路复用器控制器区109及第一感测放大器驱动器区111的水平边界(例如，在X方向上、在Y方向上)内。
共同参考图3B及图3C，在一些实施例中，将第二微电子装置结构200附接到第一微电子装置结构100包含：使电耦合到第一子字线驱动器区217及第二子字线驱动器区219的晶体管结构285的第四布线结构299与第一微电子装置结构100的第一垫结构178(图3B)水平对准；及使阶梯结构274与存储器单元120的至少一部分垂直堆叠(例如存储器单元120的垂直堆叠的存取装置130)水平对准(例如，在Y方向上)。
在其它实施例中，将第二微电子装置结构200附接到第一微电子装置结构100包含使第二微电子装置结构200的阶梯结构274与第一微电子装置结构100的阶梯结构174水平对准(例如，在X方向上、在Y方向上)。在一些此类实施例中，第一子字线驱动器区217及第二子字线驱动器区219的晶体管结构285从阶梯结构174及阶梯结构274水平偏移(例如，在Y方向上)且与第一子字线驱动器区217及第二子字线驱动器区219的晶体管结构285电连通的第四布线结构299与阶梯结构174及阶梯结构274水平对准(例如，在X方向上、在Y方向上)。
共同参考图3D及图3E，在将第二微电子装置结构200附接到第一微电子装置结构100之后，第十一导电互连结构282可经形成垂直穿过(例如，在Z方向上)第四绝缘材料280、绝缘结构237、第三绝缘材料及第六绝缘材料261以电连接到第二垫结构184(图3D)及/或与第二输入/输出装置及插座区213内的第二基底结构212(图3E)的一或多个组件电连接。
参考图3F，至少一些第十一导电互连结构282与额外电容器结构277及额外泵结构279电连通。在一些实施例中，至少一些第十一导电互连结构282电连接到电容器结构177及额外电容器结构277中的每一者。
在形成第十一导电互连结构282之后，第四绝缘材料280可经形成于第一微电子装置结构组合件300之上且第四垫结构284可经形成为与第十一导电互连结构282电连通。
第十一导电互连结构282可个别地由导电材料形成且包含导电材料，例如(举例来说)上文参考全局数字线208描述的材料中的一或多者。在一些实施例中，第十一导电互连结构282个别地包括钨。
第四垫结构284可由导电材料形成且包含导电材料，例如第一垫结构178的材料中的一或多者。在一些实施例中，第四垫结构284个别地包括与第一垫结构178基本上相同的材料组成。在一些实施例中，第四垫结构284由钨形成且包含钨。在其它实施例中，第四垫结构284由铜形成且包含铜。
接着参考图4，说明第三微电子装置结构400(例如第二晶片)的简化部分纵向横截面图，第三微电子装置结构400可经形成为包含半导体结构402及形成于半导体结构402上、之上或内的第七绝缘材料404。第三微电子装置结构400可经形成为与第一微电子装置结构100(图1A到图1G)及第二微电子装置结构200(图2A到图2M)分离。在单独形成之后，第三微电子装置结构400可附接到第一微电子装置结构组合件300(图3A到图3F)，如下文参考图5A到图5F更详细描述。
第三微电子装置结构400的半导体结构402包括额外特征(例如材料、结构、装置)形成于其上的基底材料或构造。在一些实施例中，半导体结构402包括晶片。半导体结构402可由半导体材料形成且包含半导体材料(例如以下中的一或多者：硅材料，例如单晶硅或多晶硅；硅锗；锗；砷化镓；氮化镓；磷化镓；磷化铟；氮化铟镓；及氮化铝镓)。举非限制性实例来说，半导体结构402可包括半导体晶片(例如硅晶片)。半导体结构402可包含形成于其中及/或其上的一或多个层、结构及/或区。
如图4中展示，任选地，半导体结构402可包含其中的至少一个分离区406，其经配置以促成或促进接近(例如邻近)第七绝缘材料404的半导体结构402的一部分402A与相对更远离第七绝缘材料404的半导体结构402的额外部分402B分离。举非限制性实例来说，分离区406可包含掺杂剂(例如氢)、空隙空间及/或促成或促进随后部分402A随后与额外部分402B分离的结构特征(例如缺陷、损坏)中的一或多者，如下文更详细描述。半导体结构402内的分离区406的垂直深度D1(例如，在Z方向上)可对应于半导体结构402的部分402A的期望垂直高度。部分402A的垂直高度可至少部分基于在半导体结构402的部分402A与半导体结构402的额外部分402B分离之后使用半导体结构402的部分402A形成的额外特征(例如结构、材料、装置)的期望配置进行选择。在一些实施例中，分离区406的垂直深度D1(及因此半导体结构402的部分402A的垂直高度)在从约400纳米(nm)到约800nm的范围内。在额外实施例中，分离区406没有半导体结构402。在一些此类实施例中，半导体结构402的额外部分402B随后可通过不同工艺(例如基于非分离的工艺，例如常规研磨工艺)相对于半导体结构402的部分402A移除。
第三微电子装置结构400的第七绝缘材料404可由至少一种绝缘材料形成且包含至少一种绝缘材料。第七绝缘材料404的材料组成可与第一绝缘材料114的材料组成基本上相同；或第七绝缘材料404的材料组成可与第一绝缘材料114的材料组成不同。在一些实施例中，第七绝缘材料404由电介质氧化物材料形成且包含电介质氧化物材料，例如SiOx(例如SiO2)。
接着参考图5A到图5F，说明在将第三微电子装置结构400附接到第一微电子装置结构组合件300之后第二微电子装置结构组合件450的简化部分纵向横截面图。图5A的横截面图对应于图3A的横截面图；图5B的横截面图对应于图3B的横截面图；图5C的横截面图对应于图3C的横截面图；图5D的横截面图对应于图3D的横截面图；图5E的横截面图对应于图3E的横截面图；且图5F的横截面图对应于图3F的横截面图。
如图5A到图5F中说明，第一微电子装置结构组合件300可垂直反转(例如，在Z方向上上下翻转)且第七绝缘材料404可附接(例如接合，例如通过氧化物-氧化物键合)到第一微电子装置结构组合件300的第四绝缘材料280以形成第二微电子装置结构组合件450。替代地，第一微电子装置结构组合件300可垂直反转(例如，在Z方向上上下翻转)且附接到第三微电子装置结构400以形成第二微电子装置结构组合件450。
第三微电子装置结构400可通过将第七绝缘材料404放置成与第四绝缘材料280接触及将第三微电子装置结构400及第一微电子装置结构组合件300暴露于退火条件以在第七绝缘材料404与第四绝缘材料280之间形成键(例如氧化物到氧化物键)来附接到第一微电子装置结构组合件300。在一些实施例中，第三微电子装置结构400及第一微电子装置结构组合件300暴露于大于例如800℃的温度以形成氧化物到氧化物键且附接第三微电子装置结构400与第一微电子装置结构组合件300。
继续参考图5A到图5F，在将第三微电子装置结构400附接到第一微电子装置结构组合件300之后，第三微电子装置结构400的额外部分402B(图4)可使用本文中未详细描述的常规工艺(例如：分离工艺；晶片减薄工艺，例如研磨工艺)及常规处理装备移除。举非限制性实例来说，在其中半导体结构402(图4)包含分离区406(图4)(包含掺杂剂(例如氢)、空隙空间及/或促成或促进随后将部分402A(图4)与额外部分402B(图4)分离的结构特征(例如缺陷、损坏)中的一或多者)的一些实施例中，可对半导体结构402(图4)施加作用以在分离区406处或接近处实现此分离。另外，在半导体结构402的额外部分402B移除之后留下的半导体结构402的额外部分402B的部分可经进一步处理(例如，抛光、图案化)以使用本文中也未详细描述的常规工艺(例如常规CMP工艺、常规遮蔽工艺、常规蚀刻工艺)及常规处理装备移除部分402A的受损部分以形成第三基底结构410。第三基底结构410的垂直高度(例如，在Z方向上)可小于或等于半导体结构402的部分402A的垂直高度。在一些实施例中，第三基底结构410的垂直高度经形成为小于半导体结构402的部分402A的垂直高度。举例来说，第三基底结构410的垂直高度可经形成为在从约200nm到约500nm的范围内，例如从约300nm到约400nm。
现参考图6A到图6F，第二微电子装置结构组合件450(图5A到图5F)可经进一步处理以形成微电子装置500，其包含形成于第三微电子装置结构400内的额外CMOS装置及电路系统及控制逻辑装置及垂直地在第三微电子装置结构400之上(例如，在Z方向上)的后段工艺(BEOL)区。图6A对应于图5A的横截面图；图6B的横截面图对应于图5B的横截面图；图6C的横截面图对应于图5C的横截面图；图6D的横截面图对应于图5D的横截面图；图6E的横截面图对应于图5E的横截面图；且图6F的横截面图对应于图5F的横截面图。
共同参考图6A到图6C，开口可经形成于第三基底结构410中以隔离第三基底结构410的相邻部分且开口可填充有第八绝缘材料412。基本上类似于晶体管结构285的晶体管结构485可经形成以在第三基底结构410内形成第三控制逻辑装置区421。晶体管结构485可通过包括第八绝缘材料412的沟槽结构486来彼此隔离。晶体管结构485可各自个别地包含(例如)：导电掺杂区488，其中的每一者包含源极区488A及漏极区488B；及栅极结构490。导电掺杂区488及栅极结构490可与导电掺杂区288及栅极结构290基本上相同。第八绝缘材料412可包含上文参考第一绝缘材料112描述的材料中的一或多者。
第十二导电互连结构492可与栅极结构490及导电掺杂区488电连通且可个别地将栅极结构490及导电掺杂区中的每一者电连接到第五布线结构494。第十二导电互连结构492及第五布线结构494可基本上类似于第六导电互连结构292及第三布线结构294。
共同参考图6B及图6C，第三控制逻辑装置区421包含额外第一子字线驱动器区417及额外第二子字线驱动器区419。额外第一行解码器装置区423与额外第一子字线驱动器区417水平相邻(例如，在X方向上、在Y方向上)；且额外第二行解码器装置区427与额外第二子字线驱动器区419水平相邻(例如，在X方向上、在Y方向上)。额外CMOS装置区475与额外第一行解码器装置区423及额外第二行解码器装置区427中的每一者水平相邻(例如，在X方向上、在Y方向上)。额外第一子字线驱动器区417可与第一子字线驱动器区217基本上相同；额外第二子字线驱动器区419可与第二子字线驱动器区219基本上相同；额外第一行解码器装置区423可与第一行解码器装置区223基本上相同；且额外第二行解码器装置区427可与第二行解码器装置区227基本上相同。在一些实施例中，额外第一子字线驱动器区417、额外第二子字线驱动器区419、额外第一行解码器装置区423及额外第二行解码器装置区427中的每一者可具有小于相应第一子字线驱动器区217、第二子字线驱动器区219、第一行解码器装置区223及第二行解码器装置区227的水平面积的水平面积(例如，在XY板中)。
在一些实施例中，例如当每一阶梯结构274的每隔一个梯级与额外第一导电接触结构276电连通时，额外第一子字线驱动器区417及额外第二子字线驱动器区419中的一者包括包含经配置以与导电结构232的偶数层阶电连通的偶数子字线驱动器的偶数子字线驱动器区，且额外第一子字线驱动器区417及第二子字线驱动器区419中的另一者包括包含经配置以与导电结构232的奇数层阶电连通的奇数子字线驱动器的奇数字线驱动器区。
额外CMOS装置区475可包含一或多个控制逻辑装置，其经配置以实现第一微电子装置结构100的存储器单元120、第三微电子装置结构400的存储器单元220、电容器结构177、额外电容器结构277、477、泵结构179及额外泵结构279、479中的一或多者的控制操作。举非限制性实例来说，一或多个额外CMOS装置区475可包含以下中的一或多者(例如每一者)：电荷泵(例如VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)；延迟锁定环(DLL)电路系统(例如环形振荡器)；一或多个数据输出装置(例如DQU、DQL)；数据输入/输出端子(例如DQ引脚、DQ垫)；漏极供应电压(VDD)调节器；控制装置，其经配置以控制第一微电子装置结构100及第二微电子装置结构200的阵列(例如第一阵列区101、第二阵列区201)的列操作及/或行操作，例如解码器(例如局部层面解码器)、修复电路系统(例如列修复电路系统、行修复电路系统)、存储器测试装置、阵列多路复用器(MUX)及错误校验及校正(ECC)装置；自刷新/损耗均衡装置；页面缓冲器；数据路径；I/O装置(例如局部I/O装置)及控制器逻辑(时序电路系统、时钟装置(例如全局时钟装置))；层面启用；读取/写入电路系统；地址电路系统；或其它逻辑装置及电路系统；及各种芯片/层面控制电路系统。包含于一或多个额外CMOS装置区475中的装置及电路系统可采用本文中未详细描述的不同常规导电金属-氧化物-半导体(CMOS)装置(例如常规CMOS反相器、常规CMOS NAND门、常规CMOS传输传递门等)。
额外第一子字线驱动器区417可垂直定位于第一子字线驱动器区217之上(例如，在Z方向上)且在第一子字线驱动器区217的水平边界(例如，在X方向上、在Y方向上)内；额外第二子字线驱动器区419可垂直定位于第二子字线驱动器区219之上(例如，在Z方向上)且在第二子字线驱动器区219的水平边界(例如，在X方向上、在Y方向上)内；额外第一行解码器装置区423可垂直定位于第一行解码器装置区223之上(例如，在Z方向上)且在第一行解码器装置区223的水平边界(例如，在X方向上、在Y方向上)内；且额外第二行解码器装置区427可垂直定位于第二子字线驱动器区219之上(例如，在Z方向上)且在第二子字线驱动器区219的水平边界(例如，在X方向上、在Y方向上)内。
在一些实施例中，额外第一子字线驱动器区417及额外第二子字线驱动器区419中的每一者垂直地在阶梯结构174及阶梯结构274之上。
额外第一子字线驱动器区417及额外第二子字线驱动器区419中的每一者个别地包含与第十三导电互连结构498电连通的晶体管结构485，第十三导电互连结构498又与第六布线结构499电连通。第十三导电互连结构498及第六布线结构499基本上类似于相应第八导电互连结构298及第四布线结构299。
现参考图6C，与额外第一子字线驱动器区417及额外第二子字线驱动器区419内的晶体管结构485电连通的第六布线结构499与第三垫结构278电连通的第十四导电互连结构481电连通。第三垫结构278又与导电结构232电连通的额外第一导电接触结构276电连通。
参考图6D及图6E，在一些实施例中，第十四导电互连结构482可经形成垂直穿过(例如，在Z方向上)第八绝缘材料412且电连接到第四垫结构284。参考图6F，在一些实施例中，额外电容器结构477及额外泵结构479垂直地在相应额外电容器结构277及额外泵结构279之上形成于第八绝缘材料412内。额外电容器结构477及额外泵结构479可与相应额外电容器结构277及额外泵结构279基本上相同。
参考图6F，至少一些第十四导电互连结构482与额外电容器结构477及额外泵结构479电连通。在一些实施例中，至少一些第十四导电互连结构482电连接到电容器结构477及额外电容器结构477中的每一者。
第十四导电接触结构482可个别地由导电材料形成且包含导电材料，例如上文参考第一导电互连结构192描述的材料中的一或多者。在一些实施例中，第十四导电互连结构482个别地包括钨。在其它实施例中，第十四导电互连结构482个别地包括铜。
继续参考图6A到图6F，在第二微电子装置结构200之上形成第三控制逻辑装置区421、额外电容器结构477及额外泵结构479之后，后段工艺(BEOL)结构420可垂直形成于第九绝缘材料430内的第二微电子装置结构组合件450之上(例如，在Z方向上)以形成微电子装置500。
共同参考图6A到图6F，第五垫结构422可形成于第三控制逻辑装置区421之上。参考图6D及图6E，第一输入/输出(I/O)装置及插座区113、第一额外电子装置区115、第二输入/输出(I/O)装置及插座区213及第二额外电子装置区215中的每一者中的第五垫结构422可与第十四导电互连结构482电连通。
第五垫结构422可个别地由导电材料形成且包含导电材料，例如上文参考第一垫结构178描述的材料中的一或多者。在一些实施例中，第五垫结构422个别地由钨形成且包含钨。在其它实施例中，第五垫结构422个别地由铜形成且包含铜。
导电线结构424可垂直形成于第五垫结构422之上(例如，在Z方向上)，第六垫结构426可垂直形成于导电线结构424之上，且导电着陆垫结构428可经形成为与第六垫结构426电连通。在一些实施例中，导电互连结构在至少一些第五垫结构422与至少一些导电线结构424之间垂直延伸且将至少一些第五垫结构422电连接到至少一些导电线结构424及在至少一些导电线结构424与至少一些第六垫结构426之间垂直延伸且将至少一些导电线结构424电连接到至少一些第六垫结构426。
导电线结构424、第六垫结构426及导电着陆垫结构428中的每一者由导电材料形成且包含导电材料。导电线结构424、第六垫结构426及导电着陆垫结构428中的每一者可个别地由钨形成且包含钨。在其它实施例中，导电线结构424、第六垫结构426及导电着陆垫结构428中的每一者可个别地由铜形成且包含铜。在其它实施例中，导电线结构424、第六垫结构426及导电着陆垫结构428中的每一者可个别地由铝形成且包含铝。
第九绝缘材料430可由绝缘材料形成且包含绝缘材料，例如上文参考第一绝缘材料114描述的材料中的一或多者。在一些实施例中，第九绝缘材料430包括二氧化硅。
因此，微电子装置500可包含：第一微电子装置结构100，其包括包含存储器单元120的垂直堆叠的第一阵列区101；及第二微电子装置结构200，其垂直地在第一微电子装置结构100上方(例如，在Z方向上)且包括包含存储器单元220的额外垂直堆叠的第二阵列区201。微电子装置500包含：第一微电子装置结构100，其包含第一控制逻辑装置区121，第一控制逻辑装置区121包含第一感测放大器装置区105、第一列解码器区107、第一多路复用器控制器区109、第一感测放大器驱动器区111；第二微电子装置结构200，其垂直地在第一微电子装置结构100之上(例如，在Z方向上)且包含第二控制逻辑装置区221，第二控制逻辑装置区221包含第二感测放大器装置区205、第二列解码器区207、第二多路复用器控制器区209、第二感测放大器驱动器区211、第一子字线驱动器区217、第二子字线驱动器区219、第一行解码器装置区223及第二行解码器装置区227；及第三控制逻辑装置区421，其垂直地在第二微电子装置结构200之上(例如，在Z方向上)且包含额外第一子字线驱动器区417、额外第二子字线驱动器区419、额外第一行解码器装置区423及额外第二行解码器装置区427。第二微电子装置结构200的第二控制逻辑装置区221的第一子字线驱动器区217、第二子字线驱动器区219、第一行解码器装置区223及第二行解码器装置区227经配置以实现第一微电子装置结构100的第一阵列区101的存储器单元120的控制操作；且第三基底结构410的额外第一子字线驱动器区417、额外第二子字线驱动器区419、额外第一行解码器装置区423及额外第二行解码器装置区427经配置以实现第二微电子装置结构200的第二阵列区201的存储器单元220的控制操作。因此，在一些实施例中，第二控制逻辑装置区221包含经配置以实现垂直下伏于第二控制逻辑装置区221(例如，在Z方向上)的存储器单元120的控制操作的控制逻辑电路系统(例如第一子字线驱动器区217、第二子字线驱动器区219、第一行解码器装置区223及第二行解码器装置区227)，包含经配置以实现垂直地上覆于第二控制逻辑装置区221(例如，在Z方向上)的存储器单元220的控制操作的额外控制逻辑电路系统(例如第二感测放大器装置区205、第二列解码器区207、第二多路复用器控制器区209、第二感测放大器驱动器区211)。第三控制逻辑装置区421包含经配置以实现垂直下伏于第三控制逻辑装置区421(例如，在Z方向上)的存储器单元220的控制操作的控制逻辑电路系统(例如额外第一子字线驱动器区417、额外第二子字线驱动器区419、额外第一行解码器装置区423及额外第二行解码器装置区427)。
形成本文中描述的微电子装置500及包含本文中描述的控制逻辑装置区的控制逻辑装置区121、第二控制逻辑装置区221及第三控制逻辑装置区421促进形成第一微电子装置结构100及第二微电子装置结构200中的每一者以在更小水平占据面积(例如，在X方向上、在Y方向上)中包含比常规微电子装置更大数目的存储器单元120的相应层级及存储器单元220的层级。在一些实施例中，在第一微电子装置结构100(例如第一控制逻辑装置区121、第一感测放大器装置区105、第一列解码器区107、第一多路复用器控制器区109、第一感测放大器驱动器区111)、第二微电子装置结构200(例如第二控制逻辑装置区221，其包含第二感测放大器装置区205、第二列解码器区207、第二多路复用器控制器区209、第二感测放大器驱动器区211、第一子字线驱动器区217、第二子字线驱动器区219、第一行解码器装置区223及第二行解码器装置区227)及第三基底结构410(例如第三控制逻辑装置区421，其包含额外第一子字线驱动器区417、额外第二子字线驱动器区419、额外第一行解码器装置区423及额外第二行解码器装置区427)之间划分至少一些控制逻辑电路系统可促进在第一微电子装置结构100及第二微电子装置结构200内形成存储器单元120、220的更大数量层级。
在一些实施例中，将感测放大器装置与经配置以实现存储器单元的控制操作的子字线驱动器区分离(例如：将经配置以实现存储器单元120的控制操作的第一微电子装置结构100的第一感测放大器装置区105与经配置以实现存储器单元120的控制操作的第一子字线驱动器区217、第二子字线驱动器区219、第一行解码器装置区223及第二行解码器装置区227分离；及将经配置以实现存储器单元220的控制操作的第二微电子装置结构200的第二感测放大器装置区205与经配置以实现存储器单元220的控制操作的额外第一子字线驱动器区417、额外第二子字线驱动器区419、额外第一行解码器装置区423及额外第二行解码器装置区427分离)促进形成微电子装置500以比常规微电子装置包含更大数量及密度的存储器单元，因为此类区域通常比其它控制逻辑装置区占用微电子装置的相对更大面积(例如第一基底结构112、第二基底结构212、第三基底结构410)。
因此，根据一些实施例，一种微电子装置包括第一微电子装置结构，其包括第一存储器阵列区，所述第一存储器阵列区包括：存储器单元垂直堆叠，存储器单元的每一垂直堆叠包括可操作地耦合到存储装置垂直堆叠的存取装置垂直堆叠；导电线，其与所述存取装置垂直堆叠的所述存取装置可操作地相关联且在水平方向上延伸，所述导电线的水平端界定阶梯结构；及导电接触结构，其在所述阶梯结构中的阶梯结构的梯级处个别地与所述导电线中的导电线电连通。所述第一微电子装置结构进一步包括第一控制逻辑装置区，其包括经配置以实现所述存储器单元垂直堆叠的控制操作的第一控制逻辑装置。所述微电子装置进一步包括垂直上覆于所述第一微电子装置结构的第二微电子装置结构。所述第二微电子装置结构包括：第二存储器阵列区，其包括存储器单元额外垂直堆叠，所述存储器单元额外垂直堆叠中的每一者包括可操作地耦合到存储装置额外垂直堆叠的存取装置额外垂直堆叠；及第二控制逻辑装置区。所述第二控制逻辑装置区包括：第二控制逻辑装置，其经配置以实现所述第二微电子装置结构的所述存储器单元额外垂直堆叠的控制操作；及额外第一控制逻辑装置，其经配置以实现所述第一微电子装置结构的所述存储器单元垂直堆叠的控制操作。
此外，根据本公开的额外实施例，一种微电子装置包括第一裸片，其包括：存储器单元垂直堆叠；堆叠结构，其包括与绝缘结构交错的导电结构，至少一些所述导电结构经配置以与所述存储器单元垂直堆叠的存储器单元电连通；及第一控制逻辑装置区，其包括第一感测放大器装置区，所述第一感测放大器装置区包括经配置以可操作地耦合到所述存储器单元垂直堆叠的所述存储器单元的第一感测放大器装置。所述微电子装置进一步包括第二裸片，其包括：存储器单元额外垂直堆叠；额外堆叠结构，其包括与额外绝缘结构交错的额外导电结构，至少一些所述额外导电结构经配置以与所述存储器单元额外垂直堆叠的存储器单元电连通；及第二控制逻辑装置区。所述第二控制逻辑装置区包括：第二感测放大器装置区，其包括经配置以可操作地耦合到所述存储器单元额外垂直堆叠的所述存储器单元的第二感测放大器装置；及子字线驱动器区，其包括可操作地耦合到所述第一裸片的所述导电结构的子字线驱动器。
此外，根据本公开的一些实施例，一种形成微电子装置的方法包括：形成第一微电子装置结构；及形成第二微电子装置结构。所述第一微电子装置结构包括：第一控制逻辑装置区，其包括第一感测放大器装置区；存储器单元垂直堆叠，其垂直上覆于所述第一控制逻辑装置区；导电结构，其与所述存储器单元垂直堆叠相交；导电互连结构，其与所述导电结构电连通；及第一氧化物材料，其垂直上覆于所述存储器单元垂直堆叠。所述第二微电子装置结构包括：第二控制逻辑装置区，其包括第二感测放大器装置区；存储器单元额外垂直堆叠，其垂直上覆于所述第二控制逻辑装置区；额外导电结构，其与所述存储器单元额外垂直堆叠相交；额外导电互连结构，其与所述额外导电结构电连通；及第二氧化物材料，其垂直下伏于所述第二控制逻辑装置区。所述方法进一步包括：将所述第二微电子装置结构附接到所述第一微电子装置结构以形成第一微电子装置结构；及在所述第二微电子装置结构之上形成第三控制逻辑装置区。
根据本公开的实施例的结构、组合件及装置可包含于本公开的电子系统中。举例来说，图7是根据本公开的实施例的说明性电子系统700的框图。电子系统700可包括(例如)计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如音乐)播放器、Wi-Fi或蜂窝启用平板电脑(例如(举例来说)或/>平板电脑)、电子书、导航装置等。电子系统700包含至少一个存储器装置702。存储器装置702可包括例如本文中先前参考图1A到图6F描述的微电子装置结构、微电子装置结构组合件、相对较大微电子装置结构组合件及微电子装置中的一或多者的实施例。电子系统700可进一步包含至少一个电子信号处理器装置704(通常称为“微处理器”)。电子信号处理器装置704可任选地包含本文中先前参考图1A到图6F描述的微电子装置结构、微电子装置结构组合件、相对较大微电子装置结构组合件及微电子装置中的一或多者的实施例。虽然图7中将存储器装置702及电子信号处理器装置704描绘为两(2)个单独装置，但在额外实施例中，具有存储器装置702及电子信号处理器装置704的功能性的单个(例如仅一个)存储器/处理器装置包含于电子系统700中。在此类实施例中，存储器/处理器装置可包含本文中先前参考图1A到图6F描述的微电子装置结构、微电子装置结构组合件、相对较大微电子装置结构组合件及微电子装置中的一或多者。电子系统700可进一步包含用于由用户将信息输入到电子系统700中的一或多个输入装置706，例如(举例来说)鼠标或其它指示装置、键盘、触摸垫、按钮或控制面板。电子系统700可进一步包含用于将信息(例如视觉或音频输出)输出给用户的一或多个输出装置708，例如(举例来说)监视器、显示器、打印机、音频输出插孔及扬声器中的一或多者。在一些实施例中，输入装置706及输出装置708可包括可用于将信息输入到电子系统700同时将视觉信息输出给用户的单个触摸屏装置。输入装置706及输出装置708可与存储器装置702及电子信号处理器装置704中的一或多者电连通。
因此，根据本公开的实施例，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置。所述存储器装置包括第一裸片及第二裸片。所述第一裸片包括：存储器单元垂直堆叠；第一控制逻辑装置区，其垂直下伏于所述存储器单元垂直堆叠且包括经配置以实现所述存储器单元垂直堆叠的控制操作的第一控制逻辑装置；及第一全局数字线，其垂直地在所述第一控制逻辑装置区与所述存储器单元垂直堆叠之间，所述第一全局数字线中的每一者经配置以与至少一些所述存储器单元垂直堆叠电连通。所述第二裸片包括：存储器单元额外垂直堆叠；第二控制逻辑装置区，其垂直下伏于所述存储器单元额外垂直堆叠且包括经配置以实现所述存储器单元额外垂直堆叠的控制操作的第二控制逻辑装置；及第二全局数字线，其垂直地在所述第二控制逻辑装置区与所述存储器单元额外垂直堆叠之间。
下文陈述本公开的额外非限制性实例实施例。
实施例1：一种微电子装置，其包括：第一微电子装置结构，其包括：第一存储器阵列区，其包括：存储器单元垂直堆叠，存储器单元的每一垂直堆叠包括可操作地耦合到存储装置垂直堆叠的存取装置垂直堆叠；导电线，其与所述存取装置垂直堆叠的所述存取装置可操作地相关联且在水平方向上延伸，所述导电线的水平端界定阶梯结构；及导电接触结构，其在所述阶梯结构中的阶梯结构的梯级处个别地与所述导电线中的导电线电连通；及第一控制逻辑装置区，其包括经配置以实现所述存储器单元垂直堆叠的控制操作的第一控制逻辑装置；及第二微电子装置结构，其垂直上覆于所述第一微电子装置结构，所述第二微电子装置结构包括：第二存储器阵列区，其包括存储器单元额外垂直堆叠，所述存储器单元额外垂直堆叠中的每一者包括可操作地耦合到存储装置额外垂直堆叠的存取装置额外垂直堆叠；及第二控制逻辑装置区，其包括：第二控制逻辑装置，其经配置以实现所述第二微电子装置结构的所述存储器单元额外垂直堆叠的控制操作；及额外第一控制逻辑装置，其经配置以实现所述第一微电子装置结构的所述存储器单元垂直堆叠的控制操作。
实施例2：根据实施例1所述的微电子装置，其中所述第二存储器阵列区进一步包括：额外导电线，其与所述存取装置额外垂直堆叠的所述存取装置可操作地相关联且在所述水平方向上延伸，所述额外导电线的水平端界定额外阶梯结构；及额外导电接触结构，其在所述阶梯结构中的额外阶梯结构的梯级处个别地与所述额外导电线中的额外导电线电连通。
实施例3：根据实施例1或实施例2所述的微电子装置，其进一步包括垂直上覆于所述第二微电子装置结构的第三控制逻辑装置区。
实施例4：根据实施例3所述的微电子装置，其中所述第三控制逻辑装置区包括经配置以实现所述第二微电子装置结构的所述存储器单元额外垂直堆叠的控制操作的额外第二控制逻辑装置。
实施例5：根据实施例3或实施例4所述的微电子装置，其中所述第三控制逻辑装置区进一步包括互补金属-氧化物-半导体(CMOS)装置。
实施例6：根据实施例1到5中任一实施例所述的微电子装置，其中所述额外第一控制逻辑装置经配置以实现所述第二控制逻辑装置区的所述存储器单元额外垂直堆叠的控制操作且包括子字线驱动器。
实施例7：根据实施例1到6中任一实施例所述的微电子装置，其中所述额外第一控制逻辑装置经配置以实现所述第二微电子装置结构的所述存储器单元额外垂直堆叠的控制操作且进一步包括行解码器。
实施例8：根据实施例1到7中任一实施例所述的微电子装置，其中：所述第一控制逻辑装置区的所述第一控制逻辑装置包括第一感测放大器装置；且所述第二控制逻辑装置区的所述第二控制逻辑装置包括第二感测放大器装置。
实施例9：根据实施例1到8中任一实施例所述的微电子装置，其中所述第一控制逻辑装置区垂直地在所述第一存储器阵列区下方。
实施例10：根据实施例9所述的微电子装置，其中所述第二控制逻辑装置区垂直介入于所述第一存储器阵列区与所述第二存储器阵列区之间。
实施例11：根据实施例1到10中任一实施例所述的微电子装置，其中所述第二存储器阵列区的所述存储器单元额外垂直堆叠包括比所述第一存储器阵列区的所述存储器单元垂直堆叠更少层阶的存储器单元。
实施例12：根据实施例1到11中任一实施例所述的微电子装置，其中所述阶梯结构中的一者的每隔一个导电结构在所述导电结构的第一水平端处与所述导电接触结构中的一者电连通。
实施例13：根据实施例1到12中任一实施例所述的微电子装置，其进一步包括垂直地在所述第一控制逻辑装置区与所述第一存储器阵列区之间的全局数字线。
实施例14：一种微电子装置，其包括：第一裸片，其包括：存储器单元垂直堆叠；堆叠结构，其包括与绝缘结构交错的导电结构，至少一些所述导电结构经配置以与所述存储器单元垂直堆叠的存储器单元电连通；及第一控制逻辑装置区，其包括第一感测放大器装置区，所述第一感测放大器装置区包括经配置以可操作地耦合到所述存储器单元垂直堆叠的所述存储器单元的第一感测放大器装置；及第二裸片，其包括：存储器单元额外垂直堆叠；额外堆叠结构，其包括与额外绝缘结构交错的额外导电结构，至少一些所述额外导电结构经配置以与所述存储器单元额外垂直堆叠的存储器单元电连通；及第二控制逻辑装置区，其包括：第二感测放大器装置区，其包括经配置以可操作地耦合到所述存储器单元额外垂直堆叠的所述存储器单元的第二感测放大器装置；及子字线驱动器区，其包括可操作地耦合到所述第一裸片的所述导电结构的子字线驱动器。
实施例15：根据实施例14所述的微电子装置，其进一步包括第三控制逻辑装置区，所述第三控制逻辑装置区垂直上覆于所述第二裸片且包括额外子字线驱动器区，所述额外子字线驱动器区包括可操作地耦合到所述第二裸片的所述额外导电结构的额外子字线驱动器。
实施例16：根据实施例15所述的微电子装置，其中所述第三控制逻辑装置区进一步包括行解码器。
实施例17：根据实施例15或实施例16所述的微电子装置，其中所述第三控制逻辑装置区进一步包括互补金属-氧化物-半导体(CMOS)装置。
实施例18：根据实施例14到17中任一实施例所述的微电子装置，其中所述第二控制逻辑装置区进一步包括行解码器。
实施例19：根据实施例14到18中任一实施例所述的微电子装置，其中所述第二感测放大器装置区具有比所述第一感测放大器装置区更小的水平面积。
实施例20：根据实施例14到19中任一实施例所述的微电子装置，其中所述第二感测放大器装置区定位于所述第一感测放大器装置区的水平边界内。
实施例21：根据实施例14到20中任一实施例所述的微电子装置，所述第一控制逻辑装置区进一步包括第一列解码器区、第一多路复用器控制器区及第一感测放大器驱动器区；且所述第二控制逻辑装置区进一步包括第二列解码器区、第二多路复用器控制器区及第二感测放大器驱动器区。
实施例22：根据实施例21所述的微电子装置，其中所述第一列解码器区、所述第一多路复用器控制器区及所述第一感测放大器驱动器区中的每一者具有比所述第二列解码器区、所述第二多路复用器控制器区及所述第二感测放大器驱动器区中的相应者更大的水平面积。
实施例23：根据实施例14到22中任一实施例所述的微电子装置，其进一步包括垂直延伸穿过所述存储器单元垂直堆叠的存取装置的导电支柱结构。
实施例24：一种形成微电子装置的方法，所述方法包括：形成第一微电子装置结构，其包括：第一控制逻辑装置区，其包括第一感测放大器装置区；存储器单元垂直堆叠，其垂直上覆于所述第一控制逻辑装置区；导电结构，其与所述存储器单元垂直堆叠相交；导电互连结构，其与所述导电结构电连通；及第一氧化物材料，其垂直上覆于所述存储器单元垂直堆叠；形成第二微电子装置结构，其包括：第二控制逻辑装置区，其包括第二感测放大器装置区；存储器单元额外垂直堆叠，其垂直上覆于所述第二控制逻辑装置区；额外导电结构，其与所述存储器单元额外垂直堆叠相交；额外导电互连结构，其与所述额外导电结构电连通；及第二氧化物材料，其垂直下伏于所述第二控制逻辑装置区；将所述第二微电子装置结构附接到所述第一微电子装置结构以形成第一微电子装置结构；及在所述第二微电子装置结构之上形成第三控制逻辑装置区。
实施例25：根据实施例24所述的方法，其中形成第二控制逻辑装置区包括形成所述第二控制逻辑装置区以包括与所述第一微电子装置结构的所述存储器单元垂直堆叠电连通的控制逻辑装置。
实施例26：根据实施例24或实施例25所述的方法，其中形成第二控制逻辑装置区包括形成与所述第一微电子装置结构的所述导电结构电连通的子字线驱动器。
实施例27：根据实施例24到26中任一实施例所述的方法，其中形成第三控制逻辑装置区包括形成与所述第二微电子装置结构的所述额外导电结构电连通的子字线驱动器。
实施例28：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置且包括：第一裸片，其包括：存储器单元垂直堆叠；第一控制逻辑装置区，其垂直下伏于所述存储器单元垂直堆叠且包括经配置以实现所述存储器单元垂直堆叠的控制操作的第一控制逻辑装置；及第一全局数字线，其垂直地在所述第一控制逻辑装置区与所述存储器单元垂直堆叠之间，所述第一全局数字线中的每一者经配置以与至少一些所述存储器单元垂直堆叠电连通；及第二裸片，其垂直上覆于所述第一裸片，所述第二裸片包括：存储器单元额外垂直堆叠；第二控制逻辑装置区，其垂直下伏于所述存储器单元额外垂直堆叠且包括经配置以实现所述存储器单元额外垂直堆叠的控制操作的第二控制逻辑装置；及第二全局数字线，其垂直地在所述第二控制逻辑装置区与所述存储器单元额外垂直堆叠之间。
实施例29：根据实施例28所述的电子系统，其中：所述第一裸片进一步包括堆叠结构，其包括与绝缘结构交错的导电结构，至少一些所述导电结构与所述存储器单元垂直堆叠的存储器单元电连通；且所述第二裸片进一步包括额外堆叠结构，其包括与额外绝缘结构交错的额外导电结构，至少一些所述额外导电结构与所述存储器单元额外垂直堆叠的存储器单元电连通。
实施例30：根据实施例28或实施例29所述的电子系统，其中所述第一控制逻辑装置区包括包含感测放大器装置的第一感测放大器装置区，每一感测放大器装置与所述第一全局数字线中的至少一者电连通。
实施例31：根据实施例28到30中任一实施例所述的电子系统，其中所述第二控制逻辑装置区进一步包括经配置以实现所述第一裸片的所述存储器单元垂直堆叠的控制操作的额外第一控制逻辑装置。
实施例32：根据实施例28到31中任一实施例所述的电子系统，其中所述第二控制逻辑装置区进一步包括经配置以实现所述存储器单元垂直堆叠的控制操作的额外第一控制逻辑装置。
实施例33：根据实施例32所述的电子系统，其中所述额外第一控制逻辑装置包括子字线驱动器。
实施例34：根据实施例32或实施例33所述的电子系统，其中所述额外第一控制逻辑装置区定位于所述第一裸片的阶梯结构的水平边界内。
实施例35：根据实施例28到34中任一实施例所述的电子系统，其进一步包括第三控制逻辑装置区，所述第三控制逻辑装置区垂直上覆于所述第二裸片且包括经配置以实现所述存储器单元额外垂直堆叠的控制操作的额外第二控制逻辑装置。
虽然已结合附图描述某些说明性实施例，但所属领域的一般技术人员应认识到及了解，由本公开涵盖的实施例不限于本文中明确展示及描述的那些实施例。确切来说，可在不背离由本公开涵盖的实施例的范围的情况下对本文中描述的实施例做出许多添加、删除及修改，例如权利要求书中主张的范围，包含合法等效物。另外，来自一个公开实施例的特征可与另一公开实施例的特征组合，同时仍涵盖于本公开的范围内。

Claims (35)

1.一种微电子装置，其包括：
第一微电子装置结构，其包括：
第一存储器阵列区，其包括：
存储器单元垂直堆叠，存储器单元的每一垂直堆叠包括可操作地耦合到存储装置垂直堆叠的存取装置垂直堆叠；
导电线，其与所述存取装置垂直堆叠的所述存取装置可操作地相关联且在水平方向上延伸，所述导电线的水平端界定阶梯结构；及
导电接触结构，其在所述阶梯结构中的阶梯结构的梯级处个别地与所述导电线中的导电线电连通；及
第一控制逻辑装置区，其包括经配置以实现所述存储器单元垂直堆叠的控制操作的第一控制逻辑装置；及
第二微电子装置结构，其垂直上覆于所述第一微电子装置结构，所述第二微电子装置结构包括：
第二存储器阵列区，其包括存储器单元额外垂直堆叠，所述存储器单元额外垂直堆叠中的每一者包括可操作地耦合到存储装置额外垂直堆叠的存取装置额外垂直堆叠；及
第二控制逻辑装置区，其包括：
第二控制逻辑装置，其经配置以实现所述第二微电子装置结构的所述存储器单元额外垂直堆叠的控制操作；及
额外第一控制逻辑装置，其经配置以实现所述第一微电子装置结构的所述存储器单元垂直堆叠的控制操作。
2.根据权利要求1所述的微电子装置，其中所述第二存储器阵列区进一步包括：
额外导电线，其与所述存取装置额外垂直堆叠的所述存取装置可操作地相关联且在所述水平方向上延伸，所述额外导电线的水平端界定额外阶梯结构；及
额外导电接触结构，其在所述阶梯结构中的额外阶梯结构的梯级处个别地与所述额外导电线中的额外导电线电连通。
3.根据权利要求1所述的微电子装置，其进一步包括垂直上覆于所述第二微电子装置结构的第三控制逻辑装置区。
4.根据权利要求3所述的微电子装置，其中所述第三控制逻辑装置区包括经配置以实现所述第二微电子装置结构的所述存储器单元额外垂直堆叠的控制操作的额外第二控制逻辑装置。
5.根据权利要求4所述的微电子装置，其中所述第三控制逻辑装置区进一步包括互补金属-氧化物-半导体CMOS装置。
6.根据权利要求1所述的微电子装置，其中所述额外第一控制逻辑装置经配置以实现所述第二控制逻辑装置区的所述存储器单元额外垂直堆叠的控制操作且包括子字线驱动器。
7.根据权利要求6所述的微电子装置，其中所述额外第一控制逻辑装置经配置以实现所述第二微电子装置结构的所述存储器单元额外垂直堆叠的控制操作且进一步包括行解码器。
8.根据权利要求1所述的微电子装置，其中：
所述第一控制逻辑装置区的所述第一控制逻辑装置包括第一感测放大器装置；且
所述第二控制逻辑装置区的所述第二控制逻辑装置包括第二感测放大器装置。
9.根据权利要求1到8中任一权利要求所述的微电子装置，其中所述第一控制逻辑装置区垂直地在所述第一存储器阵列区下方。
10.根据权利要求9所述的微电子装置，其中所述第二控制逻辑装置区垂直介入于所述第一存储器阵列区与所述第二存储器阵列区之间。
11.根据权利要求1到8中任一权利要求所述的微电子装置，其中所述第二存储器阵列区的所述存储器单元额外垂直堆叠包括比所述第一存储器阵列区的所述存储器单元垂直堆叠更少层阶的存储器单元。
12.根据权利要求1到8中任一权利要求所述的微电子装置，其中所述阶梯结构中的一者的每隔一个导电结构在所述导电结构的第一水平端处与所述导电接触结构中的一者电连通。
13.根据权利要求1到8中任一权利要求所述的微电子装置，其进一步包括垂直地在所述第一控制逻辑装置区与所述第一存储器阵列区之间的全局数字线。
14.一种微电子装置，其包括：
第一裸片，其包括：
存储器单元垂直堆叠；
堆叠结构，其包括与绝缘结构交错的导电结构，至少一些所述导电结构经配置以与所述存储器单元垂直堆叠的存储器单元电连通；及
第一控制逻辑装置区，其包括第一感测放大器装置区，所述第一感测放大器装置区包括经配置以可操作地耦合到所述存储器单元垂直堆叠的所述存储器单元的第一感测放大器装置；及
第二裸片，其包括：
存储器单元额外垂直堆叠；
额外堆叠结构，其包括与额外绝缘结构交错的额外导电结构，至少一些所述额外导电结构经配置以与所述存储器单元额外垂直堆叠的存储器单元电连通；及
第二控制逻辑装置区，其包括：
第二感测放大器装置区，其包括经配置以可操作地耦合到所述存储器单元额外垂直堆叠的所述存储器单元的第二感测放大器装置；及
子字线驱动器区，其包括可操作地耦合到所述第一裸片的所述导电结构的子字线驱动器。
15.根据权利要求14所述的微电子装置，其进一步包括第三控制逻辑装置区，所述第三控制逻辑装置区垂直上覆于所述第二裸片且包括额外子字线驱动器区，所述额外子字线驱动器区包括可操作地耦合到所述第二裸片的所述额外导电结构的额外子字线驱动器。
16.根据权利要求15所述的微电子装置，其中所述第三控制逻辑装置区进一步包括行解码器。
17.根据权利要求15所述的微电子装置，其中所述第三控制逻辑装置区进一步包括互补金属-氧化物-半导体CMOS装置。
18.根据权利要求14所述的微电子装置，其中所述第二控制逻辑装置区进一步包括行解码器。
19.根据权利要求14所述的微电子装置，其中所述第二感测放大器装置区具有比所述第一感测放大器装置区更小的水平面积。
20.根据权利要求14所述的微电子装置，其中所述第二感测放大器装置区定位于所述第一感测放大器装置区的水平边界内。
21.根据权利要求14到20中任一权利要求所述的微电子装置，其中：
所述第一控制逻辑装置区进一步包括第一列解码器区、第一多路复用器控制器区及第一感测放大器驱动器区；且
所述第二控制逻辑装置区进一步包括第二列解码器区、第二多路复用器控制器区及第二感测放大器驱动器区。
22.根据权利要求21所述的微电子装置，其中所述第一列解码器区、所述第一多路复用器控制器区及所述第一感测放大器驱动器区中的每一者具有比所述第二列解码器区、所述第二多路复用器控制器区及所述第二感测放大器驱动器区中的相应者更大的水平面积。
23.根据权利要求14到20中任一权利要求所述的微电子装置，其进一步包括垂直延伸穿过所述存储器单元垂直堆叠的存取装置的导电支柱结构。
24.一种形成微电子装置的方法，所述方法包括：
形成第一微电子装置结构，其包括：
第一控制逻辑装置区，其包括第一感测放大器装置区；
存储器单元垂直堆叠，其垂直上覆于所述第一控制逻辑装置区；
导电结构，其与所述存储器单元垂直堆叠相交；
导电互连结构，其与所述导电结构电连通；及
第一氧化物材料，其垂直上覆于所述存储器单元垂直堆叠；
形成第二微电子装置结构，其包括：
第二控制逻辑装置区，其包括第二感测放大器装置区；
存储器单元额外垂直堆叠，其垂直上覆于所述第二控制逻辑装置区；
额外导电结构，其与所述存储器单元额外垂直堆叠相交；
额外导电互连结构，其与所述额外导电结构电连通；及
第二氧化物材料，其垂直下伏于所述第二控制逻辑装置区；
将所述第二微电子装置结构附接到所述第一微电子装置结构以形成第一微电子装置结构；及
在所述第二微电子装置结构之上形成第三控制逻辑装置区。
25.根据权利要求24所述的方法，其中形成第二控制逻辑装置区包括形成所述第二控制逻辑装置区以包括与所述第一微电子装置结构的所述存储器单元垂直堆叠电连通的控制逻辑装置。
26.根据权利要求24所述的方法，其中形成第二控制逻辑装置区包括形成与所述第一微电子装置结构的所述导电结构电连通的子字线驱动器。
27.根据权利要求24到26中任一权利要求所述的方法，其中形成第三控制逻辑装置区包括形成与所述第二微电子装置结构的所述额外导电结构电连通的子字线驱动器。
28.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及
存储器装置，其可操作地耦合到所述处理器装置且包括：
第一裸片，其包括：
存储器单元垂直堆叠；
第一控制逻辑装置区，其垂直下伏于所述存储器单元垂直堆叠且包括经配置以实现所述存储器单元垂直堆叠的控制操作的第一控制逻辑装置；及
第一全局数字线，其垂直地在所述第一控制逻辑装置区与所述存储器单元垂直堆叠之间，所述第一全局数字线中的每一者经配置以与至少一些所述存储器单元垂直堆叠电连通；及
第二裸片，其垂直上覆于所述第一裸片，所述第二裸片包括：
存储器单元额外垂直堆叠；
第二控制逻辑装置区，其垂直下伏于所述存储器单元额外垂直堆叠且包括经配置以实现所述存储器单元额外垂直堆叠的控制操作的第二控制逻辑装置；及
第二全局数字线，其垂直地在所述第二控制逻辑装置区与所述存储器单元额外垂直堆叠之间。
29.根据权利要求28所述的电子系统，其中：
所述第一裸片进一步包括堆叠结构，其包括与绝缘结构交错的导电结构，至少一些所述导电结构与所述存储器单元垂直堆叠的存储器单元电连通；且
所述第二裸片进一步包括额外堆叠结构，其包括与额外绝缘结构交错的额外导电结构，至少一些所述额外导电结构与所述存储器单元额外垂直堆叠的存储器单元电连通。
30.根据权利要求28所述的电子系统，其中所述第一控制逻辑装置区包括包含感测放大器装置的第一感测放大器装置区，每一感测放大器装置与所述第一全局数字线中的至少一者电连通。
31.根据权利要求28所述的电子系统，其中所述第二控制逻辑装置区进一步包括经配置以实现所述第一裸片的所述存储器单元垂直堆叠的控制操作的额外第一控制逻辑装置。
32.根据权利要求28所述的电子系统，其中所述第二控制逻辑装置区进一步包括经配置以实现所述存储器单元垂直堆叠的控制操作的额外第一控制逻辑装置。
33.根据权利要求32所述的电子系统，其中所述额外第一控制逻辑装置包括子字线驱动器。
34.根据权利要求32所述的电子系统，其中所述额外第一控制逻辑装置区定位于所述第一裸片的阶梯结构的水平边界内。
35.根据权利要求28到34中任一权利要求所述的电子系统，其进一步包括第三控制逻辑装置区，所述第三控制逻辑装置区垂直上覆于所述第二裸片且包括经配置以实现所述存储器单元额外垂直堆叠的控制操作的额外第二控制逻辑装置。
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