KR102367026B1 - 불휘발성 기억 장치 및 불휘발성 기억 장치의 제조 방법 - Google Patents

불휘발성 기억 장치 및 불휘발성 기억 장치의 제조 방법 Download PDF

Info

Publication number
KR102367026B1
KR102367026B1 KR1020170098676A KR20170098676A KR102367026B1 KR 102367026 B1 KR102367026 B1 KR 102367026B1 KR 1020170098676 A KR1020170098676 A KR 1020170098676A KR 20170098676 A KR20170098676 A KR 20170098676A KR 102367026 B1 KR102367026 B1 KR 102367026B1
Authority
KR
South Korea
Prior art keywords
layer
reram
selector
opening
electrode layer
Prior art date
Application number
KR1020170098676A
Other languages
English (en)
Other versions
KR20180018349A (ko
Inventor
겐지 나카무라
다모츠 모리모토
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20180018349A publication Critical patent/KR20180018349A/ko
Application granted granted Critical
Publication of KR102367026B1 publication Critical patent/KR102367026B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H01L45/122—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H01L45/1253—
    • H01L45/1675—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

종형 구조의 ReRAM에 있어서, 각 메모리 셀에 설정된 정보가 정확하게 판독되도록 한다. ReRAM(10)은, 복수의 전극층(11)과, 복수의 전극층(16)과, 복수의 셀렉터층(12)과, 복수의 메모리 셀(17)을 구비한다. 전극층(11)은, X 방향 및 Y 방향으로 복수 배치되고, Z 방향으로 연장된다. 전극층(16)은, X 방향으로 연장되고, Z 방향에 소정의 간격을 두고 복수 형성된다. 셀렉터층(12)은, 전극층(11)과 전극층(16)과의 사이에 형성되고, 전극층(11)을 따라 Z 방향으로 연장된다. 메모리 셀(17)은, 셀렉터층(12)과 전극층(16)이 교차하는 위치에 설치된다. 또한, 각 메모리 셀(17)은, 전극층(16)측에 배치된 저항 변화층(14)과, 전극층(11)측에 배치되고, 도전성을 갖는 중간 도전층(13)을 갖는다. 인접하는 메모리 셀(17) 내의 각 중간 도전층(13)은, 절연층(15)에 의해 다른 메모리 셀(17) 내의 중간 도전층(13)과 절연되어 있다.

Description

불휘발성 기억 장치 및 불휘발성 기억 장치의 제조 방법{NONVOLATILE STORAGE DEVICE AND METHOD OF FABRICATING NONVOLATILE STORAGE DEVICE}
본 발명은 불휘발성 기억 장치 및 불휘발성 기억 장치의 제조 방법에 관한 것이다.
복수의 서로 다른 저항 상태를 유지하는 것이 가능한 저항 변화층을 메모리 소자로서 사용하는 저항 변화형 메모리(Resistive Random Access Memory: 이하, ReRAM이라고 함)가 알려져 있다. 또한, 플래시 메모리 등의 불휘발성 기억 장치에 있어서, 메모리 소자의 집적도를 높이기 위해, 메모리 소자를 3차원으로 배열하는 기술이 알려져 있다.
또한, 저항 변화형 메모리 소자에 셀렉터의 기능을 갖게 한 1R(one Resistor)형의 메모리 셀을 사용한 종형 구조의 ReRAM이 알려져 있다(예를 들어, 하기 비특허문헌 1 참조). 이 기술에 의해, 3차원 구조의 ReRAM에 있어서, 한층 더한 집적화가 가능하게 된다.
Qing Luo et al. "Demonstration of 3D Vertical RRAM with Ultra Low-leakage, High-selectivity and Self-compliance Memory Cells" IEEE International Electron Devices Meeting, 10.2.1-10.2.4, December 2015.
그런데, 1R형의 메모리 셀을 갖는 ReRAM에서는, 메모리 소자와 셀렉터가 1개의 소자로서 일체로 형성되기 때문에, 메모리 소자를 구성하는 재료와, 셀렉터를 구성하는 재료가 반응하여, 메모리 소자의 재료가 변질되어버린다. 그 때문에, 메모리 소자에 있어서, 저저항 상태(이하, LRS라 기재함)의 저항값과, 고저항 상태(이하, HRS라 기재함)의 저항값과의 비가 저하되는 경우가 있다. 이에 의해, 올바른 값의 데이터의 기입이나 판독이 곤란해지는 경우가 있다.
한편, 메모리 소자와 셀렉터와의 사이에 금속 재료를 개재시킨 1S1R(One Selector One Resistor)형의 메모리 셀을 갖는 ReRAM이 알려져 있다. 1S1R형의 메모리 셀을 갖는 ReRAM에서는, 메모리 소자의 재료와 셀렉터의 재료가 직접 접촉하지 않기 때문에, 메모리 소자의 변질을 억제할 수 있어, 메모리 재료 및 셀렉터 재료가 갖는 본래의 성능을 끌어낼 수 있다.
여기서, 1S1R형의 메모리 셀을 사용해서 종형 구조의 ReRAM을 구성한다고 하면, 예를 들어 도 30과 같은 구조의 ReRAM을 생각할 수 있다. 도 30은, 비교예에서의 ReRAM(100)의 개략 구조의 일례를 도시하는 종단면도이다. 비교예에서의 ReRAM(100)은, 절연층(105)과 전극층(106)이 교대로 적층된 적층체에, 전극층(101), 셀렉터층(102), 중간 도전층(103), 및 저항 변화층(104)이, 적층체의 적층 방향(도 30의 Z 방향)으로 관통하도록 배치되어 있다. 각각의 전극층(101)은, 도 30의 Z 방향으로 연장되고, 도 30의 X 방향 및 Y 방향으로 복수 배치된다. 각각의 전극층(101)은, 예를 들어 비트선으로서 기능한다. 각각의 전극층(106)은, 도 30의 X 방향으로 연장되고, 도 30의 Y 방향 및 Z 방향으로 복수 배치된다. 각각의 전극층(106)은, 예를 들어 워드선으로서 기능한다. 1개의 전극층(101)과, 1개의 전극층(106) 사이에 끼워진 셀렉터층(102), 중간 도전층(103) 및 저항 변화층(104)의 영역(예를 들어 도 30의 파선으로 둘러싸진 영역)이, 1개의 메모리 셀로서 기능한다.
각각의 메모리 셀에서는, 전극층(101)과 전극층(106)과의 사이에 끼워진 저항 변화층(104)에 데이터의 값에 따른 기입용 전압이 인가되고, 데이터의 값에 따른 저항값이 설정된다. 또한, 각각의 메모리 셀에 있어서, 전극층(101)과 전극층(106)과의 사이에 끼워진 저항 변화층(104)에 판독용 전압을 인가한 경우에 전극층(101)을 흐르는 전류를 측정함으로써, 저항 변화층(104)에 설정된 저항값이 데이터의 값으로서 판독된다.
도 31은, 누설 전류를 설명하기 위한 도면이다. 예를 들어, 전극층(106-1)과 전극층(101)과의 사이의 저항 변화층(104)의 영역(104-1)에 설정되어 있는 저항값에 따른 데이터가 판독되는 경우, 전극층(106-1)에 판독용 전압(예를 들어 V)이 인가되고, 전극층(101)이 0V로 설정된다. 이에 의해, 전극층(106-1)과 전극층(101)과의 사이의 셀렉터층(102)의 영역(102-1)의 양단에 소정의 전압이 인가되고, 영역(102-1)의 셀렉터층(102)이 온으로 된다. 그리고, 도 31의 실선 화살표로 나타낸 바와 같이, 저항 변화층(104), 중간 도전층(103) 및 셀렉터층(102)을 개재하여, 전극층(106-1)으로부터, 저항 변화층(104)의 저항값에 따른 전류가 전극층(101)에 흐른다. 한편, 판독 대상이 아닌 저항 변화층(104)의 영역(104-2)에 대응하는 다른 전극층(106-2)에는, 비판독용 전압(예를 들어 V/2)이 인가된다.
그리고, 전극층(101)을 흐르는 전류를 측정함으로써, 전극층(106-1)과 전극층(101)과의 사이의 영역(104-1)의 저항 변화층(104)의 저항값이 측정된다. 그리고, 영역(104-1)의 저항 변화층(104)의 저항값이 HRS라면, 해당 영역(104-1)에 유지되어 있는 데이터의 값이 예를 들어 1로 판정되고, 해당 영역(104-1)의 저항 변화층(104)의 저항값이 LRS라면, 해당 영역(104-1)에 유지되어 있는 데이터의 값이 예를 들어 0으로 판정된다.
그런데, 도 30 및 도 31에 나타낸 구조의 ReRAM(100)에서는, 복수의 메모리 셀에 대하여 중간 도전층(103)이 공통으로 배치되어 있다. 그 때문에, 도 31의 파선 화살표로 나타낸 바와 같이, 판독 대상이 아닌 저항 변화층(104)의 영역(104-2)에 대응하는 다른 전극층(106-2)으로부터도, 전극층(106-2)에 인가된 전압과, 전극층(106-2)과 전극층(101)과의 사이의 저항 변화층(104)의 영역(104-2)에 설정되어 있는 저항값에 따른 전류가, 중간 도전층(103)을 통해서, 온으로 된 셀렉터층(102)의 영역(102-1)에 유입하게 된다. 이에 의해, 판독 대상의 저항 변화층(104)의 영역(104-1)의 저항값을 정확하게 측정하는 것이 곤란해진다. 특히, 판독 대상의 저항 변화층(104)의 영역(104-1)의 저항값이 HRS이며, 판독 대상이 아닌 저항 변화층(104)의 영역(104-2)의 저항값이 LRS인 경우, 판독 대상이 아닌 저항 변화층(104)의 영역(104-2)으로부터 누설되는 전류의 영향이 커진다.
또한, 도 30 및 도 31에 나타낸 종형 구조의 ReRAM(100)에서는, 복수의 메모리 셀에 대하여, 중간 도전층(103)이 공통으로 배치되어 있기 때문에, 전극층(106-1)으로부터 판독 대상의 저항 변화층(104)의 영역(104-1)에 인가된 전압(V)이, 중간 도전층(103)을 통해서 판독 대상이 아닌 저항 변화층(104)의 영역(104-2)에도 인가된다. 그 때문에, 판독 대상이 아닌 저항 변화층(104)의 영역(104-2)에 대응하는 셀렉터층(102)의 영역(102-2)에도 전압(V)이 인가되게 되어, 영역(102-2)의 셀렉터층(102)도 온으로 된다. 그 때문에, 판독 대상이 아닌 저항 변화층(104)의 영역(104-2)에 대응하는 다른 전극층(106-2)으로부터도, 전극층(106-2)에 인가된 전압과, 전극층(106-2)과 전극층(101)과의 사이의 저항 변화층(104)의 영역(104-2)에 설정되어 있는 저항값에 따른 전류가, 중간 도전층(103) 및 셀렉터층(102)을 통해서 전극층(101)에 유입하게 된다. 따라서, 도 30 및 도 31에 나타낸 종형 구조의 ReRAM(100)에서는, 각 메모리 셀에 설정된 정보를 정확하게 판독하는 것이 어렵다.
본 개시는, 종형 구조의 ReRAM에 있어서, 각 메모리 셀에 설정된 정보를 정확하게 판독하는 것이 가능한 기술을 제공한다.
본 발명의 일 측면은, 불휘발성 기억 장치이며, 복수의 제1 배선과, 복수의 제2 배선과, 복수의 제1층과, 복수의 메모리 셀을 포함한다. 복수의 제1 배선은, 교차하는 제1 방향 및 제2 방향으로 복수 배치되고, 제1 방향 및 제2 방향에 수직인 제3 방향으로 연장된다. 복수의 제2 배선은, 제1 방향으로 연장되고, 제3 방향에 미리 정해진 간격을 두고 복수 설치된다. 복수의 제1층은, 상기 복수의 제1 배선과 상기 복수의 제2 배선과의 사이에 설치되고, 상기 복수의 제1 배선에 따라 제3 방향으로 연장된다. 복수의 메모리 셀은, 상기 복수의 제1층과 상기 복수의 제2 배선과의 사이의 위치이며, 상기 복수의 제1층과 상기 복수의 제2 배선이 교차하는 각각의 위치에 설치된다. 또한, 상기 복수의 메모리 셀의 각각은, 상기 복수의 제2 배선측에 배치된 제2층과, 상기 복수의 제1층측에 배치되고, 도전성을 갖는 중간층을 포함한다. 인접하는 상기 복수의 메모리 셀 내의 각각의 중간층은, 절연층에 의해 다른 메모리 셀 내의 중간층과 절연되어 있다. 상기 복수의 제1층의 각각은, 인가된 전압에 따라서 변화하는 저항값을 데이터로서 유지하는 메모리층, 및, 메모리 셀의 선택 및 비선택을 제어하는 셀렉터층 중 어느 한쪽이다. 제2층은, 메모리층 및 셀렉터층 중 어느 다른 쪽이다.
본 발명의 다양한 측면 및 실시 형태에 따르면, 종형 구조의 ReRAM에 있어서, 각 메모리 셀에 설정된 정보를 정확하게 판독하는 것이 가능하게 된다.
도 1은 실시예 1에서의 ReRAM의 개략 구조의 일례를 도시하는 종단면도이다.
도 2는 도 1에 도시한 ReRAM의 A-A 단면의 일례를 도시하는 도면이다.
도 3은 실시예 1에서의 ReRAM의 제조 수순의 일례를 나타내는 흐름도이다.
도 4는 제조 과정에서의 실시예 1의 ReRAM의 일례를 도시하는 종단면도이다.
도 5는 제조 과정에서의 실시예 1의 ReRAM의 일례를 도시하는 종단면도이다.
도 6은 제조 과정에서의 실시예 1의 ReRAM의 일례를 나타내는 사시도이다.
도 7은 제조 과정에서의 실시예 1의 ReRAM의 일례를 나타내는 사시도이다.
도 8은 제조 과정에서의 실시예 1의 ReRAM의 일례를 도시하는 종단면도이다.
도 9는 도 8에 나타낸 ReRAM의 C-C 단면의 일례를 도시하는 도면이다.
도 10은 제조 과정에서의 실시예 1의 ReRAM의 일례를 도시하는 종단면도이다.
도 11은 제조 과정에서의 실시예 1의 ReRAM의 일례를 도시하는 종단면도이다.
도 12는 도 11에 도시한 ReRAM의 D-D 단면의 일례를 도시하는 도면이다.
도 13은 제조 과정에서의 실시예 1의 ReRAM의 일례를 도시하는 종단면도이다.
도 14는 도 13에 나타낸 ReRAM의 E-E 단면의 일례를 도시하는 도면이다.
도 15는 실시예 1에서의 ReRAM의 개략 구조의 다른 예를 도시하는 종단면도이다.
도 16은 실시예 2에서의 ReRAM의 개략 구조의 일례를 도시하는 종단면도이다.
도 17은 도 16에 나타낸 ReRAM의 F-F 단면의 일례를 도시하는 도면이다.
도 18은 실시예 2에서의 ReRAM의 제조 수순의 일례를 나타내는 흐름도이다.
도 19는 제조 과정에서의 실시예 2의 ReRAM의 일례를 도시하는 종단면도이다.
도 20은 제조 과정에서의 실시예 2의 ReRAM의 일례를 도시하는 종단면도이다.
도 21은 제조 과정에서의 실시예 2의 ReRAM의 일례를 나타내는 사시도이다.
도 22는 제조 과정에서의 실시예 2의 ReRAM의 일례를 도시하는 종단면도이다.
도 23은 제조 과정에서의 실시예 2의 ReRAM의 일례를 도시하는 종단면도이다.
도 24는 제조 과정에서의 실시예 2의 ReRAM의 일례를 도시하는 종단면도이다.
도 25는 제조 과정에서의 실시예 2의 ReRAM의 일례를 도시하는 종단면도이다.
도 26은 제조 과정에서의 실시예 2의 ReRAM의 일례를 도시하는 종단면도이다.
도 27은 제조 과정에서의 실시예 2의 ReRAM의 일례를 도시하는 종단면도이다.
도 28은 제조 과정에서의 실시예 2의 ReRAM의 일례를 도시하는 종단면도이다.
도 29는 실시예 2에서의 ReRAM의 개략 구조의 다른 예를 도시하는 종단면도이다.
도 30은 비교예에서의 ReRAM의 개략 구조의 일례를 도시하는 종단면도이다.
도 31은 누설 전류를 설명하기 위한 도면이다.
개시하는 불휘발성 기억 장치는, 하나의 실시 형태에 있어서, 복수의 제1 배선과, 복수의 제2 배선과, 복수의 제1층과, 복수의 메모리 셀을 구비한다. 제1 배선은, 교차하는 제1 방향 및 제2 방향으로 복수 배치되고, 제1 방향 및 제2 방향에 수직인 제3 방향으로 연장된다. 제2 배선은, 제1 방향으로 연장되고, 제3 방향에 소정의 간격을 두고 복수 설치된다. 제1층은, 각각의 제1 배선과 제2 배선과의 사이에 설치되고, 제1 배선을 따라 제3 방향으로 연장된다. 메모리 셀은, 제1층과 제2 배선과의 사이의 위치이며, 제1층과 제2 배선이 교차하는 각각의 위치에 설치된다. 또한, 각각의 메모리 셀은, 제2 배선측에 배치된 제2층과, 제1층측에 배치되고, 도전성을 갖는 중간층을 갖는다. 인접하는 메모리 셀 내의 각각의 중간층은, 절연층에 의해 서로 절연되어 있다. 제1층은, 인가된 전압에 따라서 변화하는 저항값을 데이터로서 유지하는 메모리층, 및 메모리 셀의 선택 및 비선택을 제어하는 셀렉터층 중 어느 한쪽이다. 제2층은, 메모리층 및 셀렉터층 중 어느 다른 쪽이다.
또한, 개시하는 불휘발성 기억 장치의 하나의 실시 형태에 있어서, 각각의 메모리 셀은, 절연층에 의해 서로 절연되어 있고, 각각의 메모리 셀 내의 제2층은, 중간층과 제2 배선과의 사이, 및 중간층과 절연층과의 사이에 배치되어 있어도 된다.
또한, 개시하는 불휘발성 기억 장치의 하나의 실시 형태에 있어서, 각각의 메모리 셀에서는, 제1층과 제2층과의 사이에 중간층이 개재하고 있어도 된다.
또한, 개시하는 불휘발성 기억 장치의 제조 방법은, 하나의 실시 형태에 있어서, 절연층과 금속층이 교대로 적층된 다층막에, 다층막의 적층 방향으로 개구를 형성하는 스텝과, 개구의 내측벽에 있어서, 다층막의 면 방향으로, 각각의 금속층을 에칭하는 스텝과, 개구의 내측벽을 따라, 제1층을 적층하는 스텝과, 개구 내에 도전성을 갖는 제1 재료를 충전하는 스텝과, 개구 내에 충전된 제1 재료를, 각각의 절연층이 노출되도록 에칭함으로써 다시 개구를 형성하는 스텝과, 개구의 내측벽을 따라, 제2층을 적층하는 스텝과, 개구 내에 도전성을 갖는 제2 재료를 충전하는 스텝을 포함한다. 또한, 제1층은, 인가된 전압에 따라서 변화하는 저항값을 데이터로서 유지하는 메모리층, 및 메모리층의 선택 및 비선택을 제어하는 셀렉터층 중 어느 한쪽이며, 제2층은, 메모리층 및 셀렉터층 중 어느 다른 쪽이다.
또한, 개시하는 불휘발성 기억 장치의 제조 방법은, 하나의 실시 형태에 있어서, 절연층과 희생층이 교대로 적층된 다층막에, 다층막의 적층 방향으로 제1 개구를 형성하는 스텝과, 제1 개구의 내측벽을 따라, 제1층을 적층하는 스텝과, 제1 개구 내에 도전성을 갖는 제1 재료를 충전하는 스텝과, 다층막에 있어서, 제1 개구가 형성된 위치와는 상이한 위치에, 다층막의 적층 방향으로 제2 개구를 형성하는 스텝과, 희생층을 제거하는 스텝과, 희생층이 배치되어 있던 절연층의 사이에 도전성을 갖는 제2 재료를 충전하는 스텝과, 제2 개구의 위치에 있어서, 각각의 절연층이 노출되도록 제2 재료를 에칭함으로써 다시 제2 개구를 형성하는 스텝과, 제2 개구의 내측벽에 있어서, 다층막의 면 방향으로 제2 재료를 에칭하는 스텝과, 절연층의 사이에 제2층을 형성하기 위한 제3 재료를 충전하는 스텝과, 각각의 절연층이 노출되도록, 제2 개구 내에 충전된 제3 재료를 에칭함으로써 다시 제2 개구를 형성하는 스텝과, 제2 개구의 내측벽에 있어서, 다층막의 면 방향으로 제3 재료를 에칭함으로써 제2층을 형성하는 스텝과, 제2 개구 내에 도전성을 갖는 제4 재료를 충전하는 스텝과, 제2 개구의 위치에 있어서, 각각의 절연층이 노출되도록 제4 재료를 에칭함으로써 다시 제2 개구를 형성하는 스텝과, 제2 개구 내에 절연 재료를 충전하는 스텝을 포함한다. 또한, 제1층은, 인가된 전압에 따라서 변화하는 저항값을 데이터로서 유지하는 메모리층, 및 메모리층의 선택 및 비선택을 제어하는 셀렉터층 중 어느 한쪽이며, 제2층은, 메모리층 및 셀렉터층 중 어느 다른 쪽이다.
이하에, 개시하는 불휘발성 기억 장치 및 불휘발성 기억 장치의 제조 방법의 실시 형태에 대해서, 도면에 기초하여 상세하게 설명한다. 또한, 본 실시 형태에 의해 개시하는 불휘발성 기억 장치 및 불휘발성 기억 장치의 제조 방법이 한정되는 것은 아니다.
[실시예 1]
[ReRAM의 구조]
도 1은, 실시예 1에서의 ReRAM(10)의 개략 구조의 일례를 도시하는 종단면도이다. 도 2는, 도 1에 도시한 ReRAM(10)의 A-A 단면의 일례를 도시하는 도면이다. 도 2에 도시한 ReRAM(10)의 B-B 단면이, 도 1에 대응하고 있다. 실시예 1에서의 ReRAM(10)은, 복수의 전극층(11)과, 복수의 셀렉터층(12)과, 복수의 전극층(16)과, 복수의 메모리 셀(17)을 갖는다. 각각의 전극층(11)은, 도 1의 X 방향 및 Y 방향으로 복수 배치되고, 도 1의 Z 방향으로 연장된다. 전극층(11)은, 예를 들어 비트선으로서 기능한다. 전극층(11)은, 제1 배선의 일례이다. 또한, X 방향은 제1 방향의 일례이며, Y 방향은 제2 방향의 일례이며, Z 방향은 제3 방향의 일례이다.
각각의 전극층(16)은, 도 1의 X 방향으로 연장되고, 도 1의 Z 방향에 소정의 간격을 두고 복수 형성되어 있다. 전극층(16)은, 예를 들어 워드선으로서 기능한다. 각각의 셀렉터층(12)은, 전극층(11)과 전극층(16)과의 사이에 형성되고, 전극층(11)을 따라 도 1의 Z 방향으로 연장된다. 각각의 메모리 셀(17)은, 셀렉터층(12)과 전극층(16)과의 사이의 위치이며, 셀렉터층(12)과 전극층(16)이 교차하는 위치에 설치되어 있다. 각각의 메모리 셀(17)은, 셀렉터층(12)측에 배치된 중간 도전층(13)과, 전극층(16)측에 배치된 저항 변화층(14)을 갖는다.
본 실시예에서, Z 방향에 인접하는 각각의 메모리 셀(17)이 갖는 중간 도전층(13)은, 예를 들어 도 1에 도시한 바와 같이, 절연성을 갖는 재료로 구성된 절연층(15)에 의해, 전기적으로 절연되어 있다. 절연층(15)은, 예를 들어 실리콘 산화물이나 실리콘 질화물 등이다.
각각의 전극층(11), 중간 도전층(13) 및 전극층(16)은, 금속으로 구성된다. 또한, 각각의 전극층(11), 중간 도전층(13) 및 전극층(16)은, CVD(Chemical Vapor Deposition)나 ALD(Atomic Layer Deposition) 등의 반도체 프로세스에 의해 처리 가능한 금속 재료, 예를 들어 W, WN, TiN, Cu, Al, Mo, Ta, TaN, 실리사이드 등으로 구성되는 것이 바람직하다. 전극층(11)은 제1 배선의 일례이며, 중간 도전층(13)은 중간층의 일례이며, 전극층(16)은, 제2 배선의 일례이다.
각각의 셀렉터층(12)은, 예를 들어 배리스터로서 기능하는 오보닉 역치 스위치(OTS)이며, 예를 들어 적어도 주기율표 제16족의 원소, 구체적으로는, O, S, Se 및 Te 등의 칼코겐 원소를 포함하는 칼코게나이드 재료에 의해 구성된다. 셀렉터층(12)은, 제1층의 일례이다.
각각의 저항 변화층(14)은, 인가되는 전압의 극성에 의해, 고저항 상태(HRS)와 저저항 상태(LRS)를 전환할 수 있는 저항 변화 재료에 의해 구성된다. 저항 변화 재료로서는, 예를 들어 Al, Ti, Hf, Zr, Nb 및 Ta 중 적어도 1개의 원소를 포함하는 금속 산화물이 사용된다. 저항 변화층(14)은, 메모리층 및 제2층의 일례이다.
본 실시예에서의 ReRAM(10)에 있어서, 각 메모리 셀(17) 내의 중간 도전층(13)은, 절연층(15)에 의해 서로 전기적으로 절연되어 있다. 그 때문에, 각 전극층(16)으로부터, 저항 변화층(14), 중간 도전층(13) 및 셀렉터층(12)을 개재해서 전극층(11)에 흐르는 전류가, 다른 중간 도전층(13)에 유입하지 않는다. 그 때문에, 전극층(11)에서는, 선택된 메모리 셀(17) 내의 중간 도전층(13)의 저항값에 따른 전류가 검출되고, 각 메모리 셀(17)에 설정된 정보가 정확하게 판독된다.
또한, 각 메모리 셀(17) 내의 중간 도전층(13)은, 절연층(15)에 의해 서로 전기적으로 절연되어 있기 때문에, 전극층(16)에 의해 각 중간 도전층(13)에 인가된 전압은, 다른 중간 도전층(13)에 영향을 주지 않는다. 그 때문에, 전극층(16)에 의해 선택의 전압이 인가된 경우에는, 해당 전극층(16)에 대응하는 위치의 셀렉터층(12)은, 온의 상태로 되는 한편, 전극층(16)에 의해 비선택의 전압이 인가된 경우에는, 해당 전극층(16)에 대응하는 위치의 셀렉터층(12)은, 오프의 상태를 유지한다. 이에 의해, 비선택의 전극층(16)에 대응하는 위치의 셀렉터층(12)을 통한 누설 전류를 억제할 수 있다. 그 때문에, 전극층(11)에서는, 선택된 메모리 셀(17) 내의 중간 도전층(13)의 저항값에 따른 전류가 검출되고, 각 메모리 셀(17)에 설정된 정보가 정확하게 판독된다.
[ReRAM의 제조 수순]
이어서, 본 실시예에서의 ReRAM(10)의 제조 수순에 대해서, 도 3 내지 도 14를 참조하면서 설명한다. 도 3은, 실시예 1에서의 ReRAM(10)의 제조 수순의 일례를 나타내는 흐름도이다.
먼저, 예를 들어 도 4에 도시한 바와 같이, 도전층(20)과 절연층(21)이 교대로 적층된 다층막(200)이 제작된다(S100). 도 4에 도시한 다층막(200)에 있어서, 도전층(20)은, 금속막이며, 예를 들어 TiN, W, Cu등, 전극층(16)을 형성하기 위한 재료에 의해 구성된다. 또한, 절연층(21)은, 예를 들어 SiN이나 SiO2 등, 절연층(15)을 형성하기 위한 재료에 의해 구성된다. 도 4에 도시한 다층막(200)은, 예를 들어 PVD, CVD, ALD 등에 의해 제작된다. 또한, 도 4에 도시한 다층막(200)에 있어서, 적층 방향을 Z 방향이라 정의하고, 각 층의 면 내에서, 도 4의 지면에 수직인 방향을 X 방향이라 정의하고, 도 4의 지면에 평행한 방향을 Y 방향이라 정의한다.
이어서, 예를 들어 도 5 및 도 6에 도시한 바와 같이, 다층막(200)에, X 방향 및 Z 방향으로 연장되는 트렌치(22)가, Y 방향으로 복수 형성된다(S101). 각각의 트렌치(22)는, 예를 들어 RIE(Reactive Ion Etching) 등의 이방성 에칭에 의해 형성된다.
이어서, 각각의 트렌치(22) 내에 SiO2 등의 절연 재료가 충전된다. 그리고, 트렌치(22) 내에 충전된 절연 재료가, X 방향에 있어서 소정 간격마다 제거된다. 절연 재료는, 예를 들어 RIE 등의 이방성 에칭에 의해 제거된다. 이에 의해, 예를 들어 도 7에 도시한 바와 같이, 각 트렌치(22) 내에서, 잔존한 절연 재료의 일부가 절연 벽(23)으로서 형성된다(S102). 또한, 트렌치(22) 내에 충전된 일부의 절연 재료가 제거됨으로써, 예를 들어 도 7에 도시한 바와 같이, 다층막(200) 및 절연 벽(23)으로 둘러싸인 복수의 개구(24)가 형성된다. 각각의 개구(24)의 내측벽에는, 절연 벽(23)의 측벽 외에, 도전층(20) 및 절연층(21)이 노출되어 있다.
이어서, 도전층(20)이 에칭된다(S103). 도전층(20)의 에칭에는, 예를 들어 웨트 에칭 등의 등방성 에칭이 사용된다. 이에 의해, 예를 들어 도 8 및 도 9에 도시한 바와 같이, 각각의 도전층(20)이 X 방향 및 Y 방향, 즉, 다층막(200)의 면 방향으로 에칭되어, 각각의 도전층(20)에는, 절연층(21)보다도 X 방향 및 Y 방향으로 오목해진 오목부(201)가 형성된다. 도 9는, 도 8에 나타낸 ReRAM(10)의 CC 단면의 일례를 도시하는 도면이다.
이어서, 예를 들어 도 10에 도시한 바와 같이, 각각의 개구(24)의 내측벽을 따라 저항 변화층(25)이 적층된다(S104). 이에 의해, 각각의 개구(24)의 내측벽에 있어서, 도전층(20)의 오목부(201)를 따라 저항 변화층(25)이 적층된다. 저항 변화층(25)은, 예를 들어 HfO 등 저항 변화층(14)을 형성하기 위한 재료에 의해 구성된다. 저항 변화층(25)은, 예를 들어 CVD나 ALD 등에 의해 개구(24)의 내측벽을 따라 적층된다.
이어서, 예를 들어 도 10에 도시한 바와 같이, 저항 변화층(25)이 적층된 개구(24) 내에, 금속 재료(26)가 충전된다(S105). 이에 의해, 각각의 개구(24)의 내측벽에 있어서, 도전층(20)의 오목부(201)를 따라 저항 변화층(25) 및 금속 재료(26)가 적층된다. 개구(24) 내에 충전되는 금속 재료(26)는, 중간 도전층(13)을 형성하기 위한 금속 재료이다. 금속 재료(26)는, 도전성을 갖는 제1 재료의 일례이다.
이어서, 예를 들어 도 11 및 도 12에 도시한 바와 같이, 저항 변화층(25) 및 금속 재료(26)가 에칭되고, 다시 개구(24)가 형성된다(S106). 도 12는, 도 11에 도시한 ReRAM(10)의 D-D 단면의 일례를 도시하는 도면이다. 스텝 S106에서의 에칭에서는, 각각의 개구(24)에 있어서, 내측벽에 절연층(21)이 노출되도록, 저항 변화층(25) 및 금속 재료(26)가 에칭된다. 저항 변화층(25) 및 금속 재료(26)는, 예를 들어 RIE 등의 이방성 에칭에 의해 제거된다. 이에 의해, 예를 들어 도 11에 도시한 바와 같이, Z 방향에 있어서, 각각의 도전층(20)의 오목부(201) 내에 형성된 저항 변화층(25) 및 금속 재료(26)가, 절연층(21)을 개재해서 분단된다.
이어서, 예를 들어 도 13 및 도 14에 도시한 바와 같이, 각각의 개구(24)의 내측벽을 따라 셀렉터층(27)이 적층된다(S107). 도 14는, 도 13에 나타낸 ReRAM(10)의 E-E 단면의 일례를 도시하는 도면이다. 셀렉터층(27)은, 예를 들어 칼코게나이드 재료 등 셀렉터층(12)을 형성하기 위한 재료에 의해 구성된다. 셀렉터층(27)은, 예를 들어 CVD나 ALD 등에 의해 개구(24)의 내측벽을 따라 적층된다.
이어서, 예를 들어 도 13 및 도 14에 도시한 바와 같이, 셀렉터층(27)이 적층된 개구(24) 내에 금속 재료(28)가 충전된다(S108). 금속 재료(28)는, 도전성을 갖는 제2 재료의 일례이다. 이와 같이 하여, 본 실시예의 ReRAM(10)이 제조된다. 또한, 금속 재료(28)는 전극층(11)으로서 기능하고, 셀렉터층(27)은 셀렉터층(12)으로서 기능하고, 금속 재료(26)는 중간 도전층(13)으로서 기능한다. 또한, 저항 변화층(25)은 저항 변화층(14)으로서 기능하고, 절연층(21)은 절연층(15)으로서 기능하고, 도전층(20)은 전극층(16)으로서 기능한다.
이상, 실시예 1에서의 ReRAM(10)에 대해서 설명하였다. 상기 설명으로부터 명백해진 바와 같이, 본 실시예의 ReRAM(10)에 의하면, 각 메모리 셀(17) 내의 중간 도전층(13)은, 절연층(15)에 의해 서로 전기적으로 절연되어 있다. 그 때문에, 각 전극층(16)으로부터, 저항 변화층(14), 중간 도전층(13) 및 셀렉터층(12)을 통해서 전극층(11)에 흐르는 전류가, 다른 중간 도전층(13)에 유입하지 않는다. 그 때문에, 전극층(11)에서는, 선택된 메모리 셀(17) 내의 중간 도전층(13)의 저항값에 따른 전류가 검출되고, 각 메모리 셀(17)에 설정된 정보가 정확하게 판독된다.
또한, 각 메모리 셀(17) 내의 중간 도전층(13)은, 절연층(15)에 의해 서로 전기적으로 절연되어 있기 때문에, 비선택의 전극층(16)에 대응하는 위치의 셀렉터층(12)을 통한 누설 전류를 억제할 수 있다. 이에 의해, 전극층(11)에서는, 선택된 메모리 셀(17) 내의 중간 도전층(13)의 저항값에 따른 전류가 검출되고, 각 메모리 셀(17)에 설정된 정보가 정확하게 판독된다. 또한, 누설 전류가 억제되기 때문에, ReRAM(10)의 소비 전력을 억제할 수 있다.
또한, 상기한 실시예 1에서의 ReRAM(10)에서는, 각 메모리 셀(17)에 있어서, 중간 도전층(13)을 사이에 두고, 전극층(16)측에 저항 변화층(14)이 배치되고, 전극층(11)측에 셀렉터층(12)이 배치되어 있다. 그러나, 개시하는 기술은, 이것에 한정되지 않는다. 예를 들어 도 15에 도시한 바와 같이, 각 메모리 셀(17)에 있어서, 중간 도전층(13)을 사이에 두고, 전극층(16)측에 셀렉터층(12)이 배치되고, 전극층(11)측에 저항 변화층(14)이 배치되어도 된다.
[실시예 2]
[ReRAM의 구조]
도 16은, 실시예 2에서의 ReRAM(10)의 개략 구조의 일례를 도시하는 종단면도이다. 도 17은, 도 16에 나타낸 ReRAM(10)의 F-F 단면의 일례를 도시하는 도면이다. 도 17에 나타낸 ReRAM(10)의 G-G 단면이, 도 16에 대응한다. 실시예 2에서의 ReRAM(10)은, 복수의 전극층(11)과, 복수의 셀렉터층(12)과, 복수의 전극층(16)과, 복수의 메모리 셀(17)을 갖는다. 각각의 메모리 셀(17)은, 셀렉터층(12)측에 배치된 중간 도전층(13)과, 전극층(16)측에 배치된 저항 변화층(14)을 갖는다. 또한, 이하에 설명하는 점을 제외하고, 도 16 및 도 17에서, 도 1 및 도 2와 동일한 부호를 부여한 구성은, 도 1 및 도 2에 도시한 구성과 동일 또는 마찬가지의 기능을 갖기 때문에 설명을 생략한다.
본 실시예에서는, 각 메모리 셀(17)에 있어서, 셀렉터층(12)과 저항 변화층(14)과의 사이에 중간 도전층(13)이 개재하고 있기 때문에, 셀렉터층(12)과 저항 변화층(14)은 직접 접촉하지 않는다. 여기서, 셀렉터층(12)과 저항 변화층(14)이 직접 접촉한다고 하면, 셀렉터층(12)과 저항 변화층(14)이 접촉하는 계면에 있어서, 셀렉터층(12)을 구성하는 재료와, 저항 변화층(14)을 구성하는 재료가 서로 영향을 주는 경우가 있다. 예를 들어, 저항 변화층(14)이 금속 산화물로 구성되는 경우, 셀렉터층(12)은, 셀렉터층(12)과 저항 변화층(14)이 접촉하는 계면을 통해서 저항 변화층(14)으로부터 확산한 산소에 의해 산화하는 경우가 있다. 이에 의해, 셀렉터층(12)의 스위칭 특성이 열화되는 경우가 있다. 또한, 저항 변화층(14)에 있어서도, 셀렉터층(12)과 저항 변화층(14)이 접촉하는 계면을 통해서, 셀렉터층(12)에 포함되는 원소가 저항 변화층(14) 내에 확산하여, 저항 변화층(14)의 특성이 변화하고, 저항 변화층(14)에서의 HRS와 LRS와의 저항값의 비가 저하되는 경우가 있다.
이에 반해, 본 실시예에서는, 셀렉터층(12)과 저항 변화층(14)과의 사이에 중간 도전층(13)이 개재하고 있기 때문에, 셀렉터층(12)과 저항 변화층(14)은 직접 접촉하지 않는다. 그 때문에, 셀렉터층(12)의 재료와 저항 변화층(14)의 재료와의 반응이 발생하지 않는다. 이에 의해, 셀렉터층(12)의 스위칭 특성의 열화 및 저항 변화층(14)의 저항값의 비의 저하가 방지된다. 또한, 셀렉터층(12)과 저항 변화층(14)과의 사이에 개재하는 중간 도전층(13)은, 도전성이 있고, 또한 셀렉터층(12) 및 저항 변화층(14)의 어느 것과도 반응성이 낮은 재료인 것이 바람직하다. 구체적으로는, 중간 도전층(13)은, 예를 들어 Au, Ag, Pt 등의 귀금속인 것이 바람직하다.
또한, 본 실시예의 ReRAM(10)에서도, 각 메모리 셀(17) 내의 중간 도전층(13)은, 절연층(15)에 의해 서로 전기적으로 절연되어 있다. 그 때문에, 각 전극층(16)으로부터, 저항 변화층(14), 중간 도전층(13) 및 셀렉터층(12)을 통해서 전극층(11)에 흐르는 전류가, 다른 중간 도전층(13)에 유입하지 않는다. 그 때문에, 전극층(11)에서는, 선택된 메모리 셀(17) 내의 중간 도전층(13)의 저항값에 따른 전류가 검출되고, 각 메모리 셀(17)에 설정된 정보가 정확하게 판독된다.
또한, 각 메모리 셀(17) 내의 중간 도전층(13)은, 절연층(15)에 의해 서로 전기적으로 절연되어 있기 때문에, 전극층(16)에 의해 각 중간 도전층(13)에 인가된 전압은, 다른 중간 도전층(13)에 영향을 주지 않는다. 이에 의해, 비선택의 전극층(16)에 대응하는 위치의 셀렉터층(12)을 통한 누설 전류를 억제할 수 있다. 그 때문에, 전극층(11)에서는, 선택된 메모리 셀(17) 내의 중간 도전층(13)의 저항값에 따른 전류가 검출되고, 각 메모리 셀(17)에 설정된 정보가 정확하게 판독된다. 또한, 누설 전류가 억제되기 때문에, ReRAM(10)의 소비 전력을 억제할 수 있다.
[ReRAM의 제조 수순]
이어서, 본 실시예에서의 ReRAM(10)의 제조 수순에 대해서, 도 18 내지 도 28을 참조하면서 설명한다. 도 18은, 실시예 2에서의 ReRAM(10)의 제조 수순의 일례를 나타내는 흐름도이다.
먼저, 예를 들어 도 19에 도시한 바와 같이, 희생층(30)과 절연층(31)이 교대로 적층된 다층막(300)이 제작된다(S200). 도 19에 나타낸 다층막(300)에 있어서, 희생층(30)은, 예를 들어 SiN 등으로 구성된다. 또한, 절연층(31)은, 예를 들어 SiO2 등, 절연층(15)을 형성하기 위한 재료에 의해 구성된다. 도 19에 나타낸 다층막(300)은, 예를 들어 CVD나 ALD 등에 의해 제작된다. 또한, 도 19에 나타낸 다층막(300)에 있어서, 적층 방향을 Z 방향이라 정의하고, 각 층의 면 내에서, 도 19의 지면에 수직인 방향을 X 방향이라 정의하고, 도 19의 지면에 평행한 방향을 Y 방향이라 정의한다.
이어서, 예를 들어 도 20에 도시한 바와 같이, 다층막(300)에, X 방향 및 Z 방향으로 연장되는 트렌치(32)가 Y 방향으로 복수 형성된다(S201). 각각의 트렌치(32)는, 예를 들어 RIE 등의 이방성 에칭에 의해 형성된다. 트렌치(32)는, 제1 개구의 일례이다.
이어서, 각각의 트렌치(32) 내에 SiO2 등의 절연 재료가 충전된다. 그리고, 트렌치(32) 내에 충전된 절연 재료가, X 방향에 있어서 소정 간격마다 제거된다. 절연 재료는, 예를 들어 RIE 등의 이방성 에칭에 의해 제거된다. 이에 의해, 예를 들어 도 21에 도시한 바와 같이, 각 트렌치(32) 내에서, 잔존한 절연 재료의 일부가 절연 벽(33)으로서 형성된다(S202). 또한, 트렌치(32) 내에 충전된 일부의 절연 재료가 제거됨으로써, 예를 들어 도 21에 도시한 바와 같이, 다층막(300) 및 절연 벽(33)으로 둘러싸인 복수의 개구(34)가 형성된다. 각각의 개구(34)의 내측벽에는, 절연 벽(33)의 측벽 외에, 희생층(30) 및 절연층(31)이 노출되어 있다.
이어서, 예를 들어 도 22에 도시한 바와 같이, 각 개구(34)의 내측벽을 따라 셀렉터층(35)이 적층된다(S203). 셀렉터층(35)은, 예를 들어 칼코게나이드 재료 등 셀렉터층(12)을 형성하기 위한 재료에 의해 구성된다. 셀렉터층(35)은, 예를 들어 CVD나 ALD 등에 의해 개구(34)의 내측벽을 따라 적층된다. 셀렉터층(35)은, 제1층의 일례이다.
이어서, 예를 들어 도 22에 도시한 바와 같이, 셀렉터층(35)이 적층된 개구(34) 내에 금속 재료(36)가 충전된다(S204). 이에 의해, 각각의 개구(34)의 내측벽에 있어서, 셀렉터층(35) 및 금속 재료(36)가 적층된다. 개구(34) 내에 충전되는 금속 재료(36)는, 전극층(11)을 형성하기 위한 금속 재료이다. 금속 재료(36)는, 제1 재료의 일례이다.
이어서, 예를 들어 도 23에 도시한 바와 같이, 개구(34)가 형성된 위치와는 상이한 위치에서, 다층막(300)을 구성하는 희생층(30) 및 절연층(31)을 Z 방향으로 에칭함으로써, 개구(37)가 X 방향 및 Y 방향으로 복수 형성된다(S205). 각각의 개구(37)는, 예를 들어 RIE 등의 이방성 에칭에 의해 형성된다. 개구(37)는, 제2 개구의 일례이다.
이어서, 희생층(30)이 제거된다(S206). 희생층(30)은, 예를 들어 웨트 에칭 등의 등방성 에칭에 의해 제거된다.
이어서, 개구(37) 내에 금속 재료(38)가 충전된다(S207). 이에 의해, 희생층(30)이 배치되어 있던 절연층(31)의 사이에도 금속 재료(38)가 충전된다. 개구(37) 내에 충전되는 금속 재료(38)는, 중간 도전층(13)을 형성하기 위한 금속 재료이다. 금속 재료(38)는, 제2 재료의 일례이다.
이어서, 예를 들어 도 24에 도시한 바와 같이, 금속 재료(38)가 Z 방향으로 에칭되어, 다시 개구(37)가 형성된다(S208). 스텝 S208에서의 에칭에서는, 각각의 개구(37)에 있어서, 내측벽에 절연층(31)이 노출되도록, 금속 재료(38)가 에칭된다. 이에 의해, 예를 들어 도 24에 도시한 바와 같이, Z 방향에 있어서, 금속 재료(38)가 절연층(31)을 개재해서 분단된다. 그리고, 예를 들어 도 25에 도시한 바와 같이, 금속 재료(38)가 X 방향으로 더욱 에칭된다(S208). 스텝 S208에서, Z 방향의 에칭에서는, 예를 들어 RIE 등의 이방성 에칭이 사용되고, X 방향의 에칭에서는, 예를 들어 웨트 에칭 등의 등방성 에칭이 사용된다. 또한, 스텝 S208에서는, 절연층(31)에 대한 금속 재료(38)의 선택비가 높은 에천트가 사용된다.
이어서, 개구(37) 내에 금속 산화물(39)이 충전된다(S209). 이에 의해, 절연층(31)의 사이에도 금속 산화물(39)이 충전된다. 개구(37) 내에 충전되는 금속 산화물(39)은, 예를 들어 HfO 등 저항 변화층(14)을 형성하기 위한 재료이다. 금속 산화물(39)은, 제3 재료의 일례이다.
이어서, 금속 산화물(39)이 Z 방향으로 에칭되어, 다시 개구(37)가 형성된다(S210). 스텝 S210에서의 에칭에서는, 각각의 개구(37)에 있어서, 내측벽에 절연층(31)이 노출되도록, 금속 산화물(39)이 에칭된다. 그리고, 예를 들어 도 26에 도시한 바와 같이, 금속 산화물(39)이 X 방향으로 더욱 에칭된다(S210). 스텝 S210에서, Z 방향의 에칭에서는, 예를 들어 RIE 등의 이방성 에칭이 사용되고, X 방향의 에칭에서는, 예를 들어 웨트 에칭 등의 등방성 에칭이 사용된다. 또한, 스텝 S210에서는, 절연층(31)에 대한 금속 산화물(39)의 선택비가 높은 에천트가 사용된다.
이어서, 개구(37) 내에 금속 재료(40)가 충전된다(S211). 이에 의해, 절연층(31)의 사이에도 금속 재료(40)가 충전된다. 개구(37) 내에 충전되는 금속 재료(40)는, 전극층(16)을 형성하기 위한 금속 재료이다. 금속 재료(40)는, 제4 재료의 일례이다.
이어서, 금속 재료(40)가 Z 방향으로 에칭되고, 다시 개구(37)가 형성된다(S212). 스텝 S212에서의 에칭에서는, 각각의 개구(37)에 있어서, 내측벽에 절연층(31)이 노출되도록, 금속 재료(40)가 에칭된다. 이에 의해, 희생층(30)이 배치되어 있던 위치에 충전된 각 금속 재료(40)는, 예를 들어 도 27에 도시한 바와 같이, 절연층(31)에 의해 분단된다. 금속 재료(40)는, 절연층(31)에 대한 금속 재료(40)의 선택비가 높은 에천트를 사용하여, 예를 들어 RIE 등의 이방성 에칭에 의해 에칭된다.
이어서, 예를 들어 도 28에 도시한 바와 같이, 개구(37) 내에 SiO2 등의 절연 재료가 충전된다(S213). 이와 같이 하여, 본 실시예의 ReRAM(10)이 제조된다. 또한, 각 메모리 셀(17)에 있어서, 금속 재료(36)는 전극층(11)으로서 기능하고, 셀렉터층(35)은 셀렉터층(12)으로서 기능하고, 금속 재료(38)는 중간 도전층(13)으로서 기능한다. 또한, 각 메모리 셀(17)에 있어서, 금속 산화물(39)은 저항 변화층(14)으로서 기능하고, 절연층(31)은 절연층(15)으로서 기능하고, 금속 재료(40)는 전극층(16)으로서 기능한다.
이상, 실시예 2에서의 ReRAM(10)에 대해서 설명하였다. 상기 설명으로부터 명백해진 바와 같이, 본 실시예의 ReRAM(10)에 의하면, 각 메모리 셀(17) 내의 중간 도전층(13)은, 절연층(15)에 의해 서로 전기적으로 절연되어 있다. 그 때문에, 각 전극층(16)으로부터, 저항 변화층(14), 중간 도전층(13) 및 셀렉터층(12)을 통해서 전극층(11)에 흐르는 전류가, 다른 중간 도전층(13)에 유입하지 않는다. 그 때문에, 전극층(11)에서는, 선택된 메모리 셀(17) 내의 중간 도전층(13)의 저항값에 따른 전류가 검출되고, 각 메모리 셀(17)에 설정된 정보가 정확하게 판독된다.
또한, 각 메모리 셀(17) 내의 중간 도전층(13)은, 절연층(15)에 의해 서로 전기적으로 절연되어 있기 때문에, 비선택의 전극층(16)에 대응하는 위치의 셀렉터층(12)을 통한 누설 전류를 억제할 수 있다. 이에 의해, 전극층(11)에서는, 선택된 메모리 셀(17) 내의 중간 도전층(13)의 저항값에 따른 전류가 검출되고, 각 메모리 셀(17)에 설정된 정보가 정확하게 판독된다. 또한, 누설 전류가 억제되기 때문에, ReRAM(10)의 소비 전력을 억제할 수 있다.
또한, 본 실시예의 ReRAM(10)에서는, 각 메모리 셀(17)에 있어서, 셀렉터층(12)과 저항 변화층(14)과의 사이에 중간 도전층(13)이 개재하고 있기 때문에, 셀렉터층(12)과 저항 변화층(14)은 직접 접촉하지 않는다. 그 때문에, 셀렉터층(12)에 포함되는 원소와, 저항 변화층(14)에 포함되는 원소와의 반응이 억제되어, 셀렉터층(12) 및 저항 변화층(14)의 변질이 억제된다. 이에 의해, 셀렉터층(12)의 스위칭 특성의 열화 및 저항 변화층(14)의 저항비의 저하가 억제된다.
또한, 상기한 실시예 2에서의 ReRAM(10)에서는, 예를 들어 도 16 및 도 17에 도시한 바와 같이, 각 메모리 셀(17)에 있어서, 중간 도전층(13)을 사이에 두고, 전극층(16)측에 저항 변화층(14)이 배치되고, 전극층(11)측에 셀렉터층(12)이 배치되어 있다. 그러나, 개시된 기술은, 이것에 한정되지 않는다. 예를 들어 도 29에 도시한 바와 같이, 각 메모리 셀(17)에 있어서, 중간 도전층(13)을 사이에 두고, 전극층(16)측에 셀렉터층(12)이 배치되고, 전극층(11)측에 저항 변화층(14)이 배치되어도 된다.
[기타]
또한, 본 발명은 상기한 실시예에 한정되는 것은 아니며, 그 요지의 범위 내에서 수많은 변형이 가능하다.
예를 들어, 실시예 1에 나타낸 ReRAM(10)의 제조 수순은, 도 1 및 도 2에 도시한 ReRAM(10)의 제조가 가능한 수순이라면, 도 3에 도시한 수순에 한정되지 않는다. 또한, 실시예 2에 나타낸 ReRAM(10)의 제조 수순은, 도 16 및 도 17에 나타낸 ReRAM(10)의 제조가 가능한 수순이라면, 도 18에 나타낸 수순에 한정되지 않는다.
예를 들어, 상기한 실시예 2에서는, 희생층(30)과 절연층(31)이 교대로 적층된 다층막(300)을 사용해서 ReRAM(10)을 제조했지만, 다른 예로서, 도전성을 갖는 금속층과 절연층이 교대로 적층된 다층막을 사용해서 ReRAM(10)을 제조해도 된다. 이 경우, 도 18에 나타낸 제조 수순에 있어서, S206 내지 S208의 공정을 생략할 수 있다.
10 : ReRAM 11 : 전극층
12 : 셀렉터층 13 : 중간 도전층
14 : 저항 변화층 15 : 절연층
16 : 전극층 17 : 메모리 셀

Claims (5)

  1. 복수의 절연층과 복수의 희생층이 교대로 적층된 다층막에, 상기 다층막의 적층 방향으로 제1 개구를 형성하는 스텝과,
    상기 제1 개구의 내측벽을 따라, 제1층을 적층하는 스텝과,
    상기 제1 개구 내에 도전성을 갖는 제1 재료를 충전하는 스텝과,
    상기 다층막에 있어서, 상기 제1 개구가 형성된 제1 위치와는 상이한 제2 위치에, 상기 다층막의 적층 방향으로 제2 개구를 형성하는 스텝과,
    상기 복수의 희생층을 제거하는 스텝과,
    상기 복수의 희생층이 배치되어 있던 상기 복수의 절연층의 사이에 도전성을 갖는 제2 재료를 충전하는 스텝과,
    상기 제2 위치에 있어서, 상기 복수의 절연층이 노출되도록 상기 제2 재료를 에칭함으로써 다시 상기 제2 개구를 형성하는 스텝과,
    상기 제2 개구의 내측벽에 있어서, 상기 다층막의 면 방향으로 상기 제2 재료를 에칭하는 스텝과,
    상기 복수의 절연층의 사이에 제2층을 형성하기 위한 제3 재료를 충전하는 스텝과,
    상기 복수의 절연층이 노출되도록, 상기 제2 개구 내에 충전된 상기 제3 재료를 에칭함으로써 다시 상기 제2 개구를 형성하는 스텝과,
    상기 제2 개구의 내측벽에 있어서, 상기 다층막의 면 방향으로 상기 제3 재료를 에칭함으로써 상기 제2층을 형성하는 스텝과,
    상기 제2 개구 내에 도전성을 갖는 제4 재료를 충전하는 스텝과,
    상기 제2 위치에 있어서, 상기 복수의 절연층이 노출되도록 상기 제4 재료를 에칭함으로써 다시 상기 제2 개구를 형성하는 스텝과,
    상기 제2 개구 내에 절연 재료를 충전하는 스텝
    을 포함하고,
    상기 제1층은, 인가된 전압에 따라서 변화하는 저항값을 데이터로서 유지하는 메모리층, 및 상기 메모리층의 선택 및 비선택을 제어하는 셀렉터층 중 어느 한쪽이며,
    상기 제2층은, 상기 메모리층 및 상기 셀렉터층 중 어느 다른 쪽인 불휘발성 기억 장치의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
KR1020170098676A 2016-08-09 2017-08-03 불휘발성 기억 장치 및 불휘발성 기억 장치의 제조 방법 KR102367026B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2016-156135 2016-08-09
JP2016156135A JP6775349B2 (ja) 2016-08-09 2016-08-09 不揮発性記憶装置の製造方法

Publications (2)

Publication Number Publication Date
KR20180018349A KR20180018349A (ko) 2018-02-21
KR102367026B1 true KR102367026B1 (ko) 2022-02-24

Family

ID=61160425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170098676A KR102367026B1 (ko) 2016-08-09 2017-08-03 불휘발성 기억 장치 및 불휘발성 기억 장치의 제조 방법

Country Status (3)

Country Link
US (1) US20180047787A1 (ko)
JP (1) JP6775349B2 (ko)
KR (1) KR102367026B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019218106A1 (zh) * 2018-05-14 2019-11-21 中国科学院微电子研究所 1s1r存储器集成结构及其制备方法
KR102546686B1 (ko) 2018-07-17 2023-06-23 삼성전자주식회사 가변 저항 메모리 장치
KR102578801B1 (ko) 2018-08-29 2023-09-18 삼성전자주식회사 가변 저항 메모리 장치
JP2020047850A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
US11335730B2 (en) 2019-12-03 2022-05-17 International Business Machines Corporation Vertical resistive memory device with embedded selectors
US11201193B2 (en) * 2020-01-24 2021-12-14 Qualcomm Incorporated Vertically stacked multilayer high-density RRAM
CN112106201B (zh) * 2020-08-13 2024-01-16 长江先进存储产业创新中心有限责任公司 用于以较低成本形成垂直3d x-point存储器的新颖集成方案
FR3131438A1 (fr) * 2021-12-23 2023-06-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Ensemble comprenant au moins deux sélecteurs et deux mémoires résistives non-volatiles, matrice et procédé de fabrication associés
FR3131437A1 (fr) * 2021-12-23 2023-06-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Ensemble comprenant au moins deux mémoires résistives non-volatiles et deux sélecteurs, matrice et procédé de fabrication associés

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120068143A1 (en) 2010-09-20 2012-03-22 John Smythe Memory Arrays And Methods Of Forming Memory Cells
US20130200331A1 (en) 2012-02-06 2013-08-08 National Institute Of Advanced Industrial Science And Technology Semiconductor storage device and method of manufacturing the same
JP2014036034A (ja) * 2012-08-07 2014-02-24 Sharp Corp 不揮発性半導体記憶装置とその製造方法
JP2015220465A (ja) 2014-05-20 2015-12-07 クロスバー， インコーポレイテッドＣｒｏｓｓｂａｒ， Ｉｎｃ． 抵抗性メモリアーキテクチャ及び装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150162383A1 (en) * 2012-06-28 2015-06-11 Intellectual Discovery Co., Ltd. Vertical resistive random access memory device, and method for manufacturing same
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9583539B2 (en) * 2014-08-19 2017-02-28 Sandisk Technologies Llc Word line connection for memory device and method of making thereof
US20170025022A1 (en) * 2015-03-23 2017-01-26 AerWaze Process to Enable Prioritization of Air Space in an Environment with Unmanned Aerial Vehicles
US10290680B2 (en) * 2015-10-30 2019-05-14 Sandisk Technologies Llc ReRAM MIM structure formation
US9741764B1 (en) * 2016-02-22 2017-08-22 Samsung Electronics Co., Ltd. Memory device including ovonic threshold switch adjusting threshold voltage thereof
US9825098B2 (en) * 2016-03-04 2017-11-21 Toshiba Memory Corporation Semiconductor memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120068143A1 (en) 2010-09-20 2012-03-22 John Smythe Memory Arrays And Methods Of Forming Memory Cells
US20130200331A1 (en) 2012-02-06 2013-08-08 National Institute Of Advanced Industrial Science And Technology Semiconductor storage device and method of manufacturing the same
JP2014036034A (ja) * 2012-08-07 2014-02-24 Sharp Corp 不揮発性半導体記憶装置とその製造方法
JP2015220465A (ja) 2014-05-20 2015-12-07 クロスバー， インコーポレイテッドＣｒｏｓｓｂａｒ， Ｉｎｃ． 抵抗性メモリアーキテクチャ及び装置

Also Published As

Publication number Publication date
JP2018026418A (ja) 2018-02-15
US20180047787A1 (en) 2018-02-15
KR20180018349A (ko) 2018-02-21
JP6775349B2 (ja) 2020-10-28

Similar Documents

Publication Publication Date Title
KR102367026B1 (ko) 불휘발성 기억 장치 및 불휘발성 기억 장치의 제조 방법
KR101925449B1 (ko) 가변 저항 메모리 장치 및 그 제조 방법
JP4688979B2 (ja) 抵抗変化型素子および抵抗変化型記憶装置
TWI450390B (zh) 使用電阻材料及內電極之非揮發性記憶體裝置及其相關之方法及處理系統
JP6230229B2 (ja) 集積トランジスタセレクタを有する積層ｒｒａｍ
JP4948688B2 (ja) 抵抗変化型不揮発性記憶素子、抵抗変化型不揮発性記憶装置及び抵抗変化型不揮発性記憶素子の製造方法
KR20130120696A (ko) 가변 저항 메모리 장치 및 그 제조 방법
US8916847B2 (en) Variable resistance memory device and method for fabricating the same
TW201508907A (zh) 熱最佳化相變之記憶體單元及其製造之方法
CN104871313A (zh) 存储装置和存储装置制造方法
JP2017055082A (ja) 不揮発性記憶装置の製造方法
KR20130076459A (ko) 가변 저항 메모리 장치 및 그 제조 방법
EP2260520B1 (en) Vertical phase change memory cell
CN111584495B (zh) 电阻式随机存取存储器及其制造方法
US9006701B2 (en) Non-volatile memory device having bit lines and source lines arranged in parallel and manufacturing method thereof
CN110176471B (zh) 交叉点阵列器件及其制造方法
KR101355623B1 (ko) 수평 전극 구조가 개선된 수직형 저항 변화 메모리 소자 및 그 제조방법
KR101418051B1 (ko) 공통 선택소자를 갖는 수직형 저항 변화 메모리 소자 및 그 제조방법
CN114864811A (zh) 相变存储单元、相变存储器及其制备方法、电子设备
KR101375773B1 (ko) 선택 소자가 필요없는 수직형 저항 변화 메모리 소자 및 그 제조방법
KR101355622B1 (ko) 수직형 저항 변화 메모리 소자 및 그 제조방법
KR20150087063A (ko) 비휘발성 메모리 소자 및 제조 방법
KR20100136061A (ko) 메모리 소자 및 그 제조방법
KR20220057375A (ko) 3차원 셀 구조를 가지는 반도체 장치 및 이의 제조 방법
US20140061565A1 (en) Nonvolatile memory

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant