JP2018026418A - 不揮発性記憶装置および不揮発性記憶装置の製造方法 - Google Patents

不揮発性記憶装置および不揮発性記憶装置の製造方法 Download PDF

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Abstract

【課題】縦型構造のＲｅＲＡＭにおいて、各メモリセルに設定された情報が正しく読み出されるようにする。
【解決手段】ＲｅＲＡＭ１０は、複数の電極層１１と、複数の電極層１６と、複数のセレクタ層１２と、複数のメモリセル１７とを備える。電極層１１は、Ｘ方向およびＹ方向に複数配置され、Ｚ方向に延在する。電極層１６は、Ｘ方向に延在し、Ｚ方向に所定の間隔をおいて複数設けられる。セレクタ層１２は、電極層１１と電極層１６との間に設けられ、電極層１１に沿ってＺ方向に延在する。メモリセル１７は、セレクタ層１２と電極層１６とが交差する位置に設けられる。また、各メモリセル１７は、電極層１６側に配置された抵抗変化層１４と、電極層１１側に配置され、導電性を有する中間導電層１３とを有する。隣接するメモリセル１７内の各中間導電層１３は、絶縁層１５によって他のメモリセル１７内の中間導電層１３と絶縁されている。
【選択図】図３

Description

この発明は、不揮発性記憶装置および不揮発性記憶装置の製造方法に関する。
複数の異なる抵抗状態を保持することが可能な抵抗変化層をメモリ素子として用いる抵抗変化型メモリ（Resistive Random Access Memory：以下、ＲｅＲＡＭという）が知られている。また、フラッシュメモリなどの不揮発性記憶装置において、メモリ素子の集積度を高めるために、メモリ素子を３次元に配列する技術が知られている。
また、抵抗変化型のメモリ素子にセレクタの機能を持たせた１Ｒ（one Resistor）型のメモリセルを用いた縦型構造のＲｅＲＡＭが知られている（例えば、下記の非特許文献１参照）。この技術により、３次元構造のＲｅＲＡＭにおいて、さらなる集積化が可能となる。
Qing Luo et al. "Demonstration of 3D Vertical RRAM with Ultra Low-leakage, High-selectivity and Self-compliance Memory Cells" IEEE International Electron Devices Meeting, 10.2.1 - 10.2.4, December 2015.
ところで、１Ｒ型のメモリセルを有するＲｅＲＡＭでは、メモリ素子とセレクタとが１つの素子として一体に形成されるため、メモリ素子を構成する材料と、セレクタを構成する材料とが反応し、メモリ素子の材料が変質してしまう。そのため、メモリ素子において、低抵抗状態（以下、ＬＲＳと記載する）の抵抗値と、高抵抗状態（以下、ＨＲＳと記載する）の抵抗値との比が低下する場合がある。これにより、正しい値のデータの書き込みや読み出しが困難になる場合がある。
一方、メモリ素子とセレクタとの間に金属材料を介在させた１Ｓ１Ｒ（One Selector One Resistor）型のメモリセルを有するＲｅＲＡＭが知られている。１Ｓ１Ｒ型のメモリセルを有するＲｅＲＡＭでは、メモリ素子の材料とセレクタの材料とが直接接触しないため、メモリ素子の変質を抑制でき、メモリ材料およびセレクタ材料が持つ本来の性能を引き出すことができる。
ここで、１Ｓ１Ｒ型のメモリセルを用いて縦型構造のＲｅＲＡＭを構成するとすれば、例えば図３０のような構造のＲｅＲＡＭが考えられる。図３０は、比較例におけるＲｅＲＡＭ１００の概略構造の一例を示す縦断面図である。比較例におけるＲｅＲＡＭ１００は、絶縁層１０５と電極層１０６とが交互に積層された積層体に、電極層１０１、セレクタ層１０２、中間導電層１０３、および抵抗変化層１０４が、積層体の積層方向（図３０のＺ方向）に貫通するように配置されている。それぞれの電極層１０１は、図３０のＺ方向に延在し、図３０のＸ方向およびＹ方向に複数配置される。それぞれの電極層１０１は、例えばビット線として機能する。それぞれの電極層１０６は、図３０のＸ方向に延在し、図３０のＹ方向およびＺ方向に複数配置される。それぞれの電極層１０６は、例えばワード線として機能する。１つの電極層１０１と、１つの電極層１０６とで挟まれたセレクタ層１０２、中間導電層１０３、および抵抗変化層１０４の領域（例えば図３０の破線で囲まれた領域）が、１つのメモリセルとして機能する。
それぞれのメモリセルでは、電極層１０１と電極層１０６との間に挟まれた抵抗変化層１０４にデータの値に応じた書込み用の電圧が印加され、データの値に応じた抵抗値が設定される。また、それぞれのメモリセルにおいて、電極層１０１と電極層１０６との間に挟まれた抵抗変化層１０４に読み出し用の電圧を印加した場合に電極層１０１流れる電流を測定することにより、抵抗変化層１０４に設定された抵抗値がデータの値として読み出される。
図３１は、リーク電流を説明するための図である。例えば、電極層１０６−１と電極層１０１との間の抵抗変化層１０４の領域１０４−１に設定されている抵抗値に応じたデータが読み出される場合、電極層１０６−１に読み出し用の電圧（例えばＶ）が印加され、電極層１０１が０Ｖに設定される。これにより、電極層１０６−１と電極層１０１との間のセレクタ層１０２の領域１０２−１の両端に所定の電圧が印加され、領域１０２−１のセレクタ層１０２がオンになる。そして、図３１の実線矢印に示すように、抵抗変化層１０４、中間導電層１０３、およびセレクタ層１０２を介して、電極層１０６−１から、抵抗変化層１０４の抵抗値に応じた電流が電極層１０１に流れる。一方、読み出し対象ではない抵抗変化層１０４の領域１０４−２に対応する他の電極層１０６−２には、非読み出し用の電圧（例えばＶ／２）が印加される。
そして、電極層１０１を流れる電流を測定することにより、電極層１０６−１と電極層１０１との間の領域１０４−１の抵抗変化層１０４の抵抗値が測定される。そして、領域１０４−１の抵抗変化層１０４の抵抗値がＨＲＳであれば、該領域１０４−１に保持されているデータの値が例えば１と判定され、該領域１０４−１の抵抗値がＬＲＳであれば、該領域１０４−１に保持されているデータの値が例えば０と判定される。
ところで、図３０および図３１に示した構造のＲｅＲＡＭ１００では、複数のメモリセルに対して、中間導電層１０３が共通に配置されている。そのため、図３１の破線矢印で示すように、読み出し対象ではない抵抗変化層１０４の領域１０４−２に対応する他の電極層１０６−２からも、電極層１０６−２に印加された電圧と、電極層１０６−２と電極層１０１との間の抵抗変化層１０４の領域１０４−２に設定されている抵抗値とに応じた電流が、中間導電層１０３を介して、オンとなったセレクタ層１０２の領域１０２−１に流れ込むことになる。これにより、読み出し対象の抵抗変化層１０４の領域１０４−１の抵抗値を正しく測定することが困難となる。特に、読み出し対象の抵抗変化層１０４の領域１０４−１の抵抗値がＨＲＳであり、読み出し対象ではない抵抗変化層１０４の領域１０４−２の抵抗値がＬＲＳである場合、読み出し対象ではない抵抗変化層１０４の領域１０４−２からリークする電流の影響が大きくなる。
また、図３０および図３１に示した縦型構造のＲｅＲＡＭ１００では、複数のメモリセルに対して、中間導電層１０３が共通に配置されているため、電極層１０６−１から読み出し対象の抵抗変化層１０４の領域１０４−１に印加された電圧Ｖが、中間導電層１０３を介して読み出し対象ではない抵抗変化層１０４の領域１０４−２にも印加される。そのため、読み出し対象ではない抵抗変化層１０４の領域１０４−２に対応するセレクタ層１０２の領域１０２−２にも電圧Ｖが印加されることになり、領域１０２−２のセレクタ層１０２もオンすることになる。そのため、読み出し対象ではない抵抗変化層１０４の領域１０４−２に対応する他の電極層１０６−２からも、電極層１０６−２に印加された電圧と、電極層１０６−２と電極層１０１との間の抵抗変化層１０４の領域１０４−２に設定されている抵抗値とに応じた電流が、中間導電層１０３およびセレクタ層１０２を介して電極層１０１に流れ込むことになる。従って、図３０および図３１に示した縦型構造のＲｅＲＡＭ１００では、各メモリセルに設定された情報を正しく読み出すことが難しい。
本発明の一側面は、不揮発性記憶装置であって、複数の第１の配線と、複数の第２の配線と、複数の第１の層と、複数のメモリセルとを備える。第１の配線は、交差する第１の方向および第２の方向に複数配置され、第１の方向および第２の方向に垂直な第３の方向に延在する。第２の配線は、第１の方向に延在し、第３の方向に所定の間隔をおいて複数設けられる。第１の層は、それぞれの第１の配線と第２の配線との間に設けられ、第１の配線に沿って第３の方向に延在する。メモリセルは、第１の層と第２の配線との間の位置であって、第１の層と第２の配線とが交差するそれぞれの位置に設けられる。また、それぞれのメモリセルは、第２の配線側に配置された第２の層と、第１の層側に配置され、導電性を有する中間層とを有する。隣接するメモリセル内のそれぞれの中間層は、絶縁層によって他のメモリセル内の中間層と絶縁されている。第１の層は、印加された電圧に応じて変化する抵抗値をデータとして保持するメモリ層、および、メモリセルの選択および非選択を制御するセレクタ層のいずれか一方である。第２の層は、メモリ層およびセレクタ層のいずれか他方である。
本発明の種々の側面および実施形態によれば、縦型構造のＲｅＲＡＭにおいて、各メモリセルに設定された情報を正しく読み出すことが可能となる。
図１は、実施例１におけるＲｅＲＡＭの概略構造の一例を示す縦断面図である。 図２は、図１に示したＲｅＲＡＭのＡ−Ａ断面の一例を示す図である。 図３は、実施例１におけるＲｅＲＡＭの製造手順の一例を示すフローチャートである。 図４は、製造過程における実施例１のＲｅＲＡＭの一例を示す縦断面図である。 図５は、製造過程における実施例１のＲｅＲＡＭの一例を示す縦断面図である。 図６は、製造過程における実施例１のＲｅＲＡＭの一例を示す斜視図である。 図７は、製造過程における実施例１のＲｅＲＡＭの一例を示す斜視図である。 図８は、製造過程における実施例１のＲｅＲＡＭの一例を示す縦断面図である。 図９は、図８に示したＲｅＲＡＭのＣ−Ｃ断面の一例を示す図である。 図１０は、製造過程における実施例１のＲｅＲＡＭの一例を示す縦断面図である。 図１１は、製造過程における実施例１のＲｅＲＡＭの一例を示す縦断面図である。 図１２は、図１１に示したＲｅＲＡＭのＤ−Ｄ断面の一例を示す図である。 図１３は、製造過程における実施例１のＲｅＲＡＭの一例を示す縦断面図である。 図１４は、図１３に示したＲｅＲＡＭのＥ−Ｅ断面の一例を示す図である。 図１５は、実施例１におけるＲｅＲＡＭの概略構造の他の例を示す縦断面図である。 図１６は、実施例２におけるＲｅＲＡＭの概略構造の一例を示す縦断面図である。 図１７は、図１６に示したＲｅＲＡＭのＦ−Ｆ断面の一例を示す図である。 図１８は、実施例２におけるＲｅＲＡＭの製造手順の一例を示すフローチャートである。 図１９は、製造過程における実施例２のＲｅＲＡＭの一例を示す縦断面図である。 図２０は、製造過程における実施例２のＲｅＲＡＭの一例を示す縦断面図である。 図２１は、製造過程における実施例２のＲｅＲＡＭの一例を示す斜視図である。 図２２は、製造過程における実施例２のＲｅＲＡＭの一例を示す縦断面図である。 図２３は、製造過程における実施例２のＲｅＲＡＭの一例を示す縦断面図である。 図２４は、製造過程における実施例２のＲｅＲＡＭの一例を示す縦断面図である。 図２５は、製造過程における実施例２のＲｅＲＡＭの一例を示す縦断面図である。 図２６は、製造過程における実施例２のＲｅＲＡＭの一例を示す縦断面図である。 図２７は、製造過程における実施例２のＲｅＲＡＭの一例を示す縦断面図である。 図２８は、製造過程における実施例２のＲｅＲＡＭの一例を示す縦断面図である。 図２９は、実施例２におけるＲｅＲＡＭの概略構造の他の例を示す縦断面図である。 図３０は、比較例におけるＲｅＲＡＭの概略構造の一例を示す縦断面図である。 図３１は、リーク電流を説明するための図である。
開示する不揮発性記憶装置は、一つの実施形態において、複数の第１の配線と、複数の第２の配線と、複数の第１の層と、複数のメモリセルとを備える。第１の配線は、交差する第１の方向および第２の方向に複数配置され、第１の方向および第２の方向に垂直な第３の方向に延在する。第２の配線は、第１の方向に延在し、第３の方向に所定の間隔をおいて複数設けられる。第１の層は、それぞれの第１の配線と第２の配線との間に設けられ、第１の配線に沿って第３の方向に延在する。メモリセルは、第１の層と第２の配線との間の位置であって、第１の層と第２の配線とが交差するそれぞれの位置に設けられる。また、それぞれのメモリセルは、第２の配線側に配置された第２の層と、第１の層側に配置され、導電性を有する中間層とを有する。隣接するメモリセル内のそれぞれの中間層は、絶縁層によって互いに絶縁されている。第１の層は、印加された電圧に応じて変化する抵抗値をデータとして保持するメモリ層、および、メモリセルの選択および非選択を制御するセレクタ層のいずれか一方である。第２の層は、メモリ層およびセレクタ層のいずれか他方である。
また、開示する不揮発性記憶装置の一つの実施形態において、それぞれのメモリセルは、絶縁層によって互いに絶縁されており、それぞれのメモリ内の第２の層は、中間層と第２の配線との間、および、中間層と絶縁層との間に配置されていてもよい。
また、開示する不揮発性記憶装置の一つの実施形態において、それぞれのメモリセルでは、第１の層と第２の層との間に中間層が介在していてもよい。
また、開示する不揮発性記憶装置の製造方法は、一つの実施形態において、絶縁層と金属層とが交互に積層された多層膜に、多層膜の積層方向に開口を形成するステップと、開口の内側壁において、多層膜の面方向に、それぞれの金属層をエッチングするステップと、開口の内側壁に沿って、第１の層を積層するステップと、開口内に導電性を有する第１の材料を充填するステップと、開口内に充填された第１の材料を、それぞれの絶縁層が露出するようにエッチングすることにより再び開口を形成するステップと、開口の内側壁に沿って、第２の層を積層するステップと、開口内に導電性を有する第２の材料を充填するステップとを含む。また、第１の層は、印加された電圧に応じて変化する抵抗値をデータとして保持するメモリ層、および、メモリ層の選択および非選択を制御するセレクタ層のいずれか一方であり、第２の層は、メモリ層およびセレクタ層のいずれか他方である。
また、開示する不揮発性記憶装置の製造方法は、一つの実施形態において、絶縁層と犠牲層とが交互に積層された多層膜に、多層膜の積層方向に第１の開口を形成するステップと、第１の開口の内側壁に沿って、第１の層を積層するステップと、第１の開口内に導電性を有する第１の材料を充填するステップと、多層膜において、第１の開口が形成された位置とは異なる位置に、多層膜の積層方向に第２の開口を形成するステップと、犠牲層を除去するステップと、犠牲層が配置されていた絶縁層の間に導電性を有する第２の材料を充填するステップと、第２の開口の位置において、それぞれの絶縁層が露出するように第２の材料をエッチングすることにより再び第２の開口を形成するステップと、第２の開口の内側壁において、多層膜の面方向に第２の材料をエッチングするステップと、絶縁層の間に第２の層を形成するための第３の材料を充填するステップと、それぞれの絶縁層が露出するように、第２の開口内に充填された第３の材料をエッチングすることにより再び第２の開口を形成するステップと、第２の開口の内側壁において、多層膜の面方向に第３の材料をエッチングすることにより第２の層を形成するステップと、第２の開口内に導電性を有する第４の材料を充填するステップと、第２の開口の位置において、それぞれの絶縁層が露出するように第４の材料をエッチングすることにより再び第２の開口を形成するステップと、第２の開口内に絶縁材料を充填するステップとを含む。また、第１の層は、印加された電圧に応じて変化する抵抗値をデータとして保持するメモリ層、および、メモリ層の選択および非選択を制御するセレクタ層のいずれか一方であり、第２の層は、メモリ層およびセレクタ層のいずれか他方である。
以下に、開示する不揮発性記憶装置および不揮発性記憶装置の製造方法の実施形態について、図面に基づいて詳細に説明する。なお、本実施形態により開示する不揮発性記憶装置および不揮発性記憶装置の製造方法が限定されるものではない。
［ＲｅＲＡＭ１０の構造］
図１は、実施例１におけるＲｅＲＡＭ１０の概略構造の一例を示す縦断面図である。図２は、図１に示したＲｅＲＡＭ１０のＡ−Ａ断面の一例を示す図である。図２に示したＲｅＲＡＭ１０のＢ−Ｂ断面が、図１に対応している。実施例１におけるＲｅＲＡＭ１０は、複数の電極層１１と、複数のセレクタ層１２と、複数の電極層１６と、複数のメモリセル１７とを有する。それぞれの電極層１１は、図１のＸ方向およびＹ方向に複数配置され、図１のＺ方向に延在する。電極層１１は、例えばビット線として機能する。電極層１１は、第１の配線の一例である。また、Ｘ方向は第１の方向の一例であり、Ｙ方向は第２の方向の一例であり、Ｚ方向は第３の方向の一例である。
それぞれの電極層１６は、図１のＸ方向に延在し、図１のＺ方向に所定の間隔をおいて複数設けられている。電極層１６は、例えばワード線として機能する。それぞれのセレクタ層１２は、電極層１１と電極層１６との間に設けられ、電極層１１に沿って図１のＺ方向に延在する。それぞれのメモリセル１７は、セレクタ層１２と電極層１６との間の位置であって、セレクタ層１２と電極層１６とが交差する位置に設けられている。それぞれのメモリセル１７は、セレクタ層１２側に配置された中間導電層１３と、電極層１６側に配置された抵抗変化層１４とを有する。
本実施例において、Ｚ方向に隣接するそれぞれのメモリセル１７が有する中間導電層１３は、例えば図１に示すように、絶縁性を有する材料で構成された絶縁層１５によって、電気的に絶縁されている。絶縁層１５は、例えばシリコン酸化物やシリコン窒化物等である。
それぞれの電極層１１、中間導電層１３、および電極層１６は、金属で構成される。なお、それぞれの電極層１１、中間導電層１３、および電極層１６は、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（Atomic Layer Deposition）等の半導体プロセスによって形成可能な金属材料、例えば、Ｗ、ＷＮ、ＴｉＮ、Ｃｕ、Ａｌ、Ｍｏ、Ｔａ、ＴａＮ、シリサイド等で構成されることが好ましい。電極層１１は第１の配線の一例であり、中間導電層１３は中間層の一例であり、電極層１６は、第２の配線の一例である。
それぞれのセレクタ層１２は、例えば、バリスタとして機能するオボニック閾値スイッチ（ＯＴＳ）であり、例えば少なくも周期律表第１６族の元素、具体的には、Ｏ、Ｓ、Ｓｅ、およびＴｅ等のカルコゲン元素を含むカルコゲナイド材料により構成される。セレクタ層１２は、第１の層の一例である。
それぞれの抵抗変化層１４は、印加される電圧の極性によって、ＨＲＳとＬＲＳとを切り替えることができる抵抗変化材料によって構成される。抵抗変化材料としては、例えば、Ａｌ、Ｔｉ、Ｈｆ、Ｚｒ、Ｎｂ、およびＴａのうち、少なくとも１つの元素を含む金属酸化物が用いられる。抵抗変化層１４は、メモリ層および第２の層の一例である。
本実施例におけるＲｅＲＡＭ１０において、各メモリセル１７内の中間導電層１３は、絶縁層１５によって互いに電気的に絶縁されている。そのため、各電極層１６から、抵抗変化層１４、中間導電層１３、およびセレクタ層１２を介して電極層１１へ流れる電流が、他の中間導電層１３に流れ込まない。そのため、電極層１１では、選択されたメモリセル１７内の中間導電層１３の抵抗値に応じた電流が検出され、各メモリセル１７に設定された情報が正しく読み出される。
また、各メモリセル１７内の中間導電層１３は、絶縁層１５によって互いに電気的に絶縁されているため、電極層１６によって各中間導電層１３に印加された電圧は、他の中間導電層１３に影響を与えない。そのため、電極層１６によって選択の電圧が印加された場合には、該電極層１６に対応する位置のセレクタ層１２は、オンの状態となる一方で、電極層１６によって非選択の電圧が印加された場合には、該電極層１６に対応する位置のセレクタ層１２は、オフの状態を維持する。これにより、非選択の電極層１６に対応する位置のセレクタ層１２を介するリーク電流を抑制することができる。そのため、電極層１１では、選択されたメモリセル１７内の中間導電層１３の抵抗値に応じた電流が検出され、各メモリセル１７に設定された情報が正しく読み出される。
［ＲｅＲＡＭ１０の製造手順］
次に、本実施例におけるＲｅＲＡＭ１０の製造手順について、図３〜図１４を参照しながら説明する。図３は、実施例１におけるＲｅＲＡＭ１０の製造手順の一例を示すフローチャートである。
まず、例えば図４に示すように、導電層２０と絶縁層２１とが交互に積層された多層膜２００が作成される（Ｓ１００）。図４に示した多層膜２００において、導電層２０は、金属膜であり、例えば、ＴｉＮ、Ｗ、Ｃｕなど、電極層１６を形成するための材料によって構成される。また、絶縁層２１は、例えば、ＳｉＮやＳｉＯ２など、絶縁層１５を形成するための材料によって構成される。図４に示した多層膜２００は、例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ等により作成される。なお、図４に示した多層膜２００において、積層方向をＺ方向と定義し、各層の面内において、図４の紙面に垂直な方向をＸ方向と定義し、図４の紙面に平行な方向をＹ方向と定義する。
次に、例えば図５および図６に示すように、多層膜２００に、Ｘ方向およびＺ方向に延在するトレンチ２２が、Ｙ方向に複数形成される（Ｓ１０１）。それぞれのトレンチ２２は、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより形成される。
次に、それぞれのトレンチ２２内にＳｉＯ２等の絶縁材料が充填される。そして、トレンチ２２内に充填された絶縁材料が、Ｘ方向において所定間隔毎に除去される。絶縁材料は、例えばＲＩＥ等の異方性エッチングにより除去される。これにより、例えば図７に示すように、各トレンチ２２内において、残存した絶縁材料の一部が絶縁壁２３として形成される（Ｓ１０２）。また、トレンチ２２内に充填された一部の絶縁材料が除去されることにより、例えば図７に示すように、多層膜２００および絶縁壁２３で囲まれた複数の開口２４が形成される。それぞれの開口２４の内側壁には、絶縁壁２３の側壁の他、導電層２０および絶縁層２１が露出している。
次に、導電層２０がエッチングされる（Ｓ１０３）。導電層２０のエッチングには、例えばウェットエッチング等の等方性エッチングが用いられる。これにより、例えば図８および図９に示すように、それぞれの導電層２０がＸ方向およびＹ方向、即ち、多層膜２００の面方向にエッチングされ、それぞれの導電層２０には、絶縁層２１よりもＸ方向およびＹ方向に窪んだ凹部２０１が形成される。図９は、図８に示したＲｅＲＡＭ１０のＣ−Ｃ断面の一例を示す図である。
次に、例えば図１０に示すように、それぞれの開口２４の内側壁に沿って抵抗変化層２５が積層される（Ｓ１０４）。これにより、それぞれの開口２４の内側壁において、導電層２０の凹部２０１に沿って抵抗変化層２５が積層される。抵抗変化層２５は、例えばＨｆＯなど抵抗変化層１４を形成するための材料により構成される。抵抗変化層２５は、例えばＣＶＤやＡＬＤ等により開口２４の内側壁に沿って積層される。
次に、例えば図１０に示すように、抵抗変化層２５が積層された開口２４内に、金属材料２６が充填される（Ｓ１０５）。これにより、それぞれの開口２４の内側壁において、導電層２０の凹部２０１に沿って抵抗変化層２５および金属材料２６が積層される。開口２４内に充填される金属材料２６は、中間導電層１３を形成するための金属材料である。金属材料２６は、導電性を有する第１の材料の一例である。
次に、例えば図１１および図１２に示すように、抵抗変化層２５および金属材料２６がエッチングされ、再び開口２４が形成される（Ｓ１０６）。図１２は、図１１に示したＲｅＲＡＭ１０のＤ−Ｄ断面の一例を示す図である。ステップＳ１０６におけるエッチングでは、それぞれの開口２４において、内側壁に絶縁層２１が露出するように、抵抗変化層２５および金属材料２６がエッチングされる。抵抗変化層２５および金属材料２６は、例えばＲＩＥ等の異方性エッチングにより除去される。これにより、例えば図１１に示すように、Ｚ方向において、それぞれの導電層２０の凹部２０１内に形成された抵抗変化層２５および金属材料２６が、絶縁層２１を介して分断される。
次に、例えば図１３および図１４に示すように、それぞれの開口２４の内側壁に沿ってセレクタ層２７が積層される（Ｓ１０７）。図１４は、図１３に示したＲｅＲＡＭ１０のＥ−Ｅ断面の一例を示す図である。セレクタ層２７は、例えばカルコゲナイド材料などセレクタ層１２を形成するための材料により構成される。セレクタ層２７は、例えばＣＶＤやＡＬＤ等により開口２４の内側壁に沿って積層される。
次に、例えば図１３および図１４に示すように、セレクタ層２７が積層された開口２４内に金属材料２８が充填される（Ｓ１０８）。金属材料２８は、導電性を有する第２の材料の一例である。このようにして、本実施例のＲｅＲＡＭ１０が製造される。なお、金属材料２８は電極層１１として機能し、セレクタ層２７はセレクタ層１２として機能し、金属材料２６は中間導電層１３として機能する。また、抵抗変化層２５は抵抗変化層１４として機能し、絶縁層２１は絶縁層１５として機能し、導電層２０は電極層１６として機能する。
以上、実施例１におけるＲｅＲＡＭ１０について説明した。上記説明から明らかなように、本実施例のＲｅＲＡＭ１０によれば、各メモリセル１７内の中間導電層１３は、絶縁層１５によって互いに電気的に絶縁されている。そのため、各電極層１６から、抵抗変化層１４、中間導電層１３、およびセレクタ層１２を介して電極層１１へ流れる電流が、他の中間導電層１３に流れ込まない。そのため、電極層１１では、選択されたメモリセル１７内の中間導電層１３の抵抗値に応じた電流が検出され、各メモリセル１７に設定された情報が正しく読み出される。
また、各メモリセル１７内の中間導電層１３は、絶縁層１５によって互いに電気的に絶縁されているため、非選択の電極層１６に対応する位置のセレクタ層１２を介するリーク電流を抑制することができる。これにより、電極層１１では、選択されたメモリセル１７内の中間導電層１３の抵抗値に応じた電流が検出され、各メモリセル１７に設定された情報が正しく読み出される。また、リーク電流が抑制されるため、ＲｅＲＡＭ１０の消費電力を抑制することができる。
なお、上記した実施例１におけるＲｅＲＡＭ１０では、各メモリセル１７において、中間導電層１３を挟んで、電極層１６側に抵抗変化層１４が配置され、電極層１１側にセレクタ層１２が配置されている。しかし、開示の技術は、これに限られない。例えば図１５に示すように、各メモリセル１７において、中間導電層１３を挟んで、電極層１６側にセレクタ層１２が配置され、電極層１１側に抵抗変化層１４が配置されてもよい。
［ＲｅＲＡＭ１０の構造］
図１６は、実施例２におけるＲｅＲＡＭ１０の概略構造の一例を示す縦断面図である。図１７は、図１６に示したＲｅＲＡＭ１０のＦ−Ｆ断面の一例を示す図である。図１７に示したＲｅＲＡＭ１０のＧ−Ｇ断面が、図１６に対応する。実施例２におけるＲｅＲＡＭ１０は、複数の電極層１１と、複数のセレクタ層１２と、複数の電極層１６と、複数のメモリセル１７とを有する。それぞれのメモリセル１７は、セレクタ層１２側に配置された中間導電層１３と、電極層１６側に配置された抵抗変化層１４とを有する。なお、以下に説明する点を除き、図１６および図１７において、図１および図２と同じ符号を付した構成は、図１および図２に示した構成と同一または同様の機能を有するため説明を省略する。
本実施例では、各メモリセル１７において、セレクタ層１２と抵抗変化層１４との間に中間導電層１３が介在しているため、セレクタ層１２と抵抗変化層１４とは直接接触しない。ここで、セレクタ層１２と抵抗変化層１４とが直接接触するとすれば、セレクタ層１２と抵抗変化層１４とが接触する界面において、セレクタ層１２を構成する材料と、抵抗変化層１４を構成する材料とが互いに影響を与える場合がある。例えば、抵抗変化層１４が金属酸化物で構成される場合、セレクタ層１２は、セレクタ層１２と抵抗変化層１４とが接触する界面を介して抵抗変化層１４から拡散した酸素によって酸化する場合がある。これにより、セレクタ層１２のスイッチング特性が劣化する場合がある。また、抵抗変化層１４においても、セレクタ層１２と抵抗変化層１４とが接触する界面を介して、セレクタ層１２に含まれる元素が抵抗変化層１４内に拡散し、抵抗変化層１４の特性が変化し、抵抗変化層１４におけるＨＲＳとＬＲＳとの抵抗値の比が低下する場合がある。
これに対し、本実施例では、セレクタ層１２と抵抗変化層１４との間に中間導電層１３が介在しているため、セレクタ層１２と抵抗変化層１４とは直接接触しない。そのため、セレクタ層１２の材料と抵抗変化層１４の材料との反応が発生しない。これにより、セレクタ層１２のスイッチング特性の劣化および抵抗変化層１４の抵抗値の比の低下が防止される。なお、セレクタ層１２と抵抗変化層１４との間に介在する中間導電層１３は、導電性があり、かつ、セレクタ層１２および抵抗変化層１４のいずれとも反応性が低い材料であることが好ましい。具体的には、中間導電層１３は、例えば、Ａｕ、Ａｇ、Ｐｔ等の貴金属であることが好ましい。
また、本実施例のＲｅＲＡＭ１０においても、各メモリセル１７内の中間導電層１３は、絶縁層１５によって互いに電気的に絶縁されている。そのため、各電極層１６から、抵抗変化層１４、中間導電層１３、およびセレクタ層１２を介して電極層１１へ流れる電流が、他の中間導電層１３に流れ込まない。そのため、電極層１１では、選択されたメモリセル１７内の中間導電層１３の抵抗値に応じた電流が検出され、各メモリセル１７に設定された情報が正しく読み出される。
また、各メモリセル１７内の中間導電層１３は、絶縁層１５によって互いに電気的に絶縁されているため、電極層１６によって各中間導電層１３に印加された電圧は、他の中間導電層１３に影響を与えない。これにより、非選択の電極層１６に対応する位置のセレクタ層１２を介するリーク電流を抑制することができる。そのため、電極層１１では、選択されたメモリセル１７内の中間導電層１３の抵抗値に応じた電流が検出され、各メモリセル１７に設定された情報が正しく読み出される。また、リーク電流が抑制されるため、ＲｅＲＡＭ１０の消費電力を抑制することができる。
［ＲｅＲＡＭ１０の製造手順］
次に、本実施例におけるＲｅＲＡＭ１０の製造手順について、図１８〜図２８を参照しながら説明する。図１８は、実施例２におけるＲｅＲＡＭ１０の製造手順の一例を示すフローチャートである。
まず、例えば図１９に示すように、犠牲層３０と絶縁層３１とが交互に積層された多層膜３００が作成される（Ｓ２００）。図１９に示した多層膜３００において、犠牲層３０は、例えばＳｉＮ等で構成される。また、絶縁層３１は、例えばＳｉＯ２など、絶縁層１５を形成するための材料によって構成される。図１９に示した多層膜３００は、例えばＣＶＤやＡＬＤ等により作成される。なお、図１９に示した多層膜３００において、積層方向をＺ方向と定義し、各層の面内において、図１９の紙面に垂直な方向をＸ方向と定義し、図１９の紙面に平行な方向をＹ方向と定義する。
次に、例えば図２０に示すように、多層膜３００に、Ｘ方向およびＺ方向に延在するトレンチ３２がＹ方向に複数形成される（Ｓ２０１）。それぞれのトレンチ３２は、例えばＲＩＥ等の異方性エッチングにより形成される。トレンチ３２は、第１の開口の一例である。
次に、それぞれのトレンチ３２内にＳｉＯ２等の絶縁材料が充填される。そして、トレンチ３２内に充填された絶縁材料が、Ｘ方向において所定間隔毎に除去される。絶縁材料は、例えばＲＩＥ等の異方性エッチングにより除去される。これにより、例えば図２１に示すように、各トレンチ３２内において、残存した絶縁材料の一部が絶縁壁３３として形成される（Ｓ２０２）。また、トレンチ３２内に充填された一部の絶縁材料が除去されることにより、例えば図２１に示すように、多層膜３００および絶縁壁３３で囲まれた複数の開口３４が形成される。それぞれの開口３４の内側壁には、絶縁壁３３の側壁の他、犠牲層３０および絶縁層３１が露出している。
次に、例えば図２２に示すように、各開口３４の内側壁に沿ってセレクタ層３５が積層される（Ｓ２０３）。セレクタ層３５は、例えばカルコゲナイド材料などセレクタ層１２を形成するための材料により構成される。セレクタ層３５は、例えばＣＶＤやＡＬＤ等により開口３４の内側壁に沿って積層される。セレクタ層３５は、第１の層の一例である。
次に、例えば図２２に示すように、セレクタ層３５が積層された開口３４内に金属材料３６が充填される（Ｓ２０４）。これにより、それぞれの開口３４の内側壁において、セレクタ層３５および金属材料３６が積層される。開口３４内に充填される金属材料３６は、電極層１１を形成するための金属材料である。金属材料３６は、第１の材料の一例である。
次に、例えば図２３に示すように、開口３４が形成された位置とは異なる位置において、多層膜３００を構成する犠牲層３０および絶縁層３１をＺ方向にエッチングすることにより、開口３７がＸ方向およびＹ方向に複数形成される（Ｓ２０５）。それぞれの開口３７は、例えばＲＩＥ等の異方性エッチングにより形成される。開口３７は、第２の開口の一例である。
次に、犠牲層３０が除去される（Ｓ２０６）。犠牲層３０は、例えばウェットエッチング等の等方性エッチングにより除去される。
次に、開口３７内に金属材料３８が充填される（Ｓ２０７）。これにより、犠牲層３０が配置されていた絶縁層３１の間にも金属材料３８が充填される。開口３７内に充填される金属材料３８は、中間導電層１３を形成するための金属材料である。金属材料３８は、第２の材料の一例である。
次に、例えば図２４に示すように、金属材料３８がＺ方向にエッチングされ、再び開口３７が形成される（Ｓ２０８）。ステップＳ２０８におけるエッチングでは、それぞれの開口３７において、内側壁に絶縁層３１が露出するように、金属材料３８がエッチングされる。これにより、例えば図２４に示すように、Ｚ方向において、金属材料３８が絶縁層３１を介して分断される。そして、例えば図２５に示すように、金属材料３８がさらにＸ方向にエッチングされる（Ｓ２０８）。ステップＳ２０８において、Ｚ方向のエッチングでは、例えばＲＩＥ等の異方性エッチングが用いられ、Ｘ方向のエッチングでは、例えばウェットエッチング等の等方性エッチングが用いられる。また、ステップＳ２０８では、絶縁層３１に対する金属材料３８の選択比が高いエッチャントが用いられる。
次に、開口３７内に金属酸化物３９が充填される（Ｓ２０９）。これにより、絶縁層３１の間にも金属酸化物３９が充填される。開口３７内に充填される金属酸化物３９は、例えばＨｆＯなど抵抗変化層１４を形成するための材料である。金属酸化物３９は、第３の材料の一例である。
次に、金属酸化物３９がＺ方向にエッチングされ、再び開口３７が形成される（Ｓ２１０）。ステップＳ２１０におけるエッチングでは、それぞれの開口３７において、内側壁に絶縁層２１が露出するように、金属酸化物３９がエッチングされる。そして、例えば図２６に示すように、金属酸化物３９がさらにＸ方向にエッチングされる（Ｓ２１０）。ステップＳ２１０において、Ｚ方向のエッチングでは、例えばＲＩＥ等の異方性エッチングが用いられ、Ｘ方向のエッチングでは、例えばウェットエッチング等の等方性エッチングが用いられる。また、ステップＳ２１０では、絶縁層３１に対する金属酸化物３９の選択比が高いエッチャントが用いられる。
次に、開口３７内に金属材料４０が充填される（Ｓ２１１）。これにより、絶縁層３１の間にも金属材料４０が充填される。開口３７内に充填される金属材料４０は、電極層１６を形成するための金属材料である。金属材料４０は、第４の材料の一例である。
次に、金属材料４０がＺ方向にエッチングされ、再び開口３７が形成される（Ｓ２１２）。ステップＳ２１２におけるエッチングでは、それぞれの開口３７において、内側壁に絶縁層２１が露出するように、金属材料４０がエッチングされる。これにより、犠牲層３０が配置されていた位置に充填された各金属材料４０は、例えば図２７に示すように、絶縁層３１によって分断される。金属材料４０のエッチングは、絶縁層３１に対する金属材料４０の選択比が高いエッチャントを用いて、例えばＲＩＥ等の異方性エッチングによりエッチングされる。
次に、例えば図２８に示すように、開口３７内にＳｉＯ２等の絶縁材料が充填される（Ｓ２１３）。このようにして、本実施例のＲｅＲＡＭ１０が製造される。なお、各メモリセル１７において、金属材料３６は電極層１１として機能し、セレクタ層３５はセレクタ層１２として機能し、金属材料３８は中間導電層１３として機能する。また、各メモリセル１７において、金属酸化物３９は抵抗変化層１４として機能し、絶縁層３１は絶縁層１５として機能し、金属材料４０は電極層１６として機能する。
以上、実施例２におけるＲｅＲＡＭ１０について説明した。上記説明から明らかなように、本実施例のＲｅＲＡＭ１０によれば、各メモリセル１７内の中間導電層１３は、絶縁層１５によって互いに電気的に絶縁されている。そのため、各電極層１６から、抵抗変化層１４、中間導電層１３、およびセレクタ層１２を介して電極層１１へ流れる電流が、他の中間導電層１３に流れ込まない。そのため、電極層１１では、選択されたメモリセル１７内の中間導電層１３の抵抗値に応じた電流が検出され、各メモリセル１７に設定された情報が正しく読み出される。
また、各メモリセル１７内の中間導電層１３は、絶縁層１５によって互いに電気的に絶縁されているため、非選択の電極層１６に対応する位置のセレクタ層１２を介するリーク電流を抑制することができる。これにより、電極層１１では、選択されたメモリセル１７内の中間導電層１３の抵抗値に応じた電流が検出され、各メモリセル１７に設定された情報が正しく読み出される。また、リーク電流が抑制されるため、ＲｅＲＡＭ１０の消費電力を抑制することができる。
また、本実施例のＲｅＲＡＭ１０では、各メモリセル１７において、セレクタ層１２と抵抗変化層１４との間に中間導電層１３が介在しているため、セレクタ層１２と抵抗変化層１４とは直接接触しない。そのため、セレクタ層１２に含まれる元素と、抵抗変化層１４に含まれる元素との反応が抑制され、セレクタ層１２および抵抗変化層１４の変質が抑制される。これにより、セレクタ層１２のスイッチング特性の劣化および抵抗変化層１４の抵抗比の低下が抑制される。
なお、上記した実施例２におけるＲｅＲＡＭ１０では、例えば図１６および図１７に示したように、各メモリセル１７において、中間導電層１３を挟んで、電極層１６側に抵抗変化層１４が配置され、電極層１１側にセレクタ層１２が配置されている。しかし、開示の技術は、これに限られない。例えば図２９に示すように、各メモリセル１７において、中間導電層１３を挟んで、電極層１６側にセレクタ層１２が配置され、電極層１１側に抵抗変化層１４が配置されてもよい。
［その他］
なお、本発明は、上記した実施例に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。
例えば、実施例１に示したＲｅＲＡＭ１０の製造手順は、図１および図２に示したＲｅＲＡＭ１０の製造が可能な手順であれば、図３に示した手順に限られない。また、実施例２に示したＲｅＲＡＭ１０の製造手順は、図１６および図１７に示したＲｅＲＡＭ１０の製造が可能な手順であれば、図１８に示した手順に限られない。
例えば、上記した実施例２では、犠牲層３０と絶縁層３１とが交互に積層された多層膜３００を用いてＲｅＲＡＭ１０を製造したが、他の例として、導電性を有する金属層と絶縁層３１とが交互に積層された多層膜を用いてＲｅＲＡＭ１０を製造してもよい。この場合、図１８に示した製造手順において、Ｓ２０６〜Ｓ２０８の工程を省略することができる。
１０ ＲｅＲＡＭ
１１ 電極層
１２ セレクタ層
１３ 中間導電層
１４ 抵抗変化層
１５ 絶縁層
１６ 電極層
１７ メモリセル

Claims (5)

  1. 交差する第１の方向および第２の方向に複数配置され、前記第１の方向および前記第２の方向に垂直な第３の方向に延在する複数の第１の配線と、
    前記第１の方向に延在し、前記第３の方向に所定の間隔をおいて複数設けられる第２の配線と、
    それぞれの前記第１の配線と前記第２の配線との間に設けられ、前記第１の配線に沿って前記第３の方向に延在する第１の層と、
    前記第１の層と前記第２の配線との間の位置であって、前記第１の層と前記第２の配線とが交差するそれぞれの位置に設けられた複数のメモリセルと
    を備え、
    それぞれの前記メモリセルは、
    前記第２の配線側に配置された第２の層と、
    前記第１の層側に配置され、導電性を有する中間層と
    を有し、
    隣接する前記メモリセル内のそれぞれの前記中間層は、絶縁層によって他の前記メモリセル内の前記中間層と絶縁されており、
    前記第１の層は、印加された電圧に応じて変化する抵抗値をデータとして保持するメモリ層、および、前記メモリセルの選択および非選択を制御するセレクタ層のいずれか一方であり、
    前記第２の層は、前記メモリ層および前記セレクタ層のいずれか他方であることを特徴とする不揮発性記憶装置。
  2. それぞれの前記メモリセルは、絶縁層によって互いに絶縁されており、
    それぞれの前記メモリ内の前記第２の層は、
    前記中間層と前記第２の配線との間、および、前記中間層と前記絶縁層との間に配置されていることを特徴とする請求項１に記載の不揮発性記憶装置。
  3. それぞれの前記メモリセルにおいて、前記第１の層と前記第２の層との間には、前記中間層が介在していることを特徴とする請求項１に記載の不揮発性記憶装置。
  4. 絶縁層と金属層とが交互に積層された多層膜に、前記多層膜の積層方向に開口を形成するステップと、
    前記開口の内側壁において、前記多層膜の面方向に、それぞれの前記金属層をエッチングするステップと、
    前記開口の内側壁に沿って、第１の層を積層するステップと、
    前記開口内に導電性を有する第１の材料を充填するステップと、
    前記開口内に充填された前記第１の材料を、それぞれの前記絶縁層が露出するようにエッチングすることにより再び前記開口を形成するステップと、
    前記開口の内側壁に沿って、第２の層を積層するステップと、
    前記開口内に導電性を有する第２の材料を充填するステップと
    を含み、
    前記第１の層は、印加された電圧に応じて変化する抵抗値をデータとして保持するメモリ層、および、前記メモリ層の選択および非選択を制御するセレクタ層のいずれか一方であり、
    前記第２の層は、前記メモリ層および前記セレクタ層のいずれか他方であることを特徴とする不揮発性記憶装置の製造方法。
  5. 絶縁層と犠牲層とが交互に積層された多層膜に、前記多層膜の積層方向に第１の開口を形成するステップと、
    前記第１の開口の内側壁に沿って、第１の層を積層するステップと、
    前記第１の開口内に導電性を有する第１の材料を充填するステップと、
    前記多層膜において、前記第１の開口が形成された位置とは異なる位置に、前記多層膜の積層方向に第２の開口を形成するステップと、
    前記犠牲層を除去するステップと、
    前記犠牲層が配置されていた前記絶縁層の間に導電性を有する第２の材料を充填するステップと、
    前記第２の開口の位置において、それぞれの前記絶縁層が露出するように前記第２の材料をエッチングすることにより再び前記第２の開口を形成するステップと、
    前記第２の開口の内側壁において、前記多層膜の面方向に前記第２の材料をエッチングするステップと、
    前記絶縁層の間に第２の層を形成するための第３の材料を充填するステップと、
    それぞれの前記絶縁層が露出するように、前記第２の開口内に充填された前記第３の材料をエッチングすることにより再び前記第２の開口を形成するステップと、
    前記第２の開口の内側壁において、前記多層膜の面方向に前記第３の材料をエッチングすることにより前記第２の層を形成するステップと、
    前記第２の開口内に導電性を有する第４の材料を充填するステップと、
    前記第２の開口の位置において、それぞれの前記絶縁層が露出するように前記第４の材料をエッチングすることにより再び前記第２の開口を形成するステップと、
    前記第２の開口内に絶縁材料を充填するステップと
    を含み、
    前記第１の層は、印加された電圧に応じて変化する抵抗値をデータとして保持するメモリ層、および、前記メモリ層の選択および非選択を制御するセレクタ層のいずれか一方であり、
    前記第２の層は、前記メモリ層および前記セレクタ層のいずれか他方であることを特徴とする不揮発性記憶装置の製造方法。
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US15/670,368 US20180047787A1 (en) 2016-08-09 2017-08-07 Nonvolatile Storage Device and Method of Fabricating Nonvolatile Storage Device

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872902B2 (en) 2018-09-20 2020-12-22 Toshiba Memory Corporation Semiconductor memory device
JP7573640B2 (ja) 2020-03-18 2024-10-25 マイクロン テクノロジー，インク． メモリデバイスを製造するための方法、及び同方法により製造されたメモリデバイス

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019218106A1 (zh) * 2018-05-14 2019-11-21 中国科学院微电子研究所 1s1r存储器集成结构及其制备方法
KR102546686B1 (ko) 2018-07-17 2023-06-23 삼성전자주식회사 가변 저항 메모리 장치
KR102578801B1 (ko) 2018-08-29 2023-09-18 삼성전자주식회사 가변 저항 메모리 장치
US11335730B2 (en) 2019-12-03 2022-05-17 International Business Machines Corporation Vertical resistive memory device with embedded selectors
US11201193B2 (en) * 2020-01-24 2021-12-14 Qualcomm Incorporated Vertically stacked multilayer high-density RRAM
WO2022032550A1 (en) * 2020-08-13 2022-02-17 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Novel integration scheme to form vertical 3d x-point memory with lower cost
FR3131437B1 (fr) * 2021-12-23 2024-09-20 Commissariat A Lenergie Atomique Et Aux Energies Alternatives Ensemble comprenant au moins deux mémoires résistives non-volatiles et deux sélecteurs, matrice et procédé de fabrication associés
FR3131438B1 (fr) * 2021-12-23 2024-09-13 Commissariat A Lenergie Atomique Et Aux Energies Alternatives Ensemble comprenant au moins deux sélecteurs et deux mémoires résistives non-volatiles, matrice et procédé de fabrication associés

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014036034A (ja) * 2012-08-07 2014-02-24 Sharp Corp 不揮発性半導体記憶装置とその製造方法
JP2015220465A (ja) * 2014-05-20 2015-12-07 クロスバー， インコーポレイテッドＣｒｏｓｓｂａｒ， Ｉｎｃ． 抵抗性メモリアーキテクチャ及び装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8409915B2 (en) * 2010-09-20 2013-04-02 Micron Technology, Inc. Methods of forming memory cells
JP5919010B2 (ja) * 2012-02-06 2016-05-18 株式会社日立製作所 半導体記憶装置およびその製造方法
US20150162383A1 (en) * 2012-06-28 2015-06-11 Intellectual Discovery Co., Ltd. Vertical resistive random access memory device, and method for manufacturing same
KR20140068627A (ko) * 2012-11-28 2014-06-09 삼성전자주식회사 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법
US9583539B2 (en) * 2014-08-19 2017-02-28 Sandisk Technologies Llc Word line connection for memory device and method of making thereof
US20170025022A1 (en) * 2015-03-23 2017-01-26 AerWaze Process to Enable Prioritization of Air Space in an Environment with Unmanned Aerial Vehicles
US10290680B2 (en) * 2015-10-30 2019-05-14 Sandisk Technologies Llc ReRAM MIM structure formation
US9741764B1 (en) * 2016-02-22 2017-08-22 Samsung Electronics Co., Ltd. Memory device including ovonic threshold switch adjusting threshold voltage thereof
US9825098B2 (en) * 2016-03-04 2017-11-21 Toshiba Memory Corporation Semiconductor memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014036034A (ja) * 2012-08-07 2014-02-24 Sharp Corp 不揮発性半導体記憶装置とその製造方法
JP2015220465A (ja) * 2014-05-20 2015-12-07 クロスバー， インコーポレイテッドＣｒｏｓｓｂａｒ， Ｉｎｃ． 抵抗性メモリアーキテクチャ及び装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872902B2 (en) 2018-09-20 2020-12-22 Toshiba Memory Corporation Semiconductor memory device
JP7573640B2 (ja) 2020-03-18 2024-10-25 マイクロン テクノロジー，インク． メモリデバイスを製造するための方法、及び同方法により製造されたメモリデバイス

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