KR20090098189A - 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는프로세싱 시스템 - Google Patents

비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는프로세싱 시스템 Download PDF

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Abstract

비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는 프로세싱 시스템이 제공된다. 비휘발성 메모리 장치는 기판의 일면에 실질적으로 수직인 방향으로 연장되어 형성된 내부 전극들과, 기판의 일면에 실질적으로 평행한 방향으로 연장되어 형성되고, 각 내부 전극을 중심으로 각각 각 내부 전극의 양측에 배치되어 각 내부 전극과 교차하는 제1 및 제2 외부 전극들과, 각 내부 전극 및 제1 및 제2 외부 전극과 접촉하는 가변 저항체들을 포함한다.
가변 저항체, 메모리 밀도, 셀 면적

Description

비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는 프로세싱 시스템{Non-volatile memory device, method of fabricating the same, and processing system comprising the same}
본 발명은 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는 프로세싱 시스템에 관한 것으로, 보다 상세하게는 메모리 셀 면적이 감소되고 메모리 밀도가 향상된 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는 프로세싱 시스템에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM), 상변화 메모리 장치(PRAM: Phase change Random Access Memory) 등이 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM), 칼코게나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM) 등을 이용하여 데이터를 저장한다.
여기서, 저항 메모리 셀은 상부 전극과 하부 전극 사이에 가변 저항 소자를 포함하고, 상부 및 하부 전극에 제공되는 전압에 따라 가변 저항 소자의 저항 레벨이 변하는 특성을 갖는다.
비휘발성 메모리 장치의 고집적화를 위해 단위 메모리 셀의 면적 감소 및 메모리 밀도 향상이 요구된다.
본 발명이 해결하고자 하는 과제는, 단위 메모리 셀의 면적이 감소되고 메모리 밀도가 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 단위 메모리 셀의 면적이 감소되고 메모리 밀도가 향상된 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 상기 비휘발성 메모리 장치를 구비하는 프로세싱 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판의 일면에 실질적으로 수직인 방향으로 연장되어 형성된 내부 전극들과, 상기 기판의 일면에 실질적으로 평행한 방향으로 연장되어 형성되고, 상기 각 내부 전극을 중심으로 각각 상기 각 내부 전극의 양측에 배치되어 상기 각 내부 전극과 교차하는 제1 및 제2 외부 전극들과, 상기 각 내부 전극 및 제1 및 제2 외부 전극과 접촉하는 가변 저항체들을 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 기판의 일면에 실질적으로 수직인 방향으로 연장되어 형성된 내부 전극들과, 상기 기판의 일면에 실질적으로 평행한 방향으로 연장되어 형성되고, 상기 각 내부 전극들의 적어도 일측에 배치되어 상기 각 내부 전극들과 교차하며, 상기 내부 전극들의 연장 방향을 따라 서로 오버랩되도록 배치된 제3 및 제4 외부 전극들과, 상기 각 내부 전극 및 제3 및 제4 외부 전극과 접촉하는 가변 저항체들을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판의 일면에 실질적으로 평행한 방향으로 연장되고, 서로 이격 배치되되, 각각 상기 기판까지의 거리가 실질적으로 동일한 제1 및 제2 외부 전극들을 형성하고, 상기 제1 및 제2 외부 전극들을 덮는 절연층을 형성하고, 상기 각 제1 외부 전극과 상기 제2 외부 전극 사이의 상기 절연층을 식각하여 상기 기판의 일면에 실질적으로 수직인 콘택홀들을 형성하고, 상기 제1 및 제2 외부 전극들과 일측이 접촉하는 가변 저항체들을 형성하고, 상기 콘택홀들의 잔류 공간에 도전성 물질을 충전하여, 상기 가변 저항체들의 타측과 접촉하고, 상기 기판의 일면에 실질적으로 수직인 방향으로 연장된 내부 전극들을 형성하는 것을 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 프로세싱 시스템은, 기판의 일면에 실질적으로 수직인 방향으로 연장되어 형성된 내부 전극들, 상기 기판의 일면에 실질적으로 평행한 방향으로 연장되어 형성되고, 상기 각 내부 전극을 중심으로 각각 상기 각 내부 전극의 양측에 배치되어 상기 각 내부 전 극과 교차하는 제1 및 제2 외부 전극들, 및 상기 각 내부 전극 및 제1 및 제2 외부 전극과 접촉하는 가변 저항체들을 포함하는 비휘발성 메모리 장치와, 상기 비휘발성 메모리 장치를 동작시키는 프로세서를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해 서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 저항성 메모리 장치(RRAM: Resistive RAM)를 이용하여 설명할 것이다. 그러나, 본 발명은 MTJ를 사용하는 자기 메모리 장치(MRAM: Magnetic RAM), 칼코게나이드 합금(chalcogenide alloy)을 사용하는 상변화 메모리 장치(PRAM: Phase change Random Access Memory)와 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하 다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에 대하여 상세히 설명한다. 도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 개략 사시도이다. 도 2는 도 1의 비휘발성 메모리 장치를 A-A'선을 따라 절단한 단면도이다.
먼저, 도 1 및 도 2를 참조하면, 본 실시예에 따른 비휘발성 메모리 장치의 기판(100) 내에는 액티브 영역(110)들을 정의하는 소자 분리 영역(105)들이 형성되어 있다.
여기서, 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수 있다.
소자 분리 영역(105)들은 LOCOS(LOCal Oxidation of Silicon) 방법을 이용하여 형성한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)일 수 있다.
기판(100) 상에는 예를 들어 기판(100)의 일면에 실질적으로 평행한 방향인 제1 방향으로 연장되어 형성된 워드 라인(210, 220, 230)들이 배치되어 있고, 이들 워드 라인(210, 220, 230)들은 액티브 영역(110)들과 오버랩되어 선택 소자로서 기능한다. 워드 라인(210, 220, 230)들은 폴리 실리콘 또는 텅스텐(W) 외에도 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 하프늄(Hf), 지르코늄(Zr), 코발트(Co), 크롬(Cr), 니켈(Ni), 백금(Pt) 및 루테늄(Ru) 등의 금속을 증착하고 패터닝하여 형성할 수 있다. 워드 라인(210, 220, 230)이 액티브 영역(110)과 오버랩되는 부위를 게이트 전극(220)이라고 한다.
게이트 전극(220)의 양측의 액티브 영역(110)에는 불순물이 주입되어 소스/드레인 영역이 형성되어 있다. 액티브 영역(110)의 형상에 대해서는 이후에 설명한다.
게이트 절연막(210)은 기판(100)과 게이트 전극(220)들 사이에 형성된다. 게이트 절연막(210)들은 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등이 사용될 수 있으나, 이에 제한되지 않는다.
게이트 전극(220) 상부 및 소스/드레인 영역 상부에는 각각 게이트 실리사이드막(230) 및 실리사이드막(120)이 형성될 수 있다. 게이트 실리사이드막(230) 및 실리사이드막(120)은 전기 저항이 낮고 열적 안정성이 우수한 내화 금속(refractory metal), 예를 들어 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 니켈(Ni), 탄탈륨(Ta), 백금(Pt), 팔라디움(Pd) 중에서 선택된 어느 하나 이상으로 이루어질 수 있으며, 접촉 저항을 감소시키는 역할을 한다.
게이트 전극(220)들의 양 측벽에는 스페이서(240)들이 형성될 수 있다. 스페이서(240)들은 제1 층간 절연막(330)과 식각 선택비를 갖는 물질로 구성될 수 있으며, 예를 들어, SiN, SiON, SiO2 등을 사용할 수 있다.
워드 라인(210, 220, 230)들의 상부에는 예를 들어 제1 방향과 상이한 제3 방향으로 비트 라인(300)들이 형성되어 워드 라인(210, 220, 230)들과 오버랩된다. 제3 방향은 예를 들어 제1 방향과 실질적으로 수직인 방향일 수 있다. 비트 라인(300)들은 비트 라인 콘택(351)에 의해 액티브 영역(110)과 연결된다. 2개의 워드 라인(210, 220, 230)들이 하나의 액티브 영역(110)에 형성되고, 비트 라인(300)을 공유한다.
제1 층간 절연막(330)은 기판(100)의 표면으로부터 비트 라인(300)들의 상부까지 형성되어, 워드 라인(210, 220, 230)들 및 비트 라인(300)들을 절연시킨다. 제1 층간 절연막(330)은 비트 라인(300)들 하부에 워드 라인(210, 220, 230)들을 덮도록 형성된 부위와 워드 라인(210, 220, 230)들 상부에 형성되어 비트 라인(300)들을 덮는 부위로 분리될 수도 있다.
제1 층간 절연막(330) 상부에는 예를 들어 제1 방향으로 연장되어 형성된 제1 외부 전극(410_1)들 및 제2 외부 전극(420_2)들이 형성되어 있다. 구체적으로 제1 외부 전극(410_1)들 및 제2 외부 전극(420_2)들은 바(bar) 형상을 가질 수 있다. 제1 외부 전극(410_1) 및 제2 외부 전극(420_2)은 서로 이격되어 교대로 배치된다. 한 쌍의 제1 외부 전극(410_1) 및 제2 외부 전극(420_2)은 그 이격 공간에 내부 전극(500)을 개재하며, 내부 전극(500)을 공유한다. 즉, 한 쌍의 한 쌍의 제1 외부 전극(410_1) 및 제2 외부 전극(420_2)은 내부 전극(500)의 양측에 배치되어 내부 전극(500)과 교차한다.
제1 및 제2 외부 전극(410_1, 420_2)들은 예를 들어, 텅스텐(W), 질화 티탄(Ti/N), 알루미늄(Al), 구리(Cu), 이리듐(Ir), 백금(Pt), 루테늄(Ru), 다결정실 리콘(polycrystalline silicon), 및 기타 귀금속으로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어질 수 있으며, 텅스텐(W), 질화 티탄(Ti/N), 알루미늄(Al) 중 어느 하나 이상으로 이루어지는 것이 바람직하다. 제1 및 제2 외부 전극(410_1, 420_2)은 이후에 설명하는 가변 저항체(600)의 소스 라인(source line)으로서 기능한다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 사시도이다. 도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 5는 본 발명의 제1 실시예에 비휘발성 메모리 장치의 회로도이다.
도 3 내지 도 5를 참조하면, 제1 외부 전극(410_1)들은 제1 외부 전극 연결부(410)에 전기적으로 연결될 수 있고, 제2 외부 전극(420_2)들은 제2 외부 전극 연결부(420)에 전기적으로 연결될 수 있다. 이에 따라, 본 실시예의 비휘발성 메모리 장치의 주변 회로부를 감소시킬 수 있다.
도 3을 참조하면, 제1 외부 전극(410_1)과 제2 외부 전극(420_2) 사이의 이격 공간에는 제1 방향과 상이한 제2 방향으로 연장되어 형성된 내부 전극(500)들이 형성될 수 있다. 내부 전극(500)들은 원기둥 형상, 또는 다각 기둥 형상일 수 있다. 여기서, 제2 방향은 제1 방향과 실질적으로 수직인 방향일 수 있으며, 기판(100)의 일면에 실질적으로 수직인 방향으로 형성될 수 있다.
내부 전극(500)들은 예를 들어, 텅스텐(W), 질화 티탄(Ti/N), 알루미늄(Al), 구리(Cu), 이리듐(Ir), 백금(Pt), 루테늄(Ru), 은(Ag), 다결정실리콘(polycrystalline silicon), 및 기타 귀금속으로 이루어진 군으로부터 선택된 어 느 하나 이상으로 이루어질 수 있으며, 구리(Cu), 이리듐(Ir), 백금(Pt), 루테늄(Ru), 은(Ag), 다결정실리콘(polycrystalline silicon), 및 기타 귀금속으로 이루어진 군으로부터 선택된 어느 하나 이상으로 이루어지는 것이 바람직하다.
가변 저항체(600)들은 제1 외부 전극(410_1)과 내부 전극(500) 사이, 및 제2 외부 전극(420_2)과 내부 전극(500) 사이에 개재되어, 제1 외부 전극(410_1), 제2 외부 전극(420_2) 및 내부 전극(500)과 접촉하도록 형성된다. 구체적으로 본 실시예의 가변 저항체(600)는 내부 전극(500)의 외주면을 둘러싸도록 형성된다. 즉, 본 실시예의 내부 전극(500)의 외주면 전체를 덮는 가변 저항체(600)는 원주형 또는 각주형일 수 있다.
가변 저항체(600)는 내부 전극(500), 및 제1 및 제2 외부 전극(410_1, 420_2)에 전기적 신호가 인가된 경우, 제1 외부 전극(410_1)과 내부 전극(500) 사이에 개재된 저항 물질 또는, 제2 외부 전극(420_1)과 내부 전극(500) 사이에 개재된 저항 물질의 저항 상태가 변화한다. 가변 저항체(600) 중 제1 외부 전극(410_1)과 접촉하는 부위를 가변 저항체 제1 부위(도 4의 610 참조), 제2 외부 전극(420_2)과 접촉하는 부위를 가변 저항체 제2 부위(도 4의 620 참조)라고 하며, 이들은 각각 서로 다른 저항체로 기능할 수 있다.
가변 저항체(600)들은 칼코게나이드, 전이금속 산화물, 또는 페로브스카이트 구조를 가지는 산화물, 및 금속이온을 함유하는 고체 전해질 물질로 이루어진 군으로부터 선택된 어느 하나의 물질로 이루어진다.
도 4를 참조하면, 본 실시예의 액티브 영역(110)은 예를 들어 비트 라 인(300)과 실질적으로 동일한 방향(제3 방향)으로 연장된 제1 영역(110_1) 및 제1 영역(110_1)으로부터 워드 라인(210, 220, 230)들과 실질적으로 동일한 방향(제1 방향)으로 돌출된 제2 영역(110_2)을 포함한다. 제1 방향과 제3 방향이 실질적으로 수직인 경우, 액티브 영역(110)의 형상은 "T"자 형상일 수 있다.
본 실시예의 내부 전극(500)들은 각 액티브 영역(110)마다 2개씩 연결되어 있고, 워드 라인(210, 220, 230)들은 액티브 영역(110) 당 2개씩 액티브 영역(110)에 연결되어 교차한다. 비트 라인(300)들은 액티브 영역(110)의 1개의 부위에 연결된다. 구체적으로, 내부 전극(500) 및 가변 저항체(600)는 액티브 영역(110)의 제1 영역(110_1)과 연결되어 있고, 비트 라인(300)은 액티브 영역(110)의 제2 영역(110_2)과 연결되어 있다. 하나의 액티브 영역(110)에 연결된 한 쌍의 워드 라인(210, 220, 230)들이 비트 라인(300)을 공유하므로 메모리 밀도가 향상될 수 있다.
제1 외부 전극(410_1), 내부 전극(500) 및 이들 사이에 개재된 가변 저항체(600), 및 제2 외부 전극(420_2), 내부 전극(500) 및 이들 사이에 개재된 가변 저항체(600)는 각각 저항 메모리 셀을 구성하며, 하나의 기판(100) 상에 이러한 저항 메모리 셀이 복수개 배열되어 있다. 상술한 구조로 배치된 본 실시예의 저항 메모리 셀은 8F2 레이아웃으로 형성되더라도, 단위 저항 메모리 셀 당 2개씩의 저항 메모리 셀을 포함하므로 단위 저항 메모리셀이 차지하는 면적이 4F2 레이아웃으로 줄어들게 된다.
액티브 영역(110)의 소스/드레인 영역 및 게이트 전극(220)은 저항 메모리 셀의 내부 전극(500)과 셀을 선택하는 선택 소자로서 기능한다. 본 실시예의 선택 소자로서, 전계효과 트랜지스터(MOSFET: Metal-Oxide Semiconductor Field Effect Transistor)를 예로 들어 설명하였으나, 본 실시예의 선택 소자는 이에 제한되지 않고, 쌍극자 트랜지스터(bipolar transistor)일 수도 있다. 더 나아가, 본 실시예의 선택 소자는 다이오드(diode)일 수도 있다.
도 5를 참조하면, 본 실시예는 하나의 선택 소자(Tr)에 적어도 2개의 가변 저항체(Rv1, Rv2)가 연결되어 있어, 복수의 가변 저항체(Rv1, Rv2)들을 선택할 수 있다. 또한, 본 실시예에서 선택 소자로서, 트랜지스터를 사용한 경우 프로그램 전압은 양 또는 음 전압 양방향 모두 인가될 수 있으므로, 양방향 전압을 인가하여야 스위칭 특성을 보이는 양방향 저항 메모리 장치(bipolar RRAM)도 본 실시예에 적용될 수 있다.
내부 전극(500)들의 상부에는 제2 층간 절연막(미도시) 및 상부 배선들이 형성될 수 있다.
또한, 본 실시예의 비휘발성 메모리 장치는 워드 라인(210, 220, 230)에 신호를 제공하여 트랜지스터를 온, 오프 시키는 주변 회로(미도시) 및 비트 라인(300)과 연결된 센스 앰프(미도시)를 더 포함한다.
본 실시예에 따른 비휘발성 메모리 장치는 저항 메모리 셀의 면적이 감소하고, 다수의 저항 메모리 셀을 하나의 내부 전극에 형성시켜 메모리 밀도가 향상된 다.
이하, 도 6 및 도 7을 참조하여, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치에 대하여 설명한다. 도 6은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 사시도이다. 도 7은 도 6의 비휘발성 메모리 장치를 도 5의 비휘발성 메모리 장치와 동일한 방향으로 절단한 단면도이다. 설명의 편의상, 이하의 실시예들에서는 이전 실시예와 동일한 구성 요소에 대하여는 설명을 생략하거나 간략화한다.
도 6 및 도 7을 참조하면, 본 실시예는 이전 실시예의 제1 및 제2 외부 전극(410_1, 420_2)들 상부에 추가의 제1 및 제2 외부 전극(1410_1, 1420_2)들이 더 형성되어 있다. 즉, 내부 전극(500)들을 중심으로 복수층의 제1 및 제2 외부 전극(410_1, 420_2, 1410_1, 1420_2)들이 형성되어 있다. 이에 따라, 저항 메모리 셀의 밀도는 이전 실시예에 비해 더욱 증가한다. 구체적으로 제1 및 제2 외부 전극(410_1, 420_2, 1410_1, 1420_2)들을 n개의 층으로 형성하는 경우, 저항 메모리 셀을 8F2 레이아웃으로 형성하더라도 8/(2n)F2의 레이아웃과 같은 메모리 면적을 가지게 된다.
본 실시예의 추가 제1 및 제2 외부 전극(1410_1, 1420_2)들은 이전 실시예의 제1 및 제2 외부 전극(410_1, 420_2)들과 오버랩되도록 형성할 수 있으며, 동일한 물질로 이루어질 수 있다.
본 실시예에 따르면, 하나의 내부 전극(500)에는 층수의 2배만큼의 메모리 셀이 형성되므로 저항 메모리 밀도가 증가한다. 즉, 제1 및 제2 외부 전극(410_1, 420_2, 1410_1, 1420_2)이 n개의 층으로 형성된 경우, 하나의 내부 전극(500)에는 2n개의 저항 메모리 셀이 형성되므로 저항 메모리 밀도가 증가한다.
또한, 본 실시예의 비휘발성 메모리 장치는 내부 전극(500)의 일측에만 내부 전극(500)의 연장 방향을 따라 서로 오버랩되도록 형성된 제3 및 제4 외부 전극(410_1, 1410_1)을 포함할 수 있다. 제3 및 제4 외부 전극(420_2, 1420_2)은 내부 전극(500)의 타측에만 형성될 수도 있다. 즉, 제1 내지 제4 외부 전극(410_1, 420_2, 1410_1, 1420_2)들은 그 명칭을 불문하고, 기판(100)의 일면에 평행한 방향으로 배치되어 내부 전극(500)을 공유하는 단층의 제1 및 제2 외부 전극(410_1, 420_2)이거나, 기판(100)의 일면에 수직한 방향, 즉 내부 전극(500)의 연장 방향으로 서로 오버랩되도록 배치되어 내부 전극(500)의 일측과 교차하는 제3 및 제4 외부 전극(410_1, 1410_1)일 수 있으며, 이들의 조합일 수 있다. 즉, 제3 및 제4 외부 전극(410_1, 420_2, 1410_1, 1420_2)들이 내부 전극(500)을 중심으로 내부 전극(500) 양측에 복수층으로 형성될 수 있다.
이하, 도 8 및 도 9를 참조하여, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치에 대하여 설명한다. 도 8은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 개략 사시도이다. 도 9는 도 8의 비휘발성 메모리 장치를 도 5의 비휘발성 메모리 장치와 동일한 방향으로 절단한 단면도이다.
도 8 및 도 9를 참조하면, 본 실시예의 가변 저항체(611, 621)들은 내부 전극(501)들과 오버랩되는 제1 및 제2 외부 전극(410_1, 420_2)들 상의 각 부위에 형 성된다.
즉, 본 실시예의 가변 저항체(611, 621)들은 내부 전극(501)과 오버랩되는 제1 및 제2 외부 전극(410_1, 420_2)을 열산화, 플라즈마 산화시켜 형성된 것으로, 제1 외부 전극(410_1)을 산화시켜 형성된 가변 저항체 제1 부위(611) 및 제2 외부 전극(420_2)을 산화시켜 형성된 가변 저항체 제2 부위(621)를 포함한다.
본 실시예의 가변 저항체(611, 621)들은 이전 실시예들과 달리 내부 전극(501)들의 외주면 전체에 형성되는 것이 아니라, 제1 및 제2 외부 전극(410_1, 420_2) 및 내부 전극(501)이 오버랩되는 부위에만 형성되므로, 가변 저항체(611, 621)의 재료 비용 절감 효과도 있다.
본 실시예의 내부 전극(501)은 산화되기 이전의 제1 외부 전극(410_1)과 제2 외부 전극(420_2)의 이격 공간을 완전히 메우므로 이전 실시예보다 직경이 증가할 수 있다.
이하, 도 10 및 도 11을 참조하여, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치에 대하여 설명한다. 도 10은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 개략 사시도이다. 도 11은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
본 실시예는 액티브 영역(111)의 형상 및 배치가 본 발명의 제1 실시예와 상이하다. 즉, 본 실시예의 액티브 영역(111)은 워드 라인(210, 220, 230)이 형성된 제1 방향 및 비트 라인(300)이 형성된 제3 방향과 상이한 제4 방향으로 연장된 형상을 가진다.
본 실시예의 단위 액티브 영역(111)이 형성된 제4 방향은 제1 방향과 예각을 이루고, 제4 방향은 다시 제3 방향과 예각을 이룬다. 제4 방향은 제1 방향과 제3 방향이 이루는 각도를 분할할 수 있다. 여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 액티브 영역(111)들이 연장된 제4 방향은 워드 라인(210, 220, 230)이 연장되어 형성되는 제1 방향과 예를 들어 45°의 각도를 가질 수 있고, 제4 방향은 다시 비트 라인(300)과 예를 들어 45°를 가질 수 있다. 이 경우 일 액티브 영역(111)에 연결된 내부 전극(500)들은 일 액티브 영역(111)에 연결된 비트 라인(300)을 중심으로 서로 반대편에 위치하게 된다.
이와 같이 액티브 영역(111)을 형성할 경우, 본 발명의 저항 메모리 셀은 8F2 레이아웃보다 작은 면적인 6F2 레이아웃을 가지게 되며, 본 실시예도 단위 저항 메모리 셀 당 2개씩의 저항 메모리 셀을 포함하여 단위 저항 메모리셀이 차지하는 면적이 3F2 레이아웃으로 줄어들게 된다. 또한, 본 발명의 제2 실시예와 마찬가지로, 제1 및 제2 외부 전극(410_1, 420_2)들을 n층으로 형성하는 경우, 저항 메모리 셀은 6/(2n)F2의 레이아웃과 같은 메모리 면적을 가지게 된다.
이하, 도 7 및 도 12 내지 도 17을 참조하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 상세히 설명한다. 도 12 내지 도 17은 본 발 명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타낸 공정 개략도이다.
먼저, 도 12를 참조하면, 기판(100) 상에 LOCOS방법을 이용하여 소자 분리 영역(105)을 형성한다. 이어서, CVD(Chemical Vapor Deposition), PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition) 등을 이용하여 실리콘 산화막 등을 증착하여 게이트 절연막층을 형성하고, 게이트 전극용 도전 물질층을 형성한 후 패터닝하여, 게이트 절연막(210) 및 게이트 전극(220)을 형성한다. 이어서, 게이트 절연막(210) 양측에 스페이서(240)를 형성한다. 이어서, 기판(100)에 n형 또는 p형 불순물을 주입하여, 소스/드레인 영역을 형성할 수 있다. 소스/드레인 영역은 고, 저농도로 2회 이상으로 나누어 수행할 수 있으며, 필요에 따라, 급속 열처리(RTP: Rapid Thermal Process) 장치, 퍼니스(furnace) 등을 이용하여 열처리 공정을 수행할 수 있다. 이어서, 기판(100)에 실리사이드막(120) 및 게이트 실리사이드막(230)을 형성한다. 이후, 비트 라인(300)들 및 제1 층간 절연막(330)을 증착한다.
이어서, 제1 층간 절연막(330) 상부에 예를 들어 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), ALD(Atomic Layer Deposition)법을 이용하여 제1 및 제2 외부 전극물질을 증착하고 패터닝하여, 제1 및 제2 외부 전극(410_1, 420_2)을 형성한다. 제1 및 제2 외부 전극(410_1, 420_2)은 제1 외부 전극(410_1)과 제2 외부 전극(420_2)이 서로 이격되도록 형성한다.
이어서, 도 13을 참조하면, 제1 및 제2 외부 전극(410_1, 420_2)을 절연시키 도록 제1 및 제2 외부 전극(410_1, 420_2)의 상부까지 제2 층간 절연막(430)을 형성한다.
이어서, 도 14를 참조하면, 제2 층간 절연막(430) 상부에 제1 및 제2 외부 전극(410_1, 420_2)과 동일한 방식으로 제1 및 제2 외부 전극(410_1, 420_2)과 오버랩되는 추가 제1 및 제2 외부 전극(1410_1, 1420_2)을 형성한다. 제1 및 제2 외부 전극(410_1, 420_2)을 단층으로 형성하는 경우 본 공정은 생략될 수 있다. 또한, 층을 달리하여 제3 및 제4 외부 전극(410_1, 1410_1)을 형성할 수도 있다.
이어서, 도 15를 참조하면, 추가 제1 및 제2 외부 전극(1410_1, 1420_2)을 절연시키도록 제3 층간 절연막(1430)을 형성한다. 도 14 및 도 15의 공정은 복수회 반복 수행하여 n개의 층으로 이루어진 추가 제1 및 제2 외부 전극(1410_1, 1420_2)을 형성할 수 있다.
도 16을 참조하면, 식각액을 이용하여 제1 층간 절연막(330), 제2 층간 절연막(430), 및 제3 층간 절연막(1430)을 식각하여, 액티브 영역(110)의 제1 영역(110_1)과 연결되는 원기둥 또는 다각 기둥 형상의 콘택홀(1500)을 형성한다. 콘택홀(1500)은 워드 라인(210, 220, 230)이 형성된 제1 방향과 상이한 제2 방향으로 형성하며, 제2 방향은 예를 들어 기판(100)에 수직인 방향일 수 있다. 이 경우, 제1 층간 절연막(330)의 하부에는 식각 정지막(미도시)가 형성되어 실리사이드막(230)이 식각되는 것을 방지할 수도 있다.
도 17을 참조하면, CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), ALD(Atomic Layer Deposition)법을 이용하여 제3 층간 절연막(1430) 및 콘택홀(1500)에, 칼코게나이드, 전이금속 산화물, 또는 페로브스카이트 구조를 가지는 산화물, 및 금속이온을 함유하는 고체 전해질 물질로 이루어진 군으로부터 선택된 어느 하나의 물질로 이루어진 가변 저항 물질을 증착하고, 스페이서 형상으로 식각하여, 콘택홀(1500)의 측벽에 형성된 원주형 또는 각주형의 가변 저항체(610, 620)를 형성한다. 가변 저항체(610, 620)는 제1 외부 전극(410_1) 및 제2 외부 전극(420_2)과 일측이 접촉한다.
이어서, 도 7을 참조하면, 콘택홀(1500)의 잔류 공간에 도전성 물질을 충전하여 가변 저항체(610, 620)의 타측과 접촉하고, 제2 방향으로 배치된 내부 전극(500)들을 형성한다. 내부 전극(500)은 콘택홀(1500)의 잔류 공간에 예를 들어 CVD, ALD, PVD, 및 전기도금법을 이용하여 도전성 물질을 충전하고, 예를 들어 CMP(Chemical mechanical planarization)와 같은 평탄화 공정을 거쳐 내부 전극(500) 및 가변 저항체(610, 620)의 상부를 평탄화하여 형성할 수 있다. 이어서, 상부 배선 등을 형성할 수 있으며, 상기 공정 중 구동 회로 및 센스 엠프 등을 형성하는 공정을 포함하여 본 실시예에 따른 비휘발성 메모리 장치를 완성할 수 있다.
이하, 도 9, 도 12 내지 도 16, 및 도 18을 참조하여, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 상세히 설명한다. 도 18은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타낸 공정 개략도이다. 본 발명의 제1 실시예에 따른 제조 방법과 동일한 공정에 대해서는 설명을 생략하거나 간략화한다.
먼저, 도 12 내지 도 16을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법과 동일한 방법을 수행하여 도 16의 비휘발성 메모리 장치의 중간 구조물을 형성한다.
이어서, 도 18을 참조하면, 콘택홀(1500)과 오버랩되는 제1 외부 전극(410_1) 및 제2 외부 전극(420_2)을 예를 들어 열산화 또는 플라즈마 산화시켜 가변 저항체 제1 부위(611) 및 가변 저항체 제2 부위(621)를 형성한다. 제1 외부 전극(410_1) 및 제2 외부 전극(420_2)을 복수개의 층으로 형성한 경우, 모든 층의 제1 외부 전극(410_1) 및 제2 외부 전극(420_2)을 모두 산화 시켜 가변 저항체 제1 부위(611, 1611) 및 가변 저항체 제2 부위(621, 1621)들을 형성한다.
이어서, 도 9를 참조하면, 콘택홀(1500)에 도전성 물질을 충전하고 평탄화 하여 내부 전극(501)들을 형성한다. 내부 전극(501)들의 형성 방법은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법과 동일하다. 도 9에서는 단층의 제1 외부 전극(410_1) 및 제2 외부 전극(420_2)이 형성된 것을 도시하였으나, 도 18의 공정에서 복수층의 제1 외부 전극(410_1) 및 제2 외부 전극(420_2)을 형성한 경우에도 유추할 수 있음은 자명하다.
이하, 도 19를 참조하여, 본 발명의 제1 실시예에 따른 프로세싱 시스템에 대하여 설명한다. 도 19는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 포함하는 프로세싱 시스템이다.
본 실시예의 시스템은 휴대전화(mobile phone), 엠피쓰리 플레이어(MP3 player), 항법 시스템(navigation system) 또는 가전제품(household appliance) 등 일 수 있다.
도 19를 참조하면, 본 실시예의 프로세싱 시스템은 적어도 하나의 프로세서(810), 반도체 메모리 장치(860) 및 입출력 장치(850)를 포함할 수 있다. 반도체 메모리 장치(860)는 본 발명의 제1 내지 제4 실시예에 따른 저항메모리를 포함하는 비휘발성 메모리 장치일 수 있으며, 프로세서(810)의 실행을 위한 코드 및 데이터를 저장할 수 있다.
입출력 장치(850)는 로컬 버스(820)를 통해 반도체 메모리 장치(860)와 데이터 통신을 수행한다. 반도체 메모리 장치(860)는 메모리 버스(840)와 연결될 수 있고, 메모리 버스(840)는 메모리 콘트롤러(830)를 매개로 로컬 버스(820)에 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 개략 사시도이다.
도 2는 도 1의 비휘발성 메모리 장치를 A-A'선을 따라 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 5는 본 발명의 제1 실시예에 비휘발성 메모리 장치의 회로도이다.
도 6은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 7은 도 6의 비휘발성 메모리 장치를 도 5의 비휘발성 메모리 장치와 동일한 방향으로 절단한 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 개략 사시도이다.
도 9는 도 8의 비휘발성 메모리 장치를 도 5의 비휘발성 메모리 장치와 동일한 방향으로 절단한 단면도이다.
도 10은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 일부를 나타낸 개략 사시도이다.
도 11은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 12 내지 도 17은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타낸 공정 개략도이다.
도 18은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타낸 공정 개략도이다.
도 19는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 포함하는 프로세싱 시스템이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판 105: 소자 분리 영역
110, 111: 액티브 영역 120: 실리사이드막
210: 게이트 절연막 220: 워드 라인
230: 게이트 실리사이드막 240: 게이트 스페이서
300: 비트 라인 350, 351: 비트 라인 콘택
410, 1410: 제1 외부 전극 연결부
410_1, 1410_1: 제1 외부 전극
420, 1420: 제2 외부 전극 연결부
420_2, 1420_2: 제2 외부 전극
330: 제1 층간 절연막 430: 제2 층간 절연막
500, 501: 내부 전극 600, 601: 가변 저항체
610, 611, 1611: 가변 저항체 제1 부위
620, 621, 1621: 가변 저항체 제2 부위
810: 프로세서 820: 로컬 버스
830: 메모리 콘트롤러 840: 메모리 버스
850: 입출력 장치 860: 메모리 장치
1500: 콘택홀

Claims (20)

  1. 기판의 일면에 실질적으로 수직인 방향으로 연장되어 형성된 내부 전극들;
    상기 기판의 일면에 실질적으로 평행한 방향으로 연장되어 형성되고, 상기 각 내부 전극을 중심으로 각각 상기 각 내부 전극의 양측에 배치되어 상기 각 내부 전극과 교차하는 제1 및 제2 외부 전극들; 및
    상기 각 내부 전극 및 제1 및 제2 외부 전극과 접촉하는 가변 저항체들을 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 및 제2 외부 전극들은 상기 내부 전극들의 연장 방향을 따라 복수층으로 형성된 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 가변 저항체들을 선택하는 선택 소자들을 더 포함하고,
    상기 각 선택 소자는 복수의 상기 가변 저항체들을 선택할 수 있는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 외부 전극들은 서로 전기적으로 연결되어 있고, 상기 제2 외부 전 극들은 서로 전기적으로 연결되어 있는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 기판 내에 형성된 액티브 영역들, 상기 제1 및 제2 외부 전극들과 실질적으로 동일한 방향으로 연장되어 형성되고 상기 각 액티브 영역 당 2개씩 연결된 워드 라인들, 및 상기 내부 전극 및 상기 제1 및 제2 외부 전극들과 각각 실질적으로 수직인 방향으로 연장되어 형성되고, 상기 워드 라인들 사이에서 상기 액티브 영역과 연결되는 비트 라인들을 더 포함하는 비휘발성 메모리 장치.
  6. 제 5항에 있어서,
    상기 액티브 영역은 상기 비트 라인과 실질적으로 동일한 방향으로 연장된 제1 영역 및 상기 제1 영역으로부터 상기 워드 라인들과 실질적으로 동일한 방향으로 돌출된 제2 영역을 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 내부 전극들은 상기 각 액티브 영역 당 2개씩 연결되되, 상기 하나의 액티브 영역에 연결된 워드 라인들의 일측의 상기 제1 영역의 최외곽에 각각 1개씩 연결되고, 상기 비트 라인들은 상기 제2 영역에 연결되는 비휘발성 메모리 장치.
  8. 제 5항에 있어서,
    상기 액티브 영역은 상기 워드 라인들 및 상기 비트 라인과 예각을 이루는 비휘발성 메모리 장치.
  9. 제 1항에 있어서,
    상기 내부 전극들은 원기둥 또는 다각기둥 형상인 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 가변 저항체들은 상기 내부 전극들 각각의 외주면을 둘러싸도록 형성되는 비휘발성 메모리 장치.
  11. 제 9항에 있어서,
    상기 가변 저항체들은 상기 내부 전극들과 오버랩되는 상기 제1 및 제2 외부 전극들 상의 각 부위에 형성되는 비휘발성 메모리 장치.
  12. 제 9항에 있어서,
    상기 가변 저항체들은 칼코게나이드, 전이금속 산화물, 페로브스카이트 구조를 가지는 산화물, 및 금속이온을 함유하는 고체 전해질 물질로 이루어진 군으로부터 선택된 어느 하나의 물질로 이루어진 비휘발성 메모리 장치.
  13. 기판의 일면에 실질적으로 수직인 방향으로 연장되어 형성된 내부 전극들;
    상기 기판의 일면에 실질적으로 평행한 방향으로 연장되어 형성되고, 상기 각 내부 전극들의 적어도 일측에 배치되어 상기 각 내부 전극들과 교차하며, 상기 내부 전극들의 연장 방향을 따라 서로 오버랩되도록 배치된 제3 및 제4 외부 전극들; 및
    상기 각 내부 전극 및 제3 및 제4 외부 전극과 접촉하는 가변 저항체들을 포함하는 비휘발성 메모리 장치.
  14. 제 13항에 있어서,
    상기 제3 및 제4 외부 전극들은 상기 각 내부 전극을 중심으로 각각 상기 각 내부 전극의 양측에 배치되어 상기 각 내부 전극과 교차하고,
    상기 기판 내에 형성된 액티브 영역들, 상기 제3 및 제4 외부 전극들과 실질적으로 동일한 방향으로 연장되어 형성되고 상기 각 액티브 영역 당 2개씩 연결된 워드 라인들, 및 상기 내부 전극 및 상기 제3 및 제4 외부 전극들과 각각 실질적으로 수직인 방향으로 연장되어 형성되고, 상기 워드 라인들 사이에서 상기 액티브 영역과 연결되는 비트 라인들을 더 포함하는 비휘발성 메모리 장치.
  15. 기판의 일면에 실질적으로 평행한 방향으로 연장되고, 서로 이격 배치되되, 각각 상기 기판까지의 거리가 실질적으로 동일한 제1 및 제2 외부 전극들을 형성하고,
    상기 제1 및 제2 외부 전극들을 덮는 절연층을 형성하고,
    상기 각 제1 외부 전극과 상기 제2 외부 전극 사이의 상기 절연층을 식각하여 상기 기판의 일면에 실질적으로 수직인 콘택홀들을 형성하고,
    상기 제1 및 제2 외부 전극들과 일측이 접촉하는 가변 저항체들을 형성하고,
    상기 콘택홀들의 잔류 공간에 도전성 물질을 충전하여, 상기 가변 저항체들의 타측과 접촉하고, 상기 기판의 일면에 실질적으로 수직인 방향으로 연장된 내부 전극들을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 가변 저항체들을 형성하는 것은 상기 콘택홀과 오버랩되는 상기 제1 및 제2 외부 전극들을 산화시키는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  17. 제 15항에 있어서,
    상기 가변 저항체들을 형성하는 것은 상기 콘택홀들 및 상기 절연층 상에 가변 저항성 물질을 증착하여 가변 저항성 물질층을 형성하고, 상기 가변 저항성 물질층을 식각하여 상기 콘택홀의 측벽에만 상기 가변 저항성 물질을 잔류시키는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  18. 제 15항에 있어서,
    상기 내부 전극들은 도전성 물질을 CVD, ALD, PVD, 및 전기도금으로 이루어진 군으로부터 선택된 방식으로 형성하는 비휘발성 메모리 장치의 제조 방법.
  19. 제 15항에 있어서,
    상기 제1 및 제2 외부 전극들을 형성하고, 상기 절연층을 형성하는 것은 상기 제1 및 제2 외부 전극들과 상기 절연층을 형성하는 것을 각각 복수회씩 수행하는 것인 비휘발성 메모리 장치의 제조 방법.
  20. 기판의 일면에 실질적으로 수직인 방향으로 연장되어 형성된 내부 전극들, 상기 기판의 일면에 실질적으로 평행한 방향으로 연장되어 형성되고, 상기 각 내부 전극을 중심으로 각각 상기 각 내부 전극의 양측에 배치되어 상기 각 내부 전극과 교차하는 제1 및 제2 외부 전극들, 및 상기 각 내부 전극 및 제1 및 제2 외부 전극과 접촉하는 가변 저항체들을 포함하는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 동작시키는 프로세서를 포함하는 프로세싱 시스템.
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