TWI691035B - 電阻式隨機存取記憶體結構 - Google Patents

Abstract

一種電阻式隨機存取記憶體結構，包含半導體基底、電晶體、底電極、複數個頂電極、以及電阻轉換層。電晶體設置於半導體基底之上。底電極設置於半導體基底之上且與電晶體的汲極區電性連接。這些頂電極沿著底電極的側壁設置。電阻轉換層設置於這些頂電極與底電極之間。

Description

電阻式隨機存取記憶體結構

本揭露係有關於一種非揮發性記憶體結構，且特別是有關於電阻式隨機存取記憶體結構。

目前已有許多新式非揮發性記憶體材料和裝置正被積極研發中。新式非揮發性記憶體裝置例如包括磁性隨機存取記憶體(MRAM)、相變化記憶體(PCM)、和電阻式隨機存取記憶體(RRAM)等等。電阻式隨機存取記憶體(RRAM)具有功率消耗低、操作電壓低、寫入抹除時間短、耐久度長、記憶時間長、非破壞性讀取、多狀態記憶、製程簡單及可微縮性等優點。因此，進一步縮小電阻式記憶體中元件的面積並增加記憶體之容量是目前業界亟須發展的目標。

本發明實施例提供電阻式隨機存取記憶體結構。此電阻式隨機存取記憶體結構包含半導體基底、電晶體、底電極、複數個頂電極、以及電阻轉換層。電晶體設置於半導體基底之上。底電極設置於半導體基底之上且與電晶體的汲極區電性連接。這些頂電極沿著底電極的側壁設置。電阻轉換層設置於這些頂電極與底電極之間。

本發明實施例提供電阻式隨機存取記憶體結構。此電阻式隨機存取記憶體結構包含半導體基底、多層金屬層、以及記憶體晶胞。多層金屬層設置於半導體基底之上。記憶體晶胞設置於半導體基底之上且包含底電極、沿著底電極的側壁設置的複數個頂電極、以及設置於這些頂電極與底電極之間的電阻轉換層。這些頂電極與多層金屬層的至少兩層電性連接。

以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。

請參考第1圖，第1圖是根據本發明的一些實施例繪示的電阻式隨機存取記憶體結構100的三維示意圖。在一些實施例中，電阻式隨機存取記憶體結構100包含半導體基底102、電晶體104、接觸件114、內連線結構117、以及記憶體晶胞145。第1圖僅顯示以上部件，其餘部件可見於第2H-1、2H-2、3H-1或3H-2圖的剖面示意圖。

在一些實施例中，電晶體104設置於半導體基底102之上。電晶體104包含設置於半導體基底102的上表面之上的閘極結構106、以及設置於半導體基底102中的源極區108和汲極區110，源極區108和汲極區110設置於閘極結構106的兩側。在一些實施例中，閘極結構106在Y方向上延伸。在第1圖所示的實施例中，X方向和Y方向是水平方向，而Z方向是垂直方向，其中X方向不平行於Y方向。在一實施例中，X方向垂直於Y方向。

在一些實施例中，內連線結構117設置於半導體基底102之上。內連線結構117包含多層金屬層118、138及144、以及導孔(via)120、136、142。

在一些實施例中，第一層金屬層118包含金屬線118a、118b和118c。金屬線118b是源極線(source line)且透過金屬線118c和接觸件114與電晶體106的源極區108電性連接。在一些實施例中，金屬線118b在X方向上延伸，而金屬線118c在Y方向上延伸。

記憶體晶胞145設置於半導體基底102之上且設置於第一層金屬層118與第二層金屬層138之間。在一些實施例中，記憶體晶胞145包含底電極133、複數個頂電極122、以及設置於底電極133與頂電極122之間的電阻轉換層128。電阻轉換層128圍繞底電極133。在一些實施例中，底電極133透過導孔120、金屬線118a和接觸件114電性連接至電晶體106的汲極區110。

在一些實施例中，頂電極122包含第一頂電極122P1、第二頂電極122P2、第三頂電極122P3和第四頂電極122P4。這些頂電極122P1、122P2、122P3和122P4彼此隔開且沿著底電極133的側壁橫向設置，以排列成一環形。在一些實施例中，這些頂電極122P1、122P2、122P3和122P4是長條型。

在一些實施例中，第一頂電極122P1和第三頂電極122P3在Y方向上延伸，並且在Y方向上相對於底電極133對向設置。第一頂電極122P1和第三頂電極122P3透過導孔142分別電性連接至第三層金屬層144的兩條位元線144B1和144B2，位元線144B1和144B2在X方向上延伸。

在一些實施例中，第二頂電極122P2和第四頂電極122P4在X方向上延伸，並且在X方向上相對於底電極133對向設置。第二頂電極122P2和第四頂電極122P4透過導孔136分別電性連接至第二層金屬層138的兩條位元線138B2和138B1，位元線138B2和138B1在Y方向上延伸。

在第1圖所示的實施例中，四個頂電極122沿著底電極133的側壁設置，使得電阻式隨機存取記憶體結構100實現1T4R結構。在一些實施例中，沿著底電極133的側壁設置的頂電極的數量可大於四個。

舉例而言，請參考第4A和4B圖，第4A和4B圖是根據本發明的一些實施例繪示記憶體晶胞145A和145B的上視示意圖。六個頂電極122沿著底電極133的側壁設置環形地排列。在一些實施例中，這些頂電極122P1、122P2、122P3、122P4、122P5和122P6以底電極133的中心133C的旋轉軸彼此旋轉對稱。

在第4A圖所示的實施例中，從上視角度觀之，底電極133為六邊形，並且頂電極122P1、122P2、122P3、122P4、122P5和122P6設置於此六邊形的邊上。在第4B圖所示的實施例中，底電極133為圓形。在一些實施例中，底電極133的形狀取決於設計需求或蝕刻製程能力限制。

在一些實施例中，第一頂電極122P1和第四頂電極122P4對向設置，且電性連接至第二層金屬層的兩條位元線(未顯示)；第二頂電極122P2和第五頂電極122P5對向設置，且電性連接至第三層金屬層的兩條位元線(未顯示)；第三頂電極122P3和第六頂電極122P6對向設置，且電性連接至第四層金屬層的兩條位元線(未顯示)。

在本發明實施例中，電阻式隨機存取記憶體結構100包含沿著底電極133的側壁設置的複數個頂電極122，以實現1TnR結構(其中n等於或大於4)，使得電阻式隨機存取記憶體結構之單位面積的儲存容量得以提升。此外，這些頂電極與多層金屬層的至少兩層電性連接，節省半導體基底102的使用空間，進一步提升單位面積的儲存容量。舉例而言，本發明實施例之1T4R結構(即四個頂電極)的儲存容量為1T1R(即一個頂電極)結構的兩倍。

以下詳細描述電阻式隨機存取記憶體結構的形成方法。第2A-1至2H-1圖是根據本發明的一些實施例，繪示形成電阻式隨機存取記憶體結構100A在不同階段的上視示意圖，而第2A-2至2H-2圖繪示第2A-1至2H-1沿著線I-I的剖面示意圖。

請參考第2A-1和2A-2圖，提供半導體基底102。在一些實施例中，半導體基底102可以是元素半導體基底，例如矽基底或鍺基底；或化合物半導體基底，例如碳化矽基底或砷化鎵基底。在一些實施例中，半導體基底102可以是絕緣體上的半導體(semiconductor-on-insulator，SOI)基底。

在一些實施例中，形成電晶體104於基底102之上。形成電晶體104包含形成閘極結構106於半導體基底102之上、以及形成源極區108和汲極區110於半導體基底102中。在一些實施例中，閘極結構106可以包含形成於半導體基底102的上表面上的閘極介電層(未顯示)、以及形成於閘極介電層之上的閘極電極(未顯示)。在一些實施例中，閘極介電層由氧化矽、氮化矽、氮氧化矽、高介電常數的介電材料、或前述之組合形成。閘極電極由是導電材料，例如多晶矽、金屬、金屬氮化物、導電金屬氧化物、或前述之組合形成。在一些實施例中，可透過植入製程(例如以p型或n型摻雜物)形成源極區108和汲極區110。

接著，形成層間介電層(interlayer dielectric，ILD)112於半導體基底102的上表面之上。層間介電層112覆蓋電晶體104。在一些實施例中，層間介電層112由氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟化矽酸鹽玻璃(fluorinated silica glass，FSG)、低介電常數(low-k)介電材料、或前述之組合形成。

接著，形成接觸件114於層間介電層112中。接觸件114穿過層間介電層112且落在源極區108和汲極區110上。在一些實施例中，接觸件114由金屬材料(例如，鎢(W)、鋁(Al)、或銅(Cu))、金屬合金、多晶矽、或前述之組合形成。在一些實施例中，接觸件114由蝕刻製程、沉積製程、和平坦化製程形成。

接著，形成金屬間介電層(inter-metal dielectric，IMD)116於層間介電層112的上表面之上。在一些實施例中，金屬間介電層116由氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氧化矽、低介電常數(low-k)介電材料、旋塗玻璃(spin-on-glass，SOG)、前述之多層、或前述之組合形成。金屬間介電層116由沉積製程(例如化學氣相沉積(chemical vapor deposition，CVD)、旋轉塗佈製程、或前述之組合形成。

接著，形成第一層金屬層118和導孔120於金屬間介電層116中。導孔120形成於第一層金屬層118之上。在一些實施例中，第一層金屬層118和導孔120由金屬材料，例如鎢(W)、鎳(Ni)、鈦(Ti)、鉭(Ta)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、類似材料、前述之合金、前述之多層、或前述之組合形成。在一些實施例中，可透過沉積製程、蝕刻製程、電鍍、單鑲嵌(single damascene)製程、雙鑲嵌(dual damascene) 製程、或前述之組合形成第一層金屬層118和導孔120。

接著，形成頂電極材料121於金屬間介電層116的上表面之上。在一些實施例中，頂電極材料121由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鉑(Pt)、鎢(W)、鋁(Al)、或前述之組合形成。在一些實施例中，可透過物理氣相沉積(PVD)、原子層沉積(atomic layer deposition，ALD)、有機金屬化學氣相沈積(metal organic chemical vapor deposition，MOCVD)、或前述之組合沉積頂電極材料121。

請參考第2B-1和2B-2圖，圖案化頂電極材料121。圖案化的頂電極材料121’包含中心部分122C以及與中心部分122C連接的複數個突出部分122P1、122P2、122P3和122P4。在一些實施例中，圖案化製程包含微影製程和蝕刻製程。

接著，形成金屬間介電層124於金屬間介電層116之上。金屬間介電層124覆蓋圖案化的頂電極材料121’。在一些實施例中，金屬間介電層124的材料和形成方法可與金屬間介電層116相同或相似。

請參考第2C-1和2C-2圖，圖案化金屬間介電層124和頂電極材料121’。圖案化製程移除頂電極材料121’的中心部分122C以形成開口126。頂電極材料121’的突出部分122P1、122P2、122P3和122P4留下未移除，以作為頂電極。

在一些實施例中，開口126暴露出金屬間介電層116和導孔120。開口126將這些頂電極122P1、122P2、122P3和122P4彼此隔開。在第2C-1圖所示的實施例中，開口126是長方形。在其他一些實施例中，開口126可以是其他形狀，例如多邊形或圓形。在一些實施例中，圖案化製程可以包含微影製程和蝕刻製程。

請參考第2D-1和2D-2圖，形成電阻轉換層128沿著開口126的側壁。在一些實施例中，電阻轉換層128接觸頂電極122P1、122P2、122P3和122P4的各自側壁。在一些實施例中，電阻轉換層128由過渡金屬氧化物形成，例如Ta ₂O ₅、HfO ₂、HSiO _x、Al ₂O ₃、InO ₂、La ₂O ₃、ZrO ₂、TaO ₂、或前述之組合。形成電阻轉換層128的步驟包含順應性沉積過渡金屬氧化物沿著金屬間介電層124的上表面和開口126的側壁和底面。接著，執行蝕刻製程移除過渡金屬氧化物沿著金屬間介電層124的上表面和開口126的底面的部分。在蝕刻製程之後，電阻轉換層128的上表面可低於金屬間介電層124的上表面。

請參考第2E-1和2E-2圖，形成底電極材料130於金屬間介電層124的上表面之上，並且填入開口126的剩餘部分中。在一些實施例中，底電極材料130由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鉑(Pt)、鎢(W)、鋁(Al)、或前述之組合形成。在一些實施例中，可透過物理氣相沉積(PVD)、原子層沉積(ALD)、有機金屬化學氣相沈積(MOCVD)、或前述之組合沉積底電極材料130。

請參考第2F-1和2F-2圖，移除底電極材料130覆蓋金屬間介電層124的部分，以暴露出金屬間介電層124的上表面。在移除製程之後，形成底電極133於開口126中。在一些實施例中，底電極133的上表面與金屬間介電層124共平面。在一些實施例中，底電極133包含覆蓋電阻轉換層128的上表面的上部、以及被電阻轉換層128圍繞的下部。在一些實施例中，移除製程可以是化學機械研磨(chemical mechanical polish，CMP)或回蝕刻製程。

請參考第2G-1和2G-2圖，形成金屬間介電層134於金屬間介電層124之上。金屬間介電層134覆蓋底電極133。在一些實施例中，金屬間介電層134的材料和形成方法可與金屬間介電層116相同或相似。

在一些實施例中，形成導孔136穿過金屬間介電層124和134且落在第二頂電極122P2和第四頂電極122P4上，並且形成第二層金屬層138於金屬間介電層134中且在導孔136之上。第二層金屬層138包含位元線138B1和位元線138B2。在一些實施例中，第二層金屬層138的位元線138B2和位元線138B1在Y方向上延伸並且分別電性連接至第二頂電極122P2和第四頂電極122P4。在一些實施例中，導孔136和第二層金屬層138的材料和形成方法可與導孔120和第一層金屬層118相同或相似。

請參考第2H-1和2H-2圖，形成金屬間介電層140於金屬間介電層134之上。金屬間介電層140覆蓋第二層金屬層138。在一些實施例中，金屬間介電層140的材料和形成方法可與金屬間介電層116相同或相似。

在一些實施例中，形成導孔142穿過金屬間介電層124、134和140且落在第一頂電極122P1和第三頂電極122P3上，並且形成第三層金屬層144於金屬間介電層140中且在導孔142之上。第三層金屬層144包含位元線144B1和位元線144B2。在一些實施例中，第三層金屬層144的位元線144B1和位元線144B2在X方向上延伸並且分別電性連接至第一頂電極122P1和第三頂電極122P3。在一些實施例中，導孔142和第三層金屬層144的材料和形成方法可與導孔120和第一層金屬層118相同或相似。在形成導孔142和第三層金屬層144之後，製得電阻式隨機存取記憶體結構100A。

第3A-1至3H-1圖是根據本發明的其他一些實施例，繪示形成電阻式隨機存取記憶體結構100B在不同階段的上視示意圖，而第3A-2至3H-2圖繪示第3A-1至3H-1圖沿著線I-I的剖面示意圖。相同於前述第2A-1至2A-2圖的實施例的部件係使用相同的標號並省略其說明。在2A-1至2H-2圖之實施例中，形成複數個頂電極之後再形成底電極，而在第3A-1至3H-2圖之實施例中，形成底電極之後再形成複數個頂電極。

請參考第3A-1和3A-2圖，形成底電極材料130(未顯示)於金屬間介電層116的上表面之上。接著，圖案化底電極材料130以形成底電極133於導孔120之上。

請參考第3B-1和3B-2圖，沿著底電極133的側壁形成電阻轉換層128。電阻轉換層128圍繞底電極133。形成電阻轉換層128可透過順應性沉積過渡金屬氧化物沿著金屬間介電層116的上表面和底電極133的側壁和上表面。接著，執行蝕刻製程移除過渡金屬氧化物沿著金屬間介電層116的上表面和底電極133的上表面的部分。在蝕刻製程之後，電阻轉換層128的上表面可低於底電極133的上表面。

請參考第3C-1和3C-2圖，形成頂電極材料121於金屬間介電層116之上，並且覆蓋電阻轉換層128和底電極133。

請參考第3D-1和3D-2圖，移除頂電極材料121覆蓋電阻轉換層128和底電極133的部分。在一些實施例中，移除製程可以是化學機械研磨(CMP)或回蝕刻製程。

請參考第3E-1和3E-2圖，圖案化頂電極材料121以形成複數個頂電極122P1、122P2、122P3和122P4 沿著底電極133的側壁。

請參考第3F-1和3F-2圖，形成金屬間介電層124於金屬間介電層116之上。金屬間介電層124覆蓋底電極133、電阻轉換層128、以及頂電極122P1、122P2、122P3和122P4。

請參考第3G-1和3G-2圖，形成金屬間介電層134於金屬間介電層124之上。接著，形成導孔136穿過金屬間介電層124和134且落在第二頂電極122P2和第四頂電極122P4上，並且形成第二層金屬層138於金屬間介電層134中且在導孔136之上。第二層金屬層138的位元線138B2和位元線138B1在Y方向上延伸並且分別電性連接至第二頂電極122P2和第四頂電極122P4。

請參考第3H-1和3H-2圖，形成金屬間介電層140於金屬間介電層134之上。接著，形成導孔142穿過金屬間介電層124、134和140且落在第一頂電極122P1和第三頂電極122P3上，並且形成第三層金屬層144於金屬間介電層140中且在導孔142之上。第三層金屬層144的位元線144B1和位元線144B2在X方向上延伸並且分別電性連接至第一頂電極122P1和第三頂電極122P3。在形成導孔142和第三層金屬層144之後，製得電阻式隨機存取記憶體結構100B。

綜上所述，電阻式隨機存取記憶體結構包含沿著底電極的側壁設置的複數個頂電極，以實現1TnR結構(其中n等於或大於4)，使得電阻式隨機存取記憶體結構之單位面積的儲存容量得以提升。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、100A、100B:電阻式隨機存取記憶體結構

102:半導體基底

110:汲極區

104:電晶體

112:層間介電層

106:閘極結構

114:接觸件

108:源極區

116、124、134、140:金屬間介電層

117:內連線結構

118:第一層金屬層

118a、118b、118c:金屬線

120、136、142:導孔

121、121’:頂電極材料

122、122P1、122P2、122P3、122p4、122P5、122P6:頂電極

122C:中心部分

126:開口

133:底電極

128:電阻轉換層

133C:中心

130:底電極材料

138:第二層金屬層

138B1、138B2、144B1、144B2:位元線

144:第三層金屬層

145、145A、145B:記憶體晶胞

X、Y、Z:方向

為讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下： 第1圖是根據本發明的一些實施例繪示電阻式隨機存取記憶體結構的三維示意圖。 第2A-1至2H-1圖是根據本發明的一些實施例，繪示形成電阻式隨機存取記憶體結構在不同階段的上視示意圖；第2A-2至2H-2圖繪示第2A-1至2H-1圖沿著線I-I的剖面示意圖。 第3A-1至3H-1圖是根據本發明的一些實施例，繪示形成電阻式隨機存取記憶體結構在不同階段的上視示意圖；第3A-2至3H-2圖繪示第3A-1至3H-1圖沿著線I-I的剖面示意圖。 第4A和4B圖是根據本發明的一些實施例繪示記憶體晶胞的上視示意圖。

100:電阻式隨機存取記憶體結構

102:半導體基底

104:電晶體

106:閘極結構

108:源極區

110:汲極區

114:接觸件

117:內連線結構

118:第一層金屬層

118a、118b、118c:金屬線

120、136、142:導孔

122、122P1、122P2、122P3、122p4:頂電極

128:電阻轉換層

133:底電極

138:第二層金屬層

138B1、138B2、144B1、144B2:位元線

144:第三層金屬層

145:記憶體晶胞

X、Y、Z:方向

Claims (14)

1. 一種電阻式隨機存取記憶體結構，包括：一半導體基底；一電晶體，設置於該半導體基底之上；一底電極，設置於該半導體基底之上，其中該底電極與該電晶體的一汲極區電性連接；複數個頂電極，沿著該底電極的至少一第一方向及一第二方向上的側壁設置，且該第二方向不平行於該第一方向；以及一電阻轉換層，設置於該等頂電極與該底電極之間。
2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，其中該等頂電極包括一第一頂電極、一第二頂電極、一第三頂電極、和一第四頂電極。
3. 如申請專利範圍第2項所述之電阻式隨機存取記憶體結構，其中該第一頂電極與該第三頂電極在該第一方向上對向設置，且該第二頂電極與該第四頂電極在該第二方向上對向設置，該第二方向不平行於該第一方向。
4. 如申請專利範圍第2項所述之電阻式隨機存取記憶體結構，更包括：一第一金屬層，設置於該底電極、該電阻轉換層和該等頂電極之上，其中該第二頂電極和該第四頂電極分別電性連接至該第一金屬層的兩條位元線； 一第二金屬層，設置於該第一金屬層之上，其中該第一頂電極和該第三頂電極分別電性連接至該第二金屬層的兩條位元線。
5. 如申請專利範圍第4項所述之電阻式隨機存取記憶體結構，其中該第一金屬層的該兩條位元線在該第一方向上延伸，且該第二金屬層的該兩條位元線在該第二方向上延伸，該第二方向不平行於該第一方向。
6. 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，其中該底電極覆蓋該電阻轉換層的上表面。
7. 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，其中該底電極的上表面、該等頂電極的各自上表面、與該電阻轉換層的上表面共平面。
8. 一種電阻式隨機存取記憶體結構，包括：一半導體基底；多層金屬層，設置於該半導體基底之上；以及一記憶體晶胞，設置於該半導體基底之上且包括：一底電極；複數個頂電極，沿著該底電極的至少一第一方向及一第二方向上的側壁設置，且該第二方向不平行於該第一方向；以及一電阻轉換層，設置於該等頂電極與該底電極之間；其中該等頂電極與該多層金屬層的至少兩層電性連接。
9. 如申請專利範圍第8項所述之電阻式隨機存取記憶體結構，其中該等頂電極以該底電極的中心的一旋轉軸彼此旋轉對稱。
10. 如申請專利範圍第8項所述之電阻式隨機存取記憶體結構，其中該等頂電極排列成一環形。
11. 如申請專利範圍第8項所述之電阻式隨機存取記憶體結構，其中該等頂電極的數量等於或大於4。
12. 如申請專利範圍第8項所述之電阻式隨機存取記憶體結構，其中該記憶體晶胞設置於該多層金屬層的第一層與第二層之間。
13. 如申請專利範圍第12項所述之電阻式隨機存取記憶體結構，其中該多層金屬層的該第一層包括一源極線，該源極線與該半導體基底中的一源極區電性連接。
14. 如申請專利範圍第12項所述之電阻式隨機存取記憶體結構，其中該等頂電極中的兩個電性連接至該多層金屬層的該第二層，且該等頂電極中的兩個電性連接至該多層金屬層的第三層。

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