TWI796423B - 記憶體裝置及其形成方法 - Google Patents

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Abstract

本發明的實施例提供一種記憶體裝置及其形成方法。方法包含在基底上方的下部內連線層上方形成儲存單元堆疊，儲存單元堆疊包含位於底部金屬上方的資料儲存層。第一介電層形成在儲存單元堆疊上方。第一遮罩層形成在第一介電層上方。第一遮罩層上覆於第一介電層的中心部分，且使得第一介電層的犧牲部分未經覆蓋。根據第一遮罩層形成第一介電層的第一蝕刻。金屬間介電層形成在儲存單元堆疊上方。頂部電極形成於儲存單元堆疊上方的金屬間介電層內。上部內連線層形成在頂部電極上方。上部內連線層以及下部內連線層包括與頂部電極不同的材料。

Description

記憶體裝置及其形成方法
本發明是有關於一種記憶體裝置及其形成方法。
許多現代電子裝置含有配置成儲存資料的電子記憶體。電子記憶體可以是易失性記憶體或非易失性記憶體。易失性記憶體僅在其經供電時儲存資料，然而非易失性記憶體能夠在斷電時保留資料。電阻性隨機存取記憶體(Resistive random access memory，RRAM)由於其簡單結構以及所涉及的CMOS邏輯相容處理技術而為下一代非易失性記憶體技術的一個有前景的候選項。RRAM單元包含具有可變電阻的介電資料儲存層，所述可變電阻放置在安置於內連線金屬化層內的兩個電極之間。
本申請的一些實施例提供一種形成記憶體裝置的方法，所述方法包括：在基底上方的下部內連線層上方形成儲存單元堆疊，其中所述儲存單元堆疊包含位於底部金屬上方的資料儲存 層；在所述儲存單元堆疊上方形成第一介電層；在所述第一介電層上方形成第一遮罩層，其中所述第一遮罩層上覆於所述第一介電層的中心部分且使得所述第一介電層的犧牲部分未經覆蓋；根據所述第一遮罩層執行所述第一介電層以及所述儲存單元堆疊的第一蝕刻；在執行所述第一蝕刻之後在所述儲存單元堆疊上方形成金屬間介電層；在所述金屬間介電層內且直接在所述儲存單元堆疊上方形成頂部電極；以及在所述頂部電極上方形成上部內連線層，其中所述上部內連線層以及所述下部內連線層包括與所述頂部電極不同的材料。
此外，本申請的其他實施例提供一種記憶體裝置，包括：電阻性隨機存取記憶體單元，安置在底部電極上方且包括位於頂部金屬層與底部金屬層之間的資料儲存層，其中所述資料儲存層的最外側壁、所述頂部金屬層以及所述底部金屬層基本上對準；金屬間介電層，位於所述電阻性隨機存取記憶體單元上方；以及頂部電極，上覆於所述電阻性隨機存取記憶體單元且在所述金屬間介電層內，其中所述頂部電極具有具備第一寬度的底部表面以及具備第二寬度的頂部表面，所述第二寬度大於所述第一寬度，所述頂部電極的所述底部表面在從所述頂部金屬層的側壁後移一非零距離的位置處接觸所述頂部金屬層。
另外，本申請的其他實施例提供一種記憶體裝置，包括：電阻性隨機存取記憶體單元，安置在儲存陣列區內的底部電極上方，其中所述電阻性隨機存取記憶體單元包含位於頂部金屬層與 底部金屬層之間的資料儲存層；金屬間介電層，位於所述電阻性隨機存取記憶體單元上方；頂部電極，上覆於所述電阻性隨機存取記憶體單元且在所述金屬間介電層內，使得所述頂部電極的頂部表面與所述金屬間介電層的頂部表面對準，其中所述頂部電極延伸穿過所述電阻性隨機存取記憶體單元的蝕刻終止層以直接接觸所述頂部金屬層；層間介電層，位於所述儲存陣列區內的所述金屬間介電層上方；邏輯區，鄰近於所述儲存陣列區，其中所述儲存陣列區內的所述層間介電層的第一下部表面高於所述邏輯區內的所述層間介電層的第二下部表面，所述第一下部表面與所述第二下部表面之間的差值由一高度定義；以及其中所述高度等於所述底部金屬層的底部表面與所述頂部電極的所述頂部表面之間的距離。
100a、100b、200、300:記憶體裝置
100c、400、700、800、900、1000、1100、1200:截面圖
101:電晶體
102、506:基底
103:導電觸點
104:內連線導線
106:層間介電結構
108:底部電極
110:下部蝕刻終止層
112:底部金屬層
114:介電資料儲存層
116:頂部金屬層
116a、116b:外部邊緣
118、120:介電層
122、123、125:儲存單元
122a、122b:最外側壁
124:頂部電極
126:金屬間介電層
130:層間介電層
132、202:導通孔
134:導電線
150:閘極電極
152:電晶體側壁間隔件
154:閘極介電
156:源極/汲極區
201a:儲存陣列區
201b:邏輯區
500:積體電路
504:內連線結構
508:淺溝槽隔離區
510、512:存取電晶體
514、516:存取閘極電極
518、520:存取閘極介電層
522:存取側壁間隔件
524:源極/汲極區
526、528、530:金屬間介電層
532、534、536:金屬化層
538、540、542:金屬線
544:觸點
546:通孔
550、552:介電保護層
702、902:遮罩層
704a、704c:犧牲區
704b:中心區域
802、1002:蝕刻劑
804a、804b:側壁
904、1004:開口
1300:方法
1302、1304、1306、1308、1310、1312、1314、1316:動作
BL1、BL2:位線
h1、h2:高度
W1、W2:寬度
WL:字線
在結合附圖閱讀時，從以下詳細描述最好地理解本發明的實施例的各方面。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A、圖1B以及圖1C是根據本發明的記憶體裝置的一些實施例的截面圖。
圖2是根據本發明的包含記憶體區和邏輯區的記憶體裝置的一些實施例的截面圖。
圖3到圖4是根據本發明的記憶體裝置的一些實施例的截面圖。
圖5是繪示根據本發明的包含兩個儲存單元的記憶體裝置的一些實施例的截面圖。
圖6是根據本發明的實施例的如由圖5中的切割線指示的圖5的記憶體裝置的俯視圖。
圖7到圖12是根據本發明的形成記憶體裝置的方法的一些實施例的截面圖。
圖13是以流程圖格式繪示根據本發明的形成記憶體裝置的方法的一些實施例的方法。
本發明的實施例提供用於實施本公開的不同特徵的許多不同實施例或實例。下文描述元件和佈置的特定實例以簡化本發明的實施例。當然，這些只是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵和第二特徵直接接觸地形成的實施例，並且還可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵和第二特徵可不直接接觸的實施例。另外，本發明的實施例可以在各種實例中重複附圖標號和/或字母。這種重複是出於簡化和清楚的目的，且本身並不指示所論述的各種實施方案和/或配置之間的關係。
此外，本文中為易於描述，可使用例如“在...下方”、“下方”、“下部”、“在...上方”、“上部”以及類似術語的空間相對術語來描述一個元件或特徵與如圖中所示出的另一元件或特徵的關係。除圖中所描繪的取向之外，空間相對術語意圖涵蓋裝置在使用或操作中的不同取向。設備可以其它方式取向(旋轉90度或處於其它取向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
電阻性隨機存取記憶體(RRAM)單元包含放置在頂部金屬層與底部金屬層之間的介電資料儲存層。取決於施加於頂部金屬層和底部金屬層的電壓，介電資料儲存層將在與第一資料狀態(例如‘0’或‘RESET’)相關聯的高電阻狀態以及與第二資料狀態(例如‘1’或‘SET’)相關聯的低電阻狀態之間進行可逆的變換。一旦電阻狀態設定，RRAM單元就將保持所述電阻狀態直到施加另一電壓以誘發RESET操作(引起高電阻狀態)或SET操作(引起低電阻狀態)為止。頂部金屬層和底部金屬層安置在頂部電極與底部電極之間。頂部電極通孔或導線上覆於對應RRAM單元的頂部電極並直接接觸對應RRAM單元的頂部電極，從而提供從安置在上方的金屬層到RRAM單元的導電路徑。
在RRAM單元的形成期間，儲存單元堆疊形成在基底上方。儲存單元堆疊包括介電資料儲存層，所述介電資料儲存層安置在頂部金屬層與底部金屬層之間。頂部電極層形成在頂部金屬層上方，且硬式遮罩層形成在頂部電極層上方。接著執行單獨蝕 刻製程以定義頂部電極和底部電極。舉例來說，執行第一蝕刻製程以通過圖案化頂部電極層和頂部金屬層來定義頂部電極。在第一蝕刻製程期間，來自頂部電極層的材料將再沉積到硬式遮罩層的側壁上。在用於圖案化底部電極的第二蝕刻製程期間，來自頂部電極層的材料可經蝕刻並再分佈到介電資料儲存層的側壁上。因為材料為導電的，所以材料可能使頂部金屬層和底部金屬層電短路，使得RRAM單元不可操作。
在本發明的一些實施例中，為消除材料從頂部電極層到儲存單元堆疊的側壁上的再沉積，頂部電極層可以在圖案化儲存單元堆疊之後形成。在這類實施例中，蝕刻終止層形成在儲存單元堆疊的頂部金屬層上方，且遮罩層形成在蝕刻終止層的中心部分上方。執行選擇性蝕刻製程以通過去除蝕刻終止層、遮罩層以及儲存單元堆疊的一部分來定義RRAM單元。金屬間介電(inter-metal dielectric，IMD)層形成在RRAM單元上方。頂部電極(例如頂部電極層)形成於IMD層內且在RRAM單元的頂部金屬層上方。這一新方法在選擇性蝕刻製程期間抑制導電材料在RRAM單元的側壁上的再沉積，且由此防止儲存單元堆疊短路在一起。
參看圖1A，提供根據一些實施例的包含儲存單元122的記憶體裝置100a的截面圖。
記憶體裝置100a包含安置在基底102上方的儲存單元122。包括一種或多種層間介電(inter-level dielectric，ILD)材料 的第一ILD結構106安置在基底102上方。電晶體101位於基底102和第一ILD結構106內。儲存單元122經由導電觸點103和內連線導線104耦合到電晶體101。下部蝕刻終止層110安置在儲存單元122與第一ILD結構106之間。底部電極108安置在內連線導線104與儲存單元122之間。
儲存單元122包含底部金屬層112、介電資料儲存層114、頂部金屬層116、第一介電層118以及第二介電層120。底部金屬層112與底部電極108和下部蝕刻終止層110直接接觸。介電資料儲存層114上覆於底部金屬層112。頂部金屬層116上覆於介電資料儲存層114。第一介電層118(在一些實施例中稱為蝕刻終止層)上覆於頂部金屬層116。第二介電層120上覆於第一介電層118。在一些實施例中，儲存單元122中的各個層的最外側壁基本上對準。金屬間介電(IMD)層126安置在儲存單元122上方並圍繞儲存單元122。頂部電極124安置於IMD層126內並直接接觸頂部金屬層116。
在一些實施例中，儲存單元122是RRAM單元。在上述實施例中，介電資料儲存層114包括具有可變電阻的材料，所述可變電阻配置成在高電阻狀態與低電阻之間進行可逆的相變。介電資料儲存層114可例如是或包括過渡金屬氧化物，所述過渡金屬氧化物包括一層或多層氧化鉿(HfOx)、氧化鋁(AlOx)、氧化鉭(TaOx)、例如氧化鉿鋁(HfAlO)或氧化矽(SiO2)的其它複合材料組合、高κ介電質，或形成為厚度在約10埃(Angstroms) 到約150埃範圍內的類似物。在又另外實施例中，儲存單元122配置成磁阻隨機存取記憶體(Magnetoresistive random access memory，MRAM)單元、相變隨機存取記憶體(phase-change random access memory，PCRAM)單元或可程式設計金屬化隨機存取記憶體(programmable metallization random access memory，PMRAM)單元。
第二ILD層130安置在儲存單元122和頂部電極124上方。第一導電線134上覆於第一導通孔132。第一導電線134和第一導通孔132安置於第二ILD層130內。第一導電線134和第一導通孔132使儲存單元122電耦合到上覆金屬層(例如位元線)。第一導通孔132的外部側壁在頂部電極124的外部側壁內。頂部電極124的外部側壁在第一導電線134的外部側壁內。
在一些實施例中，底部電極108和頂部電極124可包括相同材料(例如TaN、TiN等)。在其它實施例中，底部電極108可包括第一材料(例如TaN)，且頂部電極124可包括與第一材料不同的第二材料(例如TiN)。在一些實施例中，內連線導線104和第一導通孔132可包括與底部電極108和頂部電極124的材料不同的材料。舉例來說，在一些實施例中，內連線導線104和第一導通孔132可包括銅(Cu)，且底部電極108和頂部電極124可包括氮化鈦(TiN)。
通過將頂部電極124上覆為穿過第一介電層118以接觸頂部金屬層116，在儲存單元122的製造期間抑制導電材料從頂部 電極124再沉積到儲存單元122的最外側壁122a、最外側壁122b。通過抑制導電材料從頂部電極124再沉積，儲存單元122的最外側壁122a、最外側壁122b不由導電材料電短路在一起，其因此儲存單元122能夠在高電阻狀態與低電阻之間變換。
參看圖1B，提供根據一些實施例的包含儲存單元122的記憶體裝置100b的截面圖。
記憶體裝置100b包含基底102。基底102可以是例如塊狀基底(例如塊體矽基底)、絕緣體上矽(silicon-on-insulator，SOI)基底、P摻雜矽或N摻雜矽。電晶體101位於基底102和第一ILD結構106內。電晶體101包括閘極電極150、電晶體側壁間隔件152、閘極介電154以及源極/汲極區156。內連線導線104經由導電觸點103連接到電晶體101。在一些實施例中，內連線導線104可例如是或包括鋁、銅或類似物。下部蝕刻終止層110上覆於第一ILD結構106並包圍底部電極108。底部電極108使內連線導線104電耦合到儲存單元122。在一些實施例中，底部電極108可例如是或包括氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)或類似物，形成在約200埃與約1000埃的厚度內。在一些實施例中，第一ILD結構106可例如是或包括氧化物(例如SiO2)、低κ介電質、極低κ介電質，或形成在約500埃到約3000埃的厚度內的上述介電材料的組合。
儲存單元122在IMD層126內直接安置在下部蝕刻終止層110上方。在一些實施例中，IMD層126可例如是或包括氧化 物(例如SiO2)、低κ介電質、極低κ介電質，或形成在約500埃到約3000埃的厚度內的上述介電材料的組合。如本文中所使用，低κ介電質可以是例如介電常數κ小於約3.9、2或1.5的介電質。在一些實施例中，下部蝕刻終止層110可例如是或包括碳化矽(SiC)、氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氧化物層，或形成在約100埃到約400埃的厚度內的上述介電材料的組合。
在一些實施例中，儲存單元122包含底部金屬層112、介電資料儲存層114、頂部金屬層116、第一介電層118以及第二介電層120。底部金屬層112上覆於底部電極108和下部蝕刻終止層110。在一些實施例中，底部金屬層112可例如是或包括金(Au)、銀(Ag)、Al、Cu，或形成為厚度在約30埃到約350埃範圍內的類似物。介電資料儲存層114上覆於底部金屬層112。在一些實施例中，介電資料儲存層114可例如是或包括SiO2、高κ介電質、氧化鉿(HfOx)、氧化鋁(AlOx)、氧化鉭(TaOx)，或形成在約100埃到約350埃的厚度內的類似物。如本文中所使用，高κ介電質可以是例如介電常數κ大於約3.9、10或20的介電質。頂部金屬層116上覆於介電資料儲存層114。在一些實施例中，頂部金屬層116可例如是或包括Au、Cu、Ag、Al，或形成為厚度在約30埃到約350埃範圍內的類似物。第一介電層118上覆於頂部金屬層116。在一些實施例中，第一介電層118可例如是或包括碳化矽(SiC)、氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)， 或形成在約500埃到約2000埃的厚度內的類似物。第二介電層120上覆於第一介電層118。在一些實施例中，第二介電層120可例如是或包括SiO2、SiN、氮氧化矽(SiON)，或形成在約50埃到約500埃的厚度內的類似物。在一些實施例中，第二介電層120和介電資料儲存層114包括相同材料。舉例來說，在一些實施例中，第二介電層120和介電資料儲存層114包括氧化矽。
頂部電極124安置於IMD層126內。在一些實施例中，頂部電極124穿過第一介電層118和第二介電層120接觸頂部金屬層116。在其它實施例中(未示出)，頂部金屬層116可從儲存單元122中省略，且頂部電極124可直接接觸第一介電層118或頂蓋層(未示出)，所述頂蓋層位於第一介電層118的頂部上。頂蓋層(未示出)配置成儲存氧，所述氧能夠促成電阻在介電資料儲存層114內改變。在各種實施例中，頂蓋層可包括鉿、鈦、鉭、鋁、鋯或類似物。在一些這類實施例中，頂部電極124可橫向地擴展到介電資料儲存層114的最外側壁。
在一些實施例中，頂部電極124可例如是或包括氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)，或形成在約200埃與約2000埃的厚度內的類似物。在一些實施例中，頂部電極124包括成角度側壁，其中頂部電極124的最頂部表面包括第一寬度，所述第一寬度大於頂部電極124的最底部表面的第二寬度。頂部電極124的最底部表面低於頂部金屬層116的最頂部表面。頂部電極124的最大寬度對應地在頂部金屬層116的最大寬度內且小 於所述頂部金屬層116的最大寬度。在一些實施例中，頂部電極124和底部電極108的材料相同，且分別與頂部金屬層116和底部金屬層112的材料不同。在一些實施例中，頂部電極124的底部表面低於頂部金屬層116的上部表面。在一些實施例中，頂部電極124的底部表面與頂部金屬層116的上部表面對準。頂部電極124的最外側壁在儲存單元122的最外側壁122a、最外側壁122b內。儲存單元122的最外側壁122a、最外側壁122b可與IMD層126直接接觸。
第二ILD層130安置在儲存單元122和頂部電極124上方。在一些實施例中，第二ILD層130可例如是或包括SiO2、高κ介電質、低κ介電質或類似物。在一些實施例中，第二ILD層130的材料與IMD層126的材料不同。第一導電線134上覆於頂部電極124。在一些實施例中，第一導電線134可例如是或包括Cu、Al或類似物。頂部電極124的最外側壁在第一導電線134的最外側壁內。第一導電線134使儲存單元122電耦合到任何上覆金屬層(例如位元線)。
參看圖1C，提供圖1A的記憶體裝置的一些替代性實施例的截面圖100c，其中省略第二介電層(圖1A的120)。在一些實施例中，第一介電層118的最頂部表面與IMD層126的底部表面直接接觸。
參看圖2，提供根據一些實施例的記憶體裝置200的截面圖，所述記憶體裝置200包含包括儲存單元122的儲存陣列區201a 以及邏輯區201b。如圖1A的儲存單元122描述和標注儲存陣列區201a內的儲存單元122。
在邏輯區201b內，電晶體101安置於基底102和第一ILD結構106內。電晶體101經由導電觸點103電耦合到內連線導線104。第二導通孔202安置於下部蝕刻終止層110和第二ILD層130內。在一些實施例中，第二導通孔202可例如是或包括Cu、Al或類似物。第一導電線134上覆於第二導通孔202。在一些實施例中，邏輯區201b並不包括IMD層126。
第一導通孔132佈置在儲存單元122上。第二導通孔202從第一導通孔132的底部下方豎直地延伸到水平面，所述水平面平行於基底102的上部表面且沿第一導通孔132的頂部延伸。因為第二導通孔202從第一導通孔132的底部下方延伸，所以第二導通孔202具有比第一導通孔132的高度更大的高度。
參看圖3，包含儲存單元122的記憶體裝置300的截面圖。如圖1A的儲存單元122描述和標注儲存單元122。
在頂部金屬層116的最底部表面處定義第一高度h1。在頂部電極124的最底部表面處定義第二高度h2。在一些實施例中，第一高度h1與第二高度h2之間的第一距離在約200埃與約700埃的範圍內。在一些實施例中，第二高度h2在頂部金屬層116的最頂部表面下方約50埃到約500埃的範圍。
第一寬度W1定義於頂部電極124的最外側壁之間。第二寬度W2定義於頂部金屬層116的最外側壁之間。在一些實施例 中，第一寬度W1介於約1000埃與3000埃範圍內。在一些實施例中，第二寬度W2介於約1500埃與4000埃範圍內。第一寬度W1小於第二寬度W2。第一寬度W1和第二寬度W2分別在底部金屬層112的最外側壁內和內連線導線104的最外側壁內。在一些實施例中，第一寬度W1小於底部電極108的寬度。在一些實施例中，第一寬度W1大於底部電極108的寬度。在一些實施例中，第一寬度W1在底部電極108的最外側壁內。
參看圖4，提供圖1A的記憶體裝置的一些替代性實施例的截面圖400，其中頂部電極124的最底部表面完全上覆於頂部金屬層116的最頂部表面。在一些實施例中，頂部電極124的最底部表面從頂部金屬層116的第一外部邊緣116a持續地延伸到頂部金屬層116的第二外部邊緣116b。頂部電極124的最外側壁延伸穿過儲存單元122的最外側壁以及第一導電線134的最外側壁。
圖5是積體電路500的一些實施例的截面圖，其包含安置於積體電路500的內連線結構504中的第一儲存單元123和第二儲存單元125。第一儲存單元123和第二儲存單元125各自如圖1A的儲存單元122示出和描述。
積體電路500包含基底506。基底506可以是例如塊狀基底(例如塊體矽基底)或絕緣體上矽(SOI)基底。示出的實施例描繪一個或多個淺溝槽隔離(shallow trench isolation，STI)區508，其可包含在基底506內的介電質填充溝槽。
在STI區508之間安置兩個存取電晶體510、存取電晶體 512。存取電晶體510、存取電晶體512分別包含存取閘極電極514、存取閘極電極516，分別包含存取閘極介電層518、存取閘極介電層520，包含存取側壁間隔件522，以及包含源極/汲極區524。源極/汲極區524安置於基底506內在存取閘極電極514、存取閘極電極516以及STI區508之間，其經摻雜以具有第一導電類型，所述第一導電類型分別與閘極介電層518、閘極介電層520下方的溝道區的第二導電類型相對。存取閘極電極514、存取閘極電極516可以是例如摻雜的多晶矽或金屬，例如鋁、銅，或其組合。存取閘極介電層518、存取閘極介電層520可以是例如氧化物(例如二氧化矽)，或高κ介電材料。舉例來說，存取側壁間隔件522可能由氮化矽(例如Si3N4)製成。在一些實施例中，存取電晶體510和/或存取電晶體512可例如電耦合到字線(word line，WL)，使得可向存取閘極電極514和/或存取閘極電極516施加適當WL電壓。
內連線結構504佈置在基底506上方且使裝置(例如電晶體510、電晶體512)彼此耦合。內連線結構504包含以交替方式彼此分層的多個IMD層526、IMD層528、IMD層530以及多個金屬化層532、金屬化層534、金屬化層536。IMD層526、IMD層528、IMD層530可由例如以下製成：低κ介電質，例如未經摻雜的矽酸鹽玻璃；或氧化物，例如二氧化矽；或極低κ介電層。金屬化物532、金屬化物534、金屬化物536包含金屬線538、金屬線540、金屬線542，所述金屬線形成於溝槽內且可由例如銅或 鋁的金屬製成。觸點544從底部金屬化層532延伸到源極/汲極區524和/或閘極電極514、閘極電極516；且通孔546在金屬化層532、金屬化層534、金屬化層536之間延伸。觸點544和通孔546延伸穿過介電保護層550、介電保護層552(其可由介電材料製成並能夠在製造期間充當蝕刻停止層)。舉例來說，介電保護層550、介電保護層552可由極低κ介電材料製成。舉例來說，觸點544和通孔546可由例如銅或鎢的金屬製成。在一些實施例中，舉例而言，所述金屬線538中的金屬線可電耦合至源極線(SL)，使得存取電晶體510、存取電晶體512的輸出可於SL存取。
配置成儲存對應資料狀態的第一儲存單元123和第二儲存單元125佈置在相鄰金屬層之間的內連線結構504內。第一儲存單元123和第二儲存單元125分別包含底部金屬層112、介電資料儲存層114、頂部金屬層116、第一介電層118、第二介電層120以及頂部電極124。第一儲存單元123和第二儲存單元125分別穿過金屬線542連接到第一位線BL1和第二位線BL2。
圖6描繪圖5的積體電路500的俯視圖600的一些實施例，如以圖5到圖6中所示的剖示線指示。
當在一些實施例中從上方觀察時，第一儲存單元123和第二儲存單元125可具有正方形形狀或圓形形狀。然而，在其它實施例中，例如由於許多蝕刻製程的實用性，所示出的正方形形狀的邊角能夠變成弧形，使得第一儲存單元123和第二儲存單元125具有帶有弧形角的正方形形狀，或具有圓形形狀。在一些實施 例中，第一儲存單元123和第二儲存單元125分別佈置在金屬線(圖5的540)上方，且在其間沒有通孔或觸點的情況下，分別具有與金屬線542直接電性連接的上部部分。在其它實施例中，通孔或觸點使上部部分耦合到金屬線542。
圖7到圖12是形成根據本發明的實施例的包含儲存單元的記憶體裝置的方法的一些實施例的截面圖700到截面圖1200。雖然參考方法描述圖7到圖12中所示的截面圖700到截面圖1200，但是應瞭解，圖7到圖12中所示的結構不限於所述方法而實際上可單獨獨立於所述方法。雖然圖7到圖12被描述為一系列動作，但是應瞭解，這些動作不限於所述動作次序，可在其它實施例中更改，且所公開的方法還適用於其它結構。在其它實施例中，一些示出和/或描述的動作可完全或部分地省略。
如圖7的截面圖700中所示，第一ILD結構106形成在基底102上方。內連線導線104形成於第一ILD結構106內。在一些實施例中，內連線導線104可借助於鑲嵌製程形成。下部蝕刻終止層110形成在內連線導線104和第一ILD結構106上方。底部電極108在內連線導線104上方形成於下部蝕刻終止層110內。底部金屬層112形成在下部蝕刻終止層110上方。介電資料儲存層114形成在底部金屬層112上方。頂部金屬層116形成在介電資料儲存層114上方。第一介電層118(在一些實施例中稱為蝕刻終止層)形成在頂部金屬層116上方。第二介電層120形成在第一介電層118上方。第一遮罩層702形成在第二介電層120 上方。在一些實施例中，可使用沉積製程來形成上述各層，所述沉積製程例如化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、一些其它合適的沉積製程，或前述內容的任何組合。
第二介電層120的最外側壁與第一遮罩層702的最外側壁對準。第二介電層120和第一遮罩層702包括在第一介電層118正上方的中心區域704b內。第一介電層118的上部表面在中心區域704b外的第一犧牲區704a和第二犧牲區704c中暴露。
如圖8的截面圖800中所示，執行蝕刻製程以蝕刻第二介電層120以及第二介電層120下方的層。通過使在第一犧牲區和第二犧牲區(圖7的704a、704c)內的在第二介電層120下方的層暴露於一種或多種蝕刻劑802來執行蝕刻製程。舉例來說，可通過微影/蝕刻製程和/或一些其它合適的圖案化製程來執行蝕刻製程。在各種實施例中，蝕刻製程可包括單一蝕刻(即，蝕刻第二介電層120、底部金屬層112、介電資料儲存層114以及頂部金屬層116的持續蝕刻)，或原位執行的多個蝕刻。蝕刻製程完全地去除第一遮罩層(圖7的702)以及第二介電層120的一部分。在一些實施例中，蝕刻製程完全地去除第二介電層120。在一些實施例中，蝕刻製程去除約200埃到約600埃的第二介電層120。在一些實施例中，蝕刻製程去除約50埃到約500埃的下部蝕刻終止層110。
第一多個側壁804a和第二多個側壁804b並不包括再濺 鍍導電材料。在一些實施例中，第一多個側壁804a內的各個側壁並不電耦合在一起。在一些實施例中，第二多個側壁804b內的各個側壁並不電耦合在一起。在一些實施例中，第一多個側壁804a內的各個側壁對準。在一些實施例中，第二多個側壁804b內的各個側壁對準。
如圖9的截面圖900中所示，IMD層126形成在下部蝕刻終止層110和第二介電層120上方。在一些實施例中，IMD層126直接接觸第二介電層120的最外側壁、第一介電層118的最外側壁、頂部金屬層116的最外側壁、介電資料儲存層114的最外側壁以及底部金屬層112的最外側壁。第二遮罩層902形成在IMD層126上方，且包括定義第一開口904的一對側壁。在一些實施例中，第二遮罩層902可例如是或包括光阻、氮化矽(SiN)、碳化矽(SiC)或類似物。第一開口904位於頂部金屬層116正上方。
如圖10的截面圖1000中所示，執行蝕刻製程以去除頂部金屬層116、第一介電層118、第二介電層120以及IMD層126的一部分。蝕刻製程定義頂部金屬層116正上方的第二開口1004，從而暴露頂部金屬層116的上部表面。通過使頂部金屬層116、第一介電層118、第二介電層120以及IMD層126暴露於一種或多種蝕刻劑1002來執行蝕刻製程。舉例來說，可通過微影/蝕刻製程和/或一些其它合適的圖案化製程來執行蝕刻製程。在一些實施例中，蝕刻製程去除約50埃到約500埃的頂部金屬層116。在一些實施例中，蝕刻製程並不去除頂部金屬層116的任何部分。
如圖11的截面圖1100中所示，頂部電極124形成於第二開口(圖10的1004)內。頂部電極124的最底部表面低於頂部金屬層116的最頂部表面。在一些實施例中，頂部電極124的最底部表面和頂部金屬層116的最頂部表面以水平橫線對準。頂部電極124可例如通過以下來形成：沉積導電層填充第二開口(圖10的1004)並覆蓋IMD層126；以及對導電層執行平坦化直到到達IMD層126為止。
在一些替代實施例中，可從介電資料儲存層114上方省略頂部金屬層116在這類實施例中，頂部電極124可直接形成在介電資料儲存層114上或形成在上覆於介電資料儲存層114的頂蓋層(未示出)上。
如圖12的截面圖1200中所示，第二ILD層130形成在IMD層126上方。第一導通孔132在頂部電極124上方形成於第二ILD層130內。第一導電線134在第一導通孔132上方形成於第二ILD層130內。第二ILD層130可例如通過以下來形成：CVD、PVD、一些其它合適的沉積製程或前述內容的任何組合。第一導通孔132和第一導電線134可例如通過以下來形成：圖案化第二ILD層130以形成具有第一導通孔132和/或第一導電線134的圖案的通孔開口；沉積導電層填充通孔開口並覆蓋第二ILD層130；以及對導電層執行平坦化直到到達第二ILD層130為止。舉例來說，可通過微影/蝕刻製程和/或一些其它適合的圖案化製程來執行圖案化。舉例來說，可通過CVD、PVD、無電電鍍、電鍍覆、一 些其它適合的沉積製程或前述內容的任何組合來執行沉積。舉例來說，可通過CMP和/或一些其它適合的平坦化製程來執行平坦化。
圖13是根據一些實施例的形成記憶體裝置的方法1300。雖然方法1300示出和/或描述為一系列動作或事件，但是應瞭解，所述方法不限於所示出的次序或動作。因此，在一些實施例中，動作可以與所示出的不同的次序進行，且/或可同時進行。此外，在一些實施例中，所示出的動作或事件可細分成多個動作或事件，其可與其它動作或子動作在不同時間進行或同時進行。在一些實施例中，一些示出的動作或事件可省略，且可包含其它未示出的動作或事件。
在動作1302處，儲存單元的層形成在第一層間介電(ILD)結構上方，儲存單元的層包含頂部金屬層。圖7是與動作1302的一些實施例相對應的截面圖700。
在動作1304處，第一介電層形成在頂部金屬層上方。圖7是與動作1304的一些實施例相對應的截面圖700。
在動作1306處，第二介電層形成在第一介電層上方且第一遮罩層形成在第二介電層上方，第一遮罩層和第二介電層上覆並覆蓋第一介電層的中心部分。圖7是與動作1306的一些實施例相對應的截面圖700。
在動作1308處，去除第一遮罩層，去除第一介電層和第二介電層的外部部分，並且去除儲存單元的層的外部部分。圖8 是與動作1308的一些實施例相對應的截面圖800。
在動作1310處，金屬間介電(IMD)層形成在儲存單元上方。圖9是與動作1310的一些實施例相對應的截面圖900。
在動作1312處，第二遮罩層形成在IMD層上方，包括定義頂部電極開口的側壁。圖9是與動作1312的一些實施例相對應的截面圖900。
在動作1314處，執行蝕刻製程以暴露儲存單元的頂部金屬層的上部表面。圖10是與動作1314的一些實施例相對應的截面圖1000。
在動作1316處，頂部電極形成於直接接觸頂部金屬層的頂部電極開口內。圖11是與動作1316的一些實施例相對應的截面圖1100。
因此，在一些實施例中，本發明涉及一種形成儲存單元的方法，所述方法包括在圖案化儲存單元的層之後在儲存單元上方形成頂部電極。
在一些實施例中，本發明涉及一種製造記憶體裝置的方法。方法包含：在基底上方的下部內連線層上方形成儲存單元堆疊，其中儲存單元堆疊包含位於底部金屬上方的資料儲存層；在儲存單元堆疊上方形成第一介電層；在第一介電層上方形成第一遮罩層，其中第一遮罩層上覆於第一介電層的中心部分且使得第一介電層的犧牲部分未經覆蓋；根據第一遮罩層執行第一介電層和儲存單元堆疊的第一蝕刻；在執行第一蝕刻之後在儲存單元堆 疊上方形成金屬間介電層；在金屬間介電層內且直接在儲存單元堆疊上方形成頂部電極；以及在頂部電極上方形成上部內連線層，其中上部內連線層和下部內連線層包括與頂部電極不同的材料。
在本發明的實施例中，其中所述頂部電極形成為與所述資料儲存層或所述資料儲存層上方的頂蓋層直接接觸。
在本發明的實施例中，其中所述儲存單元堆疊更包括在所述資料儲存層上方的頂部金屬層；以及其中所述頂部電極直接接觸所述頂部金屬層的上部表面。
在本發明的實施例中，其中所述頂部電極的下部表面低於所述頂部金屬層的上部表面。
在本發明的實施例中，其中所述儲存單元的外部側壁與所述第一介電層的外部側壁對準。
在本發明的實施例中，其中所述第一遮罩層包括上覆於第二介電層的光阻層，其中所述第二介電層與所述第一介電層直接接觸；以及其中所述第一蝕刻去除所述光阻層，且使得所述第二介電層的中心部分直接在所述第一介電層的所述中心部分上方。
在本發明的實施例中，所述的形成記憶體裝置的方法，更包括：在形成所述儲存單元堆疊之前在所述基底上方形成層間介電層，其中所述層間介電層位於所述儲存單元堆疊與所述基底之間且包圍底部電極；以及其中所述底部電極與所述底部金屬直 接接觸，且其中所述頂部電極的下部表面在所述底部電極的側壁內。
在本發明的實施例中，其中所述頂部電極以及所述底部電極是相同的材料。
在本發明的實施例中，其中所述相同材料是氮化鈦，且其中所述上部內連線層以及所述下部內連線層均包括銅或鋁。
在其它實施例中，本發明涉及一種記憶體裝置。記憶體裝置包含：電阻性隨機存取記憶體單元，安置在底部電極上方且包括位於頂部金屬層與底部金屬層之間的資料儲存層，其中資料儲存層、頂部金屬層以及底部金屬層的最外側壁基本上對準；金屬間介電層，位於電阻性隨機存取記憶體單元上方；以及頂部電極，上覆於電阻性隨機存取記憶體單元且在金屬間介電層內，其中頂部電極具有具備第一寬度的底部表面和具備第二寬度的頂部表面，所述第二寬度大於所述第一寬度，頂部電極的底部表面在從頂部金屬層的側壁後移一非零距離的位置處接觸頂部金屬層。
在本發明的實施例中，所述的記憶體裝置，更包括：上部內連線層，接觸所述頂部電極，其中所述頂部電極以及所述底部電極包括第一材料，且其中所述上部內連線層包括與所述第一材料不同的第二材料。
在本發明的實施例中，其中所述第一材料是氮化鈦且所述第二材料是銅或鋁。
在本發明的實施例中，其中所述電阻性隨機存取記憶體 單元更包括：蝕刻終止層，上覆於所述頂部金屬層；以及其中所述頂部電極穿過所述蝕刻終止層延伸到所述頂部金屬層，其中所述頂部電極的所述底部表面低於所述頂部金屬層的頂部表面。
在本發明的實施例中，其中所述蝕刻終止層以及所述資料儲存層包括相同材料。
在本發明的實施例中，其中所述頂部電極的寬度在第一方向上從所述頂部電極的所述頂部表面到所述頂部電極的所述底部表面持續地減小，其中所述電阻性隨機存取記憶體單元的寬度在所述第一方向上從所述電阻性隨機存取記憶體單元的頂部表面到所述電阻性隨機存取記憶體單元的底部表面持續地增大。
在本發明的實施例中，其中所述頂部電極的所述底部表面在所述底部電極的外部側壁內。
在另外其它實施例中，本發明涉及一種記憶體裝置。記憶體裝置包含：電阻性隨機存取記憶體單元，安置在儲存陣列區內的底部電極上方，其中電阻性隨機存取記憶體單元包含位於頂部金屬層與底部金屬層之間的資料儲存層；金屬間介電層，位於電阻性隨機存取記憶體單元上方；頂部電極，上覆於電阻性隨機存取記憶體單元且在金屬間介電層內，使得頂部電極的頂部表面與金屬間介電層的頂部表面對準，其中頂部電極延伸穿過電阻性隨機存取記憶體單元的蝕刻終止層以直接接觸頂部金屬層；層間介電層，位於儲存陣列區內的金屬間介電層上方；邏輯區，鄰近於儲存陣列區，其中儲存陣列區內的層間介電層的第一下部表面 高於邏輯區內的層間介電層的第二下部表面，第一下部表面與第二下部表面之間的差值由一高度定義；且其中所述高度等於底部金屬層的底部表面與頂部電極的頂部表面之間的距離。
在本發明的實施例中，其中所述頂部電極的最大寬度小於所述電阻性隨機存取記憶體單元的最小寬度。
在本發明的實施例中，其中所述頂部電極以及所述底部電極包括第一材料，所述第一材料與所述頂部金屬層以及所述底部金屬層所包括的第二材料不同。
在本發明的實施例中，其中上部內連線結構安置於所述儲存陣列區以及所述邏輯區中的所述層間介電層內，所述上部內連線結構包括與所述第一材料以及所述第二材料不同的第三材料。
前文概述若干實施例的特徵以使得本領域的技術人員可更好地理解本發明的實施例的各方面。本領域的技術人員應瞭解，其可以易於使用本發明的實施例作為設計或修改用於進行本文中所介紹的實施例的相同目的和/或達成相同優勢的其它方法和結構的基礎。本領域的技術人員還應認識到，這類等效構造並不脫離本發明的實施例的精神和範圍，且本領域的技術人員可在不脫離本發明的實施例的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
1300‧‧‧方法
1302、1304、1306、1308、1310、1312、1314、1316‧‧‧動作

Claims (10)

  1. 一種形成記憶體裝置的方法，所述方法包括：在基底上方的下部內連線層上方形成儲存單元堆疊，其中所述儲存單元堆疊包含位於底部金屬層上方的資料儲存層、在所述資料儲存層上方的頂部金屬層與位於所述頂部金屬層上方的蝕刻終止層，所述資料儲存層的相對側壁、所述頂部金屬層的相對側壁、所述底部金屬層的相對側壁以及所述蝕刻終止層的相對側壁基本上對準，且分別相對於垂直於所述底部金屬層的底表面的直線傾斜；在所述儲存單元堆疊的所述蝕刻終止層上方形成第一介電層；在所述第一介電層上方形成第一遮罩層，其中所述第一遮罩層上覆於所述第一介電層的中心部分且使得所述第一介電層的犧牲部分未經覆蓋；根據所述第一遮罩層執行所述第一介電層以及所述儲存單元堆疊的第一蝕刻；在執行所述第一蝕刻之後在所述儲存單元堆疊上方形成金屬間介電層；在所述金屬間介電層內且直接在所述儲存單元堆疊上方形成頂部電極；以及在所述頂部電極上方形成上部內連線層，其中所述上部內連線層以及所述下部內連線層包括與所述頂部電極不同的材料， 其中所述蝕刻終止層包括第一介電材料，所述第一介電層包括與所述第一介電材料不同的第二介電材料，且其中所述資料儲存層包括所述第二介電材料，其中所述頂部電極延伸穿過所述蝕刻終止層與所述上部介電層到所述頂部金屬層。
  2. 如申請專利範圍第1項所述的形成記憶體裝置的方法，其中所述頂部電極形成為與所述資料儲存層或所述資料儲存層上方的頂蓋層直接接觸。
  3. 如申請專利範圍第1項所述的形成記憶體裝置的方法，其中所述頂部電極直接接觸所述頂部金屬層的上部表面。
  4. 如申請專利範圍第1項所述的形成記憶體裝置的方法，其中所述儲存單元的相對側壁與所述第一介電層的相對側壁對準。
  5. 如申請專利範圍第1項所述的形成記憶體裝置的方法：其中所述第一遮罩層包括上覆於第二介電層的光阻層，其中所述第二介電層與所述第一介電層直接接觸；以及其中所述第一蝕刻去除所述光阻層，且使得所述第二介電層的中心部分直接在所述第一介電層的所述中心部分上方。
  6. 一種記憶體裝置，包括：電阻性隨機存取記憶體單元，安置在底部電極上方且包括位於頂部金屬層與底部金屬層之間的資料儲存層，位於所述頂部金屬層上方的蝕刻終止層，以及位於所述蝕刻終止層上方的上部介電層，其中所述資料儲存層的相對側壁、所述頂部金屬層的相對 側壁、所述底部金屬層的相對側壁以及所述蝕刻終止層的相對側壁基本上對準，且分別相對於垂直於所述底部電極的頂表面的直線傾斜，其中所述蝕刻終止層包括第一介電材料，所述上部介電層包括與所述第一介電材料不同的第二介電材料，且其中所述資料儲存層包括所述第二介電材料；金屬間介電層，位於所述電阻性隨機存取記憶體單元上方；以及頂部電極，上覆於所述電阻性隨機存取記憶體單元且在所述金屬間介電層內，其中所述頂部電極延伸穿過所述蝕刻終止層與所述上部介電層到所述頂部金屬層，其中所述頂部電極具有具備第一寬度的底部表面以及具備第二寬度的頂部表面，所述第二寬度大於所述第一寬度，所述頂部電極的所述底部表面在從所述頂部金屬層的側壁後移一非零距離的位置處接觸所述頂部金屬層。
  7. 如申請專利範圍第6項所述的記憶體裝置，更包括：上部內連線層，接觸所述頂部電極，其中所述頂部電極以及所述底部電極包括第一材料，且其中所述上部內連線層包括與所述第一材料不同的第二材料。
  8. 如申請專利範圍第6項所述的記憶體裝置，其中所述頂部電極的所述底部表面低於所述頂部金屬層的頂部表面。
  9. 一種記憶體裝置，包括：電阻性隨機存取記憶體單元，安置在儲存陣列區內的底部電極上方，其中所述電阻性隨機存取記憶體單元包含位於頂部金屬層與底部金屬層之間的資料儲存層，位於所述頂部金屬層上方的 蝕刻終止層，以及位於所述蝕刻終止層上方的上部介電層，所述資料儲存層的相對側壁、所述頂部金屬層的相對側壁、所述底部金屬層的相對側壁以及所述蝕刻終止層的相對側壁基本上對準，且分別相對於垂直於所述底部電極的頂表面的直線傾斜，其中所述蝕刻終止層包括第一介電材料，所述上部介電層包括與所述第一介電材料不同的第二介電材料，且其中所述資料儲存層包括所述第二介電材料；金屬間介電層，位於所述電阻性隨機存取記憶體單元上方；頂部電極，上覆於所述電阻性隨機存取記憶體單元且在所述金屬間介電層內，使得所述頂部電極的頂部表面與所述金屬間介電層的頂部表面對準，其中所述頂部電極延伸穿過所述電阻性隨機存取記憶體單元的所述蝕刻終止層與所述上部介電層以直接接觸所述頂部金屬層；層間介電層，位於所述儲存陣列區內的所述金屬間介電層上方；邏輯區，鄰近於所述儲存陣列區，其中所述儲存陣列區內的所述層間介電層的第一下部表面高於所述邏輯區內的所述層間介電層的第二下部表面，所述第一下部表面與所述第二下部表面之間的差值由一高度定義；以及其中所述高度等於所述底部金屬層的底部表面與所述頂部電極的所述頂部表面之間的距離。
  10. 如申請專利範圍第9項所述的記憶體裝置，其中所述頂部電極的最大寬度小於所述電阻性隨機存取記憶體單元的最小寬度。
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