TWI641084B

TWI641084B - 半導體裝置及其製造方法

Info

Publication number: TWI641084B
Application number: TW106131437A
Authority: TW
Inventors: 李岱螢; 王超鴻; 吳聲柏; 李明修
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-09-13
Filing date: 2017-09-13
Publication date: 2018-11-11
Also published as: TW201916261A

Abstract

一種半導體裝置，包括包括一底電極、一半導體層、以及一頂電極。半導體層配置於底電極上。頂電極配置於半導體層上，其中半導體層環繞一部分之頂電極。

Description

半導體裝置及其製造方法

本揭露一般是有關於一種半導體裝置，且特別是有關於一種包括頂電極與底電極的半導體裝置。

一般而言，半導體裝置可包括一底電極、一頂電極以及位於底電極與頂電極之間的半導體層。透過頂電極與底電極之間的電壓差，能夠對半導體裝置進行操作。然而，目前半導體層的設計仍可能產生訊號傳輸路徑太遠，而導致電壓衰退(IR drop)的現象。因此，目前仍須開發一種防止半導體裝置之壓降現象的方法，並製造出具有優異結構可靠度的半導體裝置。

本揭露係有關於一種半導體裝置及其製造方法。此半導體裝置的半導體層環繞一部分的頂電極，且半導體層的底部埋入於底電極中，且以半導體層之側壁接觸於底電極，如此能夠縮短訊號傳輸的路徑，避免壓降現象的產生，並改善半導體裝置之可靠度。

根據一實施例，本揭露提供一種半導體裝置。半導體裝置包括一底電極、一半導體層、以及一頂電極。半導體層配置於底電極上。頂電極配置於半導體層上，其中半導體層環繞一部分之頂電極。

根據一實施例，本揭露提供一種半導體裝置的製造方法。此製造方法包括：形成一開口以移除一部分的一底電極；形成一半導體層於開口中；以及形成一頂電極於半導體層上，其中半導體層環繞一部分之頂電極。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。然而，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20、30、40、50‧‧‧半導體裝置

10A、10B、11B‧‧‧部分

100‧‧‧基板

101‧‧‧初步結構

154、254、354、454、554‧‧‧半導體層

154a、240a、4541a‧‧‧底面

154a、240s‧‧‧側壁

154b‧‧‧底層

154c‧‧‧接觸區域

210‧‧‧介電層

220‧‧‧導電連接結構

222‧‧‧阻障層

230‧‧‧絕緣層

240‧‧‧開口

250‧‧‧記憶體單元

252‧‧‧底電極

252a、210a‧‧‧頂面

254’‧‧‧預定半導體層

256‧‧‧頂電極

350‧‧‧選擇器單元

450、550‧‧‧具備選擇器之記憶體單元

2561‧‧‧第一頂電極層

2562‧‧‧第二頂電極層

4541、5541‧‧‧選擇器層

4542、5542‧‧‧記憶體層

C‧‧‧電流

d‧‧‧深度

t‧‧‧厚度

w1、w2‧‧‧寬度

第1A圖繪示根據本揭露之一實施例的半導體裝置的剖面圖。

第1B圖繪示根據本揭露之一實施例的第1A圖之半導體裝置的局部放大圖。

第1C圖繪示根據本揭露之一實施例的第1B圖之半導體裝置的局部立體側視圖。

第1D圖繪示根據本揭露之一實施例的第1B圖之半導體裝置的局部上視圖。

第2圖繪示根據本揭露之一實施例的半導體裝置的剖面圖。

第3圖繪示根據本揭露之另一實施例的半導體裝置的剖面圖。

第4圖繪示根據本揭露之又一實施例的半導體裝置的剖面圖。

第5圖繪示根據本揭露之又一實施例的半導體裝置的剖面圖。

第6至13圖繪示根據本揭露一實施例之製造半導體裝置的剖面圖。

本揭露係有關於一種半導體裝置及其製造方法。此半導體裝置的半導體層是一環狀或碗狀的結構，半導體層環繞一部分的頂電極，半導體層的底部埋入於底電極中，且以半導體層之側壁接觸於底電極，如此一方面能夠縮短訊號傳輸的路徑，避免壓降現象的產生，一方面縮減元件的尺寸，並使得半導體裝置之可靠度能夠獲得提升。

以下係參照所附圖式敘述本揭露提出之其中多個實施態樣，以描述相關構型與製造方法。相關的結構細節例如相關層別和空間配置等內容如下面實施例內容所述。然而，本揭露並非僅限於所述態樣，本揭露並非顯示出所有可能的實施例。實施例中相同或類似的標號係用以標示相同或類似之部分。再者，未於本揭露提出的其他實施態樣也可能可以應用。相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構加以變化與修飾，以符合實際應用所需。而圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

再者，說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞，以修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。

第1A圖繪示根據本揭露之一實施例的半導體裝置的剖面圖。

請參照第1A圖，半導體裝置10包括一基板100、一介電層210(例如是層間介電質(inter-layer dielectric(ILD))、一絕緣層230、一底電極252、一阻障層222、一半導體層154、及一頂電極256。底電極252配置於基板100上且穿過介電層210。絕緣層230配置於介電層210與底電極252上。阻障層222形成於底電極252之中。半導體層154配置於底電極252、阻障層222及絕緣層230上。阻障層222是配置於半導體層154與底電極252之間。頂電極256是配置於半導體層154上。半導體層154環繞一部分的頂電極256。

在一些實施例中，基板100可由含矽氧化物或其他適合用於基板的材料所形成。P型摻雜井、N型摻雜井或輕微摻雜汲極(lightly doped drain implant,LDD)(未繪示)可形成於基板100中。此外，閘極氧化物結構及場氧化物層(未繪示)亦可形成於基板100上。

在一些實施例中，介電層210可為多層，例如是由未摻雜的矽玻璃(Undoped Silicate Glass，USG)、磷摻雜的矽玻璃(phosphosilicate glass(PSG)、氮化矽層(SiN layer)、及四乙氧基矽烷(tetraethoxysilane，TEOS)所形成的多層。絕緣層230可由介電材料所形成，且厚度的範圍在200埃(angstrom)至2000埃之間。在本實施例中，絕緣層230是由氧化物所形成，且厚度為1000埃。

在一些實施例中，底電極252可包括(但不限定於)鎢(W)、銅(Cu)、鐵(Fe)、鈦(Ti)、鎳(Ni)、鉿(Hf)、氮化鈦(TiN)、氮化鉭(TaN)、及其他可應用之材料。底電極252可以是單層結構或雙層結構，例如是由鎢(W)及氮化鈦(TiN)所形成的雙層結構。底電極252的厚度可以是在200埃至2000埃的範圍中。在本實施例中，底電極252的厚度為1000埃。

在本實施例中，阻障層222為一氧化物層，例如是包括氧化矽(SiO₂)及氧化鎢(WO_X)的氧化物層。阻障層222的厚度可以是30~50埃。阻障層222可阻擋底電極252與半導體層154之間的電流路徑。

在一些實施例中，半導體層154可以是一記憶體層、一選擇器層或記憶體層與選擇器層之組合。下文中，將對應於第2、3、4A及4B圖分別敘述關於半導體層154為一記憶體層、一選擇器層或記憶體層與選擇器層之組合的實施例。半導體層154的厚度可為20~100埃。

在一些實施例中，頂電極256可以是單層結構或多層結構。例如，頂電極256可以是由氮化鈦(TiN)及鈦(Ti)所形成的雙層結構。

請參照第1B圖，其繪示第1A圖中半導體裝置10之部分10A的放大圖。阻障層222及半導體層154的底層是內埋於底電極252之中。也就是說，底電極252之頂面252a的高度是大於半導體層154的底面154a的高度。底電極252環繞一部分的半導體層154的底部。由於半導體層154的底面154a是直接接觸於阻障層222，半導體層154的底面154a在物理上或電性上都不會接觸於底電極252，故半導體層154之底部是以一部分的側壁154s接觸於底電極252，使得半導體層154與底電極252間形成一環狀的接觸區域154c。當在頂電極256及底電極252之間施加偏壓時，電流C僅會由此環狀的接觸區域154c流動。例如，電流C是由頂電極256透過半導體層154之環狀的接觸區域154c流至底電極222。

請參照第1C圖，其繪示第1B圖中半導體裝置10之部分10B的立體側視圖。阻障層222及半導體層154的底層154b是內埋於底電極252之中。半導體層154環繞一部分的頂電極256。當在頂電極256及底電極252之間施加偏壓時，電流C會由頂電極256，經由半導體層154與底電極252間環狀的接觸區域154c，朝向周圍的各個方向流動，也由於受到阻障層222之阻擋，電流C不會直接垂直向下流動。

請參照第1D圖，其繪示第1B圖中半導體裝置10之部分10B的上視圖。在由底電極252、半導體層254及頂電極256由下而上所形成的堆疊結構中，當在頂電極256及底電極252之間施加偏壓時，電流C是從位於中心區域的頂電極256，經由半導體層154與底電極252間之界面所形成的環狀的接觸區域154c，朝向周圍的各個方向流動。

由於本揭露之半導體層254環繞一部分的頂電極252，且內埋於底電極252中，相較於本身為實心且完全形成在底電極之上的半導體層的比較例而言，本揭露之半導體層254之設計使得電流傳輸的路徑得以縮短，也就能避免因電阻值太高而造成電壓下降的電壓衰退現象，改善訊號傳遞，並讓元件的尺寸能夠縮小。此外，半導體層254是整面沉積於穿過絕緣層230及一部分之頂電極252的開口240及絕緣層230上(繪示於第8圖中)。以上視圖而言，半導體層254在底部為環繞一部分之頂電極256的環狀結構；以側視圖而言，半導體層254在底部為環繞一部分之頂電極256且在底電極252中抵接於阻障層222的碗狀結構，或者半導體層254整體而言可視為包覆整個頂電極256之底表面的倒置帽型結構，本揭露之半導體層254相較於本身為實心且完全形成在底電極之上的半導體層的比較例而言，在製程上更為方便，不需顧慮填充或形成整體為塊裝的實心材料時可能產生氣泡或凹陷等問題，更提升了半導體裝置的可靠度。

第2圖繪示根據本揭露之一實施例的半導體裝置20的剖面圖。

請參照第2圖，其繪示半導體層254為記憶體層的實施例，其他相同或類似於第1圖的元件皆標示有相應的元件符號，於此不再贅述。當半導體層254是應用於電阻式隨機存取記憶體(resistive random access memory,ReRAM)裝置中時，半導體層254可為電阻轉換記憶體層，可包括選自於氮化鈦(TiN)、氧化鎢(WO_X)、氧化鉭(Ta₂O₅)、氧化鉿(HfO₂)、二氧化矽(SiO₂)的材料。半導體層254的材料並不限定於此，而可以是任何其他適於作為半導體裝置之半導體層的材料。當半導體層254是應用於相變化記憶體(Phase-change memory,PCM)裝置中時，半導體層254可為相變化記憶體層，可由一種或多種硫族化物的玻璃(Chalcogenide glass)所製成。在本實施例中，頂電極256可以是由第一頂電極層2561及第二頂電極層2562所形成的雙層結構。第一頂電極層2561可由鈦(Ti)所形成，且厚度是在10埃至100埃的範圍中。第二頂電極層2562可由氮化鈦(TiN)所形成，且厚度是在100埃至1000埃的範圍中。底電極252、半導體層254及頂電極256共同形成一記憶體單元250。

第3圖繪示根據本揭露之另一實施例的半導體裝置30的剖面圖。

請參照第3圖，其繪示半導體層354為選擇器層的實施例，其他相同或類似於第1圖的元件皆標示有相應的元件符號，於此不再贅述。選擇器層可應用於金屬-絕緣體轉換(Metal Insulator Transition,MIT)、PN接面二極體、蕭特基二極體...等等的選擇器當中。當半導體層354為選擇器層時，材料例如是氧化鈮(NbO₂)或氧化釩(VO₂)。底電極252、半導體層354及頂電極256共同形成一選擇器單元350。作為選擇器層之半導體層354可藉由頂電極256及底電極252之間所施加之偏壓，決定電流是否導通。

第4圖繪示根據本揭露之又一實施例的半導體裝置40的剖面圖。

請參照第4圖，其繪示半導體層454包括及一選擇器層4541及一記憶體層4542的實施例，選擇器層4541是相同或類似於第3圖中作為選擇器層之半導體層354，而記憶體層4542是相同或類似於第2圖中作為記憶體層的半導體層254，其他相同或類似於第2圖的元件皆標示有相應的元件符號，於此不再贅述。在本實施例中，選擇器層4541配置於底電極252上，記憶體層4542配置於選擇器層4541上，頂電極256配置於記憶體層4542上。亦即，記憶體層4542是配置於選擇器層4541與頂電極256之間。其中，選擇器層4541的底面4541a直接接觸於阻障層222，選擇器層4541的底面4541a是低於底電極252的頂面252a。記憶體層4542是共形於選擇器層4541，記憶體層4542與選擇器層4541可為環狀或碗狀的結構，共同環繞一部分的頂電極256，例如是環繞頂電極256的底部部分。底電極252、半導體層454及頂電極256共同形成一具備選擇器之記憶體單元450，可稱作1S1R(1 selector 1 resistor)結構。由於每個記憶胞皆可搭配一個選擇器，選擇器可作為選取記憶胞的開關，可避免在施加電壓要選取某顆記憶胞實產生選擇上的錯誤，造成漏電流、干擾訊號等不良的影響。

第5圖繪示根據本揭露之又一實施例的半導體裝置50的剖面圖。

請參照第5圖，其繪示半導體層554包括一選擇器層5541及一記憶體層5542的實施例，選擇器層5541的材料及功用是相同或類似於第4圖的選擇器層4541，而記憶體層5542的材料及功用是相同或類似於第4圖中記憶體層4542，與第4圖之半導體裝置40的差異在於記憶體層5542配置於底電極252上，選擇器層5541配置於記憶體層5542上，頂電極256配置於選擇器層5541上。亦即，選擇器層5541是配置於記憶體層5542與頂電極256之間。底電極252、半導體層554及頂電極256共同形成一具備選擇器之記憶體單元550。其他相同或類似於第2及4圖的元件皆標示有相應的元件符號，於此不再贅述。

第6至13圖繪示根據本揭露一實施例之製造半導體裝置20的剖面圖。

請參照第6圖，提供一初步結構101。初步結構101可藉由習知的金氧半導體製程(CMOS process)中之前端製程(front-end process)所形成。初步結構101可包括一基板100、形成於基板100上的一介電層210(例如是層間介電層)、及一導電連接結構220。導電連接結構220形成於基板100上且穿過介電層210，且作為半導體裝置20的底電極252。閘極氧化物結構、場氧化物層(未繪示)可形成於基板100上。可藉由進行一化學機械研磨(Chemical Mechanical Polishing,CMP)製程暴露介電層210的頂面210a及導電連接結構220。在本實施例中，導電連接結構220可直接作為底電極252。導電連接結構220或底電極252之材料可以是(但非限定於)鎢(W)、銅(Cu)、鐵(Fe)、鈦(Ti)、鎳(Ni)、鉿(Hf)、氮化鈦(TiN)、氮化鉭(TaN)、或其他可應用之材料。在本實施例中，導電連接結構220或底電極252之材包括鎢(W)。在其他實施例中，導電連接結構或底電極可以是雙層結構，或者底電極是另外形成在導電連接結構之上。

請參照第7圖，絕緣層230可藉由一沉積製程(例如是電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition，PECVD)、化學氣相沉積(Chemical Vapor Deposition，CVD))形成於介電層210及導電連接結構220上。絕緣層230的材料可以是由介電材料所形成，且厚度的範圍可以是在200埃至2000埃。在本實施例中，絕緣層230是由氧化物所形成，例如是氧化矽(SiO₂)，且厚度可為1000埃。

請參照第8圖，藉由一蝕刻製程(例如是一乾蝕刻製程)移除一部分的絕緣層230及一部分的底電極252(或半導體連接結構220)，以形成穿過絕緣層230以及一部分的底電極252的開口240。開口240具有暴露一部分的底電極252的底面240a以及傾斜的側壁240s，開口240之底面240a的寬度是小於底電極252的寬度，且開口240在絕緣層230中的寬度可大於底面240a的寬度，底面240a的寬度可定義記憶胞之寬度。底面240a的寬度例如是500~1500埃。較詳細的元件尺寸將描述於對應於第11B圖的段落當中。

請參照第9圖，藉由一氧化製程(例如是電漿氧化法(plasma oxidation))透過開口240對於底電極252(或導電連接結構 220)進行氧化反應，使得位於開口240之底面240a之下的底電極252被氧化為一阻障層222。阻障層222可包括來自絕緣層230的氧化物以及來自對底電極252氧化而成的氧化物。在本實施例中，阻障層包括二氧化矽(SiO2)及氧化鎢(WO_X)。

請參照第10圖，沉積預定半導體層254'於絕緣層230之上以及開口240中，亦即是預定半導體層254'延伸於開口240之底面240a、側壁240s以及絕緣層230的上表面230a之上。預定半導體層254'可作為記憶體層，例如是ReRAM的記憶體層或者是PCM的記憶體層。在本實施例中，預定半導體層254'包括氮化鈦(TiN)，以在後續步驟中進行氧化而成為半導體層。在其他實施例中，預定半導體層254'亦可為金屬氧化物層，亦即是可直接作為記憶體層的半導體層254，不需要經過後續的氧化動作。

請參照第11A圖，藉由氧化製程對預定半導體層254'進行氧化作用以形成半導體層254。氧化製程可藉由一電漿氧化製程所進行。亦即，半導體層254延伸於開口240之底面240a、側壁240s以及絕緣層230的上表面230a之上。在本實施例中，半導體層254包括氮氧化鈦(TiON)，可作為記憶體層，例如是電阻轉換記憶體層。

請參照第11B圖，其繪示第11A圖之半導體裝置的部分11B的立體側視圖。開口240之底面240a之寬度w1(底面240a的直徑)可為50~1500埃。阻障層222亦具有對應於底面240a之寬度w1。半導體層254並沒有填充整個開口240，而是延伸於開口240之側壁240s及底面420a，半導體層254在底部呈現一碗狀結構，保留開口240的空間，亦非是整體位於開口240之上的實心塊狀結構。開口240之底面240a與底電極252之頂面252a之間的垂直深度d(亦即是開口240對於底電極252的蝕刻深度)可以是30~400埃。半導體層524之厚度t可以是20~100埃。底電極252之側壁252s與開口240之側壁240s(或者是半導體層254之側壁)之間在水平方向上的寬度w2可以是500~1000埃。記憶胞的尺寸可由開口240之底面240a之寬度w1以及開口240之底面240a與底電極252之頂面252a之間的垂直深度d所定義。

請參照第12圖，藉由一沉積製程依序形成第一頂電極層2561及第二頂電極層2562於半導體層254上。第一頂電極層2561可作為半導體層254及第二頂電極層2562之間之緩衝層(buffer layer)。在一些實例中，第一頂電極層2561的材料可以是鈦(Ti)、鉭(Ta)、矽(Si)、銅(Cu)、鋁(Al)...等等，且厚度可以在5埃至50埃的範圍中。在本實施例中，第一頂電極層2561是由鈦(Ti)所形成，且厚度是10埃。在一些實施例中，第二頂電極層2562的材料可以是氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鈷(Co)、鎢(W)、鉑(Pt)、鎳(Ni)、銥(Ir)、釕(Ru)、鋁(Al)...等等，且厚度可以在50埃至500埃的範圍中。在本實施例中，第二頂電極層2562是由氮化鈦(TiN)所形成，且厚度是400埃。

請參照第13圖，藉由一蝕刻製程(例如是一乾蝕刻製程)移除一部分的絕緣層230、半導體層254、第一頂電極層2561及第二頂電極層2562，以便形成包括第一頂電極層2561及第二頂電極層2562的頂電極256。在蝕刻製程之後，絕緣層230的側邊、半導體層254之側邊以及頂電極256之側邊可互相對齊。如此一來，即形成包括底電極252、半導體層254、及頂電極256的電阻式隨機存取記憶體單元250，也就形成第2圖之半導體裝置20。頂電極256係示範性地繪示為雙層結構，然頂電極256的結構並不限於此。

此外，第3圖之半導體裝置30、第4圖之半導體裝置40與第5圖之半導體裝置50可藉由類似和/或相同於第6~13圖的製程方法所形成。

根據上文的敘述，本揭露之半導體層環繞一部分的頂電極，且內埋於底電極中，相較於本身為實心塊狀結構且完全形成在底電極之上的半導體層的比較例、或者完全形成在絕緣層的開口之上的比較例而言，本揭露之半導體層之設計使得電流傳輸的路徑得以縮短，也就能避免因電阻值太高而造成電壓下降的電壓衰退現象，改善訊號傳遞，並讓元件的尺寸能夠縮小。此外，半導體層是整面沉積於穿過絕緣層及一部分之頂電極的開口及絕緣層上。以上視圖而言，半導體層在底部為環繞一部分之頂電極的環狀結構；以側視圖而言，半導體層在底部為環繞一部分之頂電極且在底電極中抵接於阻障層的碗狀結構，或者半導體層整體而言可視為包覆整個頂電極之底表面的倒置帽型結構，本揭露之半導體層相較於半導體層本身為實心塊狀而沒有頂電極之容置空間的比較例而言，在製程上更為方便，不需顧慮填充實心材料時可能產生氣泡或凹陷等問題，更提升了半導體裝置的可靠度。

其他實施例，例如元件的已知構件有不同的設置與排列等，亦可能可以應用，係視應用時之實際需求與條件而可作適當的調整或變化。因此，說明書與圖式中所示之結構僅作說明之用，並非用以限制本揭露欲保護之範圍。另外，相關技藝者當知，實施例中構成部件的形狀和位置亦並不限於圖示所繪之態樣，亦是根據實際應用時之需求和/或製造步驟在不悖離本揭露之精神的情況下而可作相應調整。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種半導體裝置，包括：一底電極；一半導體層，配置於該底電極上；以及一頂電極，配置於該半導體層上，其中該半導體層環繞一部分之該頂電極；其中，該底電極環繞一部分的該半導體層的一底部，該半導體層之該底部是以一部分的側壁接觸於該底電極。
如申請專利範圍第1項所述之半導體裝置，其中該半導體層是一記憶體層、一選擇器層或該記憶體層與該選擇器層的組合。
如申請專利範圍第2項所述之半導體裝置，其中該記憶體層是一電阻轉換記憶體層或一相變化記憶體層。
如申請專利範圍第1項所述之半導體裝置，更包括：一阻障層，位於該底電極與該半導體層之間。
如申請專利範圍第1項所述之半導體裝置，其中該底電極的一頂面是高於該半導體層的一底面。
一種半導體裝置的製造方法，包括：形成一開口以移除一部分的一底電極；形成一半導體層於該開口中；其中，該底電極環繞一部分的該半導體層的一底部，該半導體層之該底部是以一部分的側壁接觸於該底電極；以及形成一頂電極於該半導體層上，其中該半導體層環繞一部分之該頂電極。
如申請專利範圍第6項所述之半導體裝置的製造方法，其中該半導體層是一記憶體層、一選擇器層或該記憶體層與該選擇器層的組合。
如申請專利範圍第6項所述之半導體裝置的製造方法，更包括：形成一絕緣層於該底電極之上，該開口是移除一部分之該絕緣層及一部分的該底電極；以及透過該開口進行一氧化反應以形成一阻障層，其中該阻障層是位於該底電極與該半導體層之間。
如申請專利範圍第8項所述之半導體裝置的製造方法，其中該阻障層包括二氧化矽及氧化鎢。