CN111640748A - 半导体器件及其电接触结构、制造方法 - Google Patents

半导体器件及其电接触结构、制造方法 Download PDF

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Abstract

本发明提供了一种半导体器件及其电接触结构、制造方法，通过将核心区中至少最靠近所述周边区的第一个接触插塞形成于核心区和周边区的交界处的隔离结构上方并与该隔离结构接触，且可以使得第一个接触插塞的底部完全重叠在该隔离结构上，或者，一部分底部与该隔离结构重叠，另一部分底部与紧挨该隔离结构的核心区的有源区重叠，甚至使得第一个接触插塞的顶部至少与紧挨该隔离结构的核心区的有源区上方的接触插塞的顶部相联在一起，由此，可以使得原先在核心区边界最外侧上形成的电学结构至少部分形成于交界处的隔离结构上方，进而保证核心区内部中的接触插塞上方的电学结构的一致性以及保证核心区边界上的电学结构的性能。

Description

半导体器件及其电接触结构、制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其电接触结构、制造方法。
背景技术
已使用各种技术，在半导体衬底或晶片的有限面积中集成更多电路图案。由于电路图案间距的不同，集成电路一般分为器件密集区(Dense)、器件稀疏区(ISO)及器件孤立区，器件密集区是器件密度较高(即器件比较密集)的区域，器件稀疏区是器件密度较低(即器件比较稀疏)的区域，器件孤立区是相对稀疏区和密集区单独设置的区域。随着半导体器件的临界尺寸不断减小，电路图案的密度和/或器件高度也不断增加，受到曝光机台(optical exposure too1)的分辨率极限以及器件密集区和器件稀疏区之间的密度差异效应(即电路图案的密集/稀疏效应)的影响，在执行光刻工艺和/或蚀刻工艺时的困难也会增大很多(例如，工艺余量减小)，进而导致制造出来的半导体器件的性能受到影响。
例如，在动态随机存取存储(dynamic random access memory，以下简称为DRAM)装置的情况中，数目庞大的存储单元(memory cell)聚集形成一存储阵列核心区，而核心区的旁边存在有周边区，周边区内包含有其他晶体管元件以及接触结构等，存储阵列核心区作为DRAM的器件密集区，用来存储数据，周边区作为DRAM的器件稀疏区，用于提供存储阵列核心区所需的输入输出信号等。其中，存储阵列核心区中的每一存储单元可由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)结构串联组成。其中，电容位于存储阵列核心区内，其中，所述电容堆叠在位线上方并电耦接至所述电容器对应的存储节点接触部，所述存储节点接触部电耦接至其下的有源区。随着半导体技术的不断发展，器件的临界尺寸不断减小，DRAM装置的存储单元之间的间隙变得更窄，当通过自对准接触(Self Aligned Contact，SAC)工艺形成存储节点接触部时，受到曝光机台(opticalexposure too1)的分辨率极限以及器件密集区和器件稀疏区之间的密度差异效应的影响，存储阵列核心区边界最外侧上的接触孔容易产生异常，进而导致其上方形成的电容器与该接触孔中的接触插塞接触面积减小、接触阻抗的增加，甚至造成阵列存储区边界最外侧的电容器坍塌的问题，这些问题影响和限制了DRAM性能的提高。
发明内容
本发明的目的在于提供一种半导体器件及其电接触结构、制造方法，以解决现有的动态随机存取存储器等半导体器件中因光学邻近效应以及电路图案的密集/稀疏效应而导致核心区边界最外侧的接触插塞上接的电学结构异常等问题，改善器件性能。
为解决上述技术问题，本发明提供一种半导体器件的电接触结构，所述电接触结构包括：
一衬底，所述衬底具有核心区和周边区以及位于所述核心区和周边区的交界处的隔离结构；
多个接触插塞，形成于所述核心区和所述隔离结构的上方；
其中，至少最靠近所述周边区的第一个接触插塞，形成于所述隔离结构上方并与所述隔离结构接触，其余的接触插塞与所述核心区的核心元件的上方且底部与相应的所述核心元件的有源区接触。
基于同一发明构思，本发明还提供一种半导体器件，包括：
衬底，所述衬底具有核心区、周边区以及位于所述核心区和所述周边区的交界处的隔离结构，所述核心区中形成有多个核心元件；
层间介质层，覆盖在所述半导体衬底上；以及，
如本发明所述的半导体器件的电接触结构，所述电接触结构形成于所述层间介质层中，其中，至少最靠近所述周边区的第一个接触插塞，形成于所述隔离结构上方并与所述隔离结构接触，其余的接触插塞与所述核心区的核心元件的上方且底部与所述核心元件的有源区接触。
基于同一发明构思，本发明还提供一种如本发明所述的半导体器件的电接触结构的制造方法，其特征在于，包括：
提供衬底，所述衬底具有核心区、周边区以及位于所述核心区和所述周边区的交界处的隔离结构，所述核心区中形成有多个核心元件；
在所述衬底上形成层间介质层，并在所述层间介质层中形成多个接触孔，其中，至少最靠近所述周边区的第一个接触孔贯穿所述层间介质层并暴露出部分所述隔离结构，其余的接触孔贯穿所述层间介质层并暴露出相应的核心元件的有源区；
在各个所述接触孔中形成相应的接触插塞。
基于同一发明构思，本发明还提供一种半导体器件的制造方法，包括：采用本发明所述的半导体器件的电接触结构的制造方法，在一具有核心区、周边区和隔离结构的半导体衬底上形成相应的电接触结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
通过将核心区中至少最靠近所述周边区的第一个接触插塞形成于核心区和周边区的交界处的隔离结构上方并与该隔离结构接触，且可以使得第一个接触插塞整体上与该隔离结构重叠，或者，可以使得第一个接触插塞的一部分底部与该隔离结构重叠，另一部分底部与紧挨该隔离结构的核心区的有源区重叠，甚至可以进一步使得第一个接触插塞的顶部至少与紧挨该隔离结构的核心区的有源区上方的接触插塞的顶部相联在一起。当第一个接触插塞整体上与该隔离结构重叠时，可以使得原先在核心区边界最外侧上形成的电学结构完全形成于交界处的隔离结构上方并作为虚拟结构，进而通过该虚拟结构保证核心区边界和内部的接触插塞上接的电学结构的一致性。当第一个接触插塞的一部分底部与该隔离结构重叠，另一部分底部与紧挨该隔离结构的核心区的有源区重叠，和/或，第一个接触插塞的顶部与核心区中的至少一个接触插塞的顶部相联在一起时，第一个接触插塞的顶部横截面积相对增大，一方面，为后续在第一个接触插塞上方形成电学结构的工艺提供足够的工艺余量，有利于该交界处的所述电学结构的尺寸增大，避免该交界处的电学结构出现异常或坍塌；另一方面，能够使得第一个接触插塞上方形成电学结构和第一个接触插塞有较大的接触面积，从而降低接触阻抗，有利于提高器件的电学性能；更重要的是，通过第一个接触插塞使得其上接的电学结构的尺寸增大，能够缓冲核心区和周边区之间的电路图案的密度差异，从而在形成核心区中的所有电学结构的光刻工艺和/或蚀刻工艺中能够改善光学邻近效应，减小稀疏/密集负载效应，保证核心区中的接触插塞上方的电学结构的一致性，提高器件性能。此外，由于第一个接触插塞至少部分位于所述交界处上，一方面，可以尽量减小第一个接触插塞及其上接的电学结构(该电学结构的面积可以缩很小)对核心区的占用面积，有利于提高核心区的有效面积利用率，进而有利于提高器件密度；另一方面，可以使得第一个接触插塞及其上接的电学结构的尺寸尽量增大，从而使得在改善核心区内部的所有接触插塞上接的电学结构之间的一致性等方面具有更好的效果。
附图说明
图1A～1C是本发明具体实施例的半导体器件的电学接触结构的剖面结构示意图；
图2A～2D是图1C的半导体器件的电学接触结构的一种具体示例的制造方法中的剖面结构示意图；
图3A～3D是图1C的半导体器件的电学接触结构的另一种具体示例的制造方法中的剖面结构示意图；
图4A是本发明一实施例的半导体器件的制造方法中的俯视结构示意图；
图4B～12是本发明一实施例的半导体器件的制造方法中的沿图4A中的aa’线的剖面结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的存储器及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1A是示出本发明一实施例的半导体器件的电接触结构的剖面示意图。请参考图1A，本发明一实施例提供的半导体器件的电接触结构包括:一衬底100和多个接触插塞103a、103b。其中，所述衬底100具有核心区I和周边区II以及位于所述核心区I和周边区II的交界处III(又称为界面区)的隔离结构100a，核心区I为器件密集区，其周围的周边区II为器件稀疏区。多个接触插塞103a、103b形成于所述核心区I和所述交界处III的隔离结构101的上方，且至少最靠近所述周边区II的第一个接触插塞103b形成于所述交界处III的隔离结构100a的上方，且底部与所述交界处III的隔离结构100a接触，其余的接触插塞103a均形成于所述核心区I的核心元件(未图示)的上方，且底部与相应的所述核心元件的有源区101接触。每个接触插塞103a、103b可以包括阻挡金属层(未图示)和金属层(未图示)，阻挡金属层可以包括例如Ti、Ta、Mo、TixNy、TaxNy、TixZry、TixZryNz、NbxNy、ZrxNy、WxNy、VxNy、HfxNy、MoxNy、RuxNy和/或TixSiyNz。金属层可以包括例如钨、铜和/或铝。每个接触插塞103a还可以包括金属硅化物，以降低其与有源区101之间的接触电阻。本实施例中，第一个接触插塞103b的底部完全重叠在所述交界处III的隔离结构100a上，且所述第一个接触插塞103b的底部可以伸入到所述交界处III的隔离结构100a的内部，可选地，所述第一个接触插塞103b的底部伸入到所述交界处III的隔离结构100a的内部的深度H1小于其余的所述接触插塞103a(即核心区I内的接触插塞103a)的底部伸入到相应的有源区101内的深度H2。图1A所示的实施例中，所述交界处III的隔离结构100a上的第一个接触插塞103b整体上重叠在该隔离结构100a上，由此，可以使得原先在核心区I边界最外侧上形成的电学结构(未图示，可参考图12的电容器)完全形成于交界处III的隔离结构100a上方并作为虚拟结构，进而通过该虚拟结构保证核心区I内的各个接触插塞103a上接的电学结构的一致性。
图1B是示出本发明另一实施例的半导体器件的电接触结构的剖面示意图。请参考图1B，本发明另一实施例提供的半导体器件的电接触结构包括:一衬底100和多个接触插塞103a、103b。其中，所述衬底100具有核心区I和周边区II以及位于所述核心区I和周边区II的交界处III的隔离结构100a，核心区I为器件密集区，其周围的周边区II为器件稀疏区。多个接触插塞103a、103b形成于所述核心区I和所述交界处III的隔离结构101的上方，且至少最靠近所述周边区II的第一个接触插塞103b形成于所述交界处III的隔离结构100a和核心区I中紧挨所述交界处III的隔离结构100a的有源区101的上方，且底部的一部分与所述交界处III的隔离结构100a接触和重叠，底部的另一部分与核心区I中紧挨所述交界处III的隔离结构100a的有源区101接触和重叠。本实施例中的第一个接触插塞103b与图1A所示的实施例中的第一个接触插塞103b的区别在于，本实施例中的第一个接触插塞103b的底部从所述交界处III的隔离结构100a上一直横向延伸到紧挨所述交界处III的隔离结构100a的核心区I的有源区101上，且所述第一个接触插塞103b的底部可以伸入到所述交界处III的隔离结构100a和相应的有源区101的内部。可选地，所述第一个接触插塞103b的底部伸入到所述交界处III的隔离结构100a的内部的深度H1小于其余的所述接触插塞103a(即核心区I内的接触插塞103a)的底部伸入到相应的有源区101内的深度H2。当衬底中形成有埋入在所述衬底100中的栅极(未图示，可参考图4B中的埋入式字线WL)时，第一个接触插塞103b仅有一侧与其最近邻的埋入在所述衬底100的栅极接触。图1B所示的实施例中，交界处III的隔离结构100a上方的第一个接触插塞103b的一部分底部与该交界处III的隔离结构100a重叠，另一部分底部与紧挨交界处III的隔离结构100a的核心区I的有源区101重叠，因此，交界处III的隔离结构100a上方的第一个接触插塞103b的横截面积相对增大，一方面，为后续在交界处III形成电学结构(未图示，可参考图12的电容器)的工艺提供足够的工艺余量，有利于该交界处III上的所述电学结构的尺寸增大，避免该交界处III第一个接触插塞103b上接的电学结构出现异常或坍塌；另一方面，能够使得该交界处III第一个接触插塞103b上接的电学结构和第一个接触插塞103b有较大的接触面积，从而降低接触阻抗，有利于提高器件的电学性能；更重要的是，通过该交界处III第一个接触插塞103b使得其上接的电学结构的尺寸增大，能够缓冲核心区I和周边区II之间的电路图案的密度差异，从而在形成核心区I中的所有电学结构的光刻工艺和/或蚀刻工艺中能够改善光学邻近效应，减小稀疏/密集负载效应，保证核心区I中的各个接触插塞103a上方的电学结构的一致性，提高器件性能。
图1C是示出本发明又一实施例的半导体器件的电接触结构的剖面示意图。请参考图1B，本发明又一实施例提供的半导体器件的电接触结构包括:一衬底100和多个接触插塞103a、103b。其中，所述衬底100具有核心区I和周边区II以及位于所述核心区I和周边区II的交界处III的隔离结构100a，核心区I为器件密集区，其周围的周边区II为器件稀疏区。多个接触插塞103a、103b形成于所述核心区I和所述交界处III的隔离结构101的上方，且至少最靠近所述周边区II的第一个接触插塞103b形成于所述交界处III的隔离结构100a上方，且其底部完全重叠在所述交界处III的隔离结构100a上，顶部至少与核心区I中紧挨所述交界处III的隔离结构100a的有源区101上的一个接触插塞103a相联在一起。本实施例中的第一个接触插塞103b与图1A所示的实施例中的第一个接触插塞103b的区别在于，本实施例中的第一个接触插塞103b的顶部与紧挨所述交界处III的隔离结构100a的核心区I的有源区101上的至少一个接触插塞103a的顶部相联在一起。图1C所示的实施例中，交界处III的隔离结构100a上方的第一个接触插塞103b和其他至少一个接触插塞103a的顶部相联在一起而形成的的组合接触结构的顶部横截面积相对增大，一方面，为后续在交界处III形成电学结构(未图示，可参考图12的电容器)的工艺提供足够的工艺余量，有利于该交界处III上的所述电学结构的尺寸增大，避免该交界处III的组合接触结构上接的电学结构出现异常或坍塌；另一方面，能够使得该交界处III的组合接触结构上接的电学结构和该组合接触结构有较大的接触面积，从而降低接触阻抗，有利于提高器件的电学性能；更重要的是，通过该交界处III的组合接触结构使得其上接的电学结构的尺寸增大，能够缓冲核心区I和周边区II之间的电路图案的密度差异，从而在形成核心区I中的所有电学结构的光刻工艺和/或蚀刻工艺中能够改善光学邻近效应，减小稀疏/密集负载效应，保证核心区I中的各个接触插塞103a上方的电学结构的一致性，提高器件性能。其中顶部相联在一起的所有接触插塞103b、103a构成倒U形电接触结构或者梳状电接触结构。
需要说明的是，在上述各实施例中，第一个接触插塞103b和核心区I中的各个接触插塞103a所对应的接触孔通过同一道刻蚀工艺和同一道填充工艺形成，以简化工艺。且因为接触插塞103a所对应的接触孔的底部需要暴露出有源区101，而交界处III的第一个接触插塞103b所对应的接触孔的底部需要暴露隔离结构100a，且隔离结构100a的材质和有源区101的材质不同，当同时刻蚀形成相应的接触孔时，隔离结构100a被刻蚀的速度较慢，有源区101被刻蚀的速度较快，由此使得，所交界处III的第一个接触插塞103b的底部伸入到所述交界处III的隔离结构100a的内部的深度H1小于其余的所述接触插塞103a(即核心区I内的接触插塞103a)的底部伸入到相应的有源区101内的深度H2。
此外，还需要说明的是，核心区I中的相邻核心元件的有源区101之间也形成相应的有隔离结构100b，以用于定义每个核心元件的有源区101；周边区II中也形成有隔离结构100b和相应的接触插塞103c，隔离结构100b用于定义每个外围元件的有源区101。
请结合图1A～1C和图12，本实施例中，半导体器件为动态随机存取存储器(dynamic random access memory，DRAM)，核心区为DRAM存储器的存储阵列区，核心元件为存储晶体管，所述电接触结构为存储节点接触部，上接电容器(即存储节点，storagenode)。即核心区I中的每个接触插塞103a上接一个电容器(如图11中705a所示)，核心区I和交界处III的所有接触插塞中最靠近周边区II的第一个接触插塞103b上接一个电容器(如图11中705b所示)，且所述交界处III的电容器具有第一宽度W1，所述核心区I的所述交界处III以内(即中央区I-1)的电容器具有第二宽度W2，可选地，所述第一宽度W1大于所述第二宽度W2，一方面，避免该交界处III形成的电容器坍塌；另一方面，使得该交界处III的电容器的尺寸增大，能够缓冲核心区I和周边区II之间的电路图案的密度差异，从而在执行光刻工艺和/或蚀刻工艺时能够改善光学邻近效应，减小稀疏/密集负载效应，保证核心区I内的各个接触插塞103a上方的电容器的一致性，防止出现核心区I内一些位置的接触插塞上方的电容器出现异常或核心区I边界最外侧的接触插塞上方的电容器出现坍塌的问题。例如W1＝1.3*W2～2.3*W2，作为一种示例，W1＝1.5*W2。
此外，当第一个接触插塞的顶部不与核心区中的其他的接触插塞连接在一起时，其上接的电学结构可以作为虚拟结构，且其面积越小越好，由于第一个接触插塞至少部分位于所述交界处的隔离结构上，因此可以使其上接的电学结构的面积可以缩很小，减小了其对核心区的占用面积，有利于提高核心区的有效面积利用率，进而有利于提高器件密度。
请结合图4A所示，所述半导体器件包括多条字线WL和多条位线BL，每条所述字线WL与所述核心区I中的多个所述有源区AA1相交，所述字线WL可以是埋入式字线，所述位线BL形成在核心区I的核心元件的上方并与所述字线WL垂直。当核心区I和交界处III的所有接触插塞中最靠近周边区II的第一个接触插塞103b采用图1B所示的结构时，即所述第一个接触插塞103b形成于所述交界处III的隔离结构100a和核心区I中紧挨所述交界处III的隔离结构100a的有源区101的上方，且所述第一个接触插塞103b的底部的一部分与所述交界处III的隔离结构100a接触和重叠，所述第一个接触插塞103b的底部的另一部分与核心区I中紧挨所述交界处III的隔离结构100a的有源区101接触和重叠，且所述第一个接触插塞103b仅有面向所述核心区I的一侧与其最近邻的埋入在所述衬底100的字线WL接触。当核心区I和交界处III的所有接触插塞中最靠近周边区II的第一个接触插塞103b采用图1C所示的结构时，即所述第一个接触插塞103b形成于所述交界处III的隔离结构100a上方，且其顶部至少与核心区I中紧挨所述交界处III的隔离结构100a的有源区101的上方的一个接触插塞103a的顶部相联在一起，所述顶部相联一起的所有接触插塞构成倒U形电接触结构或者梳状电接触结构，且倒U形电接触结构或者梳状电接触结构可以与核心区I最边界(即核心区I边界最外侧)上的所述字线WL(即核心区I中最靠近交界处的字线)接触并与所述位线BL对准(即平行)，例如形成的倒U形电接触结构或者梳状电接触结构最靠近核心区I的一侧与核心区I边界最外侧的一个有源区AA1中的一条字线WL接触。需要说明的是，本实施例中，虽然举例所述半导体器件为DRAM，但是本发明的技术方案并不仅仅限定于此，半导体器件还以是任意合适的电学器件，例如其他架构的存储器，此时，所述电容器可以替代为相应的电学结构，例如电阻器等。
图2A～图2D是示出图1C所示的半导体器件的电接触结构的一种制造方法中的器件剖面示意图。请参考图2A～图2D，本实施例提供一种半导体器件的电接触结构的制造方法，包括以下步骤：
首先，请参照图2A，提供一个半导体衬底100，其包含核心区I、周边区II以及位于核心区I和周边区II之间的交界处III，半导体衬底100可以选自硅基板、绝缘体上硅基板(SOI)、锗基板、绝缘体上锗基板(GOI)、硅锗基板等。半导体衬底100中形成有多个浅沟槽隔离结构100a、100b，该浅沟槽隔离结构100a、100b通过刻蚀半导体衬底100以形成沟槽，然后再向沟槽中填入绝缘材料的方式来形成，该浅沟槽隔离结构100a、100b的材质可为材质可包含氧化硅、氮化硅、或是氮氧化硅等。位于交界处III的浅沟槽隔离结构101a在二维平面上界定出了核心区I和周边区II的交界处III，位于核心区I中的浅沟槽隔离结构100a在二维平面上界定出了界定出了核心区I中的各个核心元件所对应的有源区101，位于边区II中的浅沟槽隔离结构(未图示)在二维平面上界定出了周边区II中的各个外围元件所对应的有源区101。
接着，请继续参照图2A，在半导体衬底100上覆盖层间介质层102，层间介质层102可以被设置成具有单层结构或多层结构。层间介质层102可以包括氮化硅、氮氧化硅和低k介电材料中的至少一种。其中，低k介电材料的介电常数k小于氧化硅层的介电常数，并且它可以用作金属间介电(IMD)层，例如为高密度等离子体(HDP)氧化物、原硅酸四乙醋(TEOS)、等离子体增强型TEOS(PE-TEOS)、未掺杂硅酸盐玻璃(USG)、硅酸磷玻璃(PSG)、硅酸棚玻璃(BSG)、硅酸棚磷玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、旋涂式玻璃(SOG)等。另外，可以在半导体衬底100和层间介质层102之间形成蚀刻停止层(未图示)，蚀刻停止层可以包括SiN、SiON、SiC、SiCN、BN(氮化棚)或其任何组合。可以使用等离子体增强型CVD(PECVD)、高密度等离子体CVD(HDP-CVD)、大气压CVD(APCVD)和/或旋涂工艺形成蚀刻停止层和层间介质层102。
然后，请继续参照图2A，通过第一次光刻工艺，在层间介质层102上形成第一掩模图案104，该第一掩模图案104定义出各个接触插塞的位置，然后，使用第一掩模图案104作为蚀刻掩模，各向异性地蚀刻层间介质层102，以形成贯穿所述层间介质层102且暴露出下方相应的有源区101的接触孔102a、102b和102c，接触孔102a、102b和102c均相互独立，每个接触孔102a位于在核心区I中并暴露出核心区I中的相应核心元件的有源区101，每个接触孔102b位于交界处III中且暴露出交界处III中的隔离结构100a，每个接触孔102c位于周边区II中并暴露出相应外围元件的有源区101。
然后，请参考图2B，在形成接触孔102a～102c之后，可以执行灰化工艺或湿式清洗工艺，以去除第一掩模图案104，并填充牺牲层105于各个接触孔102a～102c中。所述牺牲层105可以由旋涂硬掩模(SOH)层或非晶碳层ACL)形成，这样可以使得能够用牺牲层105填充具有高的高宽比的接触孔102a～102c。
接着，请继续参考图2B，可以通过第二次光刻工艺在层间介质层102和牺牲层105上形成第二掩模图案108，第二掩模图案108定义出用于将交界处III相应的接触孔102b和紧挨该交界处III的核心区I中的至少一个接触孔102a的顶部相连的沟槽102d。以第二掩模图案108为掩模，刻蚀交界处III处的层间介质层，以形成将交界处III相应的接触孔102b和紧挨该交界处III的核心区I中的至少一个接触孔102a的顶部相连的沟槽102d，沟槽102d至少暴露出交界处III的一个接触孔102b和紧挨交界处III的核心区I的最外侧的一个接触孔102a。
请参考图2D，可以使用氧、臭氧或紫外线的灰化工艺或者通过湿式清洗工艺去除接触孔102a～102c、102d中的牺牲层105以及第二掩模图案108，以重新暴露出各个接触孔102a～102c和沟槽102d。
请参考图2D，可以在接触孔102a～102c和沟槽102d中形成阻挡金属层(未图示)，例如，阻挡金属层可以以均匀的厚度覆盖接触孔和沟槽的内壁与层间介质层102的顶表面。阻挡金属层能够减少或防止设置在接触孔和沟槽中的金属材料扩散到层间介质层102中。例如，所述阻挡金属层可以由Ta、TaN、TaSiN、Ti、Ti N、TiSiN、W、WN或它们的任何组合形成，可以使用化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)(例如，溅射)等工艺形成。然后，在各个接触孔102a～102c和沟槽102d中填充金属层，以形成接触插塞103a、103b、103c。其中，金属层可以由(一种或多种)难熔金属(例如，钴、铁、镍、钨和/或钼)形成。另外，可以使用具有良好阶梯覆盖性质的沉积工艺形成金属层，例如，使用化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)(例如，溅射)形成。层间形成的金属层还覆盖在接触孔周围的层间介质层102的表面上，之后，可以采用化学机械抛光(CMP)工艺对沉积的金属层的顶面进行化学机械抛光，直至暴露出出层间介质层102的顶面，以形成位于层间介质层102中的接触插塞103a、103b、103c。此时接触插塞103b即为核心区I和交界处III中最靠近周边区II的第一个接触插塞，且其顶部与最近邻的核心区I中的至少一个接触插塞103a相联在一起，形成倒U形接触插塞或梳状接触插塞。
图2A～图2D所示的方法，能够在相同的光刻次数下，减少沉积工艺的次数，使得顶部相联一起的所有接触插塞一体成型。
图3A～图3D是示出图1C所示的半导体器件的电接触结构的另一种制造方法中的器件剖面示意图。请参考图3A～图3D，本实施例提供的另一种半导体器件的电接触结构的制造方法，包括以下步骤：
首先，请参照图3A，提供一个半导体衬底100，其包含核心区I、周边区II以及位于核心区I和周边区II之间的交界处III。半导体衬底100中形成有多个浅沟槽隔离结构100a、100b，浅沟槽隔离结构100a在二维平面上界定出了核心区I和周边区II的交界处III，多个浅沟槽隔离结构100a界定出了核心区I中的各个核心元件所对应的有源区101。
接着，请继续参照图3A，在半导体衬底100上覆盖第一层间介质层102。另外，可以在半导体衬底100和第一层间介质层102之间形成蚀刻停止层(未图示)；通过第一次光刻工艺，在第一层间介质层102上形成第一掩模图案104，该第一掩模图案104定义出各个接触插塞的位置，然后，使用第一掩模图案104作为蚀刻掩模，各向异性地蚀刻第一层间介质层102，以形成贯穿所述第一层间介质层102且暴露出下方相应的有源区101的接触孔102a、102b和102c，每个接触孔102a位于在核心区I中并暴露出核心区I的相应核心元件的有源区101，接触孔102b位于交界处III中且暴露出交界处III中的隔离结构100a，每个接触孔102c位于周边区II中并暴露出相应外围元件的有源区101。
然后，请参考图3B，在形成接触孔102a～102c之后，可以执行灰化工艺或湿式清洗工艺，以去除第一掩模图案104，并填充TiN等材质的阻挡金属层(未图示)和钨等材质的金属层(未图示)于各个接触孔102a～102c中，并进一步采用化学机械抛光(CMP)工艺对沉积的金属层的顶面进行化学机械抛光，直至暴露出出第一层间介质层102的顶面，以形成位于层间介质层102中的接触插塞103a、103b、103c，核心区I中的各个所述接触插塞103a的底部与相应的核心元件的有源区101接触，接触插塞103b的底部与交界处III的隔离结构100a接触，周边区II中的各个所述接触插塞103c的底部与相应的外围元件的有源区101接触，且所交界处III的第一个接触插塞103b的底部伸入到所述交界处III的隔离结构100a的内部且伸入深度为H1，所述接触插塞103a的底部伸入到核心区I中相应的有源区101内部且伸入深度为H2，所述接触插塞103c的底部伸入到周边区II中相应的有源区101内部且伸入深度为H2，H1小于H2。
接着，请参考图3C，可以在第一层间介质层102和接触插塞103a、103b、103c上形成第二层间介质层107和第二掩模图案108，第二掩模图案108通过第二次光刻工艺形成，定义出用于将交界处III的第一个接触插塞103b和最近邻的核心区I中的至少一个接触插塞103a的顶部相联的互连沟槽(未图示)以及位于其他接触插塞103a、103c的独立沟槽。以第二掩模图案108为掩模，刻蚀第二层间介质层107，以形成暴露出相应的接触插塞的顶部的沟槽107a、107b、107c，其中交界处III相应的沟槽107a将第一个接触插塞103b的顶部及其最近邻的至少一个接触插塞103a的顶部以及两个接触插塞之间的间隔的顶部暴露出来，核心区I的沟槽107a暴露出相应的接触插塞103a的顶部，周边区II中的沟槽107c暴露出相应的接触插塞103c的顶部。
请参考图3D，可以使用氧、臭氧或紫外线的灰化工艺或者通过湿式清洗工艺去除第二掩模图案108，并在沟槽107a～107c中依次形成阻挡金属层(未图示)和金属层(未图示)。阻挡金属层能够减少或防止设置在接触孔和沟槽中的金属材料扩散到层间介质层102中。然后，在各个接触孔沟槽108a～108c填充金属层，以形成相互独立的接触垫109a、109b、109c。各个接触垫109a形成在相应的所述核心区I的接触插塞103a的顶部，并一一对应地与相应的接触插塞103a的顶部电接触，接触垫109b形成在所述交界处III的接触插塞103b的顶部至与交界处III的接触插塞103b最近邻的核心区I中的至少一个接触插塞103a上，并一一对应地与相应的接触插塞103a的顶部电接触，以使得交界处III中所述顶部相联一起的所有接触插塞构成倒U形电接触结构或者梳状电接触结构。
图3A～图3D所示的方法，能够在相同的光刻次数下，将每个接触插塞(包括顶部相联在一起的接触插塞和独立的接触插塞)均分两段高度来制作，由此可以降低每段高度对应的刻蚀工艺和填充工艺所对应的接触孔或沟槽的深宽比，保证形成的电接触结构的性能。
需要说明的是，本发明的技术方案并不仅仅限定于上述的电接触结构的形成方法，能够用于形成独立的接触插塞和顶部相联在一起的接触插塞的方法均可以适用于本发明的技术方案，例如在本发明的又一示例中，在形成图2A的结构并去除掩膜图案104之后，不再填充牺牲层，而是直接填充接触插塞的材料(包括阻挡金属层和金属层)，来形成独立的接触插塞，然后在层间介质层102和独立的接触插塞上形成图2B中的第二掩膜图案108，并进一步刻蚀层间介质层102，以形成暴露出交界处III处的第一个接触插塞103b的顶部侧壁及其最近邻的核心区I中的至少一个接触插塞103a的顶部侧壁的沟槽102d，之后在沟槽102d中填充导电材料，以形成相应的接触垫(未图示)，该接触垫将沟槽102d暴露出的接触插塞103b和103a的顶部相联在一起。
在下文中，将参照图4A至图12来详细描述本发明一实施例的半导体器件及其制造方法。其中图4A是本发明一实施例的半导体器件的制造方法中的器件结构俯视示意图；图4B～图12是本发明一实施例的半导体器件的制造方法中沿图4A中的aa’线的器件结构剖面示意图。
首先，请参考图4A和4B，提供具有多个核心元件(即存储晶体管)的衬底300，具体过程包括：
首先，请参考图4A和图4B，提供一个半导体基底300a，其包含核心区I和周边区II以及位于核心区I和周边区II之间的交界处III。本实施例中，核心区I为存储区，核心区I上待形成的核心元件包括选择元件，后续在核心元件上方接数据存储元件，选择元件例如是MOS晶体管或二极管，数据存储元件例如是电容器、可变电阻器等，一个选择元件和相应的数据存储元件组成存储单元。周边区II中可形成外围电路TR(例如，NMOS晶体管和PMOS晶体管、二极管或电阻器)来控制存储单元。半导体衬底300中形成有多个浅沟槽隔离结构301a、301b，该浅沟槽隔离结构301b在二维平面上界定出了核心区I和周边区II的交界处III，浅沟槽隔离结构301a还界定出了核心区I中的各个核心元件所对应的有源区AA1以及周边区II中的外围元件所对应的有源区AA2。其中有源区AA1在二维平面上的分布呈现条形且均沿第一方向延伸，且有源区AA1在半导体基底300a的面上可呈现错位的排列设置。
然后，在半导体基底300a中形成的埋入式字线WL，埋入式字线WL一般埋设在半导体基底300a中一预定深度位置，沿第二方向(即行方向)延伸并穿过浅沟槽隔离结构301a以及有源区AA1，第二方向与有源区AA1的第一方向走向不垂直。埋入式字线WL作为栅极来控制存储单元的开关，其包含但不限定为掺杂性的半导体材料(如掺杂硅)、金属材(如钨、铝、钛、或钽)、导电性金属材(如氮化钛、氮化钽、或氮化钨)、或是金属半导体化合物(如氮化硅)等。通常埋入式字线WL的侧壁和底部被栅介质层(未图示)包围，埋入式字线WL的顶部被栅极盖层302掩埋在内。由于埋入式字线WL并非本发明的重点，其相关制作工艺可以参考本领域的已知技术方案，在此不再详述。此外，栅介质层可包括氧化硅或其他适合的介电材料，埋入式字线WL可包括铝、钨、铜、钛铝合金、多晶硅或其他适合的导电材料，而栅极盖层302可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。
再者，在埋入式字线WL两旁的有源区AA1中可掺入第二类型的掺质，如P类型或N类型的掺质，来形成源区和漏区(统一定义为S/D1)，埋入式字线WL两旁的AA1中的一者位于AA1中心处对应预定的位线接触结构的位置，另一者位于有源区AA1末端预定的存储节点接触结构的位置。字线WL和S/D1可以构成或限定形成在半导体器件的核心区I上的多个MOS存储晶体管。此外，在形成S/D1的同时，也可以一并在周边区II中形成外围晶体管对应的源区和漏区(统一定义为S/D2)。在形成所述S/D1和S/D2之后，还可进一步形成刻蚀停止层303在所述半导体基底300a上，所述刻蚀停止层303覆盖所述S/D1和S/D2，其材料例如包括氮化硅(SiN)和/或氧化硅(SiO2)等。
然后，在核心区I的用作漏区的S/D1上形成多个位线接触插塞(bit linecontact，未图示)以及位于所述位线接触插塞上方的位线BL，位线接触插塞可以通过先刻蚀一个有源区AA1中形成的相邻两条WL之间的S/D1来形成凹槽，之后在凹槽中形成金属硅化物的方法来形成。多条位线BL相互平行且沿着垂直于埋入式字线WL的第三方向(即列方向)延伸，并同时横跨该有源区AA1与埋入式字线WL。各位线BL例如包含依序堆叠的一半导体层(例如多晶硅，未图示)、一阻障层(例如包括Ti或TiN等，未图示)、一金属层(例如钨、铝或铜等，无图示)与一掩模层(例如包含氧化硅、氮化硅或碳氮化硅，未图示)。
此外，在半导体基底300a的周边区II上，则形成有至少一栅极结构G1，其例如包含依序堆叠的一栅极介电层(未图示)和一栅极层(未图示)。在一具体示例中，栅极结构G1的栅极层与位线BL的半导体层或金属层是一并形成。进一步地，可采用不同工艺或同道工艺形成分别环绕各位线BL与栅极结构G1的侧墙304。举例来说，可先进行栅极结构G1的侧墙的制作工艺，使栅极结构G1的侧墙304包含氧化硅或氮氧化硅(SiON)，再进行位线BL的侧墙的制作工艺，而使位线BL的侧墙可包含氮化硅。此外，在栅极结构G1的侧墙的制作工艺中，可再进行一回蚀刻(etching back)制作工艺，使栅极结构G1的整体高度低于各位线BL。
然后，可以采用本发明的图1A～图1C所示的半导体器件的电接触结构来形成存储节点接触结构，下面以采用图2A～2D所示的半导体器件的电接触结构的制作方法来形成存储节点接触结构为例，具体过程如下：
首先，请参考图5，在提供具有位线BL、核心元件的源区和漏区S/D1的半导体衬底300之后，在半导体衬底300上形成一层间介质层400，其材质例如包括氧化硅、氮化硅或低K介质等。具体地，先通过沉积工艺全面地在半导体衬底300上覆盖层间介质层400，并使得层间介质层400填满各位线BL之间的空间并将各位线BL与栅极结构G1及其侧墙304掩埋在内，然后通过化学机械研磨等工艺对层间介质层400进行平坦化，形成整体上具有平坦的顶表面的层间介质层400。其中，平坦化后的层间介质层400的顶表面至少不低于各位线BL的顶表面。
接着，请参照图4，通过光刻工艺，在层间介质层400上形成第一掩模图案(未图示)，该第一掩模图案定义出各个存储节点接触结构的位置，然后，使用第一掩模图案作为蚀刻掩模，各向异性地蚀刻层间介质层400，以形成贯穿所述层间介质层400且暴露出下方相应的用作源区的S/D1的接触孔401a、401b和401d、401e，每个接触孔401a位于在核心区I中并暴露出核心区中的相应核心元件的用作源区的S/D1的顶面并伸入到相应的用作源区的S/D1中一定深度(如图1B中的H1)，接触孔401b位于交界处III且暴露出交界处III中的隔离结构301a的顶面并伸入到隔离结构301a中一定深度(如图1B中的H2，H2小于H1)，每个接触孔401d、401e位于周边区II中并暴露出相应外围元件的源区/漏区S/D2或栅极结构G1。
然后，请参考图6，在形成接触孔401a、401b和401d、401e之后，可以执行灰化工艺或湿式清洗工艺，以去除第一掩模图案，并填充牺牲层402于各个接触孔401a、401b和401d、401e中。所述牺牲层402可以由旋涂硬掩模(SOH)层或非晶碳层ACL)形成，这样可以使得能够用牺牲层402填充具有高的高宽比的接触孔401a、401b和401d、401e。
接着，请继续参考图6，可以在层间介质层400和牺牲层501上形成第二掩模图案(未图示)，第二掩模图案定义出用于将交界处III相应的接触孔401b的顶部和与其最近邻的核心区I中的至少一个接触孔401a的顶部相连通的沟槽401c。以第二掩模图案为掩模，刻蚀交界处III处的层间介质层400，以形成将交界处III相应的第一个接触孔401b的顶部相连的沟槽401c。沟槽401c可以与位线BL平行。
然后，请参考图6和图7，可以使用氧、臭氧或紫外线的灰化工艺或者通过湿式清洗工艺去除接触孔401a、401b和401d、401e中的牺牲层501以及第二掩模图案，以重新暴露出各个接触孔401a、401b、401d、401e和沟槽401c。
接着，请参考图8，可以在接触孔401a、401b、401d、401e和沟槽401c中形成阻挡金属层(未图示)，例如，阻挡金属层可以以均匀的厚度覆盖接触孔401a、401b、401d、401e和沟槽401c的内壁与层间介质层400的顶表面。阻挡金属层能够减少或防止设置在接触孔401a、401b、401d、401e和沟槽401c中的金属材料扩散到层间介质层400中。例如，所述阻挡金属层可以由Ta、TaN、TaSiN、Ti、Ti N、TiSiN、W、WN或它们的任何组合形成，可以使用化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)(例如，溅射)等工艺形成。然后，在各个接触孔401a、401b、401d、401e和沟槽401c中填充金属层，以形成接触插塞501a、501d、501e和组合接触结构501b。其中，金属层可以由(一种或多种)难熔金属(例如，钴、铁、镍、钨和/或钼)形成。另外，可以使用具有良好阶梯覆盖性质的沉积工艺形成金属层，例如，使用化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD)(例如，溅射)形成。形成的金属层还覆盖在接触孔和沟槽周围的层间介质层400的表面上，之后，可以采用化学机械抛光(CMP)工艺对沉积的金属层的顶面进行化学机械抛光，直至暴露出出层间介质层400的顶面，以形成位于层间介质层400中的接触插塞501a、501d、501e和组合接触结构501b。接触插塞501a作为核心区I中的存储节点接触结构，用于与后续在核心区I上方形成的电容器连接。组合接触结构501b由交界处III中的第一个接触插塞和其最近邻的至少一个接触插塞501a(即核心区I最靠近交界处III中的至少一个接触插塞501a)的顶部相联在一起形成，作为核心区I边界和交界处III中的存储节点接触结构，用于与后续在核心区I边界和交界处III上方形成的电容器连接，组合接触结构501b可以与位线BL对准平行。组合接触结构501b例如为倒U形电接触结构或者梳状电接触结构，其最靠近核心区I的一侧还可以与核心区I边界最外侧的一个有源区AA1中的一条所述字线WL接触。接触插塞501d作为周边区II的栅极结构G1的接触结构，用于将栅极结构G1向外引出，接触插塞501e作为周边区II的源区或漏区S/D2的接触结构，用于将周边区II的源区或漏区S/D2向外引出。
之后，可以采用本领域常规的电容器的制作方法来在核心区I和交界处III上制作相应的电容器，请参考图9～12，具体过程如下：
首先，请参考图9，可以通过化学气相沉积、旋涂等工艺在所述层间介质层400和接触插塞501a、501d、501e及组合接触结构501b的表面上依次形成底层支撑层600、第一牺牲层611、中间支撑层601、第二牺牲层612以及顶层支撑层602，其中底层支撑层600一方面用于对后续形成的下电极层进行底部支撑，另一方面还用于隔离半导体衬底300的内部元件与上方的电容器等元件。底层支撑层600的形成工艺还可以是热氧化工艺。所述底层支撑层600、中间支撑层601和顶层支撑层602的材质包含但不限于氮化硅，第一牺牲层611、第二牺牲层612的材质包含但不限于氧化硅。所述第一牺牲层611的厚度界定出后续所形成的中间支撑层601的高度，因此，所述第一牺牲层611的厚度可根据所需形成的中间支撑层601的高度位置进行调整。在所述第一牺牲层611与中间支撑层601的厚度确定的情况下，所述第二牺牲层612的厚度界定出后续所形成的顶层支撑层602的高度，因此，所述第二牺牲层612的厚度可根据所需形成的顶层支撑层602的高度位置进行调整。在本发明的其他实施例中，为了对下电极层进行更好的支撑，底层支撑层600和顶层支撑层602之间还可以层叠两层以上的中间支撑层601，相邻中间支撑层之间有牺牲层进行隔离。
接着，请参考图10所示，形成多个电容孔700a和700b在所述核心区I上的牺牲层与所述支撑层内，每个电容孔700a形成在核心区I中且暴露出所述核心区I中相应的接触插塞501a的表面，用于形成核心区I中的电容器。电容孔700b形成在核心区I边界和交界处III上且暴露出从所述交界处III跨到核心区I边界的组合接触结构501b的表面，用于形成跨在核心区I边界和交界处III上的电容器。电容孔700a和700b呈阵列排布，且电容孔700b具有第一宽度W1，电容孔700a具有第二宽度W2，可选地，W1>W2，例如W1为1.3*W2～2.3*W2。具体的，在所述顶层支撑层602上形成一掩模层(未图示)，对所述掩模层进行图形化，暴露出预定形成电容孔700a和700b的区域，然后以图形化的掩模层为掩模，依次对所述顶层支撑层602、第二牺牲层612、中间支撑层601、第一牺牲层611以及底层支撑层600进行刻蚀，以去除所述周边区II及核心区I边缘区域上的所述支撑层及牺牲层，并在核心区I中形成多个电容孔700a和700b，然后去除所述图形化的掩模层。所述电容孔700a和700b依次贯穿所述顶层支撑层602、第二牺牲层612、中间支撑层601、第一牺牲层611以及底层支撑层600，以暴露出所述核心区I的相应的接触插塞501a和交界处III的组合接触结构501b的表面，可选的，所有的电容孔呈六方密堆积排布。此外，电容孔可以是倒梯形孔、矩形孔等，其侧壁可以是不规则形貌，如具有曲线侧壁等，在此不做具体限制。此外，本实施例中，周边区II上还保留有所述底层支撑层600，以用于在后续电容器形成工艺中保护周边区II的器件表面。
可以理解的是，由于组合接触结构501b的面积较大，因此可以为位于核心区I的边界和交界处III上的电容孔700b的制作提供足够的工艺余量，且使得电容孔700b的宽度较大，避免电容孔700b发生异常变形或坍塌，同时使得后续在该电容孔700b中形成的电容器和所述组合接触结构501b具有较大的接触面积，进而降低接触阻抗减小，有利于提高器件的电学性能。此外，因为交界处III的电容孔700b的宽度较大，能够缓冲周边区II和核心区I中的电路图案的密度差异，从而在执行电容孔的光刻工艺和/或蚀刻工艺时能够改善光学邻近效应，减小稀疏/密集负载效应，保证核心区的各个电容孔的一致性，防止出现核心区内一些位置的接触插塞上方的电容孔出现异常而引起后续形成的电容器失效的问题。
请参考图11所示，形成一下电极层701覆盖于所述电容孔700a、700b的侧壁和底壁上。所述下电极层701位于所述电容孔700a、700b中的部分，其形貌与所述电容孔700a、700b的形貌一致，从而使得位于所述电容孔700a、700b中的所述下电极层701构成一筒状结构。具体的，所述下电极层701可在沉积工艺的基础上结合平坦化工艺形成，例如，首先，可以采用光刻胶等图形化保护层(未图示)将周边区II保护起来，并暴露出核心区I中的顶层支撑层602的顶表面以及电容孔700a、700b的表面；接着，采用物理气相沉积或化学气相沉积等工艺形成一电极材料层于所述图形化保护层以及核心区I的暴露表面上，所述电极材料层覆盖所述电容孔700a、700b的底部和侧壁，以及覆盖所述核心区I的顶层支撑层602和周边区II的图形化保护层顶表面；接着，执行平坦化工艺(例如，化学机械研磨工艺CMP)，去除电极材料层中位于所述顶层支撑层602上方的部分，从而使剩余的电极材料层仅形成在所述电容孔700a、700b中，以构成具有多个筒状结构的下电极层701，之后去除所述图形化保护层。此外，在本实施例中，所述接触插塞501a、501b分别通过所述电容孔700a、700b暴露出来，从而使得所形成的下电极层701的筒状结构的底部能够与所述接触插塞501a、501b电性接触。进一步的，所述下电极层701可以是多晶硅电极或金属电极。当下电极层701为金属电极时，还可以采用氮化钛(TiN)和Ti层叠结构。当下电极层701为多晶硅电极时，可以采用零掺杂和/或掺杂的多晶硅材料形成。
请继续参考图11所示，去除各个所述的牺牲层并保留各个所述的支撑层，所有的所述支撑层组成横向支撑层，以横向连接所述下电极层701的多个筒状结构的外壁，以在各个所述筒状结构的侧壁上对下电极层701进行支撑。具体的，所述顶层支撑层602位于所述下电极层701的多个筒状结构的顶部外围，所述中间支撑层601位于所述下电极层701的多个筒状结构的中间部位，底层支撑层600位于所述下电极层701的多个筒状结构的底部外围。其中，具体过程包括：形成第一开口(未图示)于所述顶层支撑层602并暴露出所述第二牺牲层612；可以采用湿法刻蚀工艺刻蚀去除所述第二牺牲层612；形成第二开口于所述中间支撑层601中以暴露出所述第一牺牲层611；采用湿法刻蚀工艺刻蚀去除所述第一牺牲层611；其中，一个所述第一开口仅与一个所述电容孔700a或700b交叠，或者一个所述第一开口同时与多个所述电容孔700a和/或700b交叠；一个所述第二开口仅与一个所述电容孔700a或700b交叠，或者一个所述第二开口同时与多个所述电容孔700a和/或700b交叠。此外，所述第二开口可以与所述第一开口完全对齐。
请参考图12所示，采用化学气相沉积工艺或原子层沉积工艺等形成一电容介质层702于所述下电极层701的内外表面以及各个所述支撑层暴露出的表面；接着，形成一上电极层703于所述电容介质层702的内表面和外表面。其中，所述电容介质层702覆盖所述下电极层701的筒状结构的内表面和外表面，以充分利用下电极层701的两个相对表面，构成具有较大电极表面积的电容器。优选的，所述电容介质层702可以为金属氧化物等高K介质层。进一步的，所述电容介质层702为多层结构，例如为氧化哈-氧化锆的两层结构。所述上电极层703可以为单层结构也可以为多层结构，当所述上电极层703为单层结构时，例如为多晶硅电极，也可以为金属电极，当上电极层703为金属电极时，例如可以采用氮化钛(TiN)形成。所述上电极层703在对应所述筒状结构的内部和所述筒状结构的外部均能够与所述电容介质层702以及所述下电极层701构成电容器。此外，在核心区I边缘区域(即电容孔阵列的边界区域)上，由于横向支撑层(即中间支撑层601、顶层支撑层602)的存在，所述电容介质层702和所述上电极层703均具有凹凸不平形貌的侧壁结构，所述凹凸不平形貌的侧壁结构对应于在所述下电极层701的筒状结构筒外部的所述中间支撑层601、顶层支撑层602，由此使得所述上电极层703在所述核心区I边缘区域(即电容孔阵列的边界区域)上的部分，对应所述中间支撑层601、顶层支撑层602以远离所述下电极层701的方向凸出，使核心区I中的电容器阵列边界不平整。此外，本实施例中，所述电容介质层702和所述上电极层703还依次延伸覆盖在所述周边区II上保留的底层支撑层600的表面上。
请参考图12所示，可以先采用化学气相沉积工艺在所述上电极层703表面形成一上电极填充层704，所述上电极填充层704填满所述上电极层703之间的间隙，也就是说，所述上电极填充层704填充满相邻的筒状结构之间的间隙并覆盖上述形成的结构。优选的，所述上电极填充层704的材质包括未掺杂或者硼掺杂的多晶硅。由此完成了电容器阵列的制作，即在核心区I中形成了多个电容器705a，在核心区I边界和交界处III上形成电容器705b。
由于电容孔700b的宽度大于电容孔700a的宽度，因此所述电容器705b的宽度(即W1)大于核心区I中各个的电容器705a的宽度(即W2)，例如W1＝1.3*W2～2.3*W2，作为一种示例，W1＝W2*1.5。且由于电容孔700b的尺寸较大，有利于材料填充，进而改善了所述电容器705b的性能。
本实施例的半导体器件的制造方法中，通过组合接触结构501b使得其上接的电容器705b的尺寸增大，能够缓冲核心区和周边区之间的电路图案的密度差异，从而在形成核心区中的所有电容器的光刻工艺和/或蚀刻工艺中能够改善光学邻近效应，减小稀疏/密集负载效应，保证核心区中的接触插塞上方的电容器的一致性，提高器件性能。此外，电容器705b和组合接触结构501b有较大的接触面积，从而降低接触阻抗，有利于提高器件的电学性能。
在本发明的其他实施例的半导体器件的制造方法中，当交界处III形成的第一接触插塞501b完全重叠在与交界处III的隔离结构300a上时，请结合图1A和图12，可以使得原先在核心区I边界最外侧上形成的电容器705b完全形成于交界处III的隔离结构300a上方并作为虚拟结构，进而通过该虚拟结构保证核心区I的接触插塞501a上接的电学结构705a的一致性；当交界处III形成的第一接触插塞501b的一部分底部与交界处III的隔离结构300a重叠，另一部分底部与紧挨交界处III的隔离结构300a的核心区I的有源区301重叠时，请结合图1B和图12，交界处III形成的第一接触插塞501b的顶部横截面积相对增大，也为后续在第一个接触插塞501b上方形成电容器705b的工艺提供足够的工艺余量，有利于该交界处III的所述电容器705b的尺寸增大，避免该电容器705b出现异常或坍塌；另一方面，能够使得电容器705b和第一个接触插塞501b有较大的接触面积，从而降低接触阻抗，有利于提高器件的电学性能；更重要的是，通过第一个接触插塞501b使得其上接的电容器705b的尺寸增大，能够缓冲核心区I和周边区II之间的电路图案的密度差异，从而在形成核心区I中的所有电容器705a的光刻工艺和/或蚀刻工艺中能够改善光学邻近效应，减小稀疏/密集负载效应，保证核心区I中的接触插塞501a上方的电容器705b的一致性，提高器件性能。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。以及，上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的保护范围。此外，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”和“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。本文中的用语“和/或”表示二选一或二者兼具。

Claims (16)

1.一种半导体器件的电接触结构，其特征在于，所述电接触结构包括：
一衬底，所述衬底具有核心区和周边区以及位于所述核心区和周边区的交界处的隔离结构；
多个接触插塞，形成于所述核心区和所述隔离结构的上方；
其中，至少最靠近所述周边区的第一个接触插塞，形成于所述隔离结构上方并与所述隔离结构接触，其余的接触插塞与所述核心区的核心元件的上方且底部与相应的所述核心元件的有源区接触。
2.如权利要求1所述的电接触结构，其特征在于，所述第一个接触插塞的底部完全重叠在所述隔离结构上。
3.如权利要求1所述的电接触结构，其特征在于，所述第一个接触插塞的底部一部分重叠在所述隔离结构上，另一部分重叠在与所述隔离结构紧挨的核心元件的有源区上。
4.如权利要求1所述的电接触结构，其特征在于，所述第一个接触插塞的底部伸入到所述隔离结构的内部。
5.如权利要求4所述的电接触结构，其特征在于，所述第一个接触插塞的底部伸入到所述隔离结构的内部的深度小于其余的所述接触插塞的底部伸入到相应的有源区内的深度。
6.如权利要求1所述的电接触结构，其特征在于，所述第一个接触插塞仅有一侧与其最近邻的埋入在所述衬底的栅极接触。
7.如权利要求1所述的电接触结构，其特征在于，所述第一个接触插塞与其最近邻的形成在所述核心区上方的至少一个接触插塞的顶部相联在一起。
8.如权利要求7所述的半导体器件的电接触结构，其特征在于，所述顶部相联一起的所有接触插塞构成倒U形电接触结构或者梳状电接触结构。
9.如权利要求1所述的半导体器件的电接触结构，其特征在于，还包括相互独立的接触垫，形成在其余的各个接触插塞的顶部，并一一对应地与相应的接触插塞的顶部电接触。
10.一种半导体器件，其特征在于，包括：
衬底，所述衬底具有核心区、周边区以及位于所述核心区和所述周边区的交界处的隔离结构，所述核心区中形成有多个核心元件；
层间介质层，覆盖在所述半导体衬底上；以及，
如权利要求1～9中任一项所述的半导体器件的电接触结构，所述电接触结构形成于所述层间介质层中，其中，至少最靠近所述周边区的第一个接触插塞，形成于所述隔离结构上方并与所述隔离结构接触，其余的接触插塞与所述核心区的核心元件的上方且底部与所述核心元件的有源区接触。
11.如权利要求10所述的半导体器件，其特征在于，所述半导体器件为DRAM，所述核心区为存储区，所述核心元件为存储晶体管，所述电接触结构为存储节点接触结构；所述半导体器件还包括多个电容器，各个电容器的底部分别与所述第一个接触插塞和其余的各个接触插塞的顶部接触。
12.如权利要求11所述的半导体器件，其特征在于，所述第一接触插塞上接的电容器的尺寸是其余的各个接触插塞上接的电容器的尺寸的1.3～2.3倍。
13.一种权利要求1～9中任一项所述的半导体器件的电接触结构的制造方法，其特征在于，包括：
提供衬底，所述衬底具有核心区、周边区以及位于所述核心区和所述周边区的交界处的隔离结构，所述核心区中形成有多个核心元件；
在所述衬底上形成层间介质层，并在所述层间介质层中形成多个接触孔，其中，至少最靠近所述周边区的第一个接触孔贯穿所述层间介质层并暴露出部分所述隔离结构，其余的接触孔贯穿所述层间介质层并暴露出相应的核心元件的有源区；
在各个所述接触孔中形成相应的接触插塞。
14.如权利要求13所述的半导体器件的电接触结构的制造方法，其特征在于，所述第一个接触孔与其最近邻的形成在所述核心区上方的至少一个接触孔的顶部相连通。
15.如权利要求14所述的半导体器件的电接触结构的制造方法，其特征在于，通过两次光刻工艺形成顶部相连通的接触插塞。
16.一种半导体器件的制造方法，其特征在于，包括：采用权利要求13～15中任一项所述的半导体器件的电接触结构的制造方法，在一具有核心区、周边区和隔离结构的半导体衬底上形成相应的电接触结构。
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