JP4921620B2 - 不揮発性メモリセル、不揮発性メモリセルアレイ、およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000010410 layer Substances 0.000 claims description 502
- 230000008859 change Effects 0.000 claims description 182
- 239000004065 semiconductor Substances 0.000 claims description 80
- 239000001301 oxygen Substances 0.000 claims description 46
- 229910052760 oxygen Inorganic materials 0.000 claims description 46
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 43
- 230000003647 oxidation Effects 0.000 claims description 42
- 238000007254 oxidation reaction Methods 0.000 claims description 42
- 239000000463 material Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 37
- 239000011229 interlayer Substances 0.000 claims description 27
- 206010021143 Hypoxia Diseases 0.000 claims description 22
- 229910044991 metal oxide Inorganic materials 0.000 claims description 19
- 150000004706 metal oxides Chemical class 0.000 claims description 19
- 230000001590 oxidative effect Effects 0.000 claims description 13
- 239000002344 surface layer Substances 0.000 claims description 13
- 230000002950 deficient Effects 0.000 claims description 10
- 239000010953 base metal Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical group [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 description 38
- 230000008569 process Effects 0.000 description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 229920005591 polysilicon Polymers 0.000 description 25
- 229910000314 transition metal oxide Inorganic materials 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 230000004048 modification Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 229910052723 transition metal Inorganic materials 0.000 description 6
- 150000003624 transition metals Chemical class 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 5
- 238000006479 redox reaction Methods 0.000 description 5
- 229910001936 tantalum oxide Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- -1 tantalum (Ta) Chemical class 0.000 description 4
- 229910003071 TaON Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910010282 TiON Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical group O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006722 reduction reaction Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
- H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/028—Formation of switching materials, e.g. deposition of layers by conversion of electrode material, e.g. oxidation
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
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Description
本発明は、電気的信号の印加により抵抗値が可逆的に変化する抵抗変化素子と双方向性の整流特性をもつダイオード素子を備える不揮発性メモリセル、当該不揮発性メモリセルを複数配置してなる不揮発性メモリセルアレイ、および当該不揮発性メモリセルアレイの製造方法に関する。
近年、電気機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性のメモリデバイスに対する要求が高まってきている。こうした要求に応える１つの方策として、与えられた電気的パルスによって抵抗値が変化し、その状態を保持しつづける抵抗変化層をメモリセルに用いた不揮発性メモリデバイス（以下、ＲｅＲＡＭとよぶ）が注目されている。これはメモリセルとしての構成が比較的簡単で高密度化が容易であることや、従来の半導体プロセスとの整合性をとりやすい等の特徴を有していることによる。
このようなＲｅＲＡＭにおいては、メモリセルを微細化しても、設計した抵抗値の変化を安定かつ再現性よく生じさせることができる材料、およびその作製プロセスの確立が要求される。このような材料と作製プロセスの研究開発が活発に行われている。
このＲｅＲＡＭにおいて、より高密度な集積化が可能な構造として、積層構造のメモリセルアレイが提案されている。
図１６に、特許文献１及び２に記載された従来の積層構造のメモリセルアレイ、１つのメモリセルの拡大図、および当該メモリセルの等価回路図を示す。このメモリセルアレイは、複数の導電層（Ｎ型ポリシリコン）１５１１と複数の層間絶縁膜１５１２が交互に積層された積層体と、積層体に対して垂直に交わるように形成された円筒状の抵抗変化層１５１５と、抵抗変化層１５１５の内周に接して形成された円筒状の金属層１５１６と、円筒状の金属層１５１６の内周に接して形成された柱状電極１５１７と、円筒状の抵抗変化層１５１５とＮ型ポリシリコン層１５１１間に介在してＮ型ポリシリコン層１５１１と接するＰ型ポリシリコン層１５１３、Ｐ型ポリシリコン層１５１３と接する金属シリサイド層１５１４で構成される。
このメモリセルアレイを構成する１つのメモリセルにおいて、金属層１５１６、抵抗変化層１５１５、金属シリサイド層１５１４の積層体が抵抗変化素子として機能し、Ｐ型ポリシリコン層１５１３とＮ型ポリシリコン層１５１１との積層体がＰＮダイオードとして機能する。
また、図１７に、特許文献３に記載された従来の積層構造のメモリセルアレイを示す。このメモリセルアレイは、複数の導電層１６１１と複数の層間絶縁膜１６１２が交互に積層された積層体と、積層体に対して垂直に交わるように形成された円筒状の抵抗変化層１６１３と、抵抗変化層１６１３の内周に接して形成された円筒状の第１半導体層１６１４と、第１半導体層１６１４内周に接して形成された円筒状の第２半導体層１６１５と、第２半導体層１６１５の内周に接して形成された柱状電極１６１６で構成される。
しかしながら、特許文献１、２の構成では、コンタクトホール中に各種の材料を埋め込む工程が、金属シリサイド層１５１４、抵抗変化層１５１５、金属層１５１６、および柱状電極１５１７の計４回必要となる。特許文献３の構成では、コンタクトホール中に各種の材料を埋め込む工程が、抵抗変化層１６１３、第１半導体層１６１４、第２半導体層１６１５、および柱状電極１６１６の計４回必要となり、プロセスが複雑となる-という課題を有している。
本発明は、上記課題を解決し、プロセスが簡素で、安定したメモリ性能を有する不揮発性メモリセル、不揮発性メモリセルアレイ、およびその製造方法を提供することを目的とするものである。
前記従来の課題を解決するために、本発明の１つの態様に係る不揮発性メモリセルは、基板主面に対して垂直に配置された柱状電極と、前記基板主面に対して平行に配置された第１の導電層と、前記第１の導電層に積層方向に接して配置された半導体層と、前記半導体層に積層方向に接して配置された第２の導電層と、前記柱状電極と前記第１の導電層との間に設けられ、かつ電気的信号の印加に基づいて可逆的に抵抗値が変化する抵抗変化層と、前記柱状電極と前記半導体層との間に設けられ、前記半導体層と同じ母体元素を有する酸化物絶縁層と、前記柱状電極と前記第２の導電層との間に設けられｑ絶縁層と、を備える。
ここで、前記半導体層は、前記第１の導電層の上に配置され、前記第２の導電層は、前記半導体層の上に配置され、前記抵抗変化層は、前記第１の導電層と同じ母体元素を有している、としてもよい。
また、前記抵抗変化層は、第１の金属酸化物を有する第１の抵抗変化層と、酸素不足度が前記第１の金属酸化物の酸素不足度よりも大きい第２の金属酸化物を有する第２の抵抗変化層とが前記基板主面に対して平行な方向に積層された構造である、としてもよい。
このような構成において、柱状電極、抵抗変化層、第１の導電層は基板の主面と平行な方向に抵抗変化素子を構成し、第１の導電層、半導体層、第２の導電層は基板の主面と垂直な方向に双方向性の整流特性をもつダイオード素子を構成し、その結果、抵抗変化素子と前記ダイオード素子とが直列に接続された不揮発性メモリセルが構成される。
本発明の１つの態様に係る不揮発性メモリセルアレイは、基板主面に対し垂直に配置された複数の柱状電極と、前記基板主面に対して平行に配置された第１の導電層と、前記第１の導電層に積層方向に接して配置された半導体層と、前記半導体層に積層方向に接して配置された第２の導電層とからなる複数積層体と、複数の層間絶縁膜とが、交互に積層された積層構造と、前記柱状電極と前記各第１の導電層との間に設けられ、かつ電気的信号の印加に基づいて可逆的に抵抗値が変化する抵抗変化層と、前記柱状電極と前記各半導体層との間に設けられ、前記半導体層と同じ母体元素を有する酸化物絶縁層と、前記柱状電極と前記各第２の導電層との間に設けられた絶縁層と、を備える。
本発明の１つの態様に係る不揮発性メモリセルアレイの製造方法は、基板上に、層間絶縁膜、第１の導電層、半導体層、及び第２の導電層を前記基板の主面に平行に積層して積層構造を形成し、さらに前記積層構造と同等の積層構造を前記基板の主面に平行に１つ以上形成する工程（ａ）と、前記積層構造を積層方向に貫通する帯状溝を形成する工程（ｂ）と、前記帯状溝中に露出する前記積層構造の表層を酸化させることにより、前記第１の導電層の表層に、与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を形成すると同時に、前記半導体層、前記第２の導電層の表層にそれぞれ絶縁膜を形成する工程（ｃ）と、前記帯状溝にポリシリコンを埋め込み、前記ポリシリコンの一部をエッチングにて除去することにより、コンタクトホールを形成する工程（ｄ）と、前記コンタクトホールに導電性材料を埋め込むことにより、前記コンタクトホール中に前記抵抗変化層に接続する柱状電極を形成する工程（ｅ）と、前記帯状溝内の前記ポリシリコンの残部を除去する工程（ｆ）と、前記帯状溝内の前記ポリシリコンの残部が除去されてできた空間に露出した前記第１の導電層を酸化することにより絶縁膜を形成する工程（ｇ）と、を含む。
本発明の１つの態様に係る不揮発性メモリセルアレイの製造方法は、基板上に、層間絶縁膜、第１の導電層、半導体層、及び第２の導電層を前記基板の主面に平行に積層して積層構造を形成し、さらに前記積層構造と同等の積層構造を前記基板の主面に平行に１つ以上形成する工程（ａ）と、前記複数の積層構造を積層方向に貫通する複数の帯状溝を形成する工程（ｂ）と、前記複数の帯状溝の側面に露出する前記積層構造の側面表層を酸化させることにより、前記第１の導電層の側面表層に、第２の抵抗変化層を形成すると同時に、前記半導体層、前記第２の導電層の側面表層にそれぞれ絶縁膜を形成する工程（ｈ）と、前記帯状溝にポリシリコンを埋め込み、前記ポリシリコンの一部をエッチングにて除去することにより、コンタクトホールを形成する工程（ｄ）と、前記コンタクトホールの内壁に、与えられる電気的信号に基づいて可逆的に抵抗値が変化する第１の抵抗変化層を形成する工程（ｉ）と、前記コンタクトホールに導電性材料を埋め込むことにより、前記コンタクトホール中に前記第１の抵抗変化層に接続する柱状電極を形成する工程（ｊ）と、前記帯状溝内の前記ポリシリコンの残部を除去する工程（ｆ）と、
前記帯状溝内の前記ポリシリコンの残部が除去されてできた空間に露出した前記第１の導電層を酸化することにより絶縁膜を形成する工程（ｇ）と、を含む。
前記帯状溝内の前記ポリシリコンの残部が除去されてできた空間に露出した前記第１の導電層を酸化することにより絶縁膜を形成する工程（ｇ）と、を含む。
本発明に係るメモリセルおよびメモリセルアレイの構造は、コンタクトホールを形成した後に、導電層の一部を酸化処理して抵抗変化層を形成することにより製造できるため、製造工程を簡素化できる。また、膜厚の均一性が制御しやすく、不揮発性メモリセルアレイの信頼性が向上する。また、直列接続ダイオードにより隣接するメモリセル間のクロストークを抑えるように電気的に分離することができる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１Ａ〜図１Ｃに本発明の実施の形態１に係る不揮発性メモリセル１０を示す。図１Ａは不揮発性メモリセル１０の断面図であり、図１Ｂは不揮発性メモリセル１０の等価回路図であり、図１Ｃは不揮発性メモリセル１０の斜視図である。
図１Ａ〜図１Ｃに本発明の実施の形態１に係る不揮発性メモリセル１０を示す。図１Ａは不揮発性メモリセル１０の断面図であり、図１Ｂは不揮発性メモリセル１０の等価回路図であり、図１Ｃは不揮発性メモリセル１０の斜視図である。
図１Ａおよび図１Ｃに示されるように、不揮発性メモリセル１０は、柱状電極１２、層間絶縁膜１６、抵抗変化層１４、第１の導電層１３、半導体層１７、第２の導電層１８により構成されている。第１の導電層１３の一部に、第１の抵抗変化層１３ａ、第２の抵抗変化層１３ｂ、絶縁層１３ｃが形成されている。抵抗変化層１４は、第１の抵抗変化層１３ａおよび第２の抵抗変化層１３ｂで構成される。半導体層１７および第２の導電層１８の一部に、絶縁層１７ａ、１７ｂ、１８ａ、１８ｂが形成されている。
層間絶縁膜１６は、基板の主面（図示せず）と平行に形成され、層間絶縁膜１６に積層方向に接して第１の導電層１３が配置され、第１の導電層１３に積層方向に接して半導体層１７が配置され、半導体層１７に積層方向に接して第２の導電層１８が配置される。第１の導電層１３、半導体層１７、第２の導電層１８は、図１Ａおよび図１Ｃに示される順に積層されてもよく、また、逆順に積層されてもよい。
柱状電極１２、抵抗変化層１４、及び第１の導電層１３は基板の主面と平行な方向に抵抗変化素子１５を構成し、第１の導電層１３、半導体層１７、第２の導電層１８は基板の主面と垂直な方向に双方向性の整流特性を持つＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）型のダイオード素子１９を構成し、図１Ｂの等価回路図に示されるような、抵抗変化素子１５と前記ダイオード素子１９とが直列に接続された不揮発性メモリセル１０が構成される。なお図１Ｂでは、柱状電極１２と第２の導電層１８とはそれぞれ配線として描かれている。
不揮発性メモリセル１０において、抵抗変化層１４は柱状電極１２と第１の導電層１３間に介在して構成されている。また、抵抗変化層１４は電気的信号の印加に基づいて、抵抗値が異なる２以上の状態に変化する特性を有しており、１つの状態から別の状態に選択的に変化させることができる。したがって、不揮発性メモリセル１０は、柱状電極１２と第１の導電層１３間に駆動電圧または駆動電流を印加することにより、柱状電極１２と第１の導電層１３間の抵抗値を選択的に変化させることができる。
典型的には、抵抗変化層１４は、相対的に電気抵抗値が高い高抵抗状態と、電気抵抗値が低い低抵抗状態との２つの状態を有する。このとき、不揮発性メモリセル１０は、所定の閾値以上の駆動電圧または駆動電流の印加によって、高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。
抵抗変化層１４は酸素不足型の金属酸化物から構成されることができる。当該金属酸化物の母体金属はタンタル（Ｔａ）、ハフニウム（Ｈｆ）、チタニウム（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）等の遷移金属が望ましい。ここで、酸素不足型の金属酸化物とは、化学量論的組成を有する金属酸化物（通常は絶縁体）の組成より酸素含有量が少ない金属酸化物を指し、通常は半導体的な振る舞いをするものが多い。前記例示した母体金属の酸素不足型酸化物を抵抗変化層１４に用いることで、２値の抵抗値間の抵抗変化を再現性よく、かつ安定して動作させることができる。
抵抗変化層１４の酸素含有量は、抵抗変化層１４と柱状電極１２との界面から第１の導電層１３へ向かって低くなっている。抵抗変化層１４を酸化処理によって形成すると、抵抗変化層１４の酸素含有量が柱状電極１２から離れるにつれて連続的に減少するように形成することができる。これは、酸化処理工程において、第１の導電層１３の内部に侵入する酸素の量がコンタクトホールから離れるにつれて減少するためである。このうち、酸素含有量が相対的に高い層が第１の抵抗変化層１３ａであり、酸素含有量が相対的に低い層が第２の抵抗変化層１３ｂである。
この場合、酸素含有量は酸化処理を行う面からの距離にしたがって次第に減少するため、図１Ａに示すように明確には積層構造とならない。しかしながら、第１の抵抗変化層１３ａの領域の酸素含有量が第２の抵抗変化層１３ｂより大きいことが重要なので、わかりやすくするため積層構造を用いて図示している。
なお、酸化処理工程を異なる条件で２度行い、第１の抵抗変化層１３ａの酸素含有量と第２の抵抗変化層１３ｂの酸素含有量の差異を、より明確に形成することもできる。
第１の抵抗変化層１３ａは、正の駆動電圧または駆動電流の印加（第１の抵抗変化層１３ａから第２の抵抗変化層１３ｂの方向に電流が流れる）により、第２の抵抗変化層１３ｂから酸素イオンを受容し、高抵抗化すると推認される。これとは反対に、負の駆動電圧または駆動電流の印加により、第１の抵抗変化層１３ａは、受容した酸素イオンを第２の抵抗変化層１３ｂへ拡散し、低抵抗化すると推認される。
なお、第１の抵抗変化層１３ａの低抵抗化は、第１の抵抗変化層１３ａの一部の領域のみで発生してもよい。以上の第２の抵抗変化層の役割およびその根拠となる実験データは、本願の出願人が出願した発明に係る国際公開第２００８／１４９４８４号（特許文献４）に詳述されているので、詳しくはそれを参照されたい。
なお、抵抗変化層１４は、２層であることに限定されない。１層からなる抵抗変化層１４に抵抗変化現象を発現させるために、抵抗変化層１４に対してフォーミング工程（抵抗変化層１４に正または負の、通常動作時に印加する電圧より高い電圧を１回乃至複数回印加し、正の電圧が印加される界面近傍に酸素含有量が大きい層を電気的に形成する工程）を行ってもよい。
第１の導電層１３は、酸素含有量の少ない酸素不足型の金属酸化物（例えば、比抵抗にして１０ｍΩ・ｃｍ以下）あるいは酸素を含有しない金属を用いてもよい。前者の場合、第１の導電層１３から抵抗変化層１４を形成しやすくなる利点がある。後者の場合、第１の導電層１３の抵抗が低くなり、消費電力を削減できる利点がある。
半導体層１７は例えばＳｉＮｙから構成される。ＳｉＮｙはいわゆる窒化シリコンのことであり、ｙの値は窒化の程度（組成比）を示し、ＳｉＮｙの電気伝導特性はｙの値によって大きく変化する。具体的には、いわゆる化学量論組成（ｙ＝１．３３、つまりＳｉ３Ｎ４）では絶縁体であるが、これより窒素の比率を小さくすると（即ち、ｙの値を小さくすると）ＳｉＮｙは次第に半導体として振舞うようになる。半導体層１７は、アモルファスＳｉや他の半導体材料を用いてもよい。
第１の導電層１３及び第２の導電層１８は、それぞれ半導体層１７と接触してショットキー接合を形成する材料であり、第１の導電層１３、半導体層１７、及び第２の導電層１８でＭＳＭダイオードを構成する。
第２の導電層１８はＴｉＮ、ＴａＮ等によって構成されてもよい。
例えば、第１の導電層１３はＴａＯｘ、半導体層１７はＳｉＮｙ、第２の導電層１８はＴａＮで構成されたＭＳＭダイオードは印加電圧に対して双方向性の整流特性を有し、ブレークダウン電流の大きい電流抑制素子を提供するとともに、該ダイオード素子と抵抗変化素子を組み合わせた信頼性の高い不揮発性記憶素子および不揮発性記憶装置を容易に作成することができる。
抵抗変化層１４は、層間絶縁膜１６上に、第１の導電層１３、半導体層１７、第２の導電層１８を順に積層し、第１の導電層１３、半導体層１７、第２の導電層１８で構成される積層体と層間絶縁膜１６とを積層方向に貫通するコンタクトホールを形成した後に、コンタクトホール中に露出する第１の導電層１３の一部を酸化処理することで形成される。
したがって、コンタクトホールに材料を埋め込む工程は、柱状電極１２を埋め込む工程のみとなり、プロセスを簡素化できる。また、酸化処理により抵抗変化層１４を形成することで、抵抗変化層１４の膜厚制御がしやすい利点を有する。
さらに、第１の導電層１３を酸化すると同時に、コンタクトホール中に露出する半導体層１７のＳｉＮｙ層の一部も酸化され、表面にＳｉＯ２で構成される絶縁層１７ａが形成され、半導体層１７と柱状電極１２との間が絶縁され、また、第２の導電層１８のＴａＮやＴｉＮ等もコンタクトホール中に露出する部分が同時に酸化され、ＴａＯＮやＴｉＯＮ等で構成される絶縁層１８ａが形成され、第２の導電層１８と柱状電極１２との間が絶縁される。
柱状電極１２は、導電性に優れる材料（例えば、比抵抗にして１０ｍΩ・ｃｍ以下）でかつ、柱状電極１２の主たる金属材料の標準電極電位が、抵抗変化層１４を構成する金属の標準電極電位より高い材料で構成すればよい。前述の抵抗変化材料に対して柱状電極１２の材料の具体的な例として、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、タングステン（Ｗ）（ただし、抵抗変化層がタングステン酸化物の場合を除く）などが挙げられる。なお、柱状電極１２は、タングステン（Ｗ）などで構成される導電体の外周面に、上記例示した材料で薄い皮膜を形成した構造であってもよい。
柱状電極１２に用いる金属の標準電極電位が、第１の導電層１３及び抵抗変化層１４に用いる金属の標準電極電位より高いことが望ましい理由は、これにより、柱状電極１２が抵抗変化層１４より酸化されにくくなるため、柱状電極１２との界面近傍における抵抗変化層１４の酸化還元反応が主として発生し、第１の抵抗変化層１３ａの酸素含有量が変化することによって、抵抗変化現象が安定化するためである。
以上のように、本実施の形態１の構成によれば、１つの酸化工程で、抵抗変化層１４を形成すると同時に、半導体層１７、第２の導電層１８をそれぞれ柱状電極１２から電気的に分離するための絶縁膜を形成するため、製造工程を簡素化できる。また、抵抗変化層の膜厚の均一性が制御しやすく、不揮発性メモリセルアレイの信頼性が向上する。
（実施の形態１の変形例）
次に、本発明の実施の形態１の変形例に係る不揮発性メモリセルについて説明する。
次に、本発明の実施の形態１の変形例に係る不揮発性メモリセルについて説明する。
図１Ｄは、本発明の実施の形態１の変形例に係る不揮発性メモリセル３０の一例を示す構成図である。
図１Ｄに示されるように、不揮発性メモリセル３０は、図１Ｃの不揮発性メモリセル１０に含まれる抵抗変化素子１５を、第１の抵抗変化層３１と第２の抵抗変化層３２とで構成される抵抗変化層３４を用いた抵抗変化素子３５で置き換えることによって構成されている。
不揮発性メモリセル３０において、柱状電極１２、抵抗変化層３４、及び第１の導電層１３は基板の主面と平行な方向に抵抗変化素子３５を構成し、第１の導電層１３、半導体層１７、第２の導電層１８は基板の主面と垂直な方向に双方向性の整流特性を持つＭＳＭ型のダイオード素子１９を構成する。
不揮発性メモリセル３０は、抵抗変化層３４が柱状電極１２と第１の導電層１３との間に設けられる点、および、抵抗変化素子３５が基板の主面と平行な方向に構成され、ダイオード素子１９が基板の主面と垂直な方向に形成されている点で、不揮発性メモリセル１０と共通の特徴を有している。この共通の特徴により、不揮発性メモリセル３０および不揮発性メモリセル１０は、次の利点を有する。
抵抗変化素子１５、３５は、後述するように、抵抗変化層１４、３４中のフィラメント（導電パス）が変化することにより抵抗値が変化する。そのため、抵抗変化層１４、３４に印加される電圧または電流密度が高いほど、抵抗変化が起こりやすい。したがって、抵抗変化素子１５、３５の面積は、小さいことが望ましい。ここで、面積とは、電圧印加方向に対して垂直な面の面積をいう。
他方で、ダイオード素子１９は、抵抗変化素子１５、３５に大電流（例えば、１００００Ａ／ｃｍ２以上）を流すため、電流容量が大きいことが望ましい。ダイオードの電流容量の大きさは、ダイオードの接合面積の大きさに依存して大きくなるため、ダイオード素子１９の面積は大きいことが望ましい。
したがって、本実施の形態およびその変形例に係る不揮発性メモリセル１０、３０は、抵抗変化素子１５、３５の電圧印加方向とダイオード素子１９の電圧印加方向とが異なることにより、一方で抵抗変化素子１５、３５の面積を小さくし、他方で、ダイオード素子１９の面積を大きくすることができる。また、抵抗変化素子１５、３５の面積は、基板主面に対して水平積層される第１の導電層１３の膜厚で規定されるため、抵抗変化素子１５、３５の面積を、例えば最小加工寸法以下にすることもできる。
他方、不揮発性メモリセル３０は、第１の抵抗変化層３１が柱状電極１２の側面に接して当該側面を被覆するように形成される点、および、第２の抵抗変化層３２が第１の抵抗変化層３１と第１の導電層１３との交差部のみに形成されている点で、不揮発性メモリセル１０と異なっている。
不揮発性メモリセル３０は、不揮発性メモリセル１０と同様の製造工程に従って、柱状電極１２を埋め込むためのコンタクトホールを形成した後、当該コンタクトホール内に第１の抵抗変化層３１および柱状電極１２をこの順に埋め込むことで製造できる。
したがって、コンタクトホールに材料を埋め込む工程が、第１の抵抗変化層３１および柱状電極１２を埋め込む２つの工程となり、第１の抵抗変化層３１を形成する工程と第２の抵抗変化層３２を形成する工程とを独立させることができる。その結果、不揮発性メモリセル３０においては、不揮発性メモリセル１０と比べて製造プロセスの簡素化、および抵抗変化層３４の膜厚制御の容易性が若干劣る代わりに、第１の抵抗変化層３１および第２の抵抗変化層３２の材料選択の自由度が高まるという利点が得られる。
そのため、例えば、所望の抵抗変化特性、酸化特性等に応じて、第１の抵抗変化層３１および第２の抵抗変化層の組み合わせを自由に選択できる。例えば、高抵抗のチタン酸化物（例えば、ＴｉＯ２）、ハフニウム酸化物（ＨｆＯｙ）、アルミニウム酸化物（ＡｌＯｙ）等から選ばれる少なくとも１つの材料を第１の抵抗変化層３１に用い、第１の抵抗変化層３１よりも抵抗値の低いタンタル酸化物（ＴａＯｘ）を第２の抵抗変化層３２に用いることができる。
不揮発性メモリセル３０では、例えば、第１の抵抗変化層３１と第２の抵抗変化層３２とに、異種の遷移金属酸化物を用いることができる。この場合、第１の抵抗変化層３１の遷移金属酸化物は、第２の抵抗変化層３２の遷移金属酸化物よりも酸素不足度が小さいものを用いる。酸素不足度とは、それぞれの遷移金属において、そのストイキオメトリの酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。
例えば、遷移金属がタンタル（Ｔａ）の場合、ストイキオメトリな酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
母体金属が同じ遷移金属酸化物では、酸素含有率（酸素含有量）が多いほど酸素不足度が小さく、また酸素含有率（酸素含有量）が少ないほど酸素不足度が大きい。以下の説明では、遷移金属酸化物の酸化の不足の度合いを母体金属の種類によらず統一的に比較するための尺度として、前述の酸素含有量に代えて、酸素不足度を用いる。
第１の抵抗変化層３１に、第２の抵抗変化層３２の遷移金属酸化物よりも酸素不足度が小さい遷移金属酸化物を用いることにより、抵抗変化時に第１の導電層１３及び柱状電極１２間に印加された電圧は、抵抗変化層３４の第１の抵抗変化層３１により多く分配され、抵抗変化層３４の第１の抵抗変化層３１中で発生する酸化還元反応をより起こしやすくすることができる。また、抵抗変化層３４の第１の抵抗変化層３１と第２の抵抗変化層３２とで互いに異なる遷移金属を用いる場合、第１の抵抗変化層３１の遷移金属の標準電極電位は、第２の抵抗変化層３２の遷移金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第１の抵抗変化層３１の遷移金属酸化物層中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。
例えば、第２の抵抗変化層３２の遷移金属酸化物に、第１の導電層１３の酸化によって形成された酸素不足型のタンタル酸化物を用い、第１の抵抗変化層３１の遷移金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第１の抵抗変化層３１の遷移金属酸化物に第２の抵抗変化層３２の遷移金属酸化物より標準電極電位が低い遷移金属の酸化物を配置することにより、第１の抵抗変化層３１の遷移金属酸化物中でより酸化還元反応が発生しやすくなる。
なお、不揮発性メモリセル３０の柱状電極１２は、主たる金属材料の標準電極電位が、第１の抵抗変化層３１を構成する金属の標準電極電位より高い材料で構成することが望ましい。これは、不揮発性メモリセル１０と同様の考え方に基づく。すなわち、そのような柱状電極１２は、第１の抵抗変化層３１より酸化されにくくなるため、柱状電極１２との界面近傍における第１の抵抗変化層３１の酸化還元反応が主として発生し、第１の抵抗変化層３１の酸素含有量が変化することによって、抵抗変化現象が安定化するためである。
（実施の形態２）
図２Ａ〜図２Ｃ、図３に本発明の実施の形態２に係る不揮発性メモリセルアレイ２０の一例を示す。図２Ａは不揮発性メモリセルアレイ２０の斜視図である。図２Ｂ、図２Ｃはそれぞれ不揮発性メモリセルアレイ２０の斜視図に示されたＡ−Ａ’線、Ｂ−Ｂ’線における断面図である。図３は不揮発性メモリセルアレイ２０の等価回路図である。以下では、図中に矢印で示したＸＹＺの方向に従って説明する。
図２Ａ〜図２Ｃ、図３に本発明の実施の形態２に係る不揮発性メモリセルアレイ２０の一例を示す。図２Ａは不揮発性メモリセルアレイ２０の斜視図である。図２Ｂ、図２Ｃはそれぞれ不揮発性メモリセルアレイ２０の斜視図に示されたＡ−Ａ’線、Ｂ−Ｂ’線における断面図である。図３は不揮発性メモリセルアレイ２０の等価回路図である。以下では、図中に矢印で示したＸＹＺの方向に従って説明する。
図２Ａに示されるように、不揮発性メモリセルアレイ２０は、Ｚ方向（基板に垂直な方向）に３つの層間絶縁膜１６と３つの積層体２１とを交互に配置し、各積層体２１には、それぞれ２０個のメモリセル（Ｘ方向に４個×Ｙ方向に５個）を備えており、全体で６０個のメモリセルを３次元配置した場合のメモリセルアレイである。不揮発性メモリセルアレイ２０は、ＸＹ平面と平行な主面を持つ基板（図示せず）上に構成されている。
ここで、メモリセルの各々は、実施の形態１における不揮発性メモリセル１０に相当し、柱状電極１２、層間絶縁膜１６、第１の導電層１３、第１の抵抗変化層１３ａ、第２の抵抗変化層１３ｂで構成される抵抗変化層１４、半導体層１７、及び第２の導電層１８で構成される。
不揮発性メモリセル１０は、図２Ｂの断面に表される。また、図２Ｃの断面には、柱状電極１２は存在せず、第１の導電層１３はＸ方向の幅全体にわたって酸化され、絶縁層１３ｃになっている。そのため、図２Ｃに見られる断面構造は、Ｙ方向に隣接する不揮発性メモリセル１０を分離する素子分離として機能する。
不揮発性メモリセルアレイ２０においても、実施の形態１と同様に、コンタクトホールを形成した後に、第１の導電層１３の一部を酸化処理して抵抗変化層１４が形成されるため、プロセスを簡素化できる。また、抵抗変化層１４は、柱状電極１２と第１の導電層１３の交差部にのみ形成されるため、メモリセル毎に抵抗変化層１４が分離したメモリセルアレイを実現できる。さらに、酸化処理により形成される抵抗変化層１４は、埋め込みにより形成される抵抗変化層に比べて、コンタクトホール中の複数の抵抗変化層１４にわたって膜厚を均一に制御できる。したがって、積層構造の不揮発性メモリセルアレイ２０の信頼性が向上する。
図２Ａに示されるように、層間絶縁膜１６と、第１の導電層１３、半導体層１７、第２の導電層１８で構成される積層体２１は、基板の主面に平行に交互に積層されている。ここで、柱状電極１２は、基板の主面に垂直な柱状で、基板主面に行列状に分布する位置に（つまり、Ｘ方向とＹ方向とにアレイ状に分布して）配置されており、ビット線として機能する。また、第２の導電層１８が、ワード線として機能する。
また、図２Ａの中央部のＹ−Ｚ面に配置された面状の絶縁層２６により、行（Ｘ）方向に各行４つずつ配置されたメモリセル１０が不揮発性メモリセルアレイ２０の中央で２つずつに区切るように形成されている。すなわち、図２Ａにおいて、中央のＹ−Ｚ面に配置された絶縁層２６の両側に位置するメモリセル１０の柱状電極１２は、絶縁層２６により、互いに分離されている。
不揮発性メモリセルアレイ２０では、このような構成がＸ方向に繰り返し設けられることで、非選択のビット線、非選択のワード線、及び非選択のメモリセルを経由した回り込み電流（ｓｎｅａｋ ｃｕｒｒｅｎｔ）を減少させることができる。
図３は、本実施の形態２における不揮発性メモリセルアレイ２０の等価回路図である。図３において、柱状電極１２（ビット線：Ｂ００、Ｂ０１、・・・、Ｂ１１、・・・）と第２の導電層１８（ワード線：Ｗ００、Ｗ０１、・・・、Ｗ３０、Ｗ３１、・・・）の交点に不揮発性メモリセル１０が配置されている。すなわち、１つのビット線（例えばＢ００）および１つのワード線（例えばＷ００）を選択し、その交点に位置する不揮発性メモリセル１０に駆動電圧を印加することにより、不揮発性メモリセル１０の抵抗値の状態を変化させることができる。したがって、不揮発性メモリセル１０の抵抗値の状態に対して情報を割り当てれば、不揮発性メモリセル１０に接続したビット線およびワード線に駆動電圧を印加することで、不揮発性メモリセル１０への情報の書込み、または不揮発性メモリセル１０からの情報の読出しを行うことができる。その結果、ランダムアクセス性を有する不揮発性メモリセルアレイ２０の実現が可能となる。
また、上述したように、ビット線Ｂ００〜Ｂ０４及びワード線Ｗ００〜Ｗ１２で構成されるメモリセルアレイと、ビット線Ｂ１０〜Ｂ１４及びワード線Ｗ２０〜Ｗ３２で構成されるメモリセルアレイとは、配線レベルで完全に分離されており、回り込み電流を軽減できる。
以下、図４から図１４を用いて、実施の形態２における不揮発性メモリセルアレイの製造方法を説明する。
最初に、図４に示す工程において、基板上（図示せず）に、層間絶縁膜１６と、第１の導電層１３、半導体層１７、第２の導電層１８で構成される積層体２１とを交互に、基板の主面に平行に複数積層する。図４に示す積層構造は３層の積層体２１を有するが当該積層構造における積層体２１の数は特にこの数に限定されない。
図４に示す工程では、例えば、スパッタリング法によりタンタル（Ｔａ）または酸素不足型のタンタル酸化物ＴａＯｘ（比抵抗は１０ｍΩ・ｃｍ以下）を第１の導電層１３として堆積し、スパッタリング法により窒化シリコンＳｉＮｙを半導体層１７として堆積する。また、スパッタリング法により窒化タンタル（ＴａＮ）を第２の導電層１８として堆積する。それぞれのスパッタリング法では、酸素や窒素をスパッタリング時に導入する反応性スパッタリング法を用いてもよい。
また、最上層の第２の導電層１８上に、さらに層間絶縁膜１６を形成してもよい。
次に、図５に示す工程において、積層構造の主面に対して垂直なＹ−Ｚ方向に帯状溝２７を形成する。
図５に示す工程では、まず、通常の露光プロセス及び現像プロセスによって、所定のパターン形状のマスクパターンを形成する。次に、これをマスクとして、積層構造に対してエッチングを行い、帯状溝２７を形成する。その後、マスクパターンを除去する。以上の工程により、帯状溝２７内に層間絶縁膜１６、第１の導電層１３、半導体層１７と第２の導電層１８の側面が露出する。
次に、図６に示す工程において、帯状溝２７内に露出した表面から、層間絶縁膜１６、第１の導電層１３、半導体層１７と第２の導電層１８の側面を酸化処理する。このとき、第１の導電層１３の側面が酸化されることにより抵抗変化層１４が形成される。
図６に示す工程では、例えば、酸素雰囲気中で印加パワー１１００Ｗ、処理時間３０秒間でプラズマ酸化処理を施す。帯状溝２７内に露出した第１の導電層１３の表面から第１の導電層１３の内部に向かって活性酸素、酸素イオンあるいは酸素原子が拡散する。これらの酸素種により、第１の導電層１３には、帯状溝２７内に露出した表面から内部に向かって一定の厚さの領域に所定の酸素不足度のプロファイルを有する酸化物が形成される。この酸素不足度のプロファイルは、表面付近では高く、内部に向かうにつれて連続して低くなっている。
このプラズマ酸化処理においては、帯状溝２７内に露出した表面から１０ｎｍ程度の深さに亘って抵抗変化層１４が形成される。そのうち表面から２〜３ｎｍ程度の領域には、酸素不足度のより小さい第１の抵抗変化層１３ａが形成され、第１の抵抗変化層１３ａから７〜８ｎｍ程度までの領域には、酸素不足度のより大きい第２の抵抗変化層１３ｂが形成される。
上述した抵抗変化層１４を形成する工程においては、酸素雰囲気中でプラズマ酸化処理を行っているが、本発明はこれに限定されるわけではない。例えば、酸素を含む雰囲気下における加熱処理（以下、熱酸化処理という）であってもよい。以下、このような熱酸化処理、プラズマ酸化処理を酸化処理と総称する。本製造方法においては、第１の導電層１３の一部を酸化処理することで抵抗変化層１４を形成するため、従来の導電層の埋め込み工程に比して、プロセスを簡素化することができる。加えて、酸化処理は埋め込み工程に比して膜厚制御が容易であり、帯状溝２７中に露出する複数の抵抗変化層１４にわたって膜厚が均一に形成される。
また、酸化処理工程は、１回に限定されない。酸化処理工程を２回に分けて行い、第１の抵抗変化層１３ａの酸素不足度と第２の抵抗変化層１３ｂの酸素不足度の差異を、より明確に形成することもできる。例えば、弱い酸化処理工程によって第１の導電層１３の一部を広範囲にわたって弱く酸化した後で、強い酸化処理工程によって第１の導電層１３の帯状溝２７に露出する表面のみを強く酸化する。これにより、抵抗値の高い第１の抵抗変化層１３ａと、抵抗値の低い第２の抵抗変化層１３ｂの積層構造がより明確に形成される。なお、酸化処理工程は、２回以上の複数回実施して、抵抗変化層１４の酸素不足度をより精度良く制御してもよい。
第１の導電層１３を酸化処理すると同時に、半導体層１７、第２の導電層１８の側壁も酸化され、帯状溝２７内に露出する表面に絶縁層１７ａ、１７ｂ、１８ａ、１８ｂが形成される。
図７は、上述した条件によるプラズマ酸化処理後の、第１の導電層１３、半導体層１７、第２の導電層１８の形状の一例示す分解斜視図である。
この例では、第１の導電層１３であるＴａＯｘは、表面から１０ｎｍ程度が酸化される。第１の導電層１３の酸化された部分は、第１の抵抗変化層１３ａ、第２の抵抗変化層１３ｂになる。
半導体層１７であるＳｉＮｙは、表面から２〜３ｎｍ程度が酸化されて、絶縁体である窒素を含んだＳｉＯ２になる。半導体層１７の酸化された部分は、絶縁層１７ａ、１７ｂになる。
第２の導電層１８であるＴａＮは、表面から５ｎｍ程度が酸化されて、絶縁体であるＴａＯＮになる。第２の導電層１８の酸化された部分は、絶縁層１８ａ、１８ｂになる。
このように、第１の導電層１３、半導体層１７、第２の導電層１８は、材料の違いのために、同一の酸化処理が施されても異なる大きさの部分が酸化される。
図８は、ＴａＯ、Ｔａ、ＴａＮの各材料における酸化の進行速度を示すグラフであり、各材料に対して４００℃の酸素雰囲気中で酸化処理を行った時間と、酸化処理の結果として各材料の表層に形成された酸化膜の厚さ（酸化の進行速度）を示している。このグラフは、酸化処理の好適条件を見出すために予備的に行われた実験の結果に基づく。
グラフから分かるように、第１の導電層１３の材料であるＴａＯｘは、第２の導電層１８の材料であるＴａＮに比べて、倍以上の速度で酸化が進行する。これは、図７に見られる形状の一例と整合している。
第１の導電層１３と第２の導電層１８との酸化の進行速度の違いは、後述する素子分離を設けるための酸化工程の際にも重要な意義を持つ。
次に、図９に示す工程において、先に形成した帯状溝２７の中にポリシリコン２８をＣＶＤにより堆積する。その後、ＣＭＰプロセスや他の平坦化プロセス等により、帯状溝２７に形成されたポリシリコン２８を残して、不要なポリシリコンを研磨除去する。
次に、図１０に示す工程において、基板の主面に対して垂直な方向に、かつ基板の主面にアレイ状に、ポリシリコン２８の一部を除去してコンタクトホール２９を形成する。
図１０に示す工程では、まず、通常のフォトリソグラフィープロセスによって、所定のパターン形状のフォトレジストマスクパターンを形成する。次に、これをマスクとして、積層構造に対してエッチングを行い、コンタクトホール２９を形成する。その後、マスクパターンを除去する。また、ハードマスクを用いてもよい。以上の工程により、コンタクトホール２９の内側面に層間絶縁膜１６、第１の導電層１３、半導体層１７、第２の導電層１８が露出するようなコンタクトホール２９を形成する。
次に、図１１に示す工程において、スパッタリング、ＣＶＤ、メッキ等によりコンタクトホール２９中に柱状電極１２を堆積する。柱状電極１２の材料としては、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、タングステン（Ｗ）等の導電性材料が用いられる。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）プロセスや他の平坦化プロセス等により、コンタクトホール２９の内部に形成された柱状電極１２を残して、不要な電極材料を研磨除去する。なお、この柱状電極１２は、第１の抵抗変化層１３ａと直接接しており、また半導体層１７とは絶縁層１７ａ介して接し、第２の導電層１８とは絶縁層１８ａを介して接している。
次に、図１２に示す工程において、帯状溝２７内の柱状電極１２以外の領域のポリシリコン２８をＨＦ：ＨＮＯ３溶液を用いてウェットエッチングにより除去する。
次に、図１３に示す工程において、帯状溝２７内のポリシリコン２８が除去されてできた空間（簡便のため、この空間のことも帯状溝２７と称する）に露出した、層間絶縁膜１６、第１の導電層１３、半導体層１７と第２の導電層１８を酸化処理する。
図１４は、この酸化処理後の、第１の導電層１３、半導体層１７、第２の導電層１８の形状の一例示す分解斜視図である。
図１４に示すように、第１の導電層１３、半導体層１７、第２の導電層１８の柱状電極１２と接している領域は、柱状電極１２によって保護されるため、酸化は進行しない。そのため、柱状電極１２に隣接している抵抗変化層１４、絶縁層１７ａ、１８ａは、図７に示した形状で維持される。
第１の導電層１３の帯状溝２７内に露出している領域は、第１の導電層１３のＸ方向の幅の約半分までが完全に酸化（Ｔａ２Ｏ５）されて、絶縁層１３ｃになる。特に、第１の導電層１３の幅の両側が帯状溝２７内に露出している区間では、両側から酸化が進行するため、区間の全体が絶縁層１３ｃになる。この区間は、隣接する抵抗変化層１４を分離する素子分離になる。
同時に、半導体層１７の帯状溝２７内に露出している領域は、表面にＳｉＯ２保護膜である絶縁層１７ａ、１７ｂがあるため、酸化が内部まで進行しない。また、第２の導電層１８の帯状溝２７内に露出している領域は、ＴａＯＮの膜厚が厚くなるが、図８のグラフに示されるように、第１の導電層１３であるＴａＯと比べて酸化速度が遅いため、内部に第２の導電層１８であるＴａＮの領域が残り、ワード線として機能できる。
このような酸化処理を行った後、帯状溝２７内のポリシリコン２８が除去されてできた空間に、絶縁層２６としてのＳｉＯ２を埋め込むことにより、図２Ａに示した不揮発性メモリセルアレイ２０が完成する。
なお、上記説明において、充填材料としてポリシリコン２８を用いる例について説明したが、それ以外の材料であってもよい。すなわち、充填材料は、少なくとも、帯状溝に一時的に埋め込まれ、後工程で層間絶縁膜１６と、第１の導電層１３、半導体層１７および第２の導電層１８で構成される積層体２１とを残したままウェットエッチング等によって選択的に除去可能な材料であればよい。
（実施の形態２の変形例）
次に、本発明の実施の形態２の変形例に係る不揮発性メモリセルアレイについて説明する。
次に、本発明の実施の形態２の変形例に係る不揮発性メモリセルアレイについて説明する。
図１５Ａは、本発明の実施の形態２の変形例に係る不揮発性メモリセルアレイ４０の一例を示す斜視図である。図１５Ｂは、不揮発性メモリセルアレイ４０の斜視図に示されたＡ−Ａ’線における断面図である。なお、不揮発性メモリセルアレイ４０のＢ−Ｂ’線における断面図は、図２Ｃに示した不揮発性メモリセルアレイ２０のＢ−Ｂ’線における断面図と同一であるため、図示を省略する。
図１５Ａ、図１５Ｂに示されるように、不揮発性メモリセルアレイ４０は、図２Ａ、図２Ｂの不揮発性メモリセルアレイ２０に含まれる不揮発性メモリセル１０を、実施の形態１の変形例に係る不揮発性メモリセル３０で置き換えることによって構成されている。
不揮発性メモリセルアレイ４０は、不揮発性メモリセルアレイ２０と比べて、第１の抵抗変化層３１が、柱状電極１２の側面に接して、当該側面を被覆するように形成されている点が異なる。図１５Ａ、図１５Ｂに見られるように、不揮発性メモリセルアレイ４０において、第１の抵抗変化層３１は、柱状電極１２と第２の抵抗変化層３２との交差部のみならず、柱状電極１２と半導体層１７の交差部、柱状電極１２と第２の導電層１８との交差部、および、柱状電極１２と層間絶縁膜１６との交差部に連続的に設けられる。
このような形状は、実施の形態１の変形例で説明したように、コンタクトホール内に第１の抵抗変化層３１および柱状電極１２をこの順に埋め込むことで形成される。
具体的には、図１０に示す工程においてコンタクトホール２９を形成した後、図１１に示す工程において柱状電極１２を形成する前に、スパッタリング、ＣＶＤ、メッキ等によりコンタクトホール２９の内壁に第１の抵抗変化層３１の材料を薄膜状に堆積する。第１の抵抗変化層３１の材料としては、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、チタニウム（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）等を母体金属とする遷移金属酸化物を用いることができ、特に、第２の抵抗変化層３２とは母体金属が異なる遷移金属酸化物を用いることができる。
不揮発性メモリセルアレイ４０の製造方法では、コンタクトホールに材料を埋め込む工程が、第１の抵抗変化層３１および柱状電極１２を埋め込む２つの工程となり、第１の抵抗変化層３１を形成する工程と第２の抵抗変化層３２を形成する工程とを独立させることができる。その結果、不揮発性メモリセルアレイ４０においては、不揮発性メモリセルアレイ２０と比べて製造プロセスの簡素化、および抵抗変化層３４の膜厚制御の容易性が若干劣る代わりに、第１の抵抗変化層３１の材料選択の自由度が高まるという利点が得られる。
なお、本発明の製造方法は、本実施の形態２で例示した不揮発性メモリセルアレイに限らず適用可能である。すなわち、抵抗変化型素子を備える電子デバイス全般について、上記製造方法によって、または上記製造方法と公知の方法とを組み合わせることによって、製造することができる。
本発明にかかる不揮発性メモリセルアレイは、低電力、高速書き込み、高速消去、大容量化を指向した次世代の不揮発性メモリ等として有用である。
１０、３０ 不揮発性メモリセル
１２ 柱状電極
１３ 第１の導電層
１３ａ、３１ 第１の抵抗変化層
１３ｂ、３２ 第２の抵抗変化層
１３ｃ 絶縁層
１４、３４ 抵抗変化層
１５、３５ 抵抗変化素子
１６ 層間絶縁膜
１７ 半導体層
１７ａ、１７ｂ 絶縁層
１８ 第２の導電層
１８ａ、１８ｂ 絶縁層
１９ ダイオード素子
２０、４０ 不揮発性メモリセルアレイ
２１ 積層体
２６ 絶縁層
２７ 帯状溝
２８ ポリシリコン
２９ コンタクトホール
１５１１ Ｎ型ポリシリコン層
１５１２ 層間絶縁膜
１５１３ Ｐ型ポリシリコン層
１５１４ 金属シリサイド層
１５１５ 抵抗変化層
１５１６ 金属層
１５１７ 柱状電極
１６１１ 導電層
１６１２ 層間絶縁膜
１６１３ 抵抗変化層
１６１４ 第１半導体層
１６１５ 第２半導体層
１６１６ 柱状電極
１２ 柱状電極
１３ 第１の導電層
１３ａ、３１ 第１の抵抗変化層
１３ｂ、３２ 第２の抵抗変化層
１３ｃ 絶縁層
１４、３４ 抵抗変化層
１５、３５ 抵抗変化素子
１６ 層間絶縁膜
１７ 半導体層
１７ａ、１７ｂ 絶縁層
１８ 第２の導電層
１８ａ、１８ｂ 絶縁層
１９ ダイオード素子
２０、４０ 不揮発性メモリセルアレイ
２１ 積層体
２６ 絶縁層
２７ 帯状溝
２８ ポリシリコン
２９ コンタクトホール
１５１１ Ｎ型ポリシリコン層
１５１２ 層間絶縁膜
１５１３ Ｐ型ポリシリコン層
１５１４ 金属シリサイド層
１５１５ 抵抗変化層
１５１６ 金属層
１５１７ 柱状電極
１６１１ 導電層
１６１２ 層間絶縁膜
１６１３ 抵抗変化層
１６１４ 第１半導体層
１６１５ 第２半導体層
１６１６ 柱状電極
Claims (20)
- 基板主面に対して垂直に配置された柱状電極と、
前記基板主面に対して平行に配置された第１の導電層と、
前記第１の導電層に積層方向に接して配置された半導体層と、
前記半導体層に積層方向に接して配置された第２の導電層と、
前記柱状電極と前記第１の導電層との間に設けられ、かつ電気的信号の印加に基づいて可逆的に抵抗値が変化する抵抗変化層と、
前記柱状電極と前記半導体層との間に設けられ、前記半導体層と同じ母体元素を有する酸化物絶縁層と、
前記柱状電極と前記第２の導電層との間に設けられた絶縁層と、を備える、
不揮発性メモリセル。 - 前記半導体層は、前記第１の導電層の上に配置され、
前記第２の導電層は、前記半導体層の上に配置され、
前記抵抗変化層は、前記第１の導電層と同じ母体元素を有している、
請求項１に記載の不揮発性メモリセル。 - 前記抵抗変化層は、前記柱状電極と前記第１の導電層との交差部にのみ形成されている、
請求項２に記載の不揮発性メモリセル。 - 前記抵抗変化層は、前記抵抗変化層と前記柱状電極との界面から前記第１の導電層へ向かって、前記抵抗変化層の酸素不足度が大きくなる、
請求項２に記載の不揮発性メモリセル。 - 前記第２の導電層は、前記抵抗変化層と同じ母体金属で構成される、
請求項１に記載の不揮発性メモリセル。 - 前記抵抗変化層は、第１の金属酸化物を有する第１の抵抗変化層と、酸素不足度が前記第１の金属酸化物の酸素不足度よりも大きい第２の金属酸化物を有する第２の抵抗変化層とが前記基板主面に対して平行な方向に積層された構造である、
請求項１に記載の不揮発性メモリセル。 - 前記第１の抵抗変化層は、前記柱状電極の側面に接して、当該側面を被覆するように形成され、
前記第２の抵抗変化層は、前記第１の抵抗変化層と前記第１の導電層との交差部のみに形成されている、
請求項６に記載の不揮発性メモリセル。 - 基板主面に対し垂直に配置された複数の柱状電極と、
前記基板主面に対して平行に配置された第１の導電層と、前記第１の導電層に積層方向に接して配置された半導体層と、前記半導体層に積層方向に接して配置された第２の導電層とからなる複数の積層体と、複数の層間絶縁膜とが、交互に積層された積層構造と、
前記柱状電極と前記各第１の導電層との間に設けられ、かつ電気的信号の印加に基づいて可逆的に抵抗値が変化する抵抗変化層と、
前記柱状電極と前記各半導体層との間に設けられ、前記半導体層と同じ母体元素を有する酸化物絶縁層と、
前記柱状電極と前記各第２の導電層との間に設けられた絶縁層と、を備える、
不揮発性メモリセルアレイ。 - 前記半導体層は、前記第１の導電層の上に配置され、
前記第２の導電層は、前記半導体層の上に配置され、
前記抵抗変化層は、前記第１の導電層と同じ母体元素を有している、
請求項８に記載の不揮発性メモリセルアレイ。 - 前記抵抗変化層は、前記柱状電極と前記第１の導電層との交差部にのみ形成されている、
請求項９に記載の不揮発性メモリセルアレイ。 - 前記抵抗変化層は、前記抵抗変化層と前記柱状電極との界面から前記第１の導電層へ向かって、前記抵抗変化層の酸素不足度が大きくなる、
請求項９に記載の不揮発性メモリセルアレイ。 - 前記第２の導電層は、前記抵抗変化層と同じ母体金属で構成される、
請求項８に記載の不揮発性メモリセルアレイ。 - 前記抵抗変化層は、第１の金属酸化物を有する第１の抵抗変化層と、酸素不足度が前記第１の金属酸化物の酸素不足度よりも大きい第２の金属酸化物を有する第２の抵抗変化層とが前記基板主面に対して平行な方向に積層された構造である、
請求項８に記載の不揮発性メモリセルアレイ。 - 前記第１の抵抗変化層は、前記柱状電極の側面に接して、当該側面を被覆するように形成され、
前記第２の抵抗変化層は、前記第１の抵抗変化層と前記第１の導電層との交差部のみに形成されている、
請求項１３に記載の不揮発性メモリセルアレイ。 - 前記複数の柱状電極は、前記基板主面内に行列状に分布する位置に配置される、
請求項８に記載の不揮発性メモリセルアレイ。 - 前記抵抗変化層は、酸素不足型金属酸化物で構成される、
請求項８に記載の不揮発性メモリセルアレイ。 - 前記第１の導電層および前記抵抗変化層の母体金属元素はタンタルである、
請求項８に記載の不揮発性メモリセルアレイ。 - 基板上に、層間絶縁膜、第１の導電層、半導体層、及び第２の導電層を前記基板の主面に平行に積層して積層構造を形成し、さらに前記積層構造と同等の積層構造を前記基板の主面に平行に１つ以上形成する工程（ａ）と、
前記複数の積層構造を積層方向に貫通する複数の帯状溝を形成する工程（ｂ）と、
前記複数の帯状溝の側面に露出する前記積層構造の側面表層を酸化させることにより、前記第１の導電層の側面表層に、与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を形成すると同時に、前記半導体層、前記第２の導電層の側面表層にそれぞれ絶縁膜を形成する工程（ｃ）と、
前記帯状溝に充填材料を埋め込み、前記充填材料の一部をエッチングにて除去することにより、コンタクトホールを形成する工程（ｄ）と、
前記コンタクトホールに導電性材料を埋め込むことにより、前記コンタクトホール中に前記抵抗変化層に接続する柱状電極を形成する工程（ｅ）と、
前記帯状溝内の前記充填材料の残部を除去する工程（ｆ）と、
前記帯状溝内の前記充填材料の残部が除去されてできた空間に露出した前記第１の導電層を酸化することにより絶縁膜を形成する工程（ｇ）と、を含む、
不揮発性メモリセルアレイの製造方法。 - 前記工程（ｃ）において、酸化処理を２回行い、酸素含有量が大きい第１の抵抗変化層と、酸素含有量が小さい第２の抵抗変化層をそれぞれ形成する、
請求項１８に記載の不揮発性メモリセルアレイの製造方法。 - 基板上に、層間絶縁膜、第１の導電層、半導体層、及び第２の導電層を前記基板の主面に平行に積層して積層構造を形成し、さらに前記積層構造と同等の積層構造を前記基板の主面に平行に１つ以上形成する工程（ａ）と、
前記複数の積層構造を積層方向に貫通する複数の帯状溝を形成する工程（ｂ）と、
前記複数の帯状溝の側面に露出する前記積層構造の側面表層を酸化させることにより、前記第１の導電層の側面表層に、第２の抵抗変化層を形成すると同時に、前記半導体層、前記第２の導電層の側面表層にそれぞれ絶縁膜を形成する工程（ｈ）と、
前記帯状溝に充填材料を埋め込み、前記充填材料の一部をエッチングにて除去することにより、コンタクトホールを形成する工程（ｄ）と、
前記コンタクトホールの内壁に、与えられる電気的信号に基づいて可逆的に抵抗値が変化する第１の抵抗変化層を形成する工程（ｉ）と、
前記コンタクトホールに導電性材料を埋め込むことにより、前記コンタクトホール中に前記第１の抵抗変化層に接続する柱状電極を形成する工程（ｊ）と、
前記帯状溝内の前記充填材料の残部を除去する工程（ｆ）と、
前記帯状溝内の前記充填材料の残部が除去されてできた空間に露出した前記第１の導電層を酸化することにより絶縁膜を形成する工程（ｇ）と、を含む、
不揮発性メモリセルアレイの製造方法。
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| WO (1) | WO2012001960A1 (ja) |
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| US9601692B1 (en) | 2010-07-13 | 2017-03-21 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
| US9012307B2 (en) | 2010-07-13 | 2015-04-21 | Crossbar, Inc. | Two terminal resistive switching device structure and method of fabricating |
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| US9570678B1 (en) | 2010-06-08 | 2017-02-14 | Crossbar, Inc. | Resistive RAM with preferental filament formation region and methods |
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| WO2011156787A2 (en) | 2010-06-11 | 2011-12-15 | Crossbar, Inc. | Pillar structure for memory device and method |
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-
2011
- 2011-06-29 CN CN2011800026542A patent/CN102473707A/zh active Pending
- 2011-06-29 JP JP2011544316A patent/JP4921620B2/ja active Active
- 2011-06-29 WO PCT/JP2011/003697 patent/WO2012001960A1/ja active Application Filing
- 2011-06-29 US US13/382,321 patent/US9006793B2/en active Active
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|---|---|
| US9006793B2 (en) | 2015-04-14 |
| WO2012001960A1 (ja) | 2012-01-05 |
| CN102473707A (zh) | 2012-05-23 |
| US20120104351A1 (en) | 2012-05-03 |
| JPWO2012001960A1 (ja) | 2013-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120110 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120202 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4921620 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150210 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |