JP4509467B2 - 不揮発可変抵抗素子、及び記憶装置 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 30
- 230000015654 memory Effects 0.000 claims description 61
- AMWRITDGCCNYAT-UHFFFAOYSA-L hydroxy(oxo)manganese;manganese Chemical group [Mn].O[Mn]=O.O[Mn]=O AMWRITDGCCNYAT-UHFFFAOYSA-L 0.000 claims description 20
- 239000011159 matrix material Substances 0.000 claims description 9
- 239000002356 single layer Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 19
- 239000010410 layer Substances 0.000 description 18
- 230000008859 change Effects 0.000 description 17
- 230000009467 reduction Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源を切った場合にもデータが保持される不揮発可変抵抗素子、該不揮発可変抵抗素子を用いた記憶装置に関する。
【０００２】
【従来の技術】
現在研究が進められている不揮発性メモリの中でも、ＭＲＡＭ（Magneto - resistive Random Access Memory ）やＯＵＭ（Ovonic Universal Memory ）のように抵抗値（以下、単に「抵抗」とする場合もある）の違いを電流で読み取る不揮発可変抵抗素子を用いた記憶装置は、その高い書き換え耐性と高速動作により注目を集めている。また、これらのメモリはＤＲＡＭ、フラッシュ・メモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory）にあるような微細加工上の統計物理学的な限界が存在しないという利点がある。
【０００３】
図７は従来の不揮発可変抵抗素子を用いた記憶装置の概要を示す説明図である。このような不揮発可変抵抗素子Ｒｖは、例えば、特許文献１に開示されている。１は第１電極であり、第１電極１の上部には不揮発可変抵抗体２が膜状に形成され、不揮発可変抵抗体２の上部には第２電極３が形成され不揮発可変抵抗素子Ｒｖを構成している。不揮発可変抵抗素子Ｒｖは絶縁性を有する基板９の表面に形成される。このような構造の不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間にパルス電源Ｖｐを印加することにより、常温においても動作が可能な記憶素子（記憶装置）となる。不揮発可変抵抗体２としては、ペロブスカイト構造のマンガン酸化物、例えば、Ｐｒ0.7 Ｃａ0.3 ＭｎＯ3が知られている。不揮発可変抵抗体２は印加されるパルス電圧により抵抗値を変化させるが、電源を切った場合にもその抵抗値を保持するという不揮発性を有する。多くの不揮発可変抵抗素子Ｒｖをマトリックス状に配置すれば、基板９に記憶装置を形成することができる。
【０００４】
図８は図７の記憶装置において電圧パルスの印加に対する抵抗値の変化状況を示すグラフである。横軸は印加パルス数（印加パルスコード）、縦軸は抵抗値（Ω）、印加パルスの電圧は２．９Ｖ、パルス幅１７ｎｓ（ナノ秒）、パルス極性を正負（＋−）で示す。例えば、１個目のパルス（印加パルスコード１）は負であり、１個目のパルスを印加した後の抵抗値は１０の４乗から１０の６乗へ変化（増加）している。２個目のパルス（印加パルスコード２）は正であり、２個目のパルスを印加した後の抵抗値は１０の６乗から１０の４乗へ変化（減少）している。この抵抗の違い（変化）を、例えば、論理信号１、０に対応させて論理信号として記憶させることができる。また、電源を切ったときにも抵抗値は保持されるので不揮発性の記憶装置として用いることができる。
【０００５】
図９、図１０は従来の不揮発可変抵抗素子を用いた記憶装置におけるメモリセルの例を示す回路図である。図９はマトリックス状に配置された不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてトランジスタを用いたメモリセル（以下、１Ｔ１Ｒ型メモリセル）であり、ここで、トランジスタはＭＯＳトランジスタ５により構成されている。メモリセルはＭＯＳトランジスタ５および不揮発可変抵抗素子Ｒｖにより構成されている。図１０はマトリックス状に配置された不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてダイオードを用いたメモリセル（以下、１Ｄ１Ｒ型メモリセル）である。メモリセルはダイオード６および不揮発可変抵抗素子Ｒｖにより構成されている。
【０００６】
１Ｔ１Ｒ型メモリセルにおいて、ＭＯＳトランジスタ５はゲート電極、ソース（ソース領域）、ドレイン（ドレイン領域）を有している。ゲート電極は記憶装置のワード線ＷＬに、ソースはソース線ＳＬに、ドレインは不揮発可変抵抗Ｒｖの一端子にそれぞれ接続されている。不揮発可変抵抗素子Ｒｖの他端子はビット線ＢＬに接続されている。図１０の１Ｄ１Ｒ型メモリセルにおいて、ダイオード６のアノードはワード線ＷＬに、カソードはビット線ＢＬに接続されている。
【０００７】
１Ｔ１Ｒ型メモリセルにおいて、書き換え（ライトまたはリセット）をする場合には、先ず、選択対象のメモリセル（以下、選択セル）のゲート電極につながるワード線ＷＬの電位を上げてＭＯＳトランジスタ５をオンする。次に、選択セルのビット線ＢＬとソース線ＳＬとの間に電位差（電圧）を与えることにより不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間に適切な電圧を印加して、不揮発可変抵抗体２の抵抗を変化させる。ここで、例えば、抵抗を上げるための動作をライト、抵抗を下げるための動作をリセットと定義する（以下同様）。ライト時には、ビット線ＢＬに正の電圧パルスを印加し、ソース線ＳＬを接地電位にする。また、リセット時には、ビット線ＢＬを接地電位にし、ソース線ＳＬに正の電圧パルスを印加する。つまりライト時とリセット時とにおいて、不揮発可変抵抗体２に反対のパルス（正負が逆のパルス）が加わることになるから、抵抗を変化させることができる。
【０００８】
１Ｔ１Ｒ型メモリセルにおける他の書き換え方法として、次の方法もある。すなわち、ライト時には、上述のライト時と同様にして、ビット線ＢＬに正の電圧パルスを印加し、ソース線ＳＬを接地電位にする。また、リセット時には、ビット線ＢＬを接地電位にし、ソース線ＳＬに印加する正の電圧パルスの電圧（振幅）をライト時より小さくし、パルス幅をライト時より長くする。
【０００９】
１Ｔ１Ｒ型メモリセルにおいて、読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬまたはソース線ＳＬに印加する正の電圧を小さくし、読み出し破壊を防止する。
【００１０】
１Ｄ１Ｒ型メモリセルにおいて、書き換えをする場合には、先ず、選択セルのワード線ＷＬの電位を上げ、ビット線ＢＬを接地電位にする。このとき、選択セル以外のメモリセル（以下、非選択セル）においては、ワード線ＷＬを接地電位とし、ビット線ＢＬの電位を正電位とすることにより、ダイオード６の整流作用が働き、非選択セルには電圧は印加されない。リセット時の電圧パルスの電圧（振幅）は、ライト時の電圧パルスの電圧より小さくし、さらに、パルス幅をライト時より長くする。
【００１１】
１Ｄ１Ｒ型メモリセルにおいて、読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬ（または、ソース線ＳＬ）に印加する電圧を低くし、読み出し破壊を防止する。
【００１２】
図１１は従来の１Ｔ１Ｒ型メモリセルの断面模式図である。なお、断面を示す斜線は省略する（以下においても同様）。単結晶シリコン等により構成される基板１０に、ＭＯＳトランジスタ５のドレイン（ドレイン領域）５ｄおよびソース（ソース領域）５ｓが形成される。基板１０の表面に形成された絶縁層１１には、ドレイン５ｄおよびソース５ｓに対応する位置にゲート電極５ｇが形成される。ドレイン５ｄは、絶縁層１１を貫通するプラグ７を介して絶縁層１１の表面に形成された不揮発可変抵抗素子Ｒｖの第１電極１に接続される。第１電極１の上にはさらに、不揮発可変抵抗体２、第２電極３が順次積層して形成され、不揮発可変抵抗素子Ｒｖを構成する。つまり、不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３とは基板１０の表面と交差する方向において対向する構成とされている。不揮発可変抵抗素子Ｒｖは絶縁層１１の上に積層して形成され表面を平坦化する絶縁層１２により保護されている。絶縁層１１の表面にはビット線ＢＬが形成され、第２電極３はビット線ＢＬに接続される。なお、ゲート電極５ｇは延在してワード線ＷＬに、ソース５ｓは延在してソース線ＳＬに、それぞれ接続される。
【００１３】
図１２は従来の１Ｄ１Ｒ型メモリセルの断面模式図である。図１１と同様な部分については同一符号を付して、説明は省略する。なお、基板１０は省略している。ワード線ＷＬと第１電極１との間に半導体ＰＮ接合により構成されるダイオード６が形成され、ダイオード６のアノード６ｐはワード線ＷＬに、カソード６ｎは第１電極１に接続される。図１１の場合と同様にして、第１電極１の上に、不揮発可変抵抗体２、第２電極３が順次積層して形成され、不揮発可変抵抗素子Ｒｖを構成する。つまり、不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３とは基板１０の表面と交差する方向において対向する構成とされている。
【００１４】
【特許文献１】
米国特許第６２０４１３９Ｂ１号明細書
【００１５】
【発明が解決しようとする課題】
記憶装置、特に、メモリセルを多数マトリックス状に配置した半導体記憶装置（メモリチップ）においては、スケーリング則に従いメモリセルにスケーリング（寸法の比例縮小）を施し、メモリセルの平面上の面積を縮小して高集積化することにより大容量化（記憶容量の増加）を図っている。スケーリングという表現は一般的に寸法の比例縮小を意味することが多いが、寸法を比例拡大する場合に用いること（実施の形態３参照）もある。両者の違いを示す必要があるときは縮小スケーリング、拡大スケーリングと表現する。
【００１６】
不揮発可変抵抗素子Ｒｖを用いた記憶装置においても、大容量化が求められていることから、スケーリングによるメモリセルの平面上の面積（特に、不揮発可変抵抗体の平面上の面積）を縮小することが検討されている。しかし、従来の不揮発可変抵抗素子の構造においては、スケーリングにより不揮発可変抵抗体（第１電極、第２電極）の平面上の面積を縮小すると、それに反比例して抵抗が増加することから、以下に述べるように、メモリセルにおける時定数（τ＝ＣＲ）が大きくなり、動作が遅くなるという問題がある。
【００１７】
図１３は従来の不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。同図（ａ）はスケーリング前の不揮発可変抵抗素子Ｒｖの斜視図、同図（ｂ）は（ａ）における不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施したスケーリング後の不揮発可変抵抗素子Ｒｖの斜視図である。簡単のために第１電極１、不揮発可変抵抗体２、第２電極３は面積を同一の矩形として示す。スケーリング前においては、短辺の長さはａ、長辺の長さはｂであり、スケーリング後においては、短辺の長さはａ／ｋ、長辺の長さはｂ／ｋである。なお、不揮発可変抵抗体２の膜厚については、スケーリングを適用する場合にはｔ／ｋ、スケーリングを適用しない場合にはｔとなる。
【００１８】
スケーリング前において、第１電極１と第２電極３とが対向する表面積Ｓｏはａｂ（短辺の長さａ×長辺の長さｂ）である。スケーリング後において、第１電極１と第２電極３とが対向する表面積Ｓｓはａｂ／ｋ2 （短辺の長さａ／ｋ×長辺の長さｂ／ｋ）である。スケーリング前の抵抗Ｒｏは不揮発可変抵抗体２の抵抗率をρとすれば等価的にＲｏ＝ρｔ／ａｂとなる。スケーリング後の抵抗Ｒｓも同様に計算できる。つまり、膜厚ｔについてスケーリングを適用しない場合には、Ｒｓ＝ρｔｋ2 ／ａｂ＝ｋ2 Ｒｏとなり、スケーリングにより抵抗はスケーリング前のｋ2倍に増加することになる。また、膜厚ｔについてスケーリングを適用する場合には、Ｒｓ＝ρｔｋ／ａｂ＝ｋＲｏとなり、スケーリングにより抵抗はスケーリング前のｋ倍に増加することになる。不揮発可変抵抗体２の膜厚ｔについて、スケーリングを適用する場合、適用しない場合、いずれの場合にも、不揮発可変抵抗素子Ｒｖにおける抵抗の増加は避けられない。
【００１９】
図１４は不揮発可変抵抗素子の抵抗の増加に伴う特性の低下を説明するグラフである。同図（ａ）は一辺の長さａ（μｍ）の正方形をなして対向する第１電極１および第２電極３を有する不揮発可変抵抗素子Ｒｖのスケーリングに伴う抵抗の変化（増加）を示す。同図（ｂ）は抵抗の増加による時定数τの変化をパラメータとして、各時定数τにおけるビット線ＢＬの電位の変化状況を示す。
【００２０】
同図（ａ）において、横軸は正方形の一辺の長さａ（μｍ）を、縦軸は各寸法における抵抗値を相対値として示す。抵抗値は、長さａ＝１（μｍ）の場合（横軸１）を１００として規格化して示す。例えば、ｋ＝５として、ａ＝０．２（μｍ）に縮小した場合（横軸０．２）、膜厚ｔについてスケーリングを適用しないときは、上述した計算式に従い、抵抗値はｋ2倍（２５倍）、つまり２５００となる。
【００２１】
同図（ｂ）において、横軸は時間（μｓ）を、縦軸はビット線ＢＬの電位の飽和値を１００として相対的な電位を示す。曲線Ｔ１の時定数τは１０（μｓ）、曲線Ｔ２の時定数τは１（μｓ）、曲線Ｔ３の時定数τは１００（ｎｓ）、曲線Ｔ４の時定数τは１０（ｎｓ）である。例えば、曲線Ｔ３の場合に抵抗が１００であるとし、抵抗を２５倍（つまり抵抗を２５００）とした場合に、単純に計算して時定数τ（＝ＣＲ）は１００（ｎｓ）から２５００（ｎｓ）＝２．５（μｓ）へと増加する。つまり、曲線Ｔ３であったビット線ＢＬの電位の変化は曲線Ｔ２よりもさらに遅くなり、メモリセルの動作速度の低下となる。このように、従来の不揮発可変抵抗素子Ｒｖにおいては、スケーリングによる抵抗の増加に伴い、動作速度、特に読み出し速度が低下するという問題がある。
【００２２】
本発明は、斯かる問題に鑑みてなされたものであり、スケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合において、抵抗の増加を抑制できる構造の不揮発可変抵抗素子を提供することを目的とする。
【００２３】
また、本発明は、不揮発可変抵抗素子をマトリックス状に配置してなる記憶装置において、スケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合に抵抗の増加を抑制できる構造の不揮発可変抵抗素子とすることにより、スケーリングを施しても動作速度の低下が生じない記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明に係る不揮発可変抵抗素子は、対向して基板上に形成された第１電極および第２電極と、第１電極および第２電極の間に形成された単層の不揮発可変抵抗体とを備え、前記第１電極と前記第２電極との間に電流又は電圧を印加することで、前記不揮発可変抵抗体の抵抗値を変える不揮発可変抵抗素子であって、前記第１電極および第２電極は、前記基板の面に平行な方向において対向しており、前記不揮発可変抵抗体は、前記基板の面に垂直な方向に延びるように設けられた前記第１電極の外周に形成されており、前記第２電極は、前記不揮発可変抵抗体の外周に形成されていることを特徴とする。
【００２７】
本発明に係る不揮発可変抵抗素子において、前記第１電極は円柱状または角柱状であることを特徴とする。
【００２８】
本発明に係る不揮発可変抵抗素子において、前記不揮発可変抵抗体はペロブスカイト構造のマンガン酸化物であることを特徴とする。
【００２９】
本発明に係る不揮発可変抵抗素子において、前記マンガン酸化物は、Ｐｒ(1-x) Ｃａx ＭｎＯ3 、Ｌａ(1-x) Ｃａx ＭｎＯ3、またはＬａ(1-x-y) Ｃａx Ｐｂy ＭｎＯ3のいずれかであることを特徴とする。
【００３０】
本発明に係る不揮発可変抵抗素子において、前記マンガン酸化物は、Ｐｒ0.7 Ｃａ0.3 ＭｎＯ3 、Ｌａ0.65Ｃａ0.35ＭｎＯ3、またはＬａ0.65Ｃａ0.175 Ｐｂ0.175ＭｎＯ3 のいずれかであることを特徴とする。
【００３１】
本発明に係る記憶装置は、前記不揮発可変抵抗素子および該不揮発可変抵抗素子に接続されて不揮発可変抵抗素子の選択を行う選択素子をメモリセルとしてマトリックス状に配置したことを特徴とする。
【００３２】
本発明に係る記憶装置において、前記選択素子は、前記不揮発可変抵抗素子のいずれかを選択して不揮発可変抵抗素子に印加する電流を制御することを特徴とする。
【００３３】
本発明に係る記憶装置において、前記選択素子は、前記基板に形成されたトランジスタ、またはダイオードであることを特徴とする。
【００３４】
本発明に係る記憶装置において、前記トランジスタは、ＭＯＳトランジスタであり、該ＭＯＳトランジスタのドレインは前記第１電極に接続されていることを特徴とする。
【００３５】
本発明に係る記憶装置において、前記ダイオードのカソードは前記第１電極に接続されていることを特徴とする。
【００３６】
本発明に係る記憶装置において、前記メモリセルは、前記選択素子に接続されたワード線および前記不揮発可変抵抗素子に接続されたビット線を有し、前記第２電極は前記ビット線に接続されていることを特徴とする。
【００３９】
本発明にあっては、基板上に形成した不揮発可変抵抗素子の第１電極および第２電極を基板の面方向において対向するように形成することとしたので、不揮発可変抵抗素子にスケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合において、抵抗の増加を抑制した不揮発可変抵抗素子とすることができる。特に、第１電極の周囲に不揮発可変抵抗体を形成し、不揮発可変抵抗体の周囲に第２電極を形成するので、レイアウト等が容易になり、大容量の記憶装置に適した不揮発可変抵抗素子とすることができる。また、不揮発可変抵抗体をペロブスカイト構造のマンガン酸化物により構成することから、記憶装置に適した安定した抵抗変化を生じる不揮発可変抵抗素子とすることができる。
【００４０】
本発明にあっては、第１電極および第２電極を基板の面方向において対向するように形成した不揮発可変抵抗素子によりメモリセルを構成することとしたので、不揮発可変抵抗素子にスケーリングを施してメモリセルの平面上の面積を縮小した場合において、不揮発可変抵抗素子の抵抗の増加を抑制でき、動作速度（アクセス時間）の低下が生じない記憶装置とすることが可能となる。特に、１Ｔ１Ｒ型メモリセルおよび１Ｄ１Ｒ型メモリセルにおける不揮発可変抵抗素子にスケーリングを施して平面上の面積を縮小する場合において、不揮発可変抵抗素子の抵抗の増加を抑制でき、動作速度（アクセス時間）の低下が生じない記憶装置とすることが可能となる。
【００４２】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて説明する。
＜実施の形態１＞
図１は実施の形態１に係る不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。同図（ａ）はスケーリングを施す前の不揮発可変抵抗素子Ｒｖの斜視図である。同図（ｂ）は（ａ）における不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施したスケーリング後の不揮発可変抵抗素子Ｒｖの斜視図である。（ａ）において、不揮発可変抵抗素子Ｒｖは、半径ｒ、高さｈの円柱（円柱状）の第１電極１を内側電極として形成している。第１電極１の外周に円筒状の不揮発可変抵抗体２を膜厚ｔで層状に形成し、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて半径ｒ＋ｔの円筒状の第２電極３を外側電極として形成している。（ｂ）において、不揮発可変抵抗素子Ｒｖは、１／ｋ（ｋ＞１）倍のスケーリングにより、第１電極１は半径ｒ／ｋ、高さｈ（高さ方向はスケーリング非適用）となっている。また、不揮発可変抵抗体２は膜厚ｔ／ｋ（膜厚ｔへのスケーリング適用時）またはｔ（膜厚ｔへのスケーリング非適用時）となり、第２電極３は半径〔（ｒ＋ｔ）／ｋ〕（膜厚ｔへのスケーリング適用時）または〔（ｒ／ｋ）＋ｔ〕（膜厚ｔへのスケーリング非適用時）の円筒状の第２電極３を外側電極となる。なお、以下の抵抗の計算において、不揮発可変抵抗体２の抵抗率はρで近似する。
【００４３】
同図（ａ）において、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｏは２πｒｈであり、膜厚ｔであるから、第１電極１の表面積Ｓｏを用いてスケーリング前の抵抗Ｒｏを近似計算すれば、Ｒｏ＝ρｔ／２πｒｈとなる。また、スケーリング後の（ｂ）において、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｓは２πｒｈ／ｋである。膜厚ｔへのスケーリング非適用時におけるスケーリング後の抵抗Ｒｓはρｔ／Ｓｓ＝ρｔｋ／２πｒｈ＝ｋＲｏとなる。したがって、１／ｋ倍のスケーリングを施した場合において、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏはｋとなる。これは従来の不揮発可変抵抗素子Ｒｖのスケーリングにおいて、抵抗がｋ2倍に増加することと比較してｋ倍の増加に留まっており、抵抗の増加を抑制できることを示している。また、膜厚ｔへのスケーリング適用時における抵抗Ｒｓは（ρｔ／ｋ）／Ｓｓ＝ρｔ／２πｒｈ＝Ｒｏとなる。つまり、１／ｋ倍のスケーリングによる抵抗の増加比Ｒｓ／Ｒｏは１となり、抵抗の増加は生じない。これは従来の不揮発可変抵抗素子Ｒｖのスケーリングにおいて抵抗がｋ倍に増加することと比較するまでも無く、抵抗の増加を抑制できることを示している。また、第２電極３が不揮発可変抵抗体２に対向する側の表面積も第１電極１の表面積（Ｓｏ、Ｓｓ）と同様に縮小されるが、抵抗の算出は第１電極１の表面積を用いて近似するので、詳細な表面積の計算は省略する。
【００４４】
不揮発可変抵抗素子Ｒｖは基板（不図示）上に形成され、第１電極１および第２電極３は、基板の面方向において対向するように形成される。上述したとおり、不揮発可変抵抗素子Ｒｖを３次元構造とすることにより、スケーリングを施して不揮発可変抵抗素子Ｒｖの平面上の面積を縮小した場合において、不揮発可変抵抗素子Ｒｖの抵抗の増加を抑制することができる。つまり、従来技術において生じていたスケーリングによる第１電極１の表面積の縮小に伴う抵抗の増加は生じない。なお、実施の形態１に係る不揮発可変抵抗素子Ｒｖを記憶装置（メモリセル）に適用すれば、スケーリングによる動作速度の低下が生じない大容量の記憶装置を実現できる。
【００４５】
また、第１電極１を内側電極とし、第１電極１の外周（周囲）に不揮発可変抵抗体２を形成し、不揮発可変抵抗体２の外周（周囲）に第２電極３を外側電極として形成することにより、基板の表面上に占める面積を確実に低減できる。つまり、第１電極１の外周を不揮発可変抵抗体２により包囲し、不揮発可変抵抗体２の外周を第２電極３により包囲する構造とするので、第１電極１の平面上の面積の縮小がそのまま可変抵抗素子の面積の縮小となる。例えば、不揮発可変抵抗素子Ｒｖの中心を占める第１電極１の表面上の面積は、スケーリング前においてはπｒ2 であるが、１／ｋ倍のスケーリングによりπｒ2／ｋ2 に低減できる。また、第１電極１の周囲に不揮発可変抵抗体２を、不揮発可変抵抗体２の周囲に第２電極３を配置することにより、レイアウトが容易になり、製造過程においてマスクの位置合わせが容易になることから、さらに高密度のレイアウトが可能となる。また、第１電極１を円柱（円柱状）、第２電極を円筒（円筒状）としたが、第１電極１を角柱（角柱状）とすれば、さらにレイアウトが容易になり、高密度化が可能になる。なお、第１電極１の構造は円柱、角柱であればレイアウトが容易であり好ましいが、これに限るものではなく、これらに類似する立体形状（柱状）であれば良い。不揮発可変抵抗体２、第２電極３の形状は第１電極の形状に応じて適宜変更されることは言うまでも無い。
【００４６】
なお、本発明においては、不揮発可変抵抗体２として、ペロブスカイト構造のマンガン酸化物を用いた。特に、マンガン酸化物としては、Ｐｒ(1-x) Ｃａx ＭｎＯ3 、Ｌａ(1-x) Ｃａx ＭｎＯ3、またはＬａ(1-x-y) Ｃａx Ｐｂy ＭｎＯ3により表される物質がいずれも安定した良好な記憶特性（パルス印加に伴う抵抗変化の発生）を示した。さらに具体的には、Ｐｒ0.7 Ｃａ0.3 ＭｎＯ3 、Ｌａ0.65Ｃａ0.35ＭｎＯ3、Ｌａ0.65Ｃａ0.175 Ｐｂ0.175ＭｎＯ3 が良好な記憶特性を示した。不揮発可変抵抗体２の成膜はスパッタリング法により行い、パターニングはホトリソグラフィ技術を用いて行った。第１電極１、第２電極３の成膜はターゲットとしてプラチナまたはイリジウムを用いてスパッタリング法により行い、パターニングはホトリソグラフィ技術を用いて行った。第１電極１の半径ｒは約０．１〜０．３μｍ、高さｈは約０．５〜１μｍとし、不揮発可変抵抗体２の膜厚は約１００〜３００ｎｍとして所望の抵抗値を得た。
【００４７】
図２は実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施した場合を示す。スケーリングに際して不揮発可変抵抗体２の膜厚ｔにはスケーリングを適用しない場合における抵抗の変化状況を示す。なお、スケーリングによる抵抗の変化を比較する為に従来構造の不揮発可変抵抗素子Ｒｖにおける抵抗の変化状況を併せて示す。基本的な計算方法（近似計算方法）は、図１において説明したとおりである。構造は第１電極１が円柱、角柱の場合を示し、これらにおいては簡単のために第１電極１、不揮発可変抵抗体２のみを示し、第２電極３は省略している。
【００４８】
第１電極１が円柱の場合、スケーリング前において、半径はｒ、高さはｈとし、スケーリング後において、半径はｒ／ｋ、高さはｈとする。また、第１電極１の周囲に円筒状に形成された不揮発可変抵抗体２の膜厚はｔでスケーリング前後において同一とする。スケーリングによる抵抗の増加は図１において説明したとおりであり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏはｋとなる。これに対し、従来構造におけるＲｓ／Ｒｏはｋ2（図１３参照）である。つまり、円柱構造の不揮発可変抵抗素子Ｒｖは、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００４９】
第１電極１が角柱の場合、スケーリング前において、辺の長さ（周囲長）は２（ａ＋ｂ）、高さはｈとし、スケーリング後において、辺の長さ（周囲長）は２（ａ＋ｂ）／ｋ、高さはｈとする。また、第１電極１の周囲に枠状に形成された不揮発可変抵抗体２の膜厚はｔでスケーリング前後において同一とする。したがって、スケーリング前において、第１電極１の表面積Ｓｏは２（ａ＋ｂ）ｈであり、膜厚ｔであるから、第１電極１の表面積Ｓｏを用いて抵抗Ｒｏを近似計算すれば、Ｒｏ＝ρｔ／２（ａ＋ｂ）ｈとなる。また、スケーリング後において、第１電極１の表面積Ｓｓは２（ａ＋ｂ）ｈ／ｋであり、膜厚ｔであるから、第１電極１の表面積Ｓｓを用いて抵抗Ｒｓを近似計算すれば、Ｒｓ＝ρｔｋ／２（ａ＋ｂ）ｈ＝ｋＲｏとなる。したがって、スケーリングを施した場合において、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏはｋとなる。これに対し、従来構造におけるＲｓ／Ｒｏは上述のとおりｋ2である。つまり、角柱構造の不揮発可変抵抗素子Ｒｖは、円柱構造の不揮発可変抵抗素子Ｒｖと同様に、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００５０】
図３は実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施した場合を示す。図３は、スケーリングに際して不揮発可変抵抗体２の膜厚ｔにもスケーリングを適用する場合における抵抗の変化状況を示す。なお、スケーリングによる抵抗の変化を比較する為に従来構造の不揮発可変抵抗素子Ｒｖにおける抵抗の変化状況を併せて示す。基本的な計算方法（近似計算方法）は、図１において説明したとおりである。構造は第１電極１が円柱、角柱の場合を示し、これらにおいては簡単のために第１電極１、不揮発可変抵抗体２のみを示し、第２電極３は省略している。
【００５１】
第１電極１が円柱の場合、図２の円柱の場合と同様、スケーリング前において、半径はｒ、高さはｈとし、スケーリング後において、半径はｒ／ｋ、高さはｈとする。また、第１電極１の周囲に円筒状に形成された不揮発可変抵抗体２の膜厚は、スケーリング前においてｔとし、スケーリング後においてｔ／ｋとする。抵抗の増加は図１において説明したとおりであり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１となりスケーリングによる抵抗の増加は生じない。これに対し、従来構造におけるＲｓ／Ｒｏはｋ（図１３参照）である。つまり、円柱構造の不揮発可変抵抗素子Ｒｖは、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００５２】
第１電極１が角柱の場合、図２の角柱の場合と同様、スケーリング前において、辺の長さ（周囲長）は２（ａ＋ｂ）、高さはｈとし、スケーリング後において、辺の長さ（周囲長）は２（ａ＋ｂ）／ｋ、高さはｈとする。また、第１電極１の周囲に枠状に形成された不揮発可変抵抗体２の膜厚は、スケーリング前においてｔとし、スケーリング後においてｔ／ｋとする。スケーリング前は、第１電極１の表面積Ｓｏは２（ａ＋ｂ）ｈ／ｋであり、膜厚ｔであるから、第１電極１の表面積Ｓｏを用いて抵抗Ｒｏを近似計算すれば、図２の場合と同様、Ｒｏ＝ρｔ／２（ａ＋ｂ）ｈとなる。また、スケーリング後は、第１電極１の表面積Ｓｓは２（ａ＋ｂ）ｈ／ｋであり、膜厚ｔ／ｋであるから、第１電極１の表面積Ｓｓを用いて抵抗Ｒｓを近似計算すれば、Ｒｓ＝（ρｔ／ｋ）／Ｓｓ＝（ρｔ／ｋ）／〔２（ａ＋ｂ）ｈ／ｋ〕＝ρｔ／２（ａ＋ｂ）ｈ＝Ｒｏとなる。したがって、スケーリングを施した場合において、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１となりスケーリングによる抵抗の増加は生じない。これに対し、従来構造におけるＲｓ／Ｒｏは上述のとおりｋである。つまり、角柱構造の不揮発可変抵抗素子Ｒｖは、円柱構造の不揮発可変抵抗素子Ｒｖと同様に、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００５３】
なお、膜厚ｔについてもスケーリングを適用する図３の場合には、スケーリング後の膜厚ｔ／ｋが十分に厚く、薄膜化に伴う不揮発可変抵抗体２の膜質の劣化がなく、第１電極１と第２電極３との間において、短絡が生じる虞がないことが必要な条件となる。つまり、形成する不揮発可変抵抗体２の膜厚による特性を適宜評価して、スケーリング適用の当否を決定すれば良い。
【００５４】
＜実施の形態２＞
図４は実施の形態２に係る記憶装置における１Ｔ１Ｒ型メモリセルの構造を説明する説明図である。不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてトランジスタ（ＭＯＳトランジスタ５）を用いた１Ｔ１Ｒ型メモリセルを示す。同図（ａ）は平面概略を示し、（ｂ）は（ａ）のＢ−Ｂ線における断面概略を示す。単結晶シリコン等により構成される基板１０に、ＭＯＳトランジスタ５のドレイン５ｄおよびソース５ｓが形成される。基板１０の表面に形成された絶縁層１１には、ドレイン５ｄおよびソース５ｓに対応する位置にゲート電極５ｇが形成される。絶縁層１１は例えばシリコン酸化膜により、ゲート電極５ｇは例えば多結晶シリコンまたは高融点金属等により構成される。ドレイン５ｄは、不揮発可変抵抗素子Ｒｖの第１電極１に接続される。第１電極１は絶縁層１１の表面に円柱状の内側電極として形成される。絶縁層１１の表面上において、第１電極１の外周に円筒状の不揮発可変抵抗体２を層状に形成し、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて円筒状の第２電極３を外側電極として形成する。絶縁層１１の表面にはビット線ＢＬが形成され、第２電極３はビット線ＢＬに接続される。また、ゲート電極５ｇは延在してワード線ＷＬに、ソース５ｓは延在してソース線ＳＬに、それぞれ接続される。
【００５５】
１Ｔ１Ｒ型メモリセルはＭＯＳトランジスタ５および不揮発可変抵抗素子Ｒｖによりメモリセルを構成され、回路構成は従来の回路構成（図９、図１１参照）と同一である。また、ＭＯＳトランジスタ５、不揮発可変抵抗素子Ｒｖは通常の半導体プロセスまたはその改良プロセスにより製造することができる。１Ｔ１Ｒ型メモリセル（ＭＯＳトランジスタ５および不揮発可変抵抗素子Ｒｖ）を基板１０の上にマトリックス状に配置して本発明に係る記憶装置とする。１Ｔ１Ｒ型メモリセルにスケーリングを施して不揮発可変抵抗素子Ｒｖの平面上の面積を縮小することにより、大容量化を図った場合において、不揮発可変抵抗素子Ｒｖの抵抗の増加を抑制できることから、動作速度（アクセス時間）の低下が生じない大容量の記憶装置を実現できる。また、外側電極である第２電極３をビット線に接続することから、レイアウトが容易になりまた集積度を犠牲にすることがなく、大容量化が可能となる。
【００５６】
書き換え（ライトまたはリセット）をする場合には、先ず、選択対象のメモリセル（以下、選択セル）のゲート電極５ｇにつながるワード線ＷＬの電位を上げてＭＯＳトランジスタ５をオンする。次に、選択セルのビット線ＢＬとソース線ＳＬとの間に電位差（電圧）を与えることにより不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間に適切な電圧を印加して、不揮発可変抵抗体２の抵抗を変化させる。例えば、ライト時には、ビット線ＢＬに正の電圧パルス（例えば５Ｖ）を印加し、ソース線ＳＬを接地電位（０Ｖ）にする。つまり、第１電極１の電位を０Ｖとし、第２電極３の電位を５Ｖとして不揮発可変抵抗体２の抵抗を上げる（ライト動作）ことができる。また、リセット時には、ビット線ＢＬを接地電位（０Ｖ）にし、ソース線ＳＬに正の電圧パルス（例えば５Ｖ）を印加する。つまりライト時とリセット時とにおいて、不揮発可変抵抗体２に反対のパルス（正負が逆のパルス）が加わることになるから、不揮発可変抵抗体２の抵抗を下げる（リセット動作）ことができる。なお、リセット時に、ライト時と同一極性（正）でライト時より小さい振幅（例えば２〜３Ｖ）を有し、かつライト時より長いパルス幅を有する電圧パルスを印加した場合にも、同様にリセット動作を行うことができる。なお、印加する電圧パルスの大きさ（電圧値）は不揮発可変抵抗体２の形状（膜厚ｔ）、材料等により適宜調整すべきものであり、通常は２〜３Ｖ程度から５Ｖ程度以下が低消費電力の観点から好ましいが、これに限るものではない。
【００５７】
読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬまたはソース線ＳＬに印加する正の電圧を小さくし（例えば１Ｖ）、読み出し破壊を防止する。
【００５８】
図５は実施の形態２に係る記憶装置における１Ｄ１Ｒ型メモリセルの構造を説明する説明図である。不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてダイオード６を用いた１Ｄ１Ｒ型メモリセルを示す。同図（ａ）は平面概略を示し、（ｂ）は（ａ）のＢ−Ｂ線における断面概略を示す。図４と同様な部分については同一符号を付して、説明は省略する。なお、基板１０は図示を省略している。基板１０の表面に形成された絶縁層１１には、例えば多結晶シリコンにより構成されるワード線ＷＬが形成され、ワード線ＷＬの上に、半導体ＰＮ接合により構成されるダイオード６が形成される。ダイオード６のアノード６ｐ（Ｐ+ ）はワード線ＷＬに、カソード６ｎ（Ｎ+ ）は第１電極１に接続される。第１電極１は絶縁層１１の表面に円柱状の内側電極として形成される。絶縁層１１の表面上において、第１電極１の外周に円筒状の不揮発可変抵抗体２を層状に形成し、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて円筒状の第２電極３を外側電極として形成する。絶縁層１１の表面にはビット線ＢＬが形成され、第２電極３はビット線ＢＬに接続される。
【００５９】
１Ｄ１Ｒ型メモリセルはダイオード６および不揮発可変抵抗素子Ｒｖによりメモリセルを構成され、回路構成は従来の回路構成（図１０、図１２参照）と同一である。また、ダイオード６、不揮発可変抵抗素子Ｒｖは通常の半導体プロセスまたはその改良プロセスにより製造することができる。１Ｄ１Ｒ型メモリセル（ダイオード６および不揮発可変抵抗素子Ｒｖ）を基板１０の上にマトリックス状に配置して本発明に係る記憶装置とする。１Ｄ１Ｒ型メモリセルにスケーリングを施して不揮発可変抵抗素子Ｒｖの平面上の面積を縮小することにより、大容量化を図った場合において、不揮発可変抵抗素子Ｒｖの抵抗の増加を抑制できることから、動作速度（アクセス時間）の低下が生じない大容量の記憶装置を実現できる。また、外側電極である第２電極３をビット線に接続することから、レイアウトが容易になりまた集積度を犠牲にすることがなく、大容量化が可能となる。
【００６０】
書き換え（ライトまたはリセット）をする場合には、選択セルにつながるワード線ＷＬの電位を上げ、選択セルのビット線ＢＬを接地電位とし、選択セルのワード線ＷＬとビット線ＢＬとの間に電位差（電圧）を与えることにより不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間に適切な電圧を印加して、不揮発可変抵抗体２の抵抗を変化させる。例えば、ライト時には、ワード線ＷＬに正の電圧パルス（例えば５Ｖ）を印加し、ビット線ＢＬを接地電位（０Ｖ）にする。つまり、第１電極１の電位を５Ｖとし、第２電極３の電位を０Ｖとして不揮発可変抵抗体２の抵抗を上げる（ライト動作）ことができる。なお、選択セル以外のメモリセル（以下、非選択セル）においては、ワード線ＷＬを接地電位とし、ビット線ＢＬの電位を正電位（選択セルのワード線ＷＬに印加する電圧と同じ電位。例えば５Ｖ）とすることにより、ダイオード６の整流作用が働き、非選択セルには電圧は印加されない。また、リセット時には、ライト時と同一極性（正）でライト時より小さい振幅（例えば２〜３Ｖ）を有し、かつライト時より長いパルス幅を有する電圧パルスを印加することにより不揮発可変抵抗体２の抵抗を下げる（リセット動作）ことができる。
【００６１】
読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬ（またはソース線ＳＬ）に印加する正の電圧を小さくし（例えば１Ｖ）、読み出し破壊を防止する。
【００６２】
＜実施の形態３＞
図６は実施の形態３に係る不揮発可変抵抗素子のスケーリング方法を説明する説明図である。同図（ａ）はスケーリングを施す前の不揮発可変抵抗素子Ｒｖ（円柱構造）の平面図であり、（ｂ）は（ａ）の半径方向における断面図である。同図（ｃ）は（ａ）における不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施した後の不揮発可変抵抗素子Ｒｖの平面図であり、（ｄ）は（ｃ）の半径方向における断面図である。実施の形態１、２の場合と同様に、第１電極１が円柱（円柱状）として形成され、第１電極１の外周に円筒状の不揮発可変抵抗体２が形成され、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて円筒状の第２電極３が外側電極として形成されている。なお、実施の形態３においては、高さ方向にはｋ倍のスケーリング（つまり、平面に対する通常の縮小スケーリングに対して、高さに対する拡大スケーリング）を施している。
【００６３】
同図（ａ）（ｂ）において、第１電極１の半径をｒとすれば、円周は２πｒ、高さはｈであるから、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｏは２πｒｈとなる。不揮発可変抵抗体２の膜厚をｔとして、第１電極１の表面積Ｓｏを用いてスケーリング前の抵抗Ｒｏを近似計算すれば、Ｒｏ＝ρｔ／２πｒｈとなる。他方、同図（ｃ）（ｄ）において、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｓは（２πｒ／ｋ）×（ｈｋ）＝２πｒｈとなり、表面積Ｓｓの面積はスケーリング後においても変化は生じない。つまり、従来技術において生じていたスケーリングによる第１電極１の表面積の低下は生じない。
【００６４】
不揮発可変抵抗体２の膜厚ｔについて同様にスケーリングを適用した場合の膜厚はｔ／ｋとなるから、第１電極１の表面積Ｓｓを用いてスケーリング後の抵抗Ｒｓを近似計算すれば、Ｒｓ＝（ρｔ／ｋ）／Ｓｓ＝（ρｔ／ｋ）／２πｒｈ＝ρｔ／２πｒｈｋ＝Ｒｏ／ｋとなる。つまり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１／ｋとなり、スケーリングによる抵抗の増加を防止できるだけでなく抵抗を低減することができる。また、不揮発可変抵抗体２の膜厚ｔについてスケーリングを適用しない場合の膜厚はｔのままとなるから、第１電極１の表面積Ｓｓを用いてスケーリング後の抵抗Ｒｓを近似計算すれば、Ｒｓ＝ρｔ／２πｒｈ＝ρｔ／２πｒｈ＝Ｒｏとなる。つまり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１となり、実施の形態１（図３）の場合と同様、スケーリングによる抵抗の増加を防止できる。
【００６５】
なお、第１電極１の平面寸法に１／ｋ（ｋ＞１）倍の縮小スケーリングを施し、第１電極の高さ寸法にｋ（ｋ＞１）倍の拡大スケーリングを施したが、スケーリング定数（平面寸法に対する縮小スケーリング時の１／ｋと高さ寸法に対する拡大スケーリング時のｋ）は、逆数にする必要は無く、適宜異なる値にしても良いことは言うまでも無い。例えば縮小スケーリングにおいては１／２（ｋ＝２）倍とし、拡大スケーリングにおいては１．５（ｋ＝１．５）倍または２．５（ｋ＝２．５）倍のようにすることも可能である。
【００６６】
実施の形態３に係る不揮発可変抵抗素子のスケーリング方法によれば第１電極１の平面上の面積を縮小させた場合において、第１電極１の表面積Ｓｓの増加を防止できることから、不揮発可変抵抗素子Ｒｖの抵抗の増加を防止、または抵抗を低減できるスケーリングが可能となる。つまり、従来技術において生じていたスケーリングによる第１電極１の表面積の縮小に伴う抵抗の増加は生じない。したがって、実施の形態３に係る不揮発可変抵抗素子のスケーリング方法を実施の形態２の記憶装置（メモリセル）に適用すれば、動作速度の低下が生じない大容量の記憶装置を実現できる。
【００６７】
【発明の効果】
以上に詳述した如く、本発明にあっては、スケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合において、スケーリングによる抵抗の増加を抑制した不揮発可変抵抗素子を実現できる。
【００６８】
本発明にあっては、メモリセルを構成する不揮発可変抵抗素子にスケーリングを施してメモリセルの平面上の面積を縮小した場合において、不揮発可変抵抗素子のスケーリングによる抵抗の増加を抑制できることから、動作速度（アクセス時間）の低下が生じない大容量の記憶装置を実現できる。
【図面の簡単な説明】
【図１】実施の形態１に係る不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。
【図２】実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。
【図３】実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。
【図４】実施の形態２に係る記憶装置における１Ｔ１Ｒ型メモリセルの構造を説明する説明図である。
【図５】実施の形態２に係る記憶装置における１Ｄ１Ｒ型メモリセルの構造を説明する説明図である。
【図６】実施の形態３に係る不揮発可変抵抗素子のスケーリング方法を説明する説明図である。
【図７】従来の不揮発可変抵抗素子を用いた記憶装置の概要を示す説明図である。
【図８】図７の記憶装置において電圧パルスの印加に対する抵抗値の変化状況を示すグラフである。
【図９】従来の不揮発可変抵抗素子を用いた記憶装置におけるメモリセルの例を示す回路図である。
【図１０】従来の不揮発可変抵抗素子を用いた記憶装置におけるメモリセルの例を示す回路図である。
【図１１】従来の１Ｔ１Ｒ型メモリセルの断面模式図である。
【図１２】従来の１Ｄ１Ｒ型メモリセルの断面模式図である。
【図１３】従来の不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。
【図１４】不揮発可変抵抗素子の抵抗の増加に伴う特性の低下を説明するグラフである。
【符号の説明】
１ 第１電極
２ 不揮発可変抵抗体
３ 第２電極
５ ＭＯＳトランジスタ
５ｄ ドレイン
５ｇ ゲート電極
５ｓ ソース
６ ダイオード
６ｎ カソード
６ｐ アノード
１０ 基板
１１ 絶縁層
Ｒｖ 不揮発可変抵抗素子
ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線
【発明の属する技術分野】
本発明は、電源を切った場合にもデータが保持される不揮発可変抵抗素子、該不揮発可変抵抗素子を用いた記憶装置に関する。
【０００２】
【従来の技術】
現在研究が進められている不揮発性メモリの中でも、ＭＲＡＭ（Magneto - resistive Random Access Memory ）やＯＵＭ（Ovonic Universal Memory ）のように抵抗値（以下、単に「抵抗」とする場合もある）の違いを電流で読み取る不揮発可変抵抗素子を用いた記憶装置は、その高い書き換え耐性と高速動作により注目を集めている。また、これらのメモリはＤＲＡＭ、フラッシュ・メモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory）にあるような微細加工上の統計物理学的な限界が存在しないという利点がある。
【０００３】
図７は従来の不揮発可変抵抗素子を用いた記憶装置の概要を示す説明図である。このような不揮発可変抵抗素子Ｒｖは、例えば、特許文献１に開示されている。１は第１電極であり、第１電極１の上部には不揮発可変抵抗体２が膜状に形成され、不揮発可変抵抗体２の上部には第２電極３が形成され不揮発可変抵抗素子Ｒｖを構成している。不揮発可変抵抗素子Ｒｖは絶縁性を有する基板９の表面に形成される。このような構造の不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間にパルス電源Ｖｐを印加することにより、常温においても動作が可能な記憶素子（記憶装置）となる。不揮発可変抵抗体２としては、ペロブスカイト構造のマンガン酸化物、例えば、Ｐｒ0.7 Ｃａ0.3 ＭｎＯ3が知られている。不揮発可変抵抗体２は印加されるパルス電圧により抵抗値を変化させるが、電源を切った場合にもその抵抗値を保持するという不揮発性を有する。多くの不揮発可変抵抗素子Ｒｖをマトリックス状に配置すれば、基板９に記憶装置を形成することができる。
【０００４】
図８は図７の記憶装置において電圧パルスの印加に対する抵抗値の変化状況を示すグラフである。横軸は印加パルス数（印加パルスコード）、縦軸は抵抗値（Ω）、印加パルスの電圧は２．９Ｖ、パルス幅１７ｎｓ（ナノ秒）、パルス極性を正負（＋−）で示す。例えば、１個目のパルス（印加パルスコード１）は負であり、１個目のパルスを印加した後の抵抗値は１０の４乗から１０の６乗へ変化（増加）している。２個目のパルス（印加パルスコード２）は正であり、２個目のパルスを印加した後の抵抗値は１０の６乗から１０の４乗へ変化（減少）している。この抵抗の違い（変化）を、例えば、論理信号１、０に対応させて論理信号として記憶させることができる。また、電源を切ったときにも抵抗値は保持されるので不揮発性の記憶装置として用いることができる。
【０００５】
図９、図１０は従来の不揮発可変抵抗素子を用いた記憶装置におけるメモリセルの例を示す回路図である。図９はマトリックス状に配置された不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてトランジスタを用いたメモリセル（以下、１Ｔ１Ｒ型メモリセル）であり、ここで、トランジスタはＭＯＳトランジスタ５により構成されている。メモリセルはＭＯＳトランジスタ５および不揮発可変抵抗素子Ｒｖにより構成されている。図１０はマトリックス状に配置された不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてダイオードを用いたメモリセル（以下、１Ｄ１Ｒ型メモリセル）である。メモリセルはダイオード６および不揮発可変抵抗素子Ｒｖにより構成されている。
【０００６】
１Ｔ１Ｒ型メモリセルにおいて、ＭＯＳトランジスタ５はゲート電極、ソース（ソース領域）、ドレイン（ドレイン領域）を有している。ゲート電極は記憶装置のワード線ＷＬに、ソースはソース線ＳＬに、ドレインは不揮発可変抵抗Ｒｖの一端子にそれぞれ接続されている。不揮発可変抵抗素子Ｒｖの他端子はビット線ＢＬに接続されている。図１０の１Ｄ１Ｒ型メモリセルにおいて、ダイオード６のアノードはワード線ＷＬに、カソードはビット線ＢＬに接続されている。
【０００７】
１Ｔ１Ｒ型メモリセルにおいて、書き換え（ライトまたはリセット）をする場合には、先ず、選択対象のメモリセル（以下、選択セル）のゲート電極につながるワード線ＷＬの電位を上げてＭＯＳトランジスタ５をオンする。次に、選択セルのビット線ＢＬとソース線ＳＬとの間に電位差（電圧）を与えることにより不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間に適切な電圧を印加して、不揮発可変抵抗体２の抵抗を変化させる。ここで、例えば、抵抗を上げるための動作をライト、抵抗を下げるための動作をリセットと定義する（以下同様）。ライト時には、ビット線ＢＬに正の電圧パルスを印加し、ソース線ＳＬを接地電位にする。また、リセット時には、ビット線ＢＬを接地電位にし、ソース線ＳＬに正の電圧パルスを印加する。つまりライト時とリセット時とにおいて、不揮発可変抵抗体２に反対のパルス（正負が逆のパルス）が加わることになるから、抵抗を変化させることができる。
【０００８】
１Ｔ１Ｒ型メモリセルにおける他の書き換え方法として、次の方法もある。すなわち、ライト時には、上述のライト時と同様にして、ビット線ＢＬに正の電圧パルスを印加し、ソース線ＳＬを接地電位にする。また、リセット時には、ビット線ＢＬを接地電位にし、ソース線ＳＬに印加する正の電圧パルスの電圧（振幅）をライト時より小さくし、パルス幅をライト時より長くする。
【０００９】
１Ｔ１Ｒ型メモリセルにおいて、読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬまたはソース線ＳＬに印加する正の電圧を小さくし、読み出し破壊を防止する。
【００１０】
１Ｄ１Ｒ型メモリセルにおいて、書き換えをする場合には、先ず、選択セルのワード線ＷＬの電位を上げ、ビット線ＢＬを接地電位にする。このとき、選択セル以外のメモリセル（以下、非選択セル）においては、ワード線ＷＬを接地電位とし、ビット線ＢＬの電位を正電位とすることにより、ダイオード６の整流作用が働き、非選択セルには電圧は印加されない。リセット時の電圧パルスの電圧（振幅）は、ライト時の電圧パルスの電圧より小さくし、さらに、パルス幅をライト時より長くする。
【００１１】
１Ｄ１Ｒ型メモリセルにおいて、読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬ（または、ソース線ＳＬ）に印加する電圧を低くし、読み出し破壊を防止する。
【００１２】
図１１は従来の１Ｔ１Ｒ型メモリセルの断面模式図である。なお、断面を示す斜線は省略する（以下においても同様）。単結晶シリコン等により構成される基板１０に、ＭＯＳトランジスタ５のドレイン（ドレイン領域）５ｄおよびソース（ソース領域）５ｓが形成される。基板１０の表面に形成された絶縁層１１には、ドレイン５ｄおよびソース５ｓに対応する位置にゲート電極５ｇが形成される。ドレイン５ｄは、絶縁層１１を貫通するプラグ７を介して絶縁層１１の表面に形成された不揮発可変抵抗素子Ｒｖの第１電極１に接続される。第１電極１の上にはさらに、不揮発可変抵抗体２、第２電極３が順次積層して形成され、不揮発可変抵抗素子Ｒｖを構成する。つまり、不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３とは基板１０の表面と交差する方向において対向する構成とされている。不揮発可変抵抗素子Ｒｖは絶縁層１１の上に積層して形成され表面を平坦化する絶縁層１２により保護されている。絶縁層１１の表面にはビット線ＢＬが形成され、第２電極３はビット線ＢＬに接続される。なお、ゲート電極５ｇは延在してワード線ＷＬに、ソース５ｓは延在してソース線ＳＬに、それぞれ接続される。
【００１３】
図１２は従来の１Ｄ１Ｒ型メモリセルの断面模式図である。図１１と同様な部分については同一符号を付して、説明は省略する。なお、基板１０は省略している。ワード線ＷＬと第１電極１との間に半導体ＰＮ接合により構成されるダイオード６が形成され、ダイオード６のアノード６ｐはワード線ＷＬに、カソード６ｎは第１電極１に接続される。図１１の場合と同様にして、第１電極１の上に、不揮発可変抵抗体２、第２電極３が順次積層して形成され、不揮発可変抵抗素子Ｒｖを構成する。つまり、不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３とは基板１０の表面と交差する方向において対向する構成とされている。
【００１４】
【特許文献１】
米国特許第６２０４１３９Ｂ１号明細書
【００１５】
【発明が解決しようとする課題】
記憶装置、特に、メモリセルを多数マトリックス状に配置した半導体記憶装置（メモリチップ）においては、スケーリング則に従いメモリセルにスケーリング（寸法の比例縮小）を施し、メモリセルの平面上の面積を縮小して高集積化することにより大容量化（記憶容量の増加）を図っている。スケーリングという表現は一般的に寸法の比例縮小を意味することが多いが、寸法を比例拡大する場合に用いること（実施の形態３参照）もある。両者の違いを示す必要があるときは縮小スケーリング、拡大スケーリングと表現する。
【００１６】
不揮発可変抵抗素子Ｒｖを用いた記憶装置においても、大容量化が求められていることから、スケーリングによるメモリセルの平面上の面積（特に、不揮発可変抵抗体の平面上の面積）を縮小することが検討されている。しかし、従来の不揮発可変抵抗素子の構造においては、スケーリングにより不揮発可変抵抗体（第１電極、第２電極）の平面上の面積を縮小すると、それに反比例して抵抗が増加することから、以下に述べるように、メモリセルにおける時定数（τ＝ＣＲ）が大きくなり、動作が遅くなるという問題がある。
【００１７】
図１３は従来の不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。同図（ａ）はスケーリング前の不揮発可変抵抗素子Ｒｖの斜視図、同図（ｂ）は（ａ）における不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施したスケーリング後の不揮発可変抵抗素子Ｒｖの斜視図である。簡単のために第１電極１、不揮発可変抵抗体２、第２電極３は面積を同一の矩形として示す。スケーリング前においては、短辺の長さはａ、長辺の長さはｂであり、スケーリング後においては、短辺の長さはａ／ｋ、長辺の長さはｂ／ｋである。なお、不揮発可変抵抗体２の膜厚については、スケーリングを適用する場合にはｔ／ｋ、スケーリングを適用しない場合にはｔとなる。
【００１８】
スケーリング前において、第１電極１と第２電極３とが対向する表面積Ｓｏはａｂ（短辺の長さａ×長辺の長さｂ）である。スケーリング後において、第１電極１と第２電極３とが対向する表面積Ｓｓはａｂ／ｋ2 （短辺の長さａ／ｋ×長辺の長さｂ／ｋ）である。スケーリング前の抵抗Ｒｏは不揮発可変抵抗体２の抵抗率をρとすれば等価的にＲｏ＝ρｔ／ａｂとなる。スケーリング後の抵抗Ｒｓも同様に計算できる。つまり、膜厚ｔについてスケーリングを適用しない場合には、Ｒｓ＝ρｔｋ2 ／ａｂ＝ｋ2 Ｒｏとなり、スケーリングにより抵抗はスケーリング前のｋ2倍に増加することになる。また、膜厚ｔについてスケーリングを適用する場合には、Ｒｓ＝ρｔｋ／ａｂ＝ｋＲｏとなり、スケーリングにより抵抗はスケーリング前のｋ倍に増加することになる。不揮発可変抵抗体２の膜厚ｔについて、スケーリングを適用する場合、適用しない場合、いずれの場合にも、不揮発可変抵抗素子Ｒｖにおける抵抗の増加は避けられない。
【００１９】
図１４は不揮発可変抵抗素子の抵抗の増加に伴う特性の低下を説明するグラフである。同図（ａ）は一辺の長さａ（μｍ）の正方形をなして対向する第１電極１および第２電極３を有する不揮発可変抵抗素子Ｒｖのスケーリングに伴う抵抗の変化（増加）を示す。同図（ｂ）は抵抗の増加による時定数τの変化をパラメータとして、各時定数τにおけるビット線ＢＬの電位の変化状況を示す。
【００２０】
同図（ａ）において、横軸は正方形の一辺の長さａ（μｍ）を、縦軸は各寸法における抵抗値を相対値として示す。抵抗値は、長さａ＝１（μｍ）の場合（横軸１）を１００として規格化して示す。例えば、ｋ＝５として、ａ＝０．２（μｍ）に縮小した場合（横軸０．２）、膜厚ｔについてスケーリングを適用しないときは、上述した計算式に従い、抵抗値はｋ2倍（２５倍）、つまり２５００となる。
【００２１】
同図（ｂ）において、横軸は時間（μｓ）を、縦軸はビット線ＢＬの電位の飽和値を１００として相対的な電位を示す。曲線Ｔ１の時定数τは１０（μｓ）、曲線Ｔ２の時定数τは１（μｓ）、曲線Ｔ３の時定数τは１００（ｎｓ）、曲線Ｔ４の時定数τは１０（ｎｓ）である。例えば、曲線Ｔ３の場合に抵抗が１００であるとし、抵抗を２５倍（つまり抵抗を２５００）とした場合に、単純に計算して時定数τ（＝ＣＲ）は１００（ｎｓ）から２５００（ｎｓ）＝２．５（μｓ）へと増加する。つまり、曲線Ｔ３であったビット線ＢＬの電位の変化は曲線Ｔ２よりもさらに遅くなり、メモリセルの動作速度の低下となる。このように、従来の不揮発可変抵抗素子Ｒｖにおいては、スケーリングによる抵抗の増加に伴い、動作速度、特に読み出し速度が低下するという問題がある。
【００２２】
本発明は、斯かる問題に鑑みてなされたものであり、スケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合において、抵抗の増加を抑制できる構造の不揮発可変抵抗素子を提供することを目的とする。
【００２３】
また、本発明は、不揮発可変抵抗素子をマトリックス状に配置してなる記憶装置において、スケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合に抵抗の増加を抑制できる構造の不揮発可変抵抗素子とすることにより、スケーリングを施しても動作速度の低下が生じない記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明に係る不揮発可変抵抗素子は、対向して基板上に形成された第１電極および第２電極と、第１電極および第２電極の間に形成された単層の不揮発可変抵抗体とを備え、前記第１電極と前記第２電極との間に電流又は電圧を印加することで、前記不揮発可変抵抗体の抵抗値を変える不揮発可変抵抗素子であって、前記第１電極および第２電極は、前記基板の面に平行な方向において対向しており、前記不揮発可変抵抗体は、前記基板の面に垂直な方向に延びるように設けられた前記第１電極の外周に形成されており、前記第２電極は、前記不揮発可変抵抗体の外周に形成されていることを特徴とする。
【００２７】
本発明に係る不揮発可変抵抗素子において、前記第１電極は円柱状または角柱状であることを特徴とする。
【００２８】
本発明に係る不揮発可変抵抗素子において、前記不揮発可変抵抗体はペロブスカイト構造のマンガン酸化物であることを特徴とする。
【００２９】
本発明に係る不揮発可変抵抗素子において、前記マンガン酸化物は、Ｐｒ(1-x) Ｃａx ＭｎＯ3 、Ｌａ(1-x) Ｃａx ＭｎＯ3、またはＬａ(1-x-y) Ｃａx Ｐｂy ＭｎＯ3のいずれかであることを特徴とする。
【００３０】
本発明に係る不揮発可変抵抗素子において、前記マンガン酸化物は、Ｐｒ0.7 Ｃａ0.3 ＭｎＯ3 、Ｌａ0.65Ｃａ0.35ＭｎＯ3、またはＬａ0.65Ｃａ0.175 Ｐｂ0.175ＭｎＯ3 のいずれかであることを特徴とする。
【００３１】
本発明に係る記憶装置は、前記不揮発可変抵抗素子および該不揮発可変抵抗素子に接続されて不揮発可変抵抗素子の選択を行う選択素子をメモリセルとしてマトリックス状に配置したことを特徴とする。
【００３２】
本発明に係る記憶装置において、前記選択素子は、前記不揮発可変抵抗素子のいずれかを選択して不揮発可変抵抗素子に印加する電流を制御することを特徴とする。
【００３３】
本発明に係る記憶装置において、前記選択素子は、前記基板に形成されたトランジスタ、またはダイオードであることを特徴とする。
【００３４】
本発明に係る記憶装置において、前記トランジスタは、ＭＯＳトランジスタであり、該ＭＯＳトランジスタのドレインは前記第１電極に接続されていることを特徴とする。
【００３５】
本発明に係る記憶装置において、前記ダイオードのカソードは前記第１電極に接続されていることを特徴とする。
【００３６】
本発明に係る記憶装置において、前記メモリセルは、前記選択素子に接続されたワード線および前記不揮発可変抵抗素子に接続されたビット線を有し、前記第２電極は前記ビット線に接続されていることを特徴とする。
【００３９】
本発明にあっては、基板上に形成した不揮発可変抵抗素子の第１電極および第２電極を基板の面方向において対向するように形成することとしたので、不揮発可変抵抗素子にスケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合において、抵抗の増加を抑制した不揮発可変抵抗素子とすることができる。特に、第１電極の周囲に不揮発可変抵抗体を形成し、不揮発可変抵抗体の周囲に第２電極を形成するので、レイアウト等が容易になり、大容量の記憶装置に適した不揮発可変抵抗素子とすることができる。また、不揮発可変抵抗体をペロブスカイト構造のマンガン酸化物により構成することから、記憶装置に適した安定した抵抗変化を生じる不揮発可変抵抗素子とすることができる。
【００４０】
本発明にあっては、第１電極および第２電極を基板の面方向において対向するように形成した不揮発可変抵抗素子によりメモリセルを構成することとしたので、不揮発可変抵抗素子にスケーリングを施してメモリセルの平面上の面積を縮小した場合において、不揮発可変抵抗素子の抵抗の増加を抑制でき、動作速度（アクセス時間）の低下が生じない記憶装置とすることが可能となる。特に、１Ｔ１Ｒ型メモリセルおよび１Ｄ１Ｒ型メモリセルにおける不揮発可変抵抗素子にスケーリングを施して平面上の面積を縮小する場合において、不揮発可変抵抗素子の抵抗の増加を抑制でき、動作速度（アクセス時間）の低下が生じない記憶装置とすることが可能となる。
【００４２】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて説明する。
＜実施の形態１＞
図１は実施の形態１に係る不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。同図（ａ）はスケーリングを施す前の不揮発可変抵抗素子Ｒｖの斜視図である。同図（ｂ）は（ａ）における不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施したスケーリング後の不揮発可変抵抗素子Ｒｖの斜視図である。（ａ）において、不揮発可変抵抗素子Ｒｖは、半径ｒ、高さｈの円柱（円柱状）の第１電極１を内側電極として形成している。第１電極１の外周に円筒状の不揮発可変抵抗体２を膜厚ｔで層状に形成し、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて半径ｒ＋ｔの円筒状の第２電極３を外側電極として形成している。（ｂ）において、不揮発可変抵抗素子Ｒｖは、１／ｋ（ｋ＞１）倍のスケーリングにより、第１電極１は半径ｒ／ｋ、高さｈ（高さ方向はスケーリング非適用）となっている。また、不揮発可変抵抗体２は膜厚ｔ／ｋ（膜厚ｔへのスケーリング適用時）またはｔ（膜厚ｔへのスケーリング非適用時）となり、第２電極３は半径〔（ｒ＋ｔ）／ｋ〕（膜厚ｔへのスケーリング適用時）または〔（ｒ／ｋ）＋ｔ〕（膜厚ｔへのスケーリング非適用時）の円筒状の第２電極３を外側電極となる。なお、以下の抵抗の計算において、不揮発可変抵抗体２の抵抗率はρで近似する。
【００４３】
同図（ａ）において、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｏは２πｒｈであり、膜厚ｔであるから、第１電極１の表面積Ｓｏを用いてスケーリング前の抵抗Ｒｏを近似計算すれば、Ｒｏ＝ρｔ／２πｒｈとなる。また、スケーリング後の（ｂ）において、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｓは２πｒｈ／ｋである。膜厚ｔへのスケーリング非適用時におけるスケーリング後の抵抗Ｒｓはρｔ／Ｓｓ＝ρｔｋ／２πｒｈ＝ｋＲｏとなる。したがって、１／ｋ倍のスケーリングを施した場合において、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏはｋとなる。これは従来の不揮発可変抵抗素子Ｒｖのスケーリングにおいて、抵抗がｋ2倍に増加することと比較してｋ倍の増加に留まっており、抵抗の増加を抑制できることを示している。また、膜厚ｔへのスケーリング適用時における抵抗Ｒｓは（ρｔ／ｋ）／Ｓｓ＝ρｔ／２πｒｈ＝Ｒｏとなる。つまり、１／ｋ倍のスケーリングによる抵抗の増加比Ｒｓ／Ｒｏは１となり、抵抗の増加は生じない。これは従来の不揮発可変抵抗素子Ｒｖのスケーリングにおいて抵抗がｋ倍に増加することと比較するまでも無く、抵抗の増加を抑制できることを示している。また、第２電極３が不揮発可変抵抗体２に対向する側の表面積も第１電極１の表面積（Ｓｏ、Ｓｓ）と同様に縮小されるが、抵抗の算出は第１電極１の表面積を用いて近似するので、詳細な表面積の計算は省略する。
【００４４】
不揮発可変抵抗素子Ｒｖは基板（不図示）上に形成され、第１電極１および第２電極３は、基板の面方向において対向するように形成される。上述したとおり、不揮発可変抵抗素子Ｒｖを３次元構造とすることにより、スケーリングを施して不揮発可変抵抗素子Ｒｖの平面上の面積を縮小した場合において、不揮発可変抵抗素子Ｒｖの抵抗の増加を抑制することができる。つまり、従来技術において生じていたスケーリングによる第１電極１の表面積の縮小に伴う抵抗の増加は生じない。なお、実施の形態１に係る不揮発可変抵抗素子Ｒｖを記憶装置（メモリセル）に適用すれば、スケーリングによる動作速度の低下が生じない大容量の記憶装置を実現できる。
【００４５】
また、第１電極１を内側電極とし、第１電極１の外周（周囲）に不揮発可変抵抗体２を形成し、不揮発可変抵抗体２の外周（周囲）に第２電極３を外側電極として形成することにより、基板の表面上に占める面積を確実に低減できる。つまり、第１電極１の外周を不揮発可変抵抗体２により包囲し、不揮発可変抵抗体２の外周を第２電極３により包囲する構造とするので、第１電極１の平面上の面積の縮小がそのまま可変抵抗素子の面積の縮小となる。例えば、不揮発可変抵抗素子Ｒｖの中心を占める第１電極１の表面上の面積は、スケーリング前においてはπｒ2 であるが、１／ｋ倍のスケーリングによりπｒ2／ｋ2 に低減できる。また、第１電極１の周囲に不揮発可変抵抗体２を、不揮発可変抵抗体２の周囲に第２電極３を配置することにより、レイアウトが容易になり、製造過程においてマスクの位置合わせが容易になることから、さらに高密度のレイアウトが可能となる。また、第１電極１を円柱（円柱状）、第２電極を円筒（円筒状）としたが、第１電極１を角柱（角柱状）とすれば、さらにレイアウトが容易になり、高密度化が可能になる。なお、第１電極１の構造は円柱、角柱であればレイアウトが容易であり好ましいが、これに限るものではなく、これらに類似する立体形状（柱状）であれば良い。不揮発可変抵抗体２、第２電極３の形状は第１電極の形状に応じて適宜変更されることは言うまでも無い。
【００４６】
なお、本発明においては、不揮発可変抵抗体２として、ペロブスカイト構造のマンガン酸化物を用いた。特に、マンガン酸化物としては、Ｐｒ(1-x) Ｃａx ＭｎＯ3 、Ｌａ(1-x) Ｃａx ＭｎＯ3、またはＬａ(1-x-y) Ｃａx Ｐｂy ＭｎＯ3により表される物質がいずれも安定した良好な記憶特性（パルス印加に伴う抵抗変化の発生）を示した。さらに具体的には、Ｐｒ0.7 Ｃａ0.3 ＭｎＯ3 、Ｌａ0.65Ｃａ0.35ＭｎＯ3、Ｌａ0.65Ｃａ0.175 Ｐｂ0.175ＭｎＯ3 が良好な記憶特性を示した。不揮発可変抵抗体２の成膜はスパッタリング法により行い、パターニングはホトリソグラフィ技術を用いて行った。第１電極１、第２電極３の成膜はターゲットとしてプラチナまたはイリジウムを用いてスパッタリング法により行い、パターニングはホトリソグラフィ技術を用いて行った。第１電極１の半径ｒは約０．１〜０．３μｍ、高さｈは約０．５〜１μｍとし、不揮発可変抵抗体２の膜厚は約１００〜３００ｎｍとして所望の抵抗値を得た。
【００４７】
図２は実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施した場合を示す。スケーリングに際して不揮発可変抵抗体２の膜厚ｔにはスケーリングを適用しない場合における抵抗の変化状況を示す。なお、スケーリングによる抵抗の変化を比較する為に従来構造の不揮発可変抵抗素子Ｒｖにおける抵抗の変化状況を併せて示す。基本的な計算方法（近似計算方法）は、図１において説明したとおりである。構造は第１電極１が円柱、角柱の場合を示し、これらにおいては簡単のために第１電極１、不揮発可変抵抗体２のみを示し、第２電極３は省略している。
【００４８】
第１電極１が円柱の場合、スケーリング前において、半径はｒ、高さはｈとし、スケーリング後において、半径はｒ／ｋ、高さはｈとする。また、第１電極１の周囲に円筒状に形成された不揮発可変抵抗体２の膜厚はｔでスケーリング前後において同一とする。スケーリングによる抵抗の増加は図１において説明したとおりであり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏはｋとなる。これに対し、従来構造におけるＲｓ／Ｒｏはｋ2（図１３参照）である。つまり、円柱構造の不揮発可変抵抗素子Ｒｖは、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００４９】
第１電極１が角柱の場合、スケーリング前において、辺の長さ（周囲長）は２（ａ＋ｂ）、高さはｈとし、スケーリング後において、辺の長さ（周囲長）は２（ａ＋ｂ）／ｋ、高さはｈとする。また、第１電極１の周囲に枠状に形成された不揮発可変抵抗体２の膜厚はｔでスケーリング前後において同一とする。したがって、スケーリング前において、第１電極１の表面積Ｓｏは２（ａ＋ｂ）ｈであり、膜厚ｔであるから、第１電極１の表面積Ｓｏを用いて抵抗Ｒｏを近似計算すれば、Ｒｏ＝ρｔ／２（ａ＋ｂ）ｈとなる。また、スケーリング後において、第１電極１の表面積Ｓｓは２（ａ＋ｂ）ｈ／ｋであり、膜厚ｔであるから、第１電極１の表面積Ｓｓを用いて抵抗Ｒｓを近似計算すれば、Ｒｓ＝ρｔｋ／２（ａ＋ｂ）ｈ＝ｋＲｏとなる。したがって、スケーリングを施した場合において、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏはｋとなる。これに対し、従来構造におけるＲｓ／Ｒｏは上述のとおりｋ2である。つまり、角柱構造の不揮発可変抵抗素子Ｒｖは、円柱構造の不揮発可変抵抗素子Ｒｖと同様に、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００５０】
図３は実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施した場合を示す。図３は、スケーリングに際して不揮発可変抵抗体２の膜厚ｔにもスケーリングを適用する場合における抵抗の変化状況を示す。なお、スケーリングによる抵抗の変化を比較する為に従来構造の不揮発可変抵抗素子Ｒｖにおける抵抗の変化状況を併せて示す。基本的な計算方法（近似計算方法）は、図１において説明したとおりである。構造は第１電極１が円柱、角柱の場合を示し、これらにおいては簡単のために第１電極１、不揮発可変抵抗体２のみを示し、第２電極３は省略している。
【００５１】
第１電極１が円柱の場合、図２の円柱の場合と同様、スケーリング前において、半径はｒ、高さはｈとし、スケーリング後において、半径はｒ／ｋ、高さはｈとする。また、第１電極１の周囲に円筒状に形成された不揮発可変抵抗体２の膜厚は、スケーリング前においてｔとし、スケーリング後においてｔ／ｋとする。抵抗の増加は図１において説明したとおりであり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１となりスケーリングによる抵抗の増加は生じない。これに対し、従来構造におけるＲｓ／Ｒｏはｋ（図１３参照）である。つまり、円柱構造の不揮発可変抵抗素子Ｒｖは、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００５２】
第１電極１が角柱の場合、図２の角柱の場合と同様、スケーリング前において、辺の長さ（周囲長）は２（ａ＋ｂ）、高さはｈとし、スケーリング後において、辺の長さ（周囲長）は２（ａ＋ｂ）／ｋ、高さはｈとする。また、第１電極１の周囲に枠状に形成された不揮発可変抵抗体２の膜厚は、スケーリング前においてｔとし、スケーリング後においてｔ／ｋとする。スケーリング前は、第１電極１の表面積Ｓｏは２（ａ＋ｂ）ｈ／ｋであり、膜厚ｔであるから、第１電極１の表面積Ｓｏを用いて抵抗Ｒｏを近似計算すれば、図２の場合と同様、Ｒｏ＝ρｔ／２（ａ＋ｂ）ｈとなる。また、スケーリング後は、第１電極１の表面積Ｓｓは２（ａ＋ｂ）ｈ／ｋであり、膜厚ｔ／ｋであるから、第１電極１の表面積Ｓｓを用いて抵抗Ｒｓを近似計算すれば、Ｒｓ＝（ρｔ／ｋ）／Ｓｓ＝（ρｔ／ｋ）／〔２（ａ＋ｂ）ｈ／ｋ〕＝ρｔ／２（ａ＋ｂ）ｈ＝Ｒｏとなる。したがって、スケーリングを施した場合において、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１となりスケーリングによる抵抗の増加は生じない。これに対し、従来構造におけるＲｓ／Ｒｏは上述のとおりｋである。つまり、角柱構造の不揮発可変抵抗素子Ｒｖは、円柱構造の不揮発可変抵抗素子Ｒｖと同様に、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００５３】
なお、膜厚ｔについてもスケーリングを適用する図３の場合には、スケーリング後の膜厚ｔ／ｋが十分に厚く、薄膜化に伴う不揮発可変抵抗体２の膜質の劣化がなく、第１電極１と第２電極３との間において、短絡が生じる虞がないことが必要な条件となる。つまり、形成する不揮発可変抵抗体２の膜厚による特性を適宜評価して、スケーリング適用の当否を決定すれば良い。
【００５４】
＜実施の形態２＞
図４は実施の形態２に係る記憶装置における１Ｔ１Ｒ型メモリセルの構造を説明する説明図である。不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてトランジスタ（ＭＯＳトランジスタ５）を用いた１Ｔ１Ｒ型メモリセルを示す。同図（ａ）は平面概略を示し、（ｂ）は（ａ）のＢ−Ｂ線における断面概略を示す。単結晶シリコン等により構成される基板１０に、ＭＯＳトランジスタ５のドレイン５ｄおよびソース５ｓが形成される。基板１０の表面に形成された絶縁層１１には、ドレイン５ｄおよびソース５ｓに対応する位置にゲート電極５ｇが形成される。絶縁層１１は例えばシリコン酸化膜により、ゲート電極５ｇは例えば多結晶シリコンまたは高融点金属等により構成される。ドレイン５ｄは、不揮発可変抵抗素子Ｒｖの第１電極１に接続される。第１電極１は絶縁層１１の表面に円柱状の内側電極として形成される。絶縁層１１の表面上において、第１電極１の外周に円筒状の不揮発可変抵抗体２を層状に形成し、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて円筒状の第２電極３を外側電極として形成する。絶縁層１１の表面にはビット線ＢＬが形成され、第２電極３はビット線ＢＬに接続される。また、ゲート電極５ｇは延在してワード線ＷＬに、ソース５ｓは延在してソース線ＳＬに、それぞれ接続される。
【００５５】
１Ｔ１Ｒ型メモリセルはＭＯＳトランジスタ５および不揮発可変抵抗素子Ｒｖによりメモリセルを構成され、回路構成は従来の回路構成（図９、図１１参照）と同一である。また、ＭＯＳトランジスタ５、不揮発可変抵抗素子Ｒｖは通常の半導体プロセスまたはその改良プロセスにより製造することができる。１Ｔ１Ｒ型メモリセル（ＭＯＳトランジスタ５および不揮発可変抵抗素子Ｒｖ）を基板１０の上にマトリックス状に配置して本発明に係る記憶装置とする。１Ｔ１Ｒ型メモリセルにスケーリングを施して不揮発可変抵抗素子Ｒｖの平面上の面積を縮小することにより、大容量化を図った場合において、不揮発可変抵抗素子Ｒｖの抵抗の増加を抑制できることから、動作速度（アクセス時間）の低下が生じない大容量の記憶装置を実現できる。また、外側電極である第２電極３をビット線に接続することから、レイアウトが容易になりまた集積度を犠牲にすることがなく、大容量化が可能となる。
【００５６】
書き換え（ライトまたはリセット）をする場合には、先ず、選択対象のメモリセル（以下、選択セル）のゲート電極５ｇにつながるワード線ＷＬの電位を上げてＭＯＳトランジスタ５をオンする。次に、選択セルのビット線ＢＬとソース線ＳＬとの間に電位差（電圧）を与えることにより不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間に適切な電圧を印加して、不揮発可変抵抗体２の抵抗を変化させる。例えば、ライト時には、ビット線ＢＬに正の電圧パルス（例えば５Ｖ）を印加し、ソース線ＳＬを接地電位（０Ｖ）にする。つまり、第１電極１の電位を０Ｖとし、第２電極３の電位を５Ｖとして不揮発可変抵抗体２の抵抗を上げる（ライト動作）ことができる。また、リセット時には、ビット線ＢＬを接地電位（０Ｖ）にし、ソース線ＳＬに正の電圧パルス（例えば５Ｖ）を印加する。つまりライト時とリセット時とにおいて、不揮発可変抵抗体２に反対のパルス（正負が逆のパルス）が加わることになるから、不揮発可変抵抗体２の抵抗を下げる（リセット動作）ことができる。なお、リセット時に、ライト時と同一極性（正）でライト時より小さい振幅（例えば２〜３Ｖ）を有し、かつライト時より長いパルス幅を有する電圧パルスを印加した場合にも、同様にリセット動作を行うことができる。なお、印加する電圧パルスの大きさ（電圧値）は不揮発可変抵抗体２の形状（膜厚ｔ）、材料等により適宜調整すべきものであり、通常は２〜３Ｖ程度から５Ｖ程度以下が低消費電力の観点から好ましいが、これに限るものではない。
【００５７】
読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬまたはソース線ＳＬに印加する正の電圧を小さくし（例えば１Ｖ）、読み出し破壊を防止する。
【００５８】
図５は実施の形態２に係る記憶装置における１Ｄ１Ｒ型メモリセルの構造を説明する説明図である。不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてダイオード６を用いた１Ｄ１Ｒ型メモリセルを示す。同図（ａ）は平面概略を示し、（ｂ）は（ａ）のＢ−Ｂ線における断面概略を示す。図４と同様な部分については同一符号を付して、説明は省略する。なお、基板１０は図示を省略している。基板１０の表面に形成された絶縁層１１には、例えば多結晶シリコンにより構成されるワード線ＷＬが形成され、ワード線ＷＬの上に、半導体ＰＮ接合により構成されるダイオード６が形成される。ダイオード６のアノード６ｐ（Ｐ+ ）はワード線ＷＬに、カソード６ｎ（Ｎ+ ）は第１電極１に接続される。第１電極１は絶縁層１１の表面に円柱状の内側電極として形成される。絶縁層１１の表面上において、第１電極１の外周に円筒状の不揮発可変抵抗体２を層状に形成し、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて円筒状の第２電極３を外側電極として形成する。絶縁層１１の表面にはビット線ＢＬが形成され、第２電極３はビット線ＢＬに接続される。
【００５９】
１Ｄ１Ｒ型メモリセルはダイオード６および不揮発可変抵抗素子Ｒｖによりメモリセルを構成され、回路構成は従来の回路構成（図１０、図１２参照）と同一である。また、ダイオード６、不揮発可変抵抗素子Ｒｖは通常の半導体プロセスまたはその改良プロセスにより製造することができる。１Ｄ１Ｒ型メモリセル（ダイオード６および不揮発可変抵抗素子Ｒｖ）を基板１０の上にマトリックス状に配置して本発明に係る記憶装置とする。１Ｄ１Ｒ型メモリセルにスケーリングを施して不揮発可変抵抗素子Ｒｖの平面上の面積を縮小することにより、大容量化を図った場合において、不揮発可変抵抗素子Ｒｖの抵抗の増加を抑制できることから、動作速度（アクセス時間）の低下が生じない大容量の記憶装置を実現できる。また、外側電極である第２電極３をビット線に接続することから、レイアウトが容易になりまた集積度を犠牲にすることがなく、大容量化が可能となる。
【００６０】
書き換え（ライトまたはリセット）をする場合には、選択セルにつながるワード線ＷＬの電位を上げ、選択セルのビット線ＢＬを接地電位とし、選択セルのワード線ＷＬとビット線ＢＬとの間に電位差（電圧）を与えることにより不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間に適切な電圧を印加して、不揮発可変抵抗体２の抵抗を変化させる。例えば、ライト時には、ワード線ＷＬに正の電圧パルス（例えば５Ｖ）を印加し、ビット線ＢＬを接地電位（０Ｖ）にする。つまり、第１電極１の電位を５Ｖとし、第２電極３の電位を０Ｖとして不揮発可変抵抗体２の抵抗を上げる（ライト動作）ことができる。なお、選択セル以外のメモリセル（以下、非選択セル）においては、ワード線ＷＬを接地電位とし、ビット線ＢＬの電位を正電位（選択セルのワード線ＷＬに印加する電圧と同じ電位。例えば５Ｖ）とすることにより、ダイオード６の整流作用が働き、非選択セルには電圧は印加されない。また、リセット時には、ライト時と同一極性（正）でライト時より小さい振幅（例えば２〜３Ｖ）を有し、かつライト時より長いパルス幅を有する電圧パルスを印加することにより不揮発可変抵抗体２の抵抗を下げる（リセット動作）ことができる。
【００６１】
読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬ（またはソース線ＳＬ）に印加する正の電圧を小さくし（例えば１Ｖ）、読み出し破壊を防止する。
【００６２】
＜実施の形態３＞
図６は実施の形態３に係る不揮発可変抵抗素子のスケーリング方法を説明する説明図である。同図（ａ）はスケーリングを施す前の不揮発可変抵抗素子Ｒｖ（円柱構造）の平面図であり、（ｂ）は（ａ）の半径方向における断面図である。同図（ｃ）は（ａ）における不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施した後の不揮発可変抵抗素子Ｒｖの平面図であり、（ｄ）は（ｃ）の半径方向における断面図である。実施の形態１、２の場合と同様に、第１電極１が円柱（円柱状）として形成され、第１電極１の外周に円筒状の不揮発可変抵抗体２が形成され、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて円筒状の第２電極３が外側電極として形成されている。なお、実施の形態３においては、高さ方向にはｋ倍のスケーリング（つまり、平面に対する通常の縮小スケーリングに対して、高さに対する拡大スケーリング）を施している。
【００６３】
同図（ａ）（ｂ）において、第１電極１の半径をｒとすれば、円周は２πｒ、高さはｈであるから、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｏは２πｒｈとなる。不揮発可変抵抗体２の膜厚をｔとして、第１電極１の表面積Ｓｏを用いてスケーリング前の抵抗Ｒｏを近似計算すれば、Ｒｏ＝ρｔ／２πｒｈとなる。他方、同図（ｃ）（ｄ）において、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｓは（２πｒ／ｋ）×（ｈｋ）＝２πｒｈとなり、表面積Ｓｓの面積はスケーリング後においても変化は生じない。つまり、従来技術において生じていたスケーリングによる第１電極１の表面積の低下は生じない。
【００６４】
不揮発可変抵抗体２の膜厚ｔについて同様にスケーリングを適用した場合の膜厚はｔ／ｋとなるから、第１電極１の表面積Ｓｓを用いてスケーリング後の抵抗Ｒｓを近似計算すれば、Ｒｓ＝（ρｔ／ｋ）／Ｓｓ＝（ρｔ／ｋ）／２πｒｈ＝ρｔ／２πｒｈｋ＝Ｒｏ／ｋとなる。つまり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１／ｋとなり、スケーリングによる抵抗の増加を防止できるだけでなく抵抗を低減することができる。また、不揮発可変抵抗体２の膜厚ｔについてスケーリングを適用しない場合の膜厚はｔのままとなるから、第１電極１の表面積Ｓｓを用いてスケーリング後の抵抗Ｒｓを近似計算すれば、Ｒｓ＝ρｔ／２πｒｈ＝ρｔ／２πｒｈ＝Ｒｏとなる。つまり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１となり、実施の形態１（図３）の場合と同様、スケーリングによる抵抗の増加を防止できる。
【００６５】
なお、第１電極１の平面寸法に１／ｋ（ｋ＞１）倍の縮小スケーリングを施し、第１電極の高さ寸法にｋ（ｋ＞１）倍の拡大スケーリングを施したが、スケーリング定数（平面寸法に対する縮小スケーリング時の１／ｋと高さ寸法に対する拡大スケーリング時のｋ）は、逆数にする必要は無く、適宜異なる値にしても良いことは言うまでも無い。例えば縮小スケーリングにおいては１／２（ｋ＝２）倍とし、拡大スケーリングにおいては１．５（ｋ＝１．５）倍または２．５（ｋ＝２．５）倍のようにすることも可能である。
【００６６】
実施の形態３に係る不揮発可変抵抗素子のスケーリング方法によれば第１電極１の平面上の面積を縮小させた場合において、第１電極１の表面積Ｓｓの増加を防止できることから、不揮発可変抵抗素子Ｒｖの抵抗の増加を防止、または抵抗を低減できるスケーリングが可能となる。つまり、従来技術において生じていたスケーリングによる第１電極１の表面積の縮小に伴う抵抗の増加は生じない。したがって、実施の形態３に係る不揮発可変抵抗素子のスケーリング方法を実施の形態２の記憶装置（メモリセル）に適用すれば、動作速度の低下が生じない大容量の記憶装置を実現できる。
【００６７】
【発明の効果】
以上に詳述した如く、本発明にあっては、スケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合において、スケーリングによる抵抗の増加を抑制した不揮発可変抵抗素子を実現できる。
【００６８】
本発明にあっては、メモリセルを構成する不揮発可変抵抗素子にスケーリングを施してメモリセルの平面上の面積を縮小した場合において、不揮発可変抵抗素子のスケーリングによる抵抗の増加を抑制できることから、動作速度（アクセス時間）の低下が生じない大容量の記憶装置を実現できる。
【図面の簡単な説明】
【図１】実施の形態１に係る不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。
【図２】実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。
【図３】実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。
【図４】実施の形態２に係る記憶装置における１Ｔ１Ｒ型メモリセルの構造を説明する説明図である。
【図５】実施の形態２に係る記憶装置における１Ｄ１Ｒ型メモリセルの構造を説明する説明図である。
【図６】実施の形態３に係る不揮発可変抵抗素子のスケーリング方法を説明する説明図である。
【図７】従来の不揮発可変抵抗素子を用いた記憶装置の概要を示す説明図である。
【図８】図７の記憶装置において電圧パルスの印加に対する抵抗値の変化状況を示すグラフである。
【図９】従来の不揮発可変抵抗素子を用いた記憶装置におけるメモリセルの例を示す回路図である。
【図１０】従来の不揮発可変抵抗素子を用いた記憶装置におけるメモリセルの例を示す回路図である。
【図１１】従来の１Ｔ１Ｒ型メモリセルの断面模式図である。
【図１２】従来の１Ｄ１Ｒ型メモリセルの断面模式図である。
【図１３】従来の不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。
【図１４】不揮発可変抵抗素子の抵抗の増加に伴う特性の低下を説明するグラフである。
【符号の説明】
１ 第１電極
２ 不揮発可変抵抗体
３ 第２電極
５ ＭＯＳトランジスタ
５ｄ ドレイン
５ｇ ゲート電極
５ｓ ソース
６ ダイオード
６ｎ カソード
６ｐ アノード
１０ 基板
１１ 絶縁層
Ｒｖ 不揮発可変抵抗素子
ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線
Claims (11)
- 対向して基板上に形成された第１電極および第２電極と、第１電極および第２電極の間に形成された単層の不揮発可変抵抗体とを備え、
前記第１電極と前記第２電極との間に電流又は電圧を印加することで、前記不揮発可変抵抗体の抵抗値を変える不揮発可変抵抗素子であって、
前記第１電極および第２電極は、前記基板の面に平行な方向において対向しており、
前記不揮発可変抵抗体は、前記基板の面に垂直な方向に延びるように設けられた前記第１電極の外周に形成されており、
前記第２電極は、前記不揮発可変抵抗体の外周に形成されていることを特徴とする不揮発可変抵抗素子。 - 前記第１電極は円柱状または角柱状であることを特徴とする請求項１記載の不揮発可変抵抗素子。
- 前記不揮発可変抵抗体はペロブスカイト構造のマンガン酸化物であることを特徴とする請求項１または２記載の不揮発可変抵抗素子。
- 前記マンガン酸化物は、Ｐｒ(1-x) Ｃａx ＭｎＯ3 、Ｌａ(1-x) Ｃａx ＭｎＯ3 またはＬａ(1-x-y) Ｃａx Ｐｂy ＭｎＯ3 のいずれかであることを特徴とする請求項３記載の不揮発可変抵抗素子。
- 前記マンガン酸化物は、Ｐｒ0.7 Ｃａ0.3 ＭｎＯ3 、Ｌａ0.65 Ｃａ0.35 ＭｎＯ3 、またはＬａ0.65Ｃａ0.175 Ｐｂ0.175 ＭｎＯ3 のいずれかであることを特徴とする請求項３または４記載の不揮発可変抵抗素子。
- 請求項１ないし５のいずれかに記載の前記不揮発可変抵抗素子および該不揮発可変抵抗素子に接続されて不揮発可変抵抗素子の選択を行う選択素子をメモリセルとしてマトリックス状に配置したことを特徴とする記憶装置。
- 前記選択素子は、前記不揮発可変抵抗素子のいずれかを選択して不揮発可変抵抗素子に印加する電流を制御することを特徴とする請求項６記載の記憶装置。
- 前記選択素子は、前記基板に形成されたトランジスタ、またはダイオードであることを特徴とする請求項６または７記載の記憶装置。
- 前記トランジスタは、ＭＯＳトランジスタであり、該ＭＯＳトランジスタのドレインは前記第１電極に接続されていることを特徴とする請求項８記載の記憶装置。
- 前記ダイオードのカソードは前記第１電極に接続されていることを特徴とする請求項８記載の記憶装置。
- 前記メモリセルは、前記選択素子に接続されたワード線および前記不揮発可変抵抗素子に接続されたビット線を有し、前記第２電極は前記ビット線に接続されていることを特徴とする請求項６ないし１０のいずれかに記載の記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002325527A JP4509467B2 (ja) | 2002-11-08 | 2002-11-08 | 不揮発可変抵抗素子、及び記憶装置 |
| KR1020030077516A KR100610542B1 (ko) | 2002-11-08 | 2003-11-04 | 비휘발성 가변 저항 소자, 메모리 장치, 및 비휘발성 가변저항 소자의 스케일링 방법 |
| US10/700,467 US7397688B2 (en) | 2002-11-08 | 2003-11-05 | Nonvolatile variable resistor, memory device, and scaling method of nonvolatile variable resistor |
| TW092130983A TWI241587B (en) | 2002-11-08 | 2003-11-05 | Nonvolatile variable resistor, memory device, and scaling method of nonvolatile variable resistor |
| EP03025694A EP1418623B1 (en) | 2002-11-08 | 2003-11-07 | Nonvolatile variable resistor, memory device, and scaling method of nonvolatile variable resistor |
| DE60319654T DE60319654T2 (de) | 2002-11-08 | 2003-11-07 | Nichtflüchtiger variabler Widerstand, Speicherelement, und Skalierungsverfahren für einen nichtflüchtigen variablen Widerstand |
| CNB2003101156076A CN100386820C (zh) | 2002-11-08 | 2003-11-10 | 非易失性可变电阻器，存储器件，及其定标法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002325527A JP4509467B2 (ja) | 2002-11-08 | 2002-11-08 | 不揮発可変抵抗素子、及び記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004158804A JP2004158804A (ja) | 2004-06-03 |
| JP4509467B2 true JP4509467B2 (ja) | 2010-07-21 |
Family
ID=32105505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002325527A Expired - Fee Related JP4509467B2 (ja) | 2002-11-08 | 2002-11-08 | 不揮発可変抵抗素子、及び記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7397688B2 (ja) |
| EP (1) | EP1418623B1 (ja) |
| JP (1) | JP4509467B2 (ja) |
| KR (1) | KR100610542B1 (ja) |
| CN (1) | CN100386820C (ja) |
| DE (1) | DE60319654T2 (ja) |
| TW (1) | TWI241587B (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625055B1 (en) * | 2002-04-09 | 2003-09-23 | Hewlett-Packard Development Company, L.P. | Multiple logical bits per memory cell in a memory device |
| US7791141B2 (en) * | 2004-07-09 | 2010-09-07 | International Business Machines Corporation | Field-enhanced programmable resistance memory cell |
| US7023008B1 (en) * | 2004-09-30 | 2006-04-04 | Infineon Technologies Ag | Resistive memory element |
| WO2006043611A1 (en) | 2004-10-22 | 2006-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4767653B2 (ja) * | 2004-10-22 | 2011-09-07 | 株式会社半導体エネルギー研究所 | 半導体装置及び無線チップ |
| KR100674952B1 (ko) * | 2005-02-05 | 2007-01-26 | 삼성전자주식회사 | 3차원 플래쉬 메모리 소자 및 그 제조방법 |
| KR100697282B1 (ko) | 2005-03-28 | 2007-03-20 | 삼성전자주식회사 | 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열 |
| KR100855855B1 (ko) | 2006-10-04 | 2008-09-01 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
| JP5091491B2 (ja) * | 2007-01-23 | 2012-12-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| FR2913523B1 (fr) * | 2007-03-09 | 2009-06-05 | Commissariat Energie Atomique | Disposistif de memorisation de donnees multi-niveaux a materiau a changement de phase |
| JP5387403B2 (ja) * | 2007-03-28 | 2014-01-15 | 日本電気株式会社 | 電子デバイス及びその製造方法 |
| KR100909537B1 (ko) * | 2007-09-07 | 2009-07-27 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| KR101418434B1 (ko) | 2008-03-13 | 2014-08-14 | 삼성전자주식회사 | 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는프로세싱 시스템 |
| US7812335B2 (en) * | 2008-04-11 | 2010-10-12 | Sandisk 3D Llc | Sidewall structured switchable resistor cell |
| KR20100024800A (ko) * | 2008-08-26 | 2010-03-08 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 동작 방법 |
| US7791925B2 (en) * | 2008-10-31 | 2010-09-07 | Seagate Technology, Llc | Structures for resistive random access memory cells |
| JP5477371B2 (ja) | 2009-03-12 | 2014-04-23 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JP2010225750A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5079927B2 (ja) | 2010-02-23 | 2012-11-21 | パナソニック株式会社 | 不揮発性メモリ装置の製造方法、不揮発性メモリ素子、および不揮発性メモリ装置 |
| US8829482B1 (en) | 2010-09-23 | 2014-09-09 | Adesto Technologies Corporation | Variable impedance memory device structure and method of manufacture including programmable impedance memory cells and methods of forming the same |
| US8891277B2 (en) | 2011-12-07 | 2014-11-18 | Kabushiki Kaisha Toshiba | Memory device |
| US8847191B1 (en) * | 2012-03-27 | 2014-09-30 | Adesto Technologies Corporation | Programmable impedance memory elements, methods of manufacture, and memory devices containing the same |
| US8624219B1 (en) | 2012-04-12 | 2014-01-07 | Adesto Technologies Corporation | Variable impedance memory element structures, methods of manufacture, and memory devices containing the same |
| US9018613B2 (en) * | 2012-08-14 | 2015-04-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a memory cell block including a block film |
| CN103035839B (zh) * | 2012-12-19 | 2015-01-21 | 北京大学 | 阻变存储器及其制备方法 |
| US9337210B2 (en) | 2013-08-12 | 2016-05-10 | Micron Technology, Inc. | Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors |
| US8981334B1 (en) | 2013-11-01 | 2015-03-17 | Micron Technology, Inc. | Memory cells having regions containing one or both of carbon and boron |
| US9263577B2 (en) | 2014-04-24 | 2016-02-16 | Micron Technology, Inc. | Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors |
| US9472560B2 (en) * | 2014-06-16 | 2016-10-18 | Micron Technology, Inc. | Memory cell and an array of memory cells |
| US9159829B1 (en) | 2014-10-07 | 2015-10-13 | Micron Technology, Inc. | Recessed transistors containing ferroelectric material |
| US9276092B1 (en) | 2014-10-16 | 2016-03-01 | Micron Technology, Inc. | Transistors and methods of forming transistors |
| US9305929B1 (en) | 2015-02-17 | 2016-04-05 | Micron Technology, Inc. | Memory cells |
| US10134982B2 (en) | 2015-07-24 | 2018-11-20 | Micron Technology, Inc. | Array of cross point memory cells |
| US9853211B2 (en) | 2015-07-24 | 2017-12-26 | Micron Technology, Inc. | Array of cross point memory cells individually comprising a select device and a programmable device |
| US9859338B2 (en) * | 2016-03-21 | 2018-01-02 | Winbond Electronics Corp. | Three-dimensional resistive memory |
| US10396145B2 (en) | 2017-01-12 | 2019-08-27 | Micron Technology, Inc. | Memory cells comprising ferroelectric material and including current leakage paths having different total resistances |
| US11170834B2 (en) | 2019-07-10 | 2021-11-09 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
| KR102523778B1 (ko) * | 2021-03-16 | 2023-04-21 | 한국과학기술원 | 연속적으로 정렬된 3차원 이종 소재 계면을 갖는 3차원 멤리스터 소자 및 그 제조 방법 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06237003A (ja) * | 1993-02-10 | 1994-08-23 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPH06268173A (ja) * | 1993-03-15 | 1994-09-22 | Toshiba Corp | 半導体記憶装置 |
| JPH08133894A (ja) * | 1994-11-04 | 1996-05-28 | Agency Of Ind Science & Technol | 無粒界型マンガン酸化物系結晶体及びスイッチング型磁気抵抗素子 |
| JPH09509775A (ja) * | 1993-10-01 | 1997-09-30 | アメリカ合衆国 | 超高密度、不揮発性強磁性ランダム・アクセス・メモリ |
| JP2001237380A (ja) * | 2000-02-25 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 可変抵抗素子およびそれを用いた半導体装置 |
| JP2001257396A (ja) * | 2000-03-10 | 2001-09-21 | Natl Inst Of Advanced Industrial Science & Technology Meti | 金属絶縁体転移によるスイッチング現象を利用した磁気抵抗素子 |
| JP2002319663A (ja) * | 2001-04-20 | 2002-10-31 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2003298019A (ja) * | 2002-03-28 | 2003-10-17 | Toshiba Corp | 磁気記憶装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4479106A (en) * | 1982-02-12 | 1984-10-23 | Alps Electric Co., Ltd. | Rotary electric component |
| JPH02238659A (ja) | 1989-03-10 | 1990-09-20 | Seiko Epson Corp | ダイナミックメモリ素子 |
| JP3055476B2 (ja) * | 1996-11-28 | 2000-06-26 | 株式会社村田製作所 | 可変抵抗器 |
| GB2323705B (en) * | 1997-03-27 | 2002-02-20 | Nec Corp | Semiconductor device with memory cell and fabrication method thereof |
| US6031287A (en) | 1997-06-18 | 2000-02-29 | Micron Technology, Inc. | Contact structure and memory element incorporating the same |
| JP3646508B2 (ja) | 1998-03-18 | 2005-05-11 | 株式会社日立製作所 | トンネル磁気抵抗効果素子、これを用いた磁気センサー及び磁気ヘッド |
| DE19818375A1 (de) * | 1998-04-24 | 1999-11-04 | Dornier Gmbh | PTCR-Widerstand |
| KR100279058B1 (ko) * | 1998-07-13 | 2001-01-15 | 윤종용 | 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치 |
| US6204139B1 (en) | 1998-08-25 | 2001-03-20 | University Of Houston | Method for switching the properties of perovskite materials used in thin film resistors |
| WO2000052771A1 (de) * | 1999-02-26 | 2000-09-08 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu deren herstellung |
| EP1760797A1 (en) | 1999-03-25 | 2007-03-07 | OVONYX Inc. | Electrically programmable memory element with improved contacts |
| DE10110292C1 (de) * | 2001-02-26 | 2002-10-02 | Dresden Ev Inst Festkoerper | Stromabhängiges resistives Bauelement |
| US6693821B2 (en) * | 2001-06-28 | 2004-02-17 | Sharp Laboratories Of America, Inc. | Low cross-talk electrically programmable resistance cross point memory |
| US7034652B2 (en) * | 2001-07-10 | 2006-04-25 | Littlefuse, Inc. | Electrostatic discharge multifunction resistor |
| US6891749B2 (en) * | 2002-02-20 | 2005-05-10 | Micron Technology, Inc. | Resistance variable ‘on ’ memory |
| KR100413774B1 (ko) * | 2002-02-22 | 2004-01-03 | 삼성전자주식회사 | 래이 아웃 면적을 감소시키는 반도체 메모리 장치 |
| US6762481B2 (en) * | 2002-10-08 | 2004-07-13 | The University Of Houston System | Electrically programmable nonvolatile variable capacitor |
-
2002
- 2002-11-08 JP JP2002325527A patent/JP4509467B2/ja not_active Expired - Fee Related
-
2003
- 2003-11-04 KR KR1020030077516A patent/KR100610542B1/ko active IP Right Grant
- 2003-11-05 US US10/700,467 patent/US7397688B2/en active Active
- 2003-11-05 TW TW092130983A patent/TWI241587B/zh not_active IP Right Cessation
- 2003-11-07 DE DE60319654T patent/DE60319654T2/de not_active Expired - Lifetime
- 2003-11-07 EP EP03025694A patent/EP1418623B1/en not_active Expired - Lifetime
- 2003-11-10 CN CNB2003101156076A patent/CN100386820C/zh not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06237003A (ja) * | 1993-02-10 | 1994-08-23 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPH06268173A (ja) * | 1993-03-15 | 1994-09-22 | Toshiba Corp | 半導体記憶装置 |
| JPH09509775A (ja) * | 1993-10-01 | 1997-09-30 | アメリカ合衆国 | 超高密度、不揮発性強磁性ランダム・アクセス・メモリ |
| JPH08133894A (ja) * | 1994-11-04 | 1996-05-28 | Agency Of Ind Science & Technol | 無粒界型マンガン酸化物系結晶体及びスイッチング型磁気抵抗素子 |
| JP2001237380A (ja) * | 2000-02-25 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 可変抵抗素子およびそれを用いた半導体装置 |
| JP2001257396A (ja) * | 2000-03-10 | 2001-09-21 | Natl Inst Of Advanced Industrial Science & Technology Meti | 金属絶縁体転移によるスイッチング現象を利用した磁気抵抗素子 |
| JP2002319663A (ja) * | 2001-04-20 | 2002-10-31 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2003298019A (ja) * | 2002-03-28 | 2003-10-17 | Toshiba Corp | 磁気記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI241587B (en) | 2005-10-11 |
| KR20040041015A (ko) | 2004-05-13 |
| CN100386820C (zh) | 2008-05-07 |
| DE60319654D1 (de) | 2008-04-24 |
| KR100610542B1 (ko) | 2006-08-09 |
| TW200415649A (en) | 2004-08-16 |
| EP1418623B1 (en) | 2008-03-12 |
| US20040090815A1 (en) | 2004-05-13 |
| JP2004158804A (ja) | 2004-06-03 |
| EP1418623A3 (en) | 2006-01-25 |
| EP1418623A2 (en) | 2004-05-12 |
| CN1499522A (zh) | 2004-05-26 |
| DE60319654T2 (de) | 2009-04-02 |
| US7397688B2 (en) | 2008-07-08 |
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Legal Events
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071101 |
|
| A131 | Notification of reasons for refusal |
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|
| A131 | Notification of reasons for refusal |
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|
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| A02 | Decision of refusal |
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|
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| RD13 | Notification of appointment of power of sub attorney |
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|
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| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100428 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4509467 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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