KR20040041015A - 비휘발성 가변 저항 소자, 메모리 장치, 및 비휘발성 가변저항 소자의 스케일링 방법 - Google Patents

비휘발성 가변 저항 소자, 메모리 장치, 및 비휘발성 가변저항 소자의 스케일링 방법 Download PDF

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Abstract

스케일링을 수행하여 평면 상의 면적을 감소시키는 경우에 저항의 증가를 억제할 수 있는 구조를 갖는 비휘발성 가변 저항 소자, 이 비휘발성 가변 저항 소자를 이용하는 메모리 장치, 및 비휘발성 가변 저항 소자의 스케일링 방법이 제공된다. 제 1 전극 및 제 2 전극은 기판 상에 형성되고 기판의 면방향으로 상호 대향된다. 제 1 전극은 내부 전극으로 이용되고, 비휘발성 가변 저항체는 제 1 전극의 외부면 상에 형성되고, 제 2 전극은 비휘발성 가변 저항체의 외주면 상에 외부 전극으로서 형성된다.

Description

비휘발성 가변 저항 소자, 메모리 장치, 및 비휘발성 가변 저항 소자의 스케일링 방법 {NONVOLATILE VARIABLE RESISTOR, MEMORY DEVICE, AND SCALING METHOD OF NONVOLATILE VARIABLE RESISTOR}
본 발명은 전원이 턴오프 (turn off) 되는 경우에도 데이터가 유지되는 비휘발성 가변 저항 소자, 이 비휘발성 가변 저항 소자를 이용하는 메모리 소자, 및 비휘발성 가변 저항 소자의 스케일링 (scaling) 방법에 관한 것이다.
현재 연구가 진행 중인 비휘발성 메모리 중에서, MRAM (magneto-resistive random access memory) 또는 OUM (ovonic universal memory) 에서의 각 저항값의 차이를 전류로 판독하는 비휘발성 가변 저항 소자를 이용하는 메모리 장치는, 그 높은 판독 내성 및 고속 동작으로 인해 크게 주목 받고 있다. 이 메모리는 DRAM, 플래시 메모리, 및 FeRAM (ferroelectric random access memory) 가 갖고 있는 미세 가공 상의 통계 물리학적 치수 한계가 존재하지 않는 이점을 갖는다.
도 7 은 종래의 비휘발성 가변 저항 소자를 이용하는 메모리 소자의 개요를 나타내는 설명도이다. 이러한 비휘발성 가변 저항 소자 (Rv) 는 예를 들면 미국 특허 제 6,204,139 B1 호에 개시된다. 참조 번호 1 은 제 1 전극을 나타내고, 이 제 1 전극 (1) 상에 비휘발성 가변 저항체 (2) 가 막의 형상으로 형성되며, 이 비휘발성 가변 저항체 (2) 상에 제 2 전극 (3) 이 형성됨으로써, 비휘발성 가변 저항 소자 (Rv) 를 구성한다. 비휘발성 가변 저항 소자 (Rv) 는 절연 특성을 갖는 기판 (9) 면 상에 형성된다. 이와 같은 구조를 갖는 비휘발성 가변 저항 소자 (Rv) 의 제 1 전극 (1) 과 제 2 전극 (3) 사이에 펄스 전력 (Vp) 을 인가함으로써, 비휘발성 가변 저항 소자 (Rv) 가 상온에서도 동작 가능한 메모리 소자 (메모리 장치) 가 된다. 공지된 비휘발성 가변 저항체 (2) 의 예에는 Pr0.7Ca0.3MnO3등의 페로브스카이트 (perovskite) 구조의 망간 옥사이드가 포함된다. 비휘발성 가변 저항체 (2) 는 이에 인가되는 펄스 전압에 의해 그 저항값이 변화되며, 전력이 턴 오프되는 경우에도 그 저항값을 유지하여, 비휘발성을 갖는다. 많은 수의 비휘발성 가변 소자 (Rv) 를 매트릭스형으로 배열하는 것은 기판 (9) 상에 메모리 장치를 형성할 수 있도록 한다.
도 8 은 도 7 의 메모리 장치에서 전압 펄스 인가에 대한 저항값 변화 상황을 나타내는 그래프이다. 가로 좌표는 인가 펄스수 (인가 펄스 코드) 를 나타내며, 세로 좌표는 인가 펄스의 전압이 2.9 V 이고 펄스폭이 17 ㎱ 이며 펄스 극성이 양 (+) 또는 음 (-) 인 저항값 (Ω) 을 나타낸다. 예를 들면, 제 1 펄스 (인가 펄스 코드 1) 는 음이고 제 1 펄스의 인가 후의 저항값은 104에서 106으로 변화한다 (증가한다). 제 2 펄스 (인가 펄스 코드 2) 는 양이고, 제 2 펄스의 인가 후의 저항값은 106에서 104으로 변화한다 (감소한다). 이러한 저항의 차이 (변화) 는 논리값이 1 또는 0 에 대응되는 논리 신호로서 저장될 수 있다. 전력 공급기가 턴 오프될 때 저항값이 유지될 수 있기 때문에, 메모리 장치를 비휘발성으로 이용될 수 있다.
도 9 및 도 10 은 각각 종래의 비휘발성 가변 저항 소자를 이용하는 메모리 장치 내의 메모리셀의 예를 나타내는 회로도이다. 도 9 는 매트릭스형으로 배열되는 비휘발성 가변 저항 소자 (Rv) 에서 1 개를 선택하는 선택 소자로서 트랜지스터를 이용하는 메모리셀을 나타내며 (이하, 이 메모리셀을 1T1R 형 메모리셀이라 함), 여기서, 트랜지스터는 MOS 트랜지스터 (5) 로 이루어진다. 이 메모리셀은 MOS 트랜지스터 (5) 와 비휘발성 가변 저항 소자 (Rv) 로 이루어진다. 도 10 은 매트릭스형으로 배열되는 비휘발성 가변 저항 소자 (Rv) 에서 1 개를 선택하는 선택 소자에서 다이오드를 이용하는 메모리셀을 나타낸다 (이하, 이 메모리셀을 1D1R 형 메모리셀이라 함). 이 메모리셀은 다이오드 (6) 및 비휘발성 가변 저항 소자 (Rv) 로 이루어진다.
1T1R 형 메모리셀에서, MOS 트랜지스터 (5) 는 게이트 전극, 소오스 (소오스 영역) 및 드레인 (드레인 영역) 을 포함한다. 게이트 전극은 메모리 장치의 워드선 (WL) 에 접속되고, 소오스와 드레인은 소오스선 (SL) 과 비휘발성 가변 저항 소자 (Rv) 의 1 개의 단자에 각각 접속된다. 비휘발성 가변 저항 소자 (Rv) 의 다른 단자는 비트선 (BL) 에 접속된다. 도 10 의 1D1R 형 메모리셀에서, 다이오드 (6) 의 애노드는 워드선 (WL) 에 접속되고 다이오드 (6) 의 캐소드는 비트선 (BL) 에 접속된다.
1T1R 형 메모리셀에서, 재기록 (rewrite) 를 하는 경우, 먼저, 선택되는 메모리셀 (이하, 선택셀) 의 게이트 전극에 접속되는 워드선 (WL) 상의 전위를 상승시켜, MOS 트랜지스터 (5) 를 턴온 (turn on) 한다. 다음으로, 선택셀의 비트선 (BL) 과 소오스선 (SL) 사이에 전위차 (전압) 를 인가하여, 비휘발성 가변 저항 소자 (Rv) 의 제 1 전극 (1) 과 제 2 전극 (3) 사이에 적절한 전압을 인가하고, 비휘발성 가변 저항체 (2) 의 저항을 변화시킨다.
여기서, 예를 들면, 저항을 상승시키기 위한 동작을 기록 (write) 하는 것과, 저항을 감소시키기 위한 동작을 리셋 (reset) 하는 것을 정의한다. 기록 시에는, 비트선 (BL) 에 양의 전압 펄스를 인가하는 반면, 소오스선 (SL) 을 접지전위로 구동시킨다. 리셋 시에는, 비트선 (BL) 을 접지전위로 구동시키고, 소오스선 (SL) 에 양의 전압 펄스를 인가한다. 즉, 기록 및 리셋 시에는 비휘발성 가변 저항체 (2) 에 반대 펄스 (양과 음의 상이한 특성의 펄스) 를 인가하기 때문에 저항을 변화시킬 수 있다.
1T1R 형 메모리셀의 다른 재기록 방법 중 하나로서, 다음의 방법을 또한 이용할 수 있다. 이 방법에서, 기록 시에는, 상술한 기록와 동일하게, 양의 전압 펄스를 비트선 (BL) 으로 인가하고, 소오스선 (SL) 을 접지 전위로 구동시킨다. 리셋 시에는 비트선 (BL) 을 접지 전위로 구동시키고, 소오스선 (SL) 에 인가되는 양의 전압 펄스의 전압 (증폭) 을 기록 시보다 더욱 작게 하고 펄스폭을 기록 시보다 더욱 길게 한다.
1T1R 형 메모리셀에서 판독 (read) 를 행하는 경우에 가해지는 방법은 기본적으로 재기록을 수행하는 경우와 유사하고, 비트선 (BL) 또는 소오스선 (SL) 에 인가하는 양의 전압을 더욱 작게하여 판독 파괴를 방지한다.
1D1R 형 메모리셀에서 재기록을 행하는 경우, 먼저, 선택셀의 워드선 (WL) 의 전위를 증가시키고, 비트선 (BL) 을 접지 전위로 구동시킨다. 이 때, 선택셀이외의 메모리셀 (이하, 이러한 셀을 비선택셀이라함) 에서, 워드선 (WL) 을 접지 전위로 구동시키고, 비트선 (BL) 의 전위를 양의 전위로 설정함으로써, 다이오드 (6) 가 정류 작용을 하도록 유발하여, 비선택셀에 전압이 인가되지 않도록 한다. 리셋 시의 전압 펄스의 전압 (증폭) 은 전압 펄스의 전압을 기록 시보다 작게 하고, 펄스 폭을 기록 시보다 더욱 길게 한다.
1D1R 형 메모리셀에서, 판독를 행하는 경우의 방법은 기본적으로 재기록을 행하는 경우와 유사하며, 비트선 (BL)(또는 소오스선 (SL)) 으로 인가하는 전압을 더욱 작게 하여, 판독 파괴를 방지한다.
도 11 은 종래의 1T1R 형 메모리셀의 단면 모식도이다. 단면을 표시하는 사선 해칭을 표시하지 않는다 (이하에서도 동일). 단결정 실리콘 등으로 이루어지는 기판 (10) 상에는 MOS 트랜지스터 (5) 의 드레인 (드레인 영역)(5d) 과 소오스 (소오스 영역)(5s) 이 형성된다. 기판 (10) 표면 상에 증착되는 절연층 (11) 상에 드레인 (5d) 과 소오스 (5s) 에 대응되는 위치로 게이트 전극 (5g) 이 형성된다. 드레인 (5d) 은 절연층 (11) 을 통과하는 플러그 (7) 를 사이에 두고 절연층 (11) 의 표면 상에 형성되는 비휘발성 가변 저항 소자 (Rv) 의 제 1 전극 (1) 에 접속된다.
제 1 전극 (1) 상에 비휘발성 가변 저항체 (2) 및 제 2 전극 (3) 이 순차적으로 적층되어 비휘발성 가변 저항 소자 (Rv) 가 이루어진다. 즉, 비휘발성 가변 저항 소자 (Rv) 의 제 1 전극 (1) 및 제 2 전극 (3) 은 기판 (10) 의 면을 교차하는 방향으로 상호 대향하도록 이루어진다. 비휘발성 가변 저항 소자 (Rv) 는, 절연층 (11) 상에 형성되고 메모리셀의 면을 평탄화하는 절연층 (12) 에 의해 보호된다. 절연층 (11) 상의 표면에는 비트선 (5g) 이 형성되고, 제 2 전극(3) 이 비트선 (BL) 에 접속된다. 게이트 전극 (5g) 은 연장되어 워드선 (WL) 에 접속되고, 소오스 (5s) 는 연장되어 소오스선 (SL) 에 접속된다.
도 12 는 종래의 1D1R 형 메모리셀의 단면 모식도이다. 도 11 의 구성 요소에 대응하는 구성 요소는 도 11 과 동일한 부호로 나타내며, 이에 대한 상세한 설명을 반복하지 않는다. 기판 (10) 은 나타내지 않는다. 워드선 (WL) 과 제 1 전극 (1) 사이에 반도체 PN 접합을 포함하는 다이오드 (6) 가 형성되고, 다이오드 (6) 의 애노드 (6p) 는 워드선 (WL) 에 접속되며, 다이오드 (6) 의 캐소드 (6n) 는 제 1 전극 (1) 에 접속된다. 도 11 의 경우와 유사하게, 제 1 전극 (1) 상에는 비휘발성 가변 저항체 (2) 및 제 2 전극 (3) 이 적층되어, 비휘발성 가변 저항 소자 (Rv) 를 구성한다. 즉, 비휘발성 가변 저항 소자 (Rv) 의 제 1 전극 (1) 및 제 2 전극 (3) 은 기판 (10) 면을 교차하는 방향으로 상호 대향되도록 이루어진다.
메모리 장치, 특히, 복수개의 메모리셀이 매트릭스형으로 배열된 반도체 메모리 장치 (메모리 칩) 에서, 스케일링 규칙에 따라 메모리셀에 스케일링 (치수의 비례적인 감소) 을 가함으로써, 메모리셀의 평면 상의 면적을 감소시키고 고집적화를 달성하여 대용량화를 실현한다 (메모리 용량 증가). 스케일링이라는 표현은 일반적으로 치수의 비례적인 감소를 의미하는 것이 대부분이지만, 이 표현은 또한 치수를 비례적으로 확대하는 경우에 이용되는 경우도 있다 (제 3 실시형태 참조). 양자 간의 차이를 나타내는 것이 필요할 때, 그 목적에 따라 감소 스케일링 또는 확대 스케일링으로 표현한다.
비휘발성 가변 저항 소자 (Rv) 을 이용하는 메모리 장치에 대해 대용량이 필요하기 때문에, 스케일링에 의해 메모리셀의 평면 상의 면적 (특히, 비휘발성 저항체의 평면 상의 면적) 을 감소시키는 것이 연구되어 왔다. 그러나, 종래의 비휘발성 가변 저항 소자의 구조에서 스케일링에 의해 비휘발성 가변 저항체 (제 1 전극 및 제 2 전극) 의 평면 상의 면적을 감소시키는 경우, 저항은 면적의 감소에 반비례하여 증가하며, 다음에 나타낸 바와 같은 문제를 갖는다: 메모리셀의 시정수 (τ=CR) 가 크게 되어 동작이 늦어지는 문제를 갖는다.
도 13a 및 도 13b 는 종래의 비휘발성 가변 저항 소자의 스케일링의 상황을 나타내는 설명도이다. 도 13a 는 스케일링 이전의 비휘발성 가변 저항 소자 (Rv) 의 사시도이고, 도 13b 는 도 13a 의 비휘발성 가변 저항 소자 (Rv) 에 1/kX (k>1) 의 배율을 가하는 스케일링 이후의 사시도이다. 간단하게 하기 위해, 제 1 전극 (1) 의 영역, 비휘발성 가변 저항체 (2) 및 제 2 전극 (3) 은 그 면적을 동일한 직사각형 형상으로 나타낸다. 스케일링 이전의 치수는 단변의 길이 (a) 와 장변의 길이 (b) 를 갖는 반면, 스케일링 이후의 치수는 단변의 길이 (a/k) 와 장변의 길이 (b/k) 를 갖는다. 비휘발성 가변 저항체 (2) 의 막두께는 스케일링을 수행하는 경우 t/k 이고, 또는, 스케일링을 수행하지 않는 경우 t 이다.
스케일링 이전에 제 1 전극 (1) 과 제 2 전극 (3) 이 상호 대향하는 표면적 (So) 은 ab (장변의 길이 (a) ×단변의 길이 (b)) 이다. 스케일링 이후 제 1 전극 및 제 3 전극이 상호 대향하는 표면적 (Ss) 은 ab/k2이다 (단변의 길이 (a/k)×장변의 길이 (b/k)). 스케일링 이전의 저항 "Ro" 은, 비휘발성 가변 저항체 (2) 의 저항율이 ρ 인 경우, 저항은 이론적으로 Ro=ρt/ab 이다. 스케일링 이후의 저항 (Rs) 은 동일한 방법으로 계산될 수 있다. 즉, 막두께 (t) 에 스케일링을 수행하지 않는 경우, Rs=ρtk2/ab=k2Ro 이고, 저항은 스케일링에 의해 스케일링하기 이전보다 k2배 증가된다. 막두께 (t) 에 스케일링을 수행하는 경우, Rs=ρtk/ab=kRo 이고, 저항은 스케일링에 의해 스케일링하기 이전보다 k 배 증가된다. 비휘발성 가변 저항체 (2) 의 막두께 (t) 에 스케일링을 수행하는 경우와 비휘발성 가변 저항체 (2) 의 막두께 (t) 에 스케일링을 수행하지 않는 경우, 비휘발성 가변 저항 소자 (Rv) 의 저항은 피할수 없이 증가하게 된다.
도 14a 및 도 14b 는 비휘발성 가변 저항 소자의 저항 증가에 수반되는 특성의 저하를 설명하기 위한 그래프이다. 도 14a 는 수 ㎛ 길이의 변을 가지며 상호 대향하는 정방형의 제 1 전극 (1) 및 제 2 전극 (3) 을 포함하는 비휘발성 가변 저항 소자 (Rv) 증가에 수반되는 저항 변화 (증가) 를 나타낸다. 도 14b 는 저항 증가에 대해 시정수 (τ) 의 변화를 파라미터로 하여, 각각의 시정수 (τ) 에 대한 비트선 (BL) 상의 전위 변화의 상황을 나타낸다.
도 14a 에서, 가로 좌표는 정방형의 하나의 변 (a) 의 길이 (㎛) 를 나타내고, 세로 좌표는 하나의 변 (a) 의 길이에 대한 저항값을 상대값으로 나타낸다. 저항값은 길이 a=1 인 경우 (가로 좌표의 스케일이 1) 를 좌표 상의 기록을 100 값으로 규격화하여 그래프에 나타낸다. 예를 들면, k=5 에서 0.2 (㎛) 로 감소시키는 경우, 막 두께 (t) 에 스케일링을 수행하지 않는 경우의 전술한 계산 공식에 따라, 저항값은 스케일링 이전의 k2(25) 배 값, 즉 2500 이 된다.
도 14b 에서, 가로 좌표는 시간 (㎲) 을 나타내고, 세로 좌표는 비트선 (BL) 의 전위의 포화값을 100 으로 하는 상대적인 전위를 나타낸다. 커브 (T1) 의 시정수 (τ) 는 10 (㎲), 커브 (T2) 의 시정수 (τ) 는 1 (㎲), 커브 (T3) 의 시정수 (τ) 는 100 (㎱), 그리고, 커브 (T4) 의 시정수 (τ) 는 10 (㎱) 이다. 예를 들면, 커브 (T3) 에서 저항이 100 일 때 저항을 25 배 증가시키는 경우 (즉, 2500), 간단한 계산에 따라 시정수 (τ=CR) 는 100 ㎱ 에서 2500 ㎱ (2.5 ㎲) 로 증가한다. 즉, 커브 (T3) 상에 있었던 비트선 (BL) 의 전위 변화는 커브 (T2) 상의 것보다 더욱 완만한 커브 상의 전위 변화로 완만하게 되어, 메모리셀의 동작 속도를 감소시킨다. 따라서, 종래의 비휘발성 가변 저항 소자 (Rv) 에서, 스케일링에 의한 저항 증가를 수반하여, 동작 속도, 특히, 판독 속도가 감소되는 문제가 발생된다.
본 발명은 이러한 문제를 조명함으로써 이루어졌으며, 스케일링을 수행하여 비휘발성 가변 저항 소자의 평면 상의 면적을 감소시키는 경우, 저항의 증가를 억제할 수 있는 구조의 비휘발성 가변 저항 소자를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 비휘발성 가변 저항 소자를 매트릭스형으로 배열하는 메모리 장치로서, 스케일링을 수행하여 비휘발성 가변 저항 소자의 평면 상의면적을 감소시키는 경우에 저항의 증가를 억제할 수 있는 구조의 비휘발성 가변 저항 소자를 사용함으로써, 스케일링을 수행하는 경우에도 동작 속도의 저하가 발생되지 않는 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은, 스케일링을 수행하여 비휘발성 가변 저항 소자의 평면 상의 면적을 감소시키는 경우, 비휘발성 가변 저항 소자의 저항의 증가를 방지할 수 있는 비휘발성 가변 저항 소자의 스케일링 방법을 제공하는데 있다.
도 1a 및 도 1b 는 제 1 실시형태에 따른 비휘발성 가변 저항 소자에 대한 스케일링 상황을 나타내는 설명도.
도 2 는 제 1 실시형태에 따른 비휘발성 가변 저항 소자에 대한 스케일링으로 인한 저항 증가를 억제할 수 있는 것을 나타내는 설명도.
도 3 은 제 1 실시형태에 따른 비휘발성 가변 저항 소자에 대한 스케일링으로 인한 저항 증가를 억제할 수 있는 것을 나타내는 설명도.
도 4a 및 도 4b 는 제 2 실시형태에 따른 메모리 장치의 1T1R 형 메모리셀의 구조를 나타내는 사시도.
도 5a 및 도 5b 는 제 2 실시형태에 따른 메모리 장치의 1D1R 형 메모리셀의 구조를 나타내는 사시도.
도 6a 내지 도 6d 는 제 3 실시형태에 따른 비휘발성 가변 저항 소자의 스케일링 상황을 나타내는 사시도.
도 7 은 종래의 비휘발성 가변 저항 소자를 이용하는 메모리 장치의 개요를 나타내는 설명도.
도 8 은 도 7 의 메모리 장치의 전압 펄스의 인가에 대한 저항 변화의 상황을 나타내는 그래프.
도 9 는 종래의 비휘발성 가변 저항 소자를 이용하는 메모리 장치의 메모리 셀의 예를 나타내는 회로도.
도 10 은 종래의 비휘발성 가변 저항 소자를 이용하는 메모리 장치의 메모리 셀의 예를 나타내는 회로도.
도 11 은 종래의 1T1R 형 메모리 셀의 단면 모식도.
도 12 는 종래의 1D1R 형 메모리 셀의 단면 모식도.
도 13a 및 도 13b 는 종래의 비휘발성 가변 저항 소자의 스케일링 상황을 나타내는 설명도.
도 14a 및 도 14b 는 비휘발성 가변 저항 소자의 저항 증가에 따라 수반되는 특성의 감소를 나타내는 그래프.
＊도면의 주요부분에 대한 부호의 설명＊
1 : 제 1 전극
2 : 비휘발성 가변 저항체
3 : 제 2 전극
9, 10 : 기판
11 : 절연층
Rv : 비휘발성 가변 저항 소자
본 발명에 따르면, 비휘발성 가변 저항 소자는 상호 대향하여 기판 상에 형성되는 제 1 전극 및 제 2 전극; 및 제 1 전극과 제 2 전극 사이에 형성되는 비휘발성 가변 저항체를 포함하고, 제 1 전극 및 제 2 전극이 기판의 면방향으로 대향한다.
본 발명에 따른 비휘발성 가변 저항 소자에서, 비휘발성 가변 저항체는 제 1 전극의 외주면 상에 형성되고, 제 2 전극이 비휘발성 가변 저항체의 외주면 상에 형성된다.
본 발명에 따른 비휘발성 가변 저항 소자에서, 제 1 전극은 원주형 또는 각주형이다.
본 발명에 따른 비휘발성 가변 저항 소자에서, 비휘발성 가변 저항체는 페로브스카이트 구조의 망간 옥사이드로 이루어진다.
본 발명에 따른 비휘발성 가변 저항 소자에서, 망간 옥사이드는 Pr(1-x)CaxMnO3, La(1-x)CaxMnO3, 및 La(1-x-y)CaxPbyMnO3중 어느 하나이다.
본 발명에 따른 비휘발성 가변 저항 소자에서, 망간 옥사이드는 Pr0.7Ca0.3MnO3, La0.65Ca0.35MnO3, 및 La0.65Ca0.175Pb0.175MnO3중 어느 하나이다.
본 발명에 따르면, 기판 상에 매트릭스형의 메모리셀 배열을 갖는 메모리 장치는, 개별 메모리셀이 비휘발성 가변 저항 소자 및 선택 소자로 이루어지고, 비휘발성 가변 저항 소자를 선택하기 위해 비휘발성 가변 저항에 접속된다.
본 발명에 따른 메모리 장치에서, 선택 소자는 상기 비휘발성 가변 저항 소자 중 하나를 선택하여 비휘발성 가변 저항 소자에 인가되는 전류를 제어한다.
본 발명에 따른 메모리 장치에서, 선택 소자는 기판 상에 형성되는 트랜지스터 또는 다이오드이다.
본 발명에 따른 메모리 장치에서, 트랜지스터는 MOS 트랜지스터이고, MOS 트랜지스터의 드레인은 제 1 전극에 접속된다.
본 발명에 따른 메모리 장치에서, 다이오드의 캐소드는 제 1 전극에 접속된다.
본 발명에 따른 메모리 장치에서, 메모리 셀은 각각 선택 소자에 접속되는 워드선 및 비휘발성 가변 저항 소자에 접속되는 비트선을 가지며, 제 2 전극은 비트선에 접속된다.
본 발명에 따르면, 기판 상에 형성되고 기판의 면방향으로 상호 대향되는 제 1 전극 및 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 형성되는 비휘발성 가변저항체를 포함하는 비휘발성 가변 저항 소자의 스케일링 방법은, 제 1 전극의 평면 치수에 대해 감소 스케일링을 수행하는 단계; 및 제 1 전극의 높이 치수에 대해 확대 스케일링을 수행하는 단계를 포함한다.
본 발명에 따른 비휘발성 가변 저항 소자의 스케일링 방법에서, 감소 스케일링은 1/k (k>1) 배의 배율로 수행되고, 확대 스케일링은 k 배의 배율로 수행된다.
본 발명에서, 비휘발성 가변 저항 소자의 제 1 전극 및 제 2 전극이 기판 상에 형성되고 기판의 면방향으로 상호 대향하기 때문에, 비휘발성 가변 저항 소자에 스케일링을 수행하여 그 평면 상의 표면적을 감소시킴으로써 비휘발성 가변 저항 소자의 저항 증가를 억제할 수 있다. 특히, 비휘발성 가변 저항체는 제 1 전극 상에 형성되고, 상기 제 2 전극은 비휘발성 가변 저항체의 외주면 상에 형성되기 때문에, 그 레이아웃 등이 용이하고 대용량의 메모리셀을 갖는 적절한 비휘발성 가변 저항 소자가 구현될 수 있다. 또한, 비휘발성 가변 저항체가 페로브스카이트 구조의 망간 옥사이드로 이루어지기 때문에, 메모리 장치에 적절하게 안정적인 저항 변화를 발생시키는 비휘발성 가변 저항 소자를 획득할 수 있다.
본 발명에서, 메모리셀은, 제 1 전극과 제 2 전극을 기판 상에 형성하고 그 면방향으로 상호 대향하도록 형성하는 비휘발성 가변 저항 소자로 이루어지기 때문에, 비휘발성 가변 저항 소자에 스케일링을 수행하여 그 표면 상의 표면적을 감소시키는 경우, 비휘발성 가변 저항 소자의 저항 증가를 억제할 수 있고, 메모리 장치의 동작 속도의 저하가 발생하지 않는다. 특히, 1T1R 형 메모리셀 또는 1D1R 형 메모리셀의 비휘발성 가변 저항 소자에 스케일링을 수행하고 그 평면 상의 표면적을 감소시키는 경우, 비휘발성 가변 저항 소자의 저항 증가를 억제할 수 있고, 메모리 장치의 동작 속도 (액세스 시간) 의 저하가 발생하지 않는다.
본 발명에서, 비휘발성 가변 저항 소자에 감소 스케일링을 수행하여 그 평면 상의 표면적을 감소하는 경우, 확대 스케일링이 높이 방향으로 수행되기 때문에, 그 저항의 증가를 억제할 수 있는 비휘발성 가변 저항 소자의 스케일링 방법을 이용할 수 있다.
첨부된 도면과 함께 다음의 상세한 설명에서 본 발명의 전술한 그리고 다른 목적 및 특징을 보다 상세하게 설명한다.
이하에서는 본 발명의 구체적인 실시형태를 실시형태를 나타내는 도면을 참조하여 설명한다.
제 1 실시형태
도 1a 및 도 1b 는 제 1 실시형태에 따른 비휘발성 가변 저항 소자의 스케일링 상황을 나타내는 설명도이다. 도 1a 는 스케일링을 수행하기 이전의 비휘발성 가변 저항 소자 (Rv) 의 사시도이다. 도 1b 는 1/k 배의 배율을 수행한 스케일링을 수행한 후의 비휘발성 가변 저항 소자 (Rv) 의 사시도이다. 도 1a 에서, 비휘발성 가변 저항 소자 (Rv) 는 높이 (h) 와 반경 (r) 을 갖는 원주형의 제 1 전극 (1) 을 내부 전극으로 형성한다. 제 1 전극의 외주면 상에 주상형 비휘발성 가변 저항체 (2) 를 막두께가 t 인 층으로 형성하고, 비휘발성 가변 저항체 (2) 의 외부에 제 1 전극 (1) 에 대향하도록 반경 (r+t) 인 주상형의 제 2 전극을 외부 전극으로서 형성한다.
도 1b 에서, 비휘발성 가변 저항 (Rv) 은 1/k 배 (k>1) 의 확대 스케일링 수행에 의해, 제 1 전극 (1) 은 반경이 r/k, 높이가 h (스케일링을 높이 방향으로 수행하지 않음) 인 새로운 치수로 형성된다. 비휘발성 가변 저항체 (2) 는 막두께가 t/k (막두께 t 에 스케일링을 수행할 때) 이거나, 막두께가 t (스케일링을 수행하지 않을 때) 가 될 때 새로운 치수를 가지며, 제 2 전극 (3) 은 반경이 [(r+t)/k] 이거나 (막 두께에 스케일링을 수행할 때), 또는, 반경이 [(r/k)+t] 가 될 때 (막 두께에 스케일링을 수행하지 않을 때), 새로운 치수를 가지며 주상형의 형상을 갖는 외부 전극이 된다. 다음의 설명의 저항의 계산에서, 비휘발성 가변 저항체 (2) 의 저항은 ρ에 근접한다.
도 1a 에서, 제 1 전극 (1) 이 비휘발성 가변 저항체 (2) 에 대향하는 표면적 (So) 은 2πrh 이고 막 두께가 t 이면, 제 1 전극의 표면적 (So) 를 이용하여 스케일링이 수행되기 이전의 저항 (Ro) 을 Ro=ρt/2πrh 에 근접하게 한다. 도 1b 에서, 스케일링을 수행한 후, 제 1 전극 (1) 이 비휘발성 가변 저항체 (2) 에 대향하는 측의 표면적 (Ss) 은 2πrh/k 이다. 막 두께 (t) 에 스케일링을 수행하지 않는 경우에 대한 스케일링 이후의 저항 (Rs) 은 ρt/Ss=ρtk/2πrh=kRo 가 된다. 따라서, 스케일링을 1/k 배 배율로 수행하는 경우, 스케일링 이후의 저항 (Rs) 과 스케일링 이전의 저항 (Ro) 의 비는 k 이다. 이는 종래의 비활성 가변 저항 소자 (Rv) 의 스케일링 이전에 대해, 저항이 K2배 증가되는 것에 비해, 본 발명의 비휘발성 가변 저항 소자 (Rv) 의 스케일링이 k 배 만큼 증가됨으로써,본 발명의 비휘발성 가변 저항 소자 (Rv) 의 스케일링이 k 배 만큼 낮은 값의 저항을 갖게 되어 본 발명에서 저항의 증가가 억제되는 것을 나타낸다.
막 두께 (t) 에 스케일링이 수행될 때 저항 (Rs) 은 (ρt/k)/Ss=ρt/2πrh=Ro 이다. 즉, 저항은 1/k 배의 스케일링에 의한 저항 증가 비 Rs/Ro 는 1 이 되어 저항의 증가가 발생하지 않는다. 이는 종래의 비휘발성 가변 저항 소자 (Rv) 의 스케일링 이전에 저항이 k 배로 증가되는 것에 비해 저항의 증가를 억제할 수 있는 것을 나타낸다. 제 2 전극 (3) 이 비휘발성 가변 저항체 (2) 에 대향하는 측의 표면적도 제 1 전극 (1) 의 표면적의 경우와 유사하게 감소되고, 저항의 계산은 제 1 전극의 표면적으로 근사하게 계산되므로 설명하지 않는다.
비휘발성 가변 저항 소자 (Rv) 는 기판 (미도시) 상에 형성되고, 제 1 전극 및 제 2 전극 (3) 은 기판면 방향으로 상호 대향하여 기판 상에 형성된다. 전술한 바와 같이 비휘발성 가변 저항 소자 (Rv) 를 3차원 구조로 함으로써 스케일링을 수행하여 비휘발성 가변 저항 소자 (Rv) 의 평면 상의 표면적을 감소시키는 경우 비휘발성 가변 저항 소자 (Rv) 의 저항의 증가를 억제할 수 있다. 즉, 종래의 기술에서 발생되는 스케일링으로 인한 제 1 전극 (1) 의 표면적 감소에 의해 수반되는 저항의 증가는 발생하지 않는다. 제 1 실시형태에 따른 비휘발성 가변 저항 소자 (Rv) 를 메모리 장치 (메모리셀) 에 수행함으로써, 스케일링으로 인해 동작 속도의 저하가 발생하지 않는 대용량의 메모리 장치를 실현할 수 있다.
제 1 전극 (1) 을 내부 전극으로 이용하여, 제 1 전극 (1) 의 외주면 상에비휘발성 가변 저항체 (2) 를 형성하고, 비휘발성 가변 저항체 (2) 의 외주면 상에 제 2 전극 (3) 을 형성함으로써, 기판의 평면 상의 점유 면적을 확실하게 감소시킬 수 있다. 즉, 제 1 전극 (1) 의 외주면을 비휘발성 가변 저항체 (2) 로 둘러싸고, 비휘발성 가변 저항체 (2) 의 외주면을 제 2 전극 (2) 으로 둘러싸는 것을 이용하기 때문에, 제 1 전극의 평면 상의 면적의 감소는 비휘발성 가변 저항 소자의 평면의 면적의 감소를 직접 나타낸다. 예를 들면, 비휘발성 가변 저항 소자 (Rv) 의 중심을 점유하는 제 1 전극 (1) 의 표면적은 스케일링 이전에는 πr2이며, 1/k 배 배율로의 스케일링 이후에는 πr2/k2으로 감소될 수 있다.
제 1 전극 (1) 의 외주면 상에 비휘발성 가변 저항체 (2) 를 증착하고 비휘발성 가변 저항체 (2) 의 외주면 상에 제 2 전극 (3) 을 증착함으로써, 레이아웃을 용이하게 하고 그 제조 프로세스에서 마스크 배치 또한 용이하게 함으로써, 고밀도 레이아웃이 실현될 수 있다. 전술한 실시형태에서, 제 1 전극 (1) 은 원주형이고, 제 2 전극 (3) 은 원통형 (cylinder) 이 되어, 제 1 전극 (1) 을 각주형 (prism) 으로 형성하기 위한 레이아웃을 더욱 용이하게 함으로써, 고밀도화를 더욱 실현할 수 있다. 원주형 또는 각주형의 제 1 전극 (1) 구조는 레아아웃을 용이하게 하지만, 이 구조를 이로 한정하는 것은 아니며 여기에 어떠한 3차원 형상 (주상 등) 을 이용할 수 있다. 비휘발성 가변 저항체 (2) 및 제 2 전극 (3) 의 형상은 제 1 전극의 형상에 대응되어 적절하게 변형될 수 있다는 것은 자명한 것이다.
본 발명에서, 비휘발성 가변 저항체 (2) 로서 페로브스카이트 구조의 망간 옥사이드를 이용하였다. 특히, Pr(1-x)CaxMnO3, La(1-x)CaxMnO3및 La(1-x-y)CaxPbyMnO3등으로 표현되는 망간 옥사이드는 안정적이고 우수한 저장 특성 (펄스 인가에 의해 수반되는 저항의 변화의 생성) 을 나타냈다. 보다 상세하게는, Pr0.7Ca0.3MnO3, La0.65Ca0.35MnO3, 및 La0.65Ca0.175Pb0.175MnO3각각은 우수한 저장 특성을 보였다. 비휘발성 가변 저항체 (2) 의 막을 스퍼터링에 의해 형성하고, 포토리소그래피를 이용하여 그 상부를 패터닝하였다.
제 1 전극 (1) 및 제 2 전극 (3) 의 막은 타겟으로서 백금 또는 이리듐을 이용하는 스퍼터링에 의해 형성되고, 포토리소그래피에 의해 패터닝되었다. 제 1 전극 (1) 의 반경 (r) 을 약 0.1 내지 약 0.3 ㎛ 의 범위로 하는 치수를 채택하고, 그 높이 (h) 를 약 0.5 에서 1 ㎛ 의 범위로 하였으며, 비휘발성 가변 저항체 (2) 의 막두께를 약 100 에서 300 nm 의 범위로 하여, 소망의 저항값을 달성하였다.
도 2 는 제 1 실시형태에 따른 비휘발성 가변 저항 소자에 있어서 스케일링으로 인한 저항 증가를 억제할 수 있는 것을 나타내는 설명도이다. 비휘발성 가변 저항 소자 (Rv) 에 1/k 배 (k>1) 로의 배율로 스케일링을 수행하는 경우를 나타낸다. 비휘발성 가변 저항체 (2) 의 막두께 (t) 에 스케일링을 수행하지 않는 경우에 대한 저항 변화의 상황을 나타낸다. 스케일링에 의해 유발되는 저항의 변화를 비교하기 위해 종래의 구조의 비휘발성 가변 저항 소자 (Rv) 의 저항 변화의 상황을 부가적으로 나타낸다. 기본적인 계산 방법 (대략적인 방법) 은 도1a 및 도 1b 에 설명되는 바와 같다. 나타낸 구조는 제 1 전극 (1) 에 대해 원주형과 각주형의 2 가지 경우를 포함하며, 설명의 간단함을 위해 제 1 전극과 비휘발성 가변 저항체 (2) 만을 나타내고 제 2 전극을 나타내지 않는다.
제 1 전극 (1) 이 원주형인 경우, 스케일링 이전의 반경은 r 이고, 높이는 h 이며, 스케일링 이후의 반경은 r/k 이고 높이는 h 인 것을 가정한다. 또한, 동일한 경우로, 제 1 전극 (1) 의 외주면 상에 원통형으로 형성되는 비휘발성 가변 저항체 (2) 의 막두께는 t 이며, 스케일링 전후에 동일하다고 가정한다. 스케일링으로 유발되는 저항의 증가는 도 1a 및 도 1b 에 나타낸 바와 같으며, 스케일링 이후의 저항 (Rs) 과 스케일링 이전의 저항 (Ro) 사이의 Rs/Ro 비는 k 가 된다. 그 반면, 종래의 구조의 Rs/Ro 는 k2이다 (도 13a 및 도 13b 참조). 즉, 원주형 구조의 비휘발성 가변 저항 소자 (Rv) 는 스케일링시 저항 증가를 종래의 구조의 저항의 경우에 비해 1/k 값으로 억제될 수 있다.
제 1 전극이 각주형인 경우, 스케일링 이전의 변들의 총 길이는 2(a+b) 이고 높이는 h 이며, 스케일링 이후의 변들의 총 길이는 2(a+b)/k 이고 높이는 h 인 것을 가정한다. 또한, 동일한 경우로, 제 1 전극의 외주면 상에 프레임으로 형성되는 비휘발성 가변 저항체 (2) 의 막두께는 t 이며, 스케일링 전후에 동일하다고 가정한다. 따라서, 스케일링 이전에, 제 1 전극의 표면적 (So) 은 2(a+b)h 이고 막두께는 t 이기 때문에, 제 1 전극 (1) 의 표면적 (So) 를 이용하는 저항 (Ro) 을 대략적으로 계산하면 Ro=ρt/2(a+b)h 가 된다. 스케일링이후, 제 1 전극 (1) 의 표면적 (Ss) 은 ρt/2(a+b)h/k 이고 막두께가 t 이기 때문에, 제 1 전극 (1) 의 표면적 (Ss) 을 이용하는 저항 (Rs) 을 대략적으로 계산하면 Rs=ρtk/2(a+b)h=kRo 가 된다.
따라서, 스케일링을 수행하는 경우, 스케일링 이후의 저항 Rs 과 스케일링 이전의 저항 Ro 사이의 Rs/Ro 비는 k 가 된다. 그 반면, 종래 구조의 Rs/Ro 비는 전술한 바와 같이 k2이다. 즉, 각주형 구조의 비휘발성 가변 저항 소자 (Rv) 는 원주형 구조의 비휘발성 가변 저항 소자 (Rv) 와 동일하고, 스케일링시의 저항의 증가를 종래 구조의 경우에 비해 1/k 로 억제할 수 있다.
도 3 은 제 1 실시형태에 따른 비휘발성 가변 저항에서 스케일링으로 인한 저항의 증가를 억제할 수 있는 것을 나타내는 설명도이다. 비휘발성 가변 저항 소자 (Rv) 에 대해 1/k (k>1) 배의 배율로 스케일링을 수행하는 경우를 나타낸다. 도 3 에서, 비휘발성 가변 저항체 (2) 의 막 두께 (t) 에 스케일링을 수행하는 경우에 대한 저항 변화의 상황을 나타낸다. 스케일링에 의해 유발되는 저항의 변화의 비교를 위해 종래 구조의 비휘발성 가변 저항 소자 (Rv) 의 저항 변화의 상황을 부과적으로 나타낸다. 기본적인 계산 방법 (근사법) 은 도 1a 및 도 1b 에 설명된다. 도시된 구조는 제 1 전극 (1) 에 대해 원주형 및 각주형의 2 가지 경우를 포함하고, 이들은 설명의 간단함을 위해 1 전극 (1) 과 비휘발성 가변 저항체 (2) 만을 나타내며 제 2 전극 (3) 을 나타내지 않는다.
제 1 전극 (1) 이 원주형인 경우, 도 2의 원주형의 경우와 유사하게, 스케일링 이전에 반경이 r 이고 높이가 h 이고 스케일링 이후에 반경이 r/k 이고 높이가 h 인 것을 가정한다. 또한, 동일한 경우로, 제 1 전극의 외주면 상에 원통형으로 형성되는 비휘발성 가변 저항체 (2) 의 막두께는 스케일링 이전에는 t 이며, 스케일링 후에는 t/k 인 것으로 가정한다. 저항의 증가는 도 1a 및 도 1b 에 나타낸 바와 같으며, 스케일링 이후의 저항 (Rs) 과 스케일링 이전의 저항 (Ro) 사이의 Rs/Ro 비는 1 이므로 저항의 증가가 발생되지 않는다. 그 반면, 종래 구조의 Rs/Ro 비는 k 이다 (도 13a 및 도 13b 참조). 즉, 원주형 구조에서 비휘발성 가변 저항 소자 (Rv) 는 스케일링시 저항의 증가를 종래의 구조의 저항에 비해 1/k 배 값으로 억제할 수 있다.
제 1 전극 (1) 이 각주형인 경우, 도 2의 각주형의 경우와 유사하게, 스케일링 이전의 변의 총길이는 2(a+b) 이고 높이는 h 이며, 스케일링 이후의 변의 총길이는 2(a+b)/k 이고 높이는 h 인 것을 가정한다. 또한, 동일한 경우로, 제 1 전극 (1) 의 외주면 상의 프레임으로 형성되는 비휘발성 가변 저항체 (2) 의 막두께는 스케일링 이전에는 t 이며, 스케일링 후에는 t/k 인 것으로 가정한다. 스케일링 이전의 제 1 전극 (1) 의 표면적 (So) 은 2(a+b)h/k 이고 막두께는 t 이기 때문에, 제 1 전극 (1) 의 표면적 (So) 을 이용하는 저항 (Ro) 을 근사적으로 계산하면 도 2 와 유사하게 Ro=ρt/2(a+b)h 가 된다. 스케일링 이후, 제 1 전극 (1) 의 표면적 (Ss) 은 2(a+b)h/k 이고 막두께는 t/k 이기 때문에, 제 1 전극 (1) 의 표면적 (Ss) 을 이용하는 저항 (Rs) 을 근사적으로 계산하면 Rs=(ρt/k)/Ss=(ρt/k)/[2(a+b)h/k]=ρt/2(a+b)h=Ro 가 된다.
따라서, 스케일링을 수행하는 경우, 스케일링 이후의 저항 (Rs) 과 스케일링 이전의 저항 (Ro) 사이의 Rs/Ro 비는 1 이고, 스케일링으로 인한 저항의 증가는 발생하지 않는다. 그 반면, 종래의 구조에서 Rs/Ro 비는 전술한 바와 같이 k 이다. 즉, 각주형 구조의 비휘발성 가변 저항 소자 (Rv) 는 원주형의 비휘발성 가변 저항 소자 (Rv) 의 경우와 유사하고, 스케일링 시의 저항의 증가를 종래 구조의 저항에 비해 1/k 배의 값으로 억제할 수 있다.
또한, 막두께 (t) 에 스케일링을 수행하는 도 3 의 경우, 스케일링 이후의 막두께 (t/k) 가 충분하게 두꺼운 필수적인 상태로서, 경박화에 수반되는 비휘발성 가변 저항체 (2) 의 막 품질의 열화가 없으며, 제 1 전극 (1) 및 제 2 전극 (3) 사이에서의 회로 단락의 위험이 발생하지 않는다. 즉, 형성된 비휘발성 가변 저항체 (2) 의 막 두께가 미치는 특성을 적절하게 평가하여 스케일링의 수행 유무를 결정하는 것이 필요하다.
제 2 실시형태
도 4a 및 도 4b 는 제 2 실시형태에 따른 메모리 장치의 1T1R 형 메모리셀의 구조를 설명하기 위한 설명도이다. 비휘발성 가변 저항 소자 (Rv) 를 선택하기 위한 선택 소자로서 트랜지스터를 이용하는 1T1R 형 메모리셀을 나타낸다. 도 4a 는 평면 모식도를 나타내고, 도 4b 는 도 4a 의 B-B 선에 따른 단면 모식도를 나타낸다. 단결정 실리콘 등으로 이루어진 기판 (10) 상에 MOS 트랜지스터 (5) 의 드레인 (5d) 및 소오스 (5s) 가 형성된다. 기판 (10) 의 표면 상에 형성되는 절연층 (11) 에서, 드레인 (5d) 과 소오스 (5s) 에 대응하는 위치에 게이트 전극 (5g) 이 형성된다. 절연층 (11) 은 예를 들면, 실리콘 옥사이드막으로 이루어지고, 게이트 전극 (5g) 은 예를 들면 폴리실리콘 또는 고융점 금속 등으로 이루어진다. 드레인 (5d) 은 비휘발성 가변 저항 (Rv) 의 제 1 전극 (1) 에 접속된다.
제 1 전극 (1) 은 절연층 (11) 의 표면 상에 원주형의 내부 전극으로 형성된다. 절연층 (11) 의 표면 상에, 제 1 전극 (1) 의 외주면 상에 원통형의 비휘발성 가변 저항체 (2) 를 형성하고, 비휘발성 가변 저항체 (2) 의 외주면 상에 제 1 전극 (1) 에 대향하는 원통형의 제 2 전극 (3) 을 외부 전극으로서 형성한다. 절연층 (11) 의 표면 상에 비트선 (BL) 이 형성되고 제 2 전극 (3) 은 비트선 (BL) 에 접속된다. 게이트 전극 (5g) 은 연장되고 워드선 (WL) 에 접속되며, 소오스 (5s) 는 연장되고 소오스선 (SL) 에 접속된다.
1T1R 형 메모리셀은 MOS 트랜지스터 (5) 와 비휘발성 가변 저항 소자 (Rv) 로 이루어지고, 그 회로 구성은 종래의 회로 구성과 동일하다 (도 9 및 11 참조). MOS 트랜지스터 (5) 및 비휘발성 가변 저항 소자 (Rv) 는 일반적인 반도체 프로세스 또는 그 개량된 프로세스에 의해 제조될 수 있다. 1T1R 형 메모리셀 (MOS 트랜지스터 (5) 및 비휘발성 가변 저항 소자 (Rv)) 은 기판 (10) 상에 매트릭스형으로 배열되어 본 발명에 따른 메모리 장치를 형성한다.
1T1R 형 메모리 셀에 스케일링을 수행하여 비휘발성 가변 저항 소자 (Rv) 의 평면 상의 표면적을 감소시킴으로써 대용량을 나타낸 경우, 비휘발성 가변 저항 소자 (Rv) 의 저항의 증가를 억제할 수 있기 때문에, 동작 속도 (액세스 시간) 의 저하가 발생하지 않은 대용량의 메모리 장치를 실현할 수 있다. 외부 전극인 제 2 전극 (3) 을 비트선에 접속시키기 때문에, 레이아웃이 용이하고 집적도를 희생시키지 않고 대용량화가 실현될 수 있다.
재기록 (기록 또는 리셋) 을 행하는 경우, 먼저, 선택 대상인 메모리셀의 게이트 전극 (5g) 에 접속되는 워드선 (WL) 의 전위를 상승시킴으로써, MOS 트랜지스터 (5) 를 턴온한다. 다음으로, 선택셀의 비트선 (BL) 과 소오스선 (SL) 사이에 전위차 (전압) 를 부여함으로써, 비휘발성 가변 저항 소자 (Rv) 의 제 1 전극 (1) 과 제 2 전극 (3) 사이에 적절한 전압을 인가하여, 비휘발성 가변 저항체 (2) 의 저항을 변화시킨다. 예를 들면, 기록 시, 비트선 (BL) 에 양의 전압 펄스 (예를 들면, 5v) 를 인가하고, 소오스선 (SL) 을 접지 전위 (0 V) 로 구동시킨다. 즉, 제 1 전극 (1) 의 전위를 0 V 로 설정하고, 제 2 전극 (3) 의 전위를 5 V 로 설정함으로써, 비휘발성 가변 저항체 (2) 의 저항을 상승시킬 수 있다 (기록 동작). 리셋 시, 비트선 (BL) 을 접지 전위 (0 V) 로 구동시키고, 소오스선 (SL) 에 양의 전압 펄스를 인가한다.
즉, 기록 및 리셋 시 비휘발성 가변 저항체 (2) 에 반대되는 펄스 (양과 음의 다른 극성의 펄스) 를 가하기 때문에, 비휘발성 가변 저항체 (2) 의 저항을 감소시킬 수 있다 (리셋 동작). 리셋 시, 기록 시와 동일한 극성 (양) 으로 기록 시보다 작은 진폭 (예를 들면, 2 내지 3 V) 을 갖고 더욱 긴 펄스폭을 갖는 전압 펄스를 인가하는 경우에도, 동일한 방법으로 리셋 동작을 수행할 수 있다. 인가된 전압 펄스값 (전압값) 이 비휘발성 가변 저항체 (2) 의 형태 (막두께 t), 재료 등에 따라 적절하게 조절되어야 하며, 2 V 에서 3 V 이상의 값 또는 5 V 이하의 값이 저 전력 소모의 관점에서 볼 때 바람직하지만, 이로 한정되는 것은 아니다.
판독을 실행하는 방법은 기본적으로 재기록의 경우와 유사하고, 비트선 (BL) 또는 소오스선 (SL)(예를 들면, 1 V) 에 전압을 적게 인가하여 판독 파괴를 방지한다.
도 5a 및 도 5b 는 제 2 실시형태에 따른 메모리 장치 내의 1D1R 형 메모리셀의 구조를 설명하는 설명도이다. 비휘발성 가변 저항 소자 (Rv) 를 선택하기 위한 선택 소자로서 다이오드 (6) 를 이용하는 1D1R 형 메모리셀을 나타낸다. 도 5a 는 평면 모식도이고, 도 5b 는 도 5a 의 B-B 선에 따른 단면 모식도이다. 도 4a 및 도 4b 와 유사한 대응 구성 요소는 도 4a 및 도 4b 와 동일한 기호로 표시되며 그 설명을 반복하지 않는다. 기판 (10) 은 나타내지 않는다. 기판 (10) 의 표면 상에 형성되는 절연층 (11) 상에는 예를 들면, 폴리실리콘으로 이루어진 워드선 (WL) 이 형성되고, 워드선 (WL) 상에는 반도체 PN 접합을 포함하는 다이오드 (6) 가 형성된다.
다이오드 (6) 의 애노드 (6p)(P+) 는 워드선 (WL) 에 접속되고, 캐소드 (6n)(N+) 는 제 1 전극 (1) 에 접속된다. 제 1 전극 (1) 은 절연층 (11) 의 표면 상에 원주형의 내부 전극으로 형성된다. 절연층 (11) 의 표면 상에서, 제 1 전극 (1) 의 외주면 상에 원통형의 비휘발성 가변 저항체 (2) 를 층으로 형성하고 비휘발성 가변 저항체 (2) 의 외주면 상에 제 1 전극과 대향되는 원통형의 제 2 전극 (3) 을 외부 전극으로 형성한다. 절연층 (11) 의 표면 상에 비트선 (BL) 이형성되고, 제 2 전극 (3) 은 비트선 (BL) 에 접속된다.
1D1R 형 메모리셀은 다이오드 (6) 와 비휘발성 가변 저항 소자 (Rv) 로 이루어지며, 회로 구성은 종래의 회로 구성과 동일하다 (도 10 및 도 12 참조). 다이오드 (6) 와 비휘발성 가변 저항 장치 (Rv) 는 일반적인 반도체 프로세스 및 그 개량된 프로세스로 제조될 수 있다. (각각 다이오드 (6) 와 비휘발성 가변 저항 소자 (Rv) 를 포함하는) 1D1R 형 메모리 셀을 기판 (10) 상에 매트릭스형으로 배열하여 본 발명에 따른 메모리 장치를 형성한다. 1D1R 형 메모리셀에 스케일링을 수행하여 비휘발성 가변 저항 소자 (Rv) 의 평면 상의 표면적을 감소시킴으로써 대용량화를 달성하는 경우, 비휘발성 가변 저항 소자 (Rv) 의 저항의 증가를 억제할 수 있기 때문에, 동작 속도 (액세스 시간) 의 저하가 발생하지 않는 대용량의 메모리 장치를 실현할 수 있다. 외부 전극인 제 2 전극 (3) 이 비트선에 접속되기 때문에, 레이아웃이 용이하고 집적도의 희생없이 대용량이 획득될 수 있다.
재기록 (기록 또는 리셋) 를 행하는 경우, 먼저, 선택셀에 접속되는 워드선 (WL) 상의 전위를 상승시키고 선택셀의 비트선 (BL) 을 접지 전위에 구동하여, 선택셀의 워드선 (WL) 과 비트선 (BL) 사이에 전위 차이 (전압) 를 부여함으로써, 비휘발성 가변 저항 소자 (Rv) 의 제 1 전극 (1) 과 제 2 전극 (3) 사이에 적절한 전압을 인가하고 비휘발성 가변 저항체 (2) 의 저항을 변화시킨다. 예를 들면, 기록 시, 워드선 (WL) 에 양의 전압 펄스 (예를 들면, 5 V) 를 인가하고, 비트선 (BL) 을 접지 전압 (0 V) 으로 구동시킨다. 즉, 제 1 전극 (1) 의 전위를 5 V 로 설정하고, 제 2 전극 (3) 의 전위를 0 V 로 설정함으로써, 비휘발성 가변 저항체 (2) 의 저항을 상승시킬 수 있다 (기록 동작).
선택셀이외의 메모리셀 (이하, 이 메모리셀을 비선택셀이라 함) 에서, 워드선 (WL) 을 접지 전위로 설정하고, 비트선 (BL) 의 전위를 양의 전위 (선택셀의 워드선 (WL) 에 인가되는 전위와 동일한 전위, 예를 들면, 5 V) 로 설정함으로써, 다이오드 (6) 의 정류 동작을 유발하여 비선택셀에 전압을 인가하지 않도록 동작한다. 리셋 시, 기록 시와 동일한 극성으로, 기록보다 적은 진폭을 가지며 (예를 들면, 2 내지 3 V), 기록 시보다 긴 펄스폭을 갖는 전압 펄스를 인가함으로써, 비휘발성 가변 저항체 (2) 의 저항을 감소시킬 수 있다 (리셋 동작).
판독을 행하는 경우의 절차와 작업은 기본적으로 재기록을 행하는 경우와 유사하며, 판독 시, 비트선 (BL)(또는 소오스선 (SL)) 에 인가되는 양의 전압을 작게 하여 판독 파괴 발생을 방지한다.
제 3 실시형태
도 6a 내지 도 6d 는 제 3 실시형태에 따른 비휘발성 가변 저항 소자의 스케일링의 상황을 설명하기 위한 설명도이다. 도 6a 는 스케일링 이전의 비휘발성 가변 저항 소자 (Rv)(원주형 구조) 의 평면도이고, 도 6b 는 도 6a 의 반경 방향에 따른 단면도이다. 도 6c 는 도 6a 의 비휘발성 가변 저항 소자 (Rv) 에 스케일링을 수행한 이후의 비휘발성 가변 저항 소자 (Rv) 의 평면도이고, 도 6d 는 도 6c 의 반경 방향에 따른 단면도이다.
제 1 및 제 2 실시형태의 경우와 유사하게, 제 1 전극 (1) 은 원주형으로 형성되고, 제 1 전극 (1) 의 외주면 상에 원통형의 비휘발성 가변 저항체 (2) 가 형성되며, 비휘발성 가변 저항체 (2) 의 외주면 상에 제 1 전극과 대향하여 원통형의 제 2 전극 (3) 이 외부 전극으로 또한 형성된다. 제 3 실시형태에서, 높이 방향으로 k 배 확대하여 스케일링을 수행한다 (즉, 일반적인 감소 스케일링은 평면에 수행되고 확대 스케일링은 높이에 수행된다).
도 6a 및 도 6b 에서, 제 1 전극 (1) 의 반경은 r 이고, 원주는 2πr 이며 높이는 h 이다; 따라서, 제 1 전극 (1) 이 비휘발성 가변 저항체 (2) 에 대향하는 측의 표면적 (So) 은 2πrh 이 된다. 비휘발성 가변 저항체 (2) 의 막두께를 t 로 하는 경우, 제 1 전극 (1) 의 표면적 (So) 을 이용하여 스케일링 이전의 저항 (Ro) 을 근사적으로 계산하면 Ro=ρt/2πrh 가 된다. 그 반면, 도 6c 및 도 6d 에서, 제 1 전극이 비휘발성 가변 저항체 (2) 와 대향하는 측의 표면적 (Ss) 은 (2πr/k)×(hk)= 2πrh 이며 스케일링 이후의 표면적 (Ss) 은 변화되지 않는다. 즉, 종래의 기술의 경우에 발생되었던 스케일링에 의해 유발되는 제 1 전극 (1) 의 표면적의 저하는 발생되지 않는다.
비휘발성 가변 저항체 (2) 의 막두께 (t) 는 동일한 방법으로 스케일링이 수행되는 이후에 막두께가 t/k 로 변화되기 때문에, 제 1 전극 (1) 의 저항 (Rs) 을 이용하여 스케일링한 후의 저항 (Rs) 를 근사적으로 계산하는 경우 Rs=(ρt/k)/Ss=(ρt/k)/2πrh=ρt/2πrhk)=Ro/k 이 된다. 즉, 스케일링 이후의 저항 (Rs) 과 스케일링 이전의 저항 (Ro) 사이의 Rs/Ro 비는 1/k 이므로, 스케일링으로 인한 저항의 증가를 방지할 수 있을 뿐 아니라, 스케일링으로 인한 저항을 감소시킬 수 있다. 비휘발성 가변 저항체 (2) 의 막 두께 (t) 에 스케일링을 수행하는 경우의 막 두께는 t 로 변화하지 않기 때문에, 제 1 전극 (1) 의 표면적 (Ss) 을 이용하는 스케일링 이후의 저항 (Rs) 을 근사적으로 계산하면 Rs=ρt/2πrhk=Ro 가 된다. 즉, 스케일링 이후의 저항 (Rs) 과 스케일링 이전의 저항 (Ro) 사이의 Rs/Ro 비는 1 이므로, 제 1 실시형태의 경우 (도 3) 와 유사한 방법으로 스케일링으로 인한 저항의 증가가 방지될 수 있다.
제 1 전극 (1) 의 평면 치수에 1/k (k>1) 배 배율로 감소 스케일링을 수행하고 제 1 전극의 높이에 확대 스케일링을 k (k>1) 배 배율로 수행하여, 스케일링 상수 (평면 치수에 수행되는 감소 스케일링 시의 1/k 이고, 높이 치수에 수행되는 학대 스케일링시의 k) 는 역수를 이용할 필요가 없고, 적절한 상이한 값으로 할 수 있는 것이 당연하다. 예를 들면, 스케일링 상수는 감소 스케일링 시 1/2 배의 배율 (k=2) 이고 확대 스케일링 시 1.5 배 (k=1.5) 또는 2.5 배 (k=2.5) 의 배율로 설정된다.
제 3 실시형태의 비휘발성 가변 저항 소자의 스케일링 방법에 따르면, 제 1 전극 (1) 의 평면 상의 면적을 감소시키는 경우, 제 1 전극 (1) 의 표면적 (Ss) 의 증가를 방지할 수 있기 때문에, 비휘발성 가변 저항 소자 (Rv) 의 저항 증가를 방지할 수 있거나, 또는 저항을 감소시킬 수 있는 스케일링을 행할 수 있다. 즉, 종래의 기술에서 발생되었던 스케일링 시 제 1 전극 (1) 의 표면적의 감소에 수반되는 저항의 증가는 발생되지 않는다. 따라서, 제 3 실시형태에 따른 비휘발성 가변 저항 소자의 스케일링 방법을 제 2 실시형태의 메모리 장치 (메모리셀) 에 수행함으로써, 그 동작 속도의 저하가 발생하지 않고 대용량의 메모리 장치를 실현할 수 있다.
본 발명은 그 필수적인 특징의 정신으로부터 벗어나지 않는다면 여러가지 형태로 구현될 수 있으며, 따라서, 본 발명의 범위는 선행된 이들의 설명에 의해서가 아닌 첨부된 특허청구범위에 의해 정의되기 때문에 본 실시형태들은 예시적인 것일 뿐 이로 한정하려는 것은 아니며, 따라서, 이들 특허청구범위의 경계 및 범위 이내 또는 이러한 경계 및 범위의 등가 이내에서의 모든 변화가 특허청구범위에 의해 채택될 수 있다.
본 발명에 따르면, 스케일링을 수행하여 비휘발성 가변 저항 소자의 평면 상의 표면적을 감소시키는 경우, 스케일링으로 인한 저항의 증가를 억제할 수 있는 비휘발성 가변 저항 소자가 구현될 수 있다.
본 발명에 따르면, 메모리셀을 구성하는 비휘발성 가변 저항 소자에 스케일링을 수행하여, 메모리셀의 평면 상의 표면적을 감소시키는 경우, 비휘발성 가변 저항 소자의 저항의 증가를 스케일링에 의해 억제할 수 있기 때문에, 동작 속도 (액세스 시간) 의 감소가 발생되지 않는 대용량을 갖는 메모리 장치를 구현할 수 있다.
본 발명에 따르면, 비휘발성 가변 저항 소자에 감소 스케일링을 수행하여 평면 상의 표면적을 감소시키는 경우, 높이 방향으로 확대 스케일링을 수행함으로써 스케일링으로 인한 저항의 증가를 억제할 수 있는 비휘발성 가변 저항 소자의 스케일링 방법을 구현할 수 있다.

Claims (26)

  1. 상호 대향하여 기판 상에 형성되는 제 1 전극 및 제 2 전극; 및
    상기 제 1 전극과 상기 제 2 전극 사이에 형성되는 비휘발성 가변 저항체를 포함하고,
    상기 제 1 전극 및 상기 제 2 전극은 상기 기판의 면방향으로 상호 대향하는 것을 특징으로 하는 비휘발성 가변 저항 소자.
  2. 제 1 항에 있어서, 상기 비휘발성 가변 저항체는 상기 제 1 전극의 외주면 상에 형성되고, 상기 제 2 전극은 상기 비휘발성 가변 저항체의 외주면 상에 형성되는 것을 특징으로 하는 비휘발성 가변 저항 소자.
  3. 제 2 항에 있어서, 상기 제 1 전극은 원주형 또는 각주형인 것을 특징으로 하는 비휘발성 가변 저항 소자.
  4. 제 3 항에 있어서, 상기 비휘발성 가변 저항체는 페로브스카이트 구조의 망간 옥사이드로 이루어지는 것을 특징으로 하는 비휘발성 가변 저항 소자.
  5. 제 4 항에 있어서, 상기 망간 옥사이드는 Pr(1-x)CaxMnO3, La(1-x)CaxMnO3, 및La(1-x-y)CaxPbyMnO3중 어느 하나인 것을 특징으로 하는 비휘발성 가변 저항 소자.
  6. 제 5 항에 있어서, 상기 망간 옥사이드는 Pr0.7Ca0.3MnO3, La0.65Ca0.35MnO3, 및 La0.65Ca0.175Pb0.175MnO3중 어느 하나인 것을 특징으로 하는 비휘발성 가변 저항 소자.
  7. 제 1 항에 있어서, 상기 제 1 전극은 원주형 또는 각주형인 것을 특징으로 하는 비휘발성 가변 저항 소자.
  8. 제 7 항에 있어서, 상기 비휘발성 가변 저항체는 페로브스카이트 구조의 망간 옥사이드로 이루어지는 것을 특징으로 하는 비휘발성 가변 저항 소자.
  9. 제 8 항에 있어서, 상기 망간 옥사이드는 Pr(1-x)CaxMnO3, La(1-x)CaxMnO3, 및 La(1-x-y)CaxPbyMnO3중 어느 하나인 것을 특징으로 하는 비휘발성 가변 저항 소자.
  10. 제 9 항에 있어서, 상기 망간 옥사이드는 Pr0.7Ca0.3MnO3, La0.65Ca0.35MnO3, 및 La0.65Ca0.175Pb0.175MnO3중 어느 하나인 것을 특징으로 하는 비휘발성 가변 저항 소자.
  11. 제 1 항에 있어서, 상기 비휘발성 가변 저항체는 페로브스카이트 구조의 망간 옥사이드로 이루어지는 것을 특징으로 하는 비휘발성 가변 저항 소자.
  12. 제 11 항에 있어서, 상기 망간 옥사이드는 Pr(1-x)CaxMnO3, La(1-x)CaxMnO3, 및 La(1-x-y)CaxPbyMnO3중 어느 하나인 것을 특징으로 하는 비휘발성 가변 저항 소자.
  13. 제 12 항에 있어서, 상기 망간 옥사이드는 Pr0.7Ca0.3MnO3, La0.65Ca0.35MnO3, 및 La0.65Ca0.175Pb0.175MnO3중 어느 하나인 것을 특징으로 하는 비휘발성 가변 저항 소자.
  14. 기판 상에 매트릭스형의 메모리셀 배열을 갖는 메모리 장치로서,
    상기 각각의 메모리셀은, 비휘발성 가변 저항 소자, 및 상기 비휘발성 가변 저항에 접속되어 상기 비휘발성 가변 저항 소자를 선택하는 선택 소자로 이루어지고,
    상기 비휘발성 가변 저항 소자는, 상기 기판 상에 상기 기판의 표면 방향으로 상호 대향하여 형성되는 제 1 전극 및 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이에 형성되는 비휘발성 가변 저항체를 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제 14 항에 있어서, 상기 비휘발성 가변 저항체는 상기 제 1 전극 상의 외주면 상에 형성되고, 상기 제 2 전극은 상기 비휘발성 가변 저항체의 외주면 상에 형성되는 것을 특징으로 하는 메모리 장치.
  16. 제 15 항에 있어서, 상기 제 1 전극은 원주형 또는 각주형인 것을 특징으로 하는 메모리 장치.
  17. 제 16 항에 있어서, 상기 비휘발성 가변 저항체는 페로브스카이트 구조의 망간 옥사이드로 이루어지는 것을 특징으로 하는 메모리 장치.
  18. 제 17 항에 있어서, 상기 망간 옥사이드는 Pr(1-x)CaxMnO3, La(1-x)CaxMnO3, 및 La(1-x-y)CaxPbyMnO3중 어느 하나인 것을 특징으로 하는 메모리 장치.
  19. 제 14 항에 있어서, 상기 선택 소자는 상기 비휘발성 가변 저항 소자 중 하나를 선택하여 상기 비휘발성 가변 저항 소자에 인가되는 전류를 제어하는 것을 특징으로 하는 메모리 장치.
  20. 제 19 항에 있어서, 상기 선택 소자는 상기 기판 상에 형성되는 트랜지스터 또는 다이오드인 것을 특징으로 하는 메모리 장치.
  21. 제 20 항에 있어서, 상기 트랜지스터는 MOS 트랜지스터이고, 상기 MOS 트랜지스터의 드레인은 상기 제 1 전극에 접속되는 것을 특징으로 하는 메모리 장치.
  22. 제 20 항에 있어서, 상기 다이오드의 캐소드는 상기 제 1 전극에 접속되는 것을 특징으로 하는 메모리 장치.
  23. 제 19 항에 있어서, 상기 각각의 메모리 셀은 상기 선택 소자에 접속되는 워드선 및 상기 비휘발성 가변 저항 소자에 접속되는 비트선을 가지며, 상기 제 2 전극은 상기 비트선에 접속되는 것을 특징으로 하는 메모리 장치.
  24. 제 14 항에 있어서, 상기 각각의 메모리 셀은 상기 선택 소자에 접속되는 워드선 및 상기 비휘발성 가변 저항 소자에 접속되는 비트선을 가지며, 상기 제 2 전극은 상기 비트선에 접속되는 것을 특징으로 하는 메모리 장치.
  25. 기판 상에 형성되고 상기 기판의 면방향으로 상호 대향하는 제 1 전극 및 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이에 형성되는 비휘발성 가변 저항체를 포함하는 비휘발성 가변 저항 소자의 스케일링 방법에 있어서,
    상기 제 1 전극의 평면 치수에 감소 스케일링을 수행하는 단계; 및
    상기 제 1 전극의 높이 치수에 확대 스케일링을 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 가변 저항 소자의 스케일링 방법.
  26. 제 25 항에 있어서, 상기 감소 스케일링은 1/k (k>1) 배의 배율을 수행하고, 상기 확대 스케일링은 k 배의 확대를 수행하는 것을 특징으로 하는 비휘발성 가변 저항 소자의 스케일링 방법.
KR1020030077516A 2002-11-08 2003-11-04 비휘발성 가변 저항 소자, 메모리 장치, 및 비휘발성 가변저항 소자의 스케일링 방법 KR100610542B1 (ko)

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