CN100386820C - 非易失性可变电阻器，存储器件，及其定标法 - Google Patents

非易失性可变电阻器，存储器件，及其定标法 Download PDF

Info

Publication number
CN100386820C
CN100386820C CNB2003101156076A CN200310115607A CN100386820C CN 100386820 C CN100386820 C CN 100386820C CN B2003101156076 A CNB2003101156076 A CN B2003101156076A CN 200310115607 A CN200310115607 A CN 200310115607A CN 100386820 C CN100386820 C CN 100386820C
Authority
CN
China
Prior art keywords
electrode
variable resistive
nonvolatile variable
main body
calibration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB2003101156076A
Other languages
English (en)
Other versions
CN1499522A (zh
Inventor
田尻雅之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN1499522A publication Critical patent/CN1499522A/zh
Application granted granted Critical
Publication of CN100386820C publication Critical patent/CN100386820C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors

Abstract

本发明提供一种非易失性可变电阻器，非易失性可变电阻器的定标方法，以及使用非易失性可变电阻器的存储器件。本发明的非易失性可变电阻器具有在进行定标以减小平面上的投影面积的情况下抑制电阻增加的结构。所述非易失性可变电阻器包括：彼此面对并形成在衬底上的第一电极和第二电极；和形成在第一电极和第二电极之间的非易失性可变电阻主体，其特征在于第一电极是圆柱形或棱形，非易失性可变电阻主体形成在第一电极的外表面上，第二电极形成在非易失性可变电阻主体的外表面上，第一电极和第二电极在衬底表面的方向彼此面对。

Description

非易失性可变电阻器，存储器件，及其定标法
技术领域
本发明涉及即使在电源断电时也能保持其中的数据的非易失性可变电阻器，使用非易失性可变电阻器的存储器件，以及非易失性可变电阻器的定标(scaling)方法。
背景技术
在目前对其进行研究的非易失性存储器中，大量的注意力集中在使用非易失性可变电阻器的存储器件上，在每个非易失性可变电阻器中，如同在MRAM(磁致电阻随机存取存储器)或OUM(双向通用存储器)一样，由于其高写入耐久性和高速操作而电流中读出电阻值(下文中，在某些情况下简称为“电阻”)中的差异。根据统计物理学，该存储器具有在微观构造上没有DRAM，快速擦写存储器和FeRAM(铁电随机存取存储器)遇到的尺寸限制的优点。
图7是表示使用常规非易失性可变电阻器的存储器件的示意图。例如，在美国专利No.6,204,139B1中公开了这种非易失性可变电阻器Rv。参考数字1表示第一电极，非易失性可变电阻主体2以薄膜的形式形成在第一电极1上，第二电极3形成在非易失性可变电阻主体2上，从而构成非易失性可变电阻器Rv。非易失性可变电阻器Rv形成在具有绝缘特性的衬底9的表面。通过在具有这种结构的非易失性可变电阻器Rv的第一电极1和第二电极3之间施加脉冲电源Vp，非易失性可变电阻器Rv作为即使在普通温度下可操作的存储元件(存储器件)工作。已知的非易失性可变电阻主体2的例子包括钙钛矿结构的氧化锰，例如，Pr0.7Ca0.3MnO3。虽然非易失性可变电阻主体2的电阻值随着向其施加的脉冲电压而改变，非易失性可变电阻主体2具有即使在断开电源时维持其电阻值的非易失性。大量非易失性可变器件Rv以矩阵的形式排列能够使存储器件形成在衬底9上。
图8是表示电阻值相对于施加到图7的存储器件中的电压脉冲而改变的方式的曲线图。横坐标表示施加的脉冲(施加的脉冲码)数量，纵坐标表示电阻值(Ω)，其中施加的脉冲的电压是2.9V，脉冲宽度是17ns，脉冲极性是正(+)或负(-)。例如，第一脉冲(施加的脉冲代码1)为负，施加了第一脉冲后的电阻值从104改变(增加)到106。第二脉冲(施加的脉冲代码2)为正，施加了第二脉冲后的电阻值从106改变(降低)到104。可将电阻的这一差值(改变)作为与逻辑值1或0对应的逻辑信号存储。由于在断开电源时可保持该电阻值，该存储器件可被用作非易失性的。
图9和10是各表示使用常规非易失性可变电阻器的存储器件中的示例存储单元的电路图。图9示出了使用晶体管作为选择器件的存储单元，该选择器件从在矩阵中排列的非易失性可变电阻器Rv中选择一个电阻器(下文中称该存储单元为1T1R型存储单元)，其中晶体管是由MOS晶体管5组成的。存储单元由MOS晶体管5和非易失性可变电阻器Rv组成。图10示出了使用二极管作为选择器件的存储单元，该选择器件从在矩阵中排列的非易失性可变电阻器Rv中选择一个电阻器(下文中称该存储单元为1D1R型存储单元)。该存储单元由二极管6和非易失性可变电阻器Rv组成。
在1T1R型存储单元中，MOS晶体管5包括栅极，源极(源区)和漏极(漏区)。栅极连接到存储器件的字线WL，源极和漏极分别连接到源极线SL和非易失性可变电阻器Rv的一端。非易失性可变电阻器Rv的另一端连接到位线BL。在图10的1D1R型存储器件中，二极管6的阳极连接到字线WL，其阴极连接到位线BL。
在1T1R型存储器件中进行重写(写入或复位)的情况下，连接到要被选择的存储单元(下文称之为所选单元)的栅极的字线WL上的电位首先升高，以使MOS晶体管5导通。然后，在所选单元的位线BL和源线SL之间施加电位差(电压)，以便在非易失性可变电阻器Rv的第一电极1和第二电极3之间施加合适的电压，并改变非易失性可变电阻主体2的电阻。
在此，将做出定义，以使，例如，升高电阻的操作为写入，减小电阻的操作为复位(在下面的描述中采用该定义)。在写入操作中，将正电压脉冲施加到位线BL，而将源线SL驱动到地电位。在复位操作中，将位线BL驱动到地电位，而将正电压脉冲施加到源线SL。就是说，由于在写入和复位操作中，将相反的脉冲(不同极性的脉冲，正和负)施加到非易失性可变电阻器主体2，因此可改变电阻。
作为1T1R存储单元中其它重写方法中的一种，下面的方法同样可供使用。在该方法中，在写入操作中，与上面描述的写入操作相同，将正电压脉冲施加到位线BL，而将源线SL驱动到地电位。在复位操作中，将位线BL驱动到地电位，而使施加到源线SL的正电压脉冲的电压(幅度)比写入操作中的小，并使其脉冲宽度比写入操作中的宽。
虽然在1T1R存储单元中进行读取的情况下所应用的方法与进行重写的情况下的方法基本相同，使施加到位线BL或源线SL的正电压较小，从而防止读取破坏。
在1D1R型存储单元中进行重写的情况下，所选单元的字线WL上的电位首先升高，同时将位线BL驱动到地电位。此时，在除所选单元外的存储单元(下文称该存储单元为非选择单元)中，将字线WL驱动到地电位，而将位线BL上的电位设置到正电位，以使二极管6起到整流作用，因此，不向非选择单元施加电压。使复位操作中的电压脉冲的电压(幅度)比写入操作中的电压脉冲的电压小，并使其脉冲宽度比写入操作中的宽。
在1D1R型存储单元中，虽然在进行读取操作情况下的方法与进行写入操作情况下的方法基本相同，使施加到位线BL(或源线SL)上的电压较小，从而防止读取破坏。
图11是常规1T1R型选择单元的示意截面图。应指出，图中未示出指示一个截面的斜阴影线(在下面的描述中采用上面的内容)。MOS晶体管5的漏极(漏区)5d和源极(源区)5s形成在由单晶硅或类似物制成的衬底10上。栅极5g形成在衬底10的表面上沉积的绝缘层11中与漏极5d和源极5s对应的位置。漏极5d借助通过绝缘层11的插头7连接到绝缘层11的表面上形成的非易失性可变电阻Rv的第一电极1。
在第一电极1上进一步依次层叠非易失性可变电阻主体2和第二电极3，以构成非易失性可变电阻Rv。就是说，构成非易失性可变电阻Rv的第一电极1和第二电极3，以使第一和第二电极1和3在与衬底10表面相交的方向彼此面对。由绝缘层11上形成的绝缘层12保护非易失性可变电阻Rv，以使选择单元的表面平面化。位线BL形成在绝缘层11的表面上，第二电极3连接到位线BL。要指出，栅极5g延伸并连接到字线WL，源极5s延伸并连接到源线SL。
图12是常规1D1R型选择单元的示意截面图。与图11相同的对应组成部分用与图11中相同的标记表示，并且不再重复对其描述。应指出，图中未示出衬底10。在字线WL和第一电极1之间形成包括半导体PN结的二极管6，二极管6的阳极6p连接到字线WL，其阴极6n连接到第一电极1。与图11的情况相同，在第一电极1上依次层叠非易失性可变电阻主体2和第二电极3，以构成非易失性可变电阻Rv。就是说，构成非易失性可变电阻Rv的第一电极1和第二电极3，以使第一和第二电极1和3在与衬底10的表面相交的方向彼此面对。
在存储器件，特别是许多存储单元在矩阵中排列的半导体存储器件(存储芯片)中，根据定标规则对存储单元进行定标(在尺寸上成比例地缩小)，以减小存储单元平面上的投影面积，并达到更高的集成度，从而实现更大的容量(增加存储容量)。虽然定标的表达在大多数情况下通常意味着尺寸按比例缩小，存在着该表达也用于尺寸按比例放大的情况(见第三实施例)。当需要表现他们之间的区别时，为此使用缩小定标或放大定标的表达。
由于在使用非易失性可变电阻器Rv的存储器件中需要更大的容量，并且已经研究了通过定标减小存储单元的平面上的投影面积(特别是非易失性可变电阻主体的平面上的投影面积)。然而，由于在常规非易失性可变电阻的结构中，如果通过定标减小非易失性可变电阻主体(第一电极和第二电极)的平面上的投影面积，电阻与投影面积的减小比成反比地增加，存在着下述的问题：存储单元中的时间常数(τ＝CR)增加以致减慢操作。
图13A和13B是表示常规非易失性可变电阻中的定标方式的示意图。图13A是定标前非易失性可变电阻器Rv的透视图，图13B是以1/kX(k＞1)的放大率对图13A中的非易失性可变电阻器Rv进行定标之后，非易失性可变电阻器Rv的透视图。为了简化起见，以相同的矩形形状示出了第一电极1，非易失性可变电阻主体2和第二电极3的面积。定标前的尺寸是短边的长度为a，长边的长度为b，而定标后的尺寸是短边的长度为a/k，长边的长度为b/k。应该指出，对于进行定标的情况，非易失性可变电阻主体2的薄膜厚度是t/k，或对于未进行定标的情况，非易失性可变电阻主体2的薄膜厚度是t。
在定标前彼此面对的第一电极1和第二电极3的表面面积So是ab(短边的长度为a×长边的长度为b)。在定标后彼此面对的第一电极1和第二电极3的表面面积Ss是ab/k2(短边的长度a/k×长边的长度b/k)。如果非易失性可变电阻主体2的电阻率是ρ，定标前的电阻“Ro”在理论上是Ro＝ρt/ab。以同样的方式可计算定标后的电阻“Rs”。就是说，在没有对薄膜厚度t进行定标的情况下，Rs＝ρtk2/ab＝k2Ro，电阻比由该定标进行定标前增加了k2倍。在对薄膜厚度t进行定标的情况下，Rs＝ρtk/ab＝kRo，电阻比由该定标进行定标前增加了k倍。在对非易失性可变电阻主体2的薄膜厚度进行定标和没有对非易失性可变电阻主体2的薄膜厚度t进行定标的任何一种情况下，非易失性可变电阻器Rv的电阻都不可避免地增加。
图14A和14B是描绘伴随非易失性可变电阻器的电阻增加而使特性减小的曲线。图14A示出了在具有边长为μm的正方形的形状中包括彼此面对的第一和第二电极1和3的非易失性可变电阻器Rv的定标所伴随的电阻的变化(增加)。图14B示出了在与电阻增加对应的，作为参数的相应时间常数τ，位线BL上的电位的变化方式。
在图14A中，横坐标表示正方形一个边a的长度(μm)，纵坐标表示在该边a的长度电阻值，作为相对值。该曲线描绘了在以值100产生长度a＝1(在横坐标标度上的1)的情况下，纵坐标上的读数标准化后的电阻值。例如，在缩小在k＝5达到了0.2(μm)的情况下，如果没有对薄膜厚度t进行定标，根据上面描述的计算公式，电阻值的数额达到定标前的k2倍的值，即2500。
在图14B中，横坐标代表时间(μs)，而纵坐标利用设置到100的位线BL上的电位的饱和值表示的相对电位。曲线T1的时间常数τ是10μs，曲线T2的时间常数τ是1μs，曲线T3的时间常数τ是100ns，曲线T4的时间常数τ是10ns。例如，在曲线T3中的情况下，电阻值100增加25倍(即电阻值达到2500)，按照简单的计算，时间常数τ(＝CR)从100ns增加到2500ns(2.5μs)。就是说，曲线T3上的位线BL上的电位的变化是放慢曲线上电位的变化比曲线T2上的慢，导致存储单元的操作速度降低。这样，在常规非易失性可变电阻器Rv中出现了问题，伴随着因定标增加电阻而使操作速度，特别是读取速度降低。
发明内容
鉴于上述问题做出了本发明，本发明的一个目的是提供一种非易失性可变电阻器，其结构能够在进行定标以减小非易失性可变电阻器的平面上的投影面积的情况下抑制电阻的增加。
本发明的另一个目的是提供一种包括在矩阵中排列的非易失性可变电阻器的存储器件，其中即使在进行定标以减小非易失性可变电阻器的平面上的投影面积的情况下，通过采用各具有能够抑制电阻增加的结构的非易失性可变电阻器，即使进行定标也可以不降低操作速度。
本发明的再一个目的是提供一种在进行定标以减小非易失性可变电阻器的平面上的投影面积的情况下，能够防止非易失性可变电阻器的电阻增加的非易失性可变电阻器的定标方法。
根据本发明的一个方面，提供一种非易失性可变电阻器，包括：彼此面对并形成在衬底上的第一电极和第二电极；和形成在第一电极和第二电极之间的非易失性可变电阻主体，其特征在于第一电极是圆柱形或棱形，非易失性可变电阻主体形成在第一电极的外表面上，第二电极形成在非易失性可变电阻主体的外表面上，第一电极和第二电极在衬底表面的方向彼此面对。
根据本发明的另一个方面，提供一种具有排列在衬底上的矩阵中的存储单元的存储器件，每个存储单元由非易失性可变电阻器和连接到非易失性可变电阻器，用于选择非易失性可变电阻器的选择器件构成，其特征在于非易失性可变电阻器包括：在衬底表面的方向中彼此面对的、并形成在衬底上的第一电极和第二电极；和形成在第一电极和第二电极之间的非易失性可变电阻主体，第一电极是圆柱形或棱形，非易失性可变电阻主体形成在第一电极的外表面上，第二电极形成在非易失性可变电阻主体的外表面上。
根据本发明的再一个方面，提供一种非易失性可变电阻器的定标方法，该非易失性可变电阻器包括在衬底表面的方向中彼此面对的、并形成在衬底上的第一电极和第二电极，和形成在第一电极和第二电极之间的非易失性可变电阻主体，第一电极是圆柱形或棱形，非易失性可变电阻主体形成在第一电极的外表面上，第二电极形成在非易失性可变电阻主体的外表面上，该方法包括步骤：对第一电极的平面尺寸进行缩小定标；和对第一电极的高度尺寸进行放大定标。
在根据本发明的非易失性可变电阻器中，非易失性可变电阻主体由钙钛矿结构的氧化锰制造。
在根据本发明的非易失性可变电阻器中，氧化锰是Pr(1-x)CaxMnO3，La(1-x)CaxMnO3和La(1-x-y)CaxPbyMnO3中的任何一种。
在根据本发明的非易失性可变电阻器中，氧化锰是Pr0.7Ca0.3MnO3，La0.65Ca0.35MnO3和La0.65Ca0.175Pb0.175MnO3中的任何一种。
根据本发明，存储器件具有排列在衬底上的矩阵中的存储单元，每个存储器件由非易失性可变电阻器和连接到非易失性可变电阻器，用于选择非易失性可变电阻器的选择器件构成。
在根据本发明的存储器件中，选择器件从非易失性可变电阻器中选择一个非易失性可变电阻器，以控制施加到非易失性可变电阻器之一的电流。
在根据本发明的存储器件中，选择器件是形成在衬底上的晶体管或二极管。
在根据本发明的存储器件中，晶体管是MOS晶体管，MOS晶体管的漏极连接到第一电极。
在根据本发明的存储器件中，二极管的阴极连接到第一电极。
在根据本发明的存储器件中，存储器件各具有连接到选择器件的字线和连接到非易失性可变电阻器的位线，第二电极连接到位线。
根据本发明，包括在衬底的表面的方向彼此面对并形成在衬底上的第一电极和第二电极，和形成在第一电极和第二电极之间的非易失性可变电阻主体的非易失性可变电阻器的定标方法，包括步骤：对第一电极的平面尺寸进行缩小定标；和对第一电极的高度进行放大定标。
在根据本发明的非易失性可变电阻器的定标方法中，以1/k倍(k＞1)的放大率进行缩小定标，而以k倍的放大率进行放大定标。
在本发明中，由于形成在衬底上的第一电极和第二电极在衬底表面的方向中彼此面对，在对非易失性可变电阻器进行定标，以减小其平面上的投影面积的情况下，可以抑制非易失性可变电阻器的电阻增加。特别是，由于非易失性可变电阻主体形成在第一电极的外表面上，第二电极形成在非易失性可变电阻主体的外表面上，易于对其进行布图，能使非易失性可变电阻器适合于实现具有大容量的存储器件。此外，由于非易失性可变电阻主体由钙钛矿结构的氧化锰制造，能够获得适合于存储器件的其电阻具有稳定变化的非易失性可变电阻器。
在本发明中，由于存储单元由形成在衬底上的非易失性可变电阻器构成，以使第一电极和第二电极在衬底表面的方向上彼此面对，可抑制非易失性可变电阻器的电阻增加，并且在对非易失性可变电阻器进行定标，以减小平面非易失性可变电阻器上的投影面积的情况下，不降低存储器件的操作速度(存取时间)。特别是，在对1T1R型存储单元或1D1R型的存储单元中的非易失性可变电阻器进行定标，以减小平面非易失性可变电阻器上的投影面积的情况下，可抑制非易失性可变电阻器的电阻增加，并且不降低存储器件的操作速度(存取时间)。
在本发明中，由于对非易失性可变电阻器进行缩小定标，以减小其平面上的投影面积的情况下对高度方向进行放大定标，因此可以使用能够抑制其电阻增加的非易失性可变电阻器的定标方法。
从下面参考附图所做的详细描述中将更全面地显现本发明的上述和进一步的目的和特征。
附图说明
图1A和1B是表示根据第一实施例的非易失性可变电阻器中的定标方式的示意图；
图2是表示根据第一实施例在非易失性可变电阻器中可抑制因定标造成的电阻增加的示意图；
图3是表示根据第一实施例在非易失性可变电阻器中可抑制因定标造成的电阻增加的示意图；
图4A和4B是描绘根据第二实施例在存储器件中的1T1R型存储单元的结构的示意图；
图5A和5B是描绘根据第二实施例在存储器件中的1D1R型存储单元的结构的示意图；
图6A至6D是表示根据第三实施例的非易失性可变电阻器中的定标方式的示意图；
图7是表示使用常规非易失性可变电阻器的存储器件的概况示意图；
图8是表示相对于图7的存储器件中施加电压脉冲，电阻值的变化方式的曲线图；
图9是表示使用常规非易失性可变电阻器的存储器件中的示例存储单元的电路图；
图10是表示使用常规非易失性可变电阻器的存储器件中的示例存储单元的电路图；
图11是常规1T1R型存储单元的示意截面图；
图12是常规1D1R型存储单元的示意截面图；
图13A和13B是表示常规非易失性可变电阻器中定标方式的示意图；
图14A和14B是描绘非易失性可变电阻器的电阻增加伴随的特性变形的曲线图。
具体实施方式
根据下面给出实施例的附图对本发明进行具体描述。
第一实施例
图1A和1B是表示根据第一实施例的非易失性可变电阻器中的定标方式的示意图。图1A是在进行定标前非易失性可变电阻器Rv的透视图。图1B是在以1/k(k＞1)的放大倍数对其进行定标后非易失性可变电阻器Rv的透视图。在图1A中，非易失性可变电阻器Rv形成有作为内部电极的圆柱状的第一电极1，圆柱的高度为h，半径为r。圆柱状的非易失性可变电阻主体2以薄膜厚度为t在第一电极1的外表面上形成一层，半径为r+t的圆筒状第二电极3作为外部电极形成在非易失性可变电阻主体2的外表面上，以面对第一电极1。
在图1B中，当需要以1/k倍(k＞1)的放大率进行定标，以使第一电极1的半径是r/k，其高度是h(未对高度方向进行定标)时，非易失性可变电阻器Rv采用新尺寸。当需要使薄膜厚度为t/k(当对薄膜厚度进行定标时)或薄膜厚度为t(当未对其进行定标时)时，非易失性可变电阻主体2采用新尺寸，当需要使半径为[(r+t)/k](当向薄膜厚度t应用定标时)或使半径为[(r/k)+t](当未对其进行定标时)时，第二电极3采用新尺寸，并且呈圆筒状作为外部电极。应指出，在下面描述的电阻计算中，非易失性可变电阻主体2的电阻率近似为ρ。
在图1A中，由于面对非易失性可变电阻主体2的第一电极1的表面积So是2πrh，薄膜厚度是t，在进行定标前，使用第一电极1的表面积So的电阻Ro近似为Ro＝ρt/2πrh。在图1B中，进行定标后，面对非易失性可变电阻主体2的第一电极1的表面积Ss是2πrh/k。在不对薄膜厚度t进行定标的情况下进行定标后，电阻Rs是ρt/Ss＝ρtk/2πrh＝kRo。因此，在以1/k倍的放大率进行定标的情况下，定标后的电阻Rs与定标前的电阻Ro之比是k。与在常规非易失性可变电阻器Rv中进行定标的定标前的电阻值增加k2倍相比，本发明的非易失性可变电阻器Rv中进行的定标为定标前的电阻值的k倍，表明了在本发明中能够抑制电阻增加。
对薄膜厚度t进行定标时的电阻Rs是(ρt/k)/Ss＝ρt/2πrh＝Ro。就是说，由以1/k倍的放大率进行定标所造成的电阻增加比Rs/Ro是1，没有增加电阻。这表明可抑制电阻增加，很显然，没有与常规非易失性可变电阻器Rv中定标前增加k倍值相比。在与第一电极1的表面面积(So和Ss)的情况相同地减小面对非易失性可变电阻主体2的第二电极3的表面面积时，由于利用第一电极1的表面面积近似地计算电阻，未描述表面面积的详细计算。
非易失性可变电阻器Rv形成在衬底(未示出)上，第一电极1第二电极3形成在该衬底上以便在衬底表面的方向彼此面对。在进行定标以减小具有如上所述三维结构的非易失性可变电阻器Rv的非易失性可变电阻器Rv的平面上的投影面积的情况下，可抑制非易失性可变电阻器Rv的电阻增加。就是说，不出现常规技术中发生的因定标而造成第一电极1的表面积减小而伴随的电阻增加的情况。应指出，利用根据第一实施例的非易失性可变电阻器Rv，在存储器件(存储单元)中，可以实现具有大容量，并且不出现因定标而造成操作速度降低的存储器件。
利用第一电极1作为内部电极，在第一电极1的外表面上形成非易失性可变电阻主体2，并进一步在非易失性可变电阻主体2的外表面上形成第二电极3，确实可以减小所占据的衬底的平面上的投影面积。就是说，由于采用了非易失性可变电阻主体2包围第一电极1的外表面，第二电极3包围非易失性可变电阻主体2的外表面的结构，第一电极1的平面上的投影面积的减小直接表明了非易失性可变电阻器的投影面积的减小。例如，几乎占据非易失性可变电阻器Rv的整个体积的第一电极1的面积在定标前是πr2，而在以1k倍的放大率定标后，该面积减小到πr2/k2。
通过在第一电极1的外表面上布置非易失性可变电阻主体2，并在非易失性可变电阻主体2的外表面上布置第二电极3，在其制造过程中易于布图，并且也易于掩模定位，从而能够实现以更高的密度布图。在上面的实施例中，虽然第一电极1呈圆柱状，第二电极3呈圆筒状，这样使布图更易于以棱柱的形状形成第一电极1，从而能够实现更高的密度。应指出，虽然优选圆柱或棱柱结构的第一电极1以便于布图，该结构不限于此，可以使用任何与此类似的三维形状(例如，棒)。很显然，可相应于第一电极的形状适当地改变非易失性可变电阻主体2和第二电极3的形状。
应指出，在本发明中，已使用钙钛矿结构的氧化锰作为非易失性可变电阻主体2。特别是，作为氧化锰，可使用由表现出稳定的和良好的存储特性的(伴随脉冲的施加而产生电阻变化)Pr(1-x)CaxMnO3，La(1-x)CaxMnO3和La(1-x-y)CaxPbyMnO3表示的任何一种材料。更具体地讲，是各表现出良好的存储特性的Pr0.7Ca0.3MnO3，La0.65Ca0.35MnO3和La0.65Ca0.175Pb0.175MnO3中的任何一种。通过溅射并利用光刻在上面形成图案来形成非易失性可变电阻主体2的薄膜。
通过使用铂或铱作为目标，并利用光刻形成图案来形成第一电极1和第二电极3的薄膜。通过采用使第一电极1的半径r在约0.1至约0.3μm的范围，其高度h在约0.5至约1μm的范围，非易失性可变电阻主体2的薄膜厚度在约100至约300nm的范围的尺寸来达到所需的电阻值。
图2是表示在根据第一实施例的非易失性可变电阻器中能够抑制因定标造成的电阻增加的示意图。该图示出了以1/k倍(k＞1)的放大率对非易失性可变电阻器Rv进行定标的情况。该图示出了不对非易失性可变电阻主体2的薄膜厚度t进行定标的情况下电阻的变化方式。该图另外示出了与由定标造成的电阻变化相比，常规结构的非易失性可变电阻器Rv中的电阻变化途径。基本计算方法(近似法)如图1A和1B所述。所示的结构包括第一电极1为圆柱和棱柱两种情况，其中，为了简化起见，该图仅示出了第一电极1和非易失性可变电阻主体2，而未示出第二电极3。
假设第一电极1是圆柱状的情况，在定标前半径是r，高度是h，在定标后半径是r/k，高度是h。进一步假设在同样情况下，在第一电极1的外表面上圆筒式地形成的非易失性可变电阻主体2的薄膜厚度在定标之前和之后同样是t。如图1A和1B所述，定标造成电阻增加，并且定标后的电阻Rs与定标前的电阻Ro之比Rs/Ro取k。另一方面，常规结构中的Rs/Ro是k2(见图13A和13B)。就是说，可将圆柱结构的非易失性可变电阻器Rv的定标中增加的电阻抑制到常规结构的值的1/k倍。
假设第一电极1是棱柱的情况，定标前，边长的总长度是2(a+b)，高度是h，定标后，边长的总长度是2(a+b)/k，高度是h。进一步假设在相同的情况下，在第一电极1的外表面上的框架中形成的非易失性可变电阻主体2的薄膜厚度是t，在定标前和定标后相同。因此，在定标前，由于第一电极1的表面积So是2(a+b)h，薄膜厚度是t，使用第一电极1的表面积So近似计算的电阻Ro是Ro＝ρt/2(a+b)h。定标后，由于第一电极1的表面积Ss是2(a+b)h/k，薄膜厚度是t，使用第一电极1的表面积Ss近似计算的电阻Rs是Rs＝ρtk/2(a+b)h＝k Ro。
因此，在进行定标的情况下，定标后的电阻Rs与定标前的电阻Ro之比Rs/Ro是k。另一方面，常规结构的Rs/Ro之比是如上所述的k2。就是说，可将棱柱结构的非易失性可变电阻器Rv的定标中增加的电阻抑制到常规结构的值的1/k倍，与圆柱状的非易失性可变电阻器Rv的情况相同。
图3是表示在根据第一实施例的非易失性可变电阻器中能够抑制因定标造成的电阻增加的示意图。该图示出了以1/k倍(k＞1)的放大率对非易失性可变电阻器Rv进行定标的情况。在图3中，示出了还对非易失性可变电阻主体2的薄膜厚度t进行定标的情况下电阻的变化方式。应指出，该图另外示出了与由定标造成的电阻变化相比，常规结构的非易失性可变电阻器Rv中的电阻变化途径。基本计算方法(近似法)如图1A和1B所述。所示的结构包括第一电极1为圆柱和棱柱两种情况，其中，为了简化描述，该图仅示出了第一电极1和非易失性可变电阻主体2，而未示出第二电极3。
假设第一电极1是圆柱状的情况，在定标前半径是r，高度是h，在定标后半径是r/k，高度是h，与图2的圆柱情况相同。进一步假设在同样情况下，在第一电极1的外表面上圆筒式地形成的非易失性可变电阻主体2的薄膜厚度在定标之前是t，而在定标之后是t/k。增加的电阻如图1A和1B所述，并且定标后的电阻Rs与定标前的电阻Ro之比Rs/Ro取1，电阻没有增加。另一方面，常规结构中的Rs/Ro之比是k(见图13A和13B)。就是说，可将圆柱结构的非易失性可变电阻器Rv的定标中增加的电阻抑制到常规结构的值的1/k倍。
假设第一电极1是棱柱的情况，定标前，边长的总长度是2(a+b)，高度是h，定标后，边长的总长度是2(a+b)/k，高度是h，与图2的棱柱的情况相同。进一步假设在相同的情况下，在第一电极1的外表面上的框架中形成的非易失性可变电阻主体2的薄膜厚度在定标前是t，在定标后是t/k。在定标前，由于第一电极1的表面积So是2(a+b)h/k，薄膜厚度是t，使用第一电极1的表面积So近似计算的电阻Ro是Ro＝ρt/2(a+b)h，与图2的情况相同。定标后，由于第一电极1的表面积Ss是2(a+b)h/k，薄膜厚度是t/k，使用第一电极1的表面积Ss近似计算的电阻Rs是Rs＝(ρt/k)Ss＝(ρt/k)/[2(a+b)h/k]＝ρt/2(a+b)h＝Ro。
因此，在应用定标的情况下，定标后的电阻Rs与定标前的电阻Ro之比Rs/Ro是1，没有出现因定标造成电阻增加。另一方面，常规结构的Rs/Ro之比是如上所述的k。就是说，可将棱柱结构的非易失性可变电阻器Rv的定标中增加的电阻抑制到常规结构的值的1/k倍，与圆柱状的非易失性可变电阻器Rv的情况类似。
应指出，也可对薄膜厚度t进行图3所示的定标情况，定标后的薄膜厚度t/k足够厚，伴随薄膜厚度的减小而不降低非易失性可变电阻主体2的薄膜质量，并且在第一电极1和第二电极3之间不出现短路的危险是绝对必要的条件。就是说，仅需要对受要形成的非易失性可变电阻主体2的薄膜厚度影响的特性进行正确的评估，以确定是否应该进行定标。
第二实施例
图4A和4B是表示根据第二实施例的存储器件中的1T1R型存储单元的结构示意图。图中示出了使用晶体管(MOS晶体管5)作为用于选择非易失性可变电阻器Rv的选择器件的1T1R型存储单元。图4A示出了示意平面图，图4B示出了沿图4A的B-B线的截面图。MOS晶体管5的漏极5d和源极5s形成在由单晶硅或类似材料制成的衬底10上。在衬底10的表面上形成的绝缘层11中与漏极5d和源极5s对应的位置形成栅极5g。绝缘层11例如由氧化硅薄膜制成，栅极5g由例如多晶硅，高熔点金属或类似材料制成。漏极5d连接到非易失性可变电阻器Rv的第一电极1。
第一电极1以圆柱状形成在绝缘层11的表面上作为内部电极。在绝缘层11的表面上，非易失性可变电阻器Rv以圆筒状在第一电极1的外表面上形成一层，第二电极3以圆筒状形成在非易失性可变电阻主体2的外表面上与第一电极1面对，作为外部电极。绝缘层11的表面上形成位线BL，第二电极3连接到位线BL。栅极5g延伸并连接到字线WL，源极5s延伸并连接到源线SL。
1T1R型存储单元由MOS晶体管5和非易失性可变电阻器Rv构成，其电路配置与常规的电路配置相同(见图9和11)。可按照普通的半导体制造工艺或对其进行的改进来制造MOS晶体管5和非易失性可变电阻器Rv。1T1R型存储单元(MOS晶体管5和非易失性可变电阻器Rv)排列在衬底10上的矩阵中，以形成根据本发明的存储器件。
在对1T1R型存储单元进行定标以减小非易失性可变电阻器Rv的平面上的投影面积，从而达到大容量的情况下，由于可抑制非易失性可变电阻器Rv的电阻增加，因此可实现具有大容量，且不降低操作速度的(存取时间)的存储器件。由于作为外部电极的第二电极3连接到位线，易于进行布图，并可获得大容量而不牺牲集成度。
在进行重写(写入或复位)的情况下，首先升高连接到所选择的存储单元(下文称之为所选单元)的栅极5g的字线WL上的电位，接通MOS晶体管5。在所选单元的位线BL和源线SL之间产生电位差(电压)，从而在非易失性可变电阻器Rv的第一电极1和第二电极3之间施加合适的电压，以改变非易失性可变电阻器Rv的电阻。例如，在写入操作中，将正电压脉冲(例如，5V)施加到位线BL，同时将源线SL驱动到地电位(0V)。就是说，将第一电极1的电位设置到0V，而将第二电极3的电位设置到5V，从而能够使非易失性可变电阻主体2的电阻升高(写入操作)。在复位操作中，将位线BL驱动到地电位(0V)，而将正电压脉冲(例如，5V)施加到源线SL。
就是说，由于在写入和复位操作中向非易失性可变电阻主体2施加相反的脉冲(不同极性的脉冲，正和负)，可降低非易失性可变电阻器Rv的电阻(复位操作)。应指出，在复位的情况下，施加与写入操作中相同极性(正)的，但比写入操作具有更小幅度(例如，2至3V)和更宽的脉冲宽度的电压脉冲，以相同的方式进行复位操作。应指出，应根据非易失性可变电阻主体2的形状(薄膜厚度t)，材料等适当地调节施加的电压脉冲的值(电压值)，在一般情况下，从减小功耗的观点来看，电压值的等级最好在2至3V或以上，和5V以下，对此没有限制。
虽然进行读取的方法与重写的情况基本相同，向位线BL或源线SL施加更小的正电压(例如1V)，以防止读取破坏。
图5A和5B是表示根据第二实施例的存储器件中的1D1R型存储单元的结构示意图。图中示出了使用二极管6作为用于选择非易失性可变电阻器Rv的选择器件的1D1R型存储单元。图5A示出了示意平面图，图5B示出了沿图5A的B-B线的截面图。与图4A和4B中相同的对应部件用与图4A和4B相同的符号表示，并不再重复对其描述。应指出，图中未示出衬底10。在衬底10的表面上形成的绝缘层11上形成例如由多晶硅制成的位线WL，包括半导体PN结的二极管6形成在字线WL上。
二极管的阳极6p(P+)连接到字线WL，其阴极6n(N+)连接到第一电极1。第一电极1以圆柱状形成绝缘层11的表面上作为内部电极。在绝缘层11的表面上，非易失性可变电阻主体2以圆筒状在第一电极1的外表面上形成一层，第二电极3以圆筒状形成在非易失性可变电阻主体2的外表面上与第一电极1面对，作为外部电极。位线BL形成在绝缘层11的表面上，第二电极3连接到位线BL。
1D1R型存储单元由二极管6和非易失性可变电阻器Rv构成，其电路配置与常规的电路配置相同(见图10和12)。可按照普通的半导体制造工艺或对其进行的改进来制造二极管6和非易失性可变电阻器Rv。1D1R型存储单元(各包括二极管6和非易失性可变电阻器Rv)排列在衬底10上的矩阵中，以形成根据本发明的存储器件。在对1T1R型存储单元进行定标以减小非易失性可变电阻器Rv的平面上的投影面积，从而达到大容量的情况下，由于可抑制非易失性可变电阻器Rv的电阻增加，因此可实现具有大容量，且不降低操作速度的(存取时间)的存储器件。由于作为外部电极的第二电极3连接到位线，易于进行布图，并可获得大容量而不牺牲集成度。
在进行重写(写入或复位)的情况下，升高连接到所选单元的字线WL上的电位，同时将所选单元的位线BL驱动到地电位，以便在所选单元的字线WL和位线BL之间产生电位差，并由此在非易失性可变电阻器Rv的第一电极1和第二电极3之间施加合适的电压，并改变非易失性可变电阻主体2的电阻。例如，在写入操作中，将正电压脉冲(例如，5V)施加到字线WL，同时将位线BL驱动到地电位(0V)。就是说，将第一电极1的电位设置到5V，而将第二电极3的电位设置到0V，从而能够使非易失性可变电阻主体2的电阻升高(写入操作)。
应指出，除了所选单元，在存储单元中(下文称存储单元为非所选单元)，将字线WL上的电位设置到地电位，而将位线BL上的电位设置到正电位(与施加到所选单元的字线WL上的电位相同的电位，例如5V)，从而使二极管6的整流作用工作，以便将电压施加到非所选单元。在复位操作中，通过施加与写入操作中相同极性的，比写入操作具有更小幅度(例如，2至3V)，比写入操作具有更宽的脉冲宽度的电压，可减小非易失性可变电阻主体2的电阻(复位操作)。
进行读取操作的情况下的过程和工作与进行重写操作的情况下过程和工作基本相同，在读取操作中，使施加到位线BL(或源线SL)上的正电压更小(例如，1V)，以防止发生读取破坏。
第三实施例
图6A至6D是表示根据第三实施例的非易失性可变电阻器中的定标方式的示意图。图6A是定标前的非易失性可变电阻器Rv(圆柱结构)示意平面图，图6B示出了沿图6A径向线的截面图。图6C是以1/k倍(k＞1)的放大率对图6A的非易失性可变电阻器Rv进行定标后的非易失性可变电阻器Rv的平面图，图6D是沿图6C径向线的截面图。
与第一和第二实施例的情况相同，第一电极1形成为圆柱状，非易失性可变电阻主体2以圆筒状形成在第一电极1的外表面上，第二电极3以圆筒状形成在非易失性可变电阻主体2的外表面上作为外部电极，以便面对第一电极1。应指出，在第三实施例中，以k倍的放大率对高度方向进行定标(就是说，对高度进行放大定标，而对平面进行普通缩小定标)。
在图6A和6B中，如果第一电极1的半径是r，周长则是2πr，高度是h；因此，面对非易失性可变电阻主体2的第一电极1的表面积So是2πrh。使用第一电极1的表面积So定标前的电阻Ro近似为Ro＝ρt/2πrh，其中t是非易失性可变电阻主体2的薄膜厚度。另一方面，在图6A至6D中，面对非易失性可变电阻主体2的第一电极1的表面积Ss是(2πr/k)×(hk)＝2πrh，表面积Ss在定标后没有改变。就是说，与常规技术中的情况不同，定标没有造成第一电极1的表面积减小。
由于在以相同的方式进行定标后，非易失性可变电阻主体2的薄膜厚度t变为薄膜厚度t/k，第一电极1的电阻Rs使用其表面积Ss定标后近似于Rs＝(ρt/k)/Ss＝(ρt/k)/2πrh＝ρt/2πrhk＝Ro/k。就是说，定标后的电阻Rs与定标前的电阻Ro之比Rs/Ro是1/k，从而不仅能防止因定标造成电阻增加，而且达到了因定标使电阻减小。由于在没有对非易失性可变电阻主体2的薄膜厚度t进行定标的情况下非易失性可变电阻主体2的薄膜厚度t没有改变，是t，因此，使用第一电极1的表面积Ss定标后的电阻Rs近似为Rs＝ρt/2πrh＝Ro。就是说，定标后的电阻Rs与定标前的电阻Ro之比Rs/Ro是1，从而能够以与第一实施例相同的方式(图3)防止因定标造成的电阻增加。
应指出，虽然以1/k倍(k＞1)的放大率对第一电极1的平面尺寸进行了缩小定标，以k倍(k＞1)的放大率对第一电极的高度进行了放大定标，定标常数(在对平面尺寸进行缩小定标中是1/k，在对高度尺寸进行放大定标中是k)不必是用作互为倒数，无需指出，可以是适当的不同值。例如，可以是在缩小定标中将放大率设置为1/2倍(k＝2)，在放大定标中将放大率设置为1.5倍(k＝1.5)或2.5倍(k＝2.5)。
在根据第三实施例的非易失性可变电阻器的定标方法中，由于在缩小第一电极1的平面上的投影面积的情况下可防止第一电极1的表面积Ss增加，因此能够防止非易失性可变电阻器Rv的电阻增加，或能够进行减小电阻的定标。就是说，不会象常规技术中出现的那样，在缩小第一电极1的表面积的定标中伴随着出现电阻增加的情况。因此，通过对第二实施例的存储器件(存储单元)应用根据第三实施例的非易失性可变电阻器的定标方法，能够实现具有大容量，且不降低操作速度的存储器件。
在本发明中，在对非易失性可变电阻器的平面上的投影面积进行缩小定标的情况下，可实现抑制因定标造成电阻增加的非易失性可变电阻器。
在本发明中，由于在对构成存储单元的非易失性可变电阻器进行定标以减小存储单元的平面上的投影面积的情况下，可抑制因定标造成非易失性可变电阻器的电阻增加，因此，可以实现具有大容量，且不出现操作速度(存取时间)降低的存储器件。
在本发明中，在进行缩小定标以减小非易失性可变电阻器的平面上的投影面积的情况下，通过对高度方向进行放大定标可实现能够抑制因定标造成电阻增加的非易失性可变电阻器的定标方法。
由于在不脱离本发明实质特性的精神的情况下可以以多种形式实施本发明，给出的实施例只是说明性的，而非限制性的，由于本发明的范围由所附权利要求限定，而不是由前面的描述来限定，该权利要求包括落入权利要求的边界和范围内的所有变化，或其边界和范围的等同物中。

Claims (14)

1.一种非易失性可变电阻器，包括：彼此面对并形成在衬底上的第一电极和第二电极；和形成在第一电极和第二电极之间的非易失性可变电阻主体，
其特征在于
第一电极是圆柱形或棱形，
非易失性可变电阻主体形成在第一电极的外表面上，第二电极形成在非易失性可变电阻主体的外表面上，
第一电极和第二电极在衬底表面的方向彼此面对。
2.根据权利要求1所述的非易失性可变电阻器，其中
非易失性可变电阻主体由钙钛矿结构的氧化锰制造。
3.根据权利要求2所述的非易失性可变电阻器，其中
氧化锰是Pr(1-x)CaxMnO3，La(1-x)CaxMnO3和La(1-x-y)CaxPbyMnO3中的任何一种。
4.根据权利要求3所述的非易失性可变电阻器，其中
氧化锰是Pr0.7Ca0.3MnO3，La0.65Ca0.35MnO3和La0.65Ca0.175Pb0.175MnO3中的任何一种。
5.一种具有排列在衬底上的矩阵中的存储单元的存储器件，每个存储单元由非易失性可变电阻器和连接到非易失性可变电阻器，用于选择非易失性可变电阻器的选择器件构成，其特征在于
非易失性可变电阻器包括：在衬底表面的方向中彼此面对的、并形成在衬底上的第一电极和第二电极；和
形成在第一电极和第二电极之间的非易失性可变电阻主体，
第一电极是圆柱形或棱形，
非易失性可变电阻主体形成在第一电极的外表面上，第二电极形成在非易失性可变电阻主体的外表面上。
6.根据权利要求5所述的存储器件，其中
非易失性可变电阻主体由钙钛矿结构的氧化锰制造。
7.根据权利要求6所述的存储器件，其中
氧化锰是Pr(1-x)CaxMnO3，La(1-x)CaxMnO3和La(1-x-y)CaxPbyMnO3中的任何一种。
8.根据权利要求5所述的存储器件，其中
选择器件从非易失性可变电阻器中选择一个非易失性可变电阻器，以控制施加到非易失性可变电阻器之一的电流。
9.根据权利要求8所述的存储器件，其中
选择器件是形成在衬底上的晶体管或二极管。
10.根据权利要求9所述的存储器件，其中
晶体管是MOS晶体管，MOS晶体管的漏极连接到第一电极。
11.根据权利要求9所述的存储器件，其中
二极管的阴极连接到第一电极。
12.根据权利要求5所述的存储器件，其中
存储器件各具有连接到选择器件的字线和连接到非易失性可变电阻器的位线，第二电极连接到位线。
13.一种非易失性可变电阻器的定标方法，该非易失性可变电阻器包括在衬底表面的方向中彼此面对的、并形成在衬底上的第一电极和第二电极，和形成在第一电极和第二电极之间的非易失性可变电阻主体，第一电极是圆柱形或棱形，非易失性可变电阻主体形成在第一电极的外表面上，第二电极形成在非易失性可变电阻主体的外表面上，该方法包括步骤：
对第一电极的平面尺寸进行缩小定标；和
对第一电极的高度尺寸进行放大定标。
14.根据权利要求13所述的非易失性可变电阻器的定标方法，其中
以1/k倍的放大率进行缩小定标，而以k倍的放大率进行放大定标，其中k＞1。
CNB2003101156076A 2002-11-08 2003-11-10 非易失性可变电阻器，存储器件，及其定标法 Expired - Lifetime CN100386820C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002325527A JP4509467B2 (ja) 2002-11-08 2002-11-08 不揮発可変抵抗素子、及び記憶装置
JP2002325527 2002-11-08

Publications (2)

Publication Number Publication Date
CN1499522A CN1499522A (zh) 2004-05-26
CN100386820C true CN100386820C (zh) 2008-05-07

Family

ID=32105505

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101156076A Expired - Lifetime CN100386820C (zh) 2002-11-08 2003-11-10 非易失性可变电阻器，存储器件，及其定标法

Country Status (7)

Country Link
US (1) US7397688B2 (zh)
EP (1) EP1418623B1 (zh)
JP (1) JP4509467B2 (zh)
KR (1) KR100610542B1 (zh)
CN (1) CN100386820C (zh)
DE (1) DE60319654T2 (zh)
TW (1) TWI241587B (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6625055B1 (en) * 2002-04-09 2003-09-23 Hewlett-Packard Development Company, L.P. Multiple logical bits per memory cell in a memory device
US7791141B2 (en) * 2004-07-09 2010-09-07 International Business Machines Corporation Field-enhanced programmable resistance memory cell
US7023008B1 (en) * 2004-09-30 2006-04-04 Infineon Technologies Ag Resistive memory element
WO2006043611A1 (en) 2004-10-22 2006-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4767653B2 (ja) * 2004-10-22 2011-09-07 株式会社半導体エネルギー研究所 半導体装置及び無線チップ
KR100674952B1 (ko) * 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
KR100697282B1 (ko) * 2005-03-28 2007-03-20 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
KR100855855B1 (ko) 2006-10-04 2008-09-01 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
JP5091491B2 (ja) * 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
FR2913523B1 (fr) * 2007-03-09 2009-06-05 Commissariat Energie Atomique Disposistif de memorisation de donnees multi-niveaux a materiau a changement de phase
US20100038619A1 (en) * 2007-03-28 2010-02-18 Ayuka Tada Variable resistance element, manufacturing method thereof, and electronic device
KR100909537B1 (ko) * 2007-09-07 2009-07-27 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR101418434B1 (ko) 2008-03-13 2014-08-14 삼성전자주식회사 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는프로세싱 시스템
US7812335B2 (en) * 2008-04-11 2010-10-12 Sandisk 3D Llc Sidewall structured switchable resistor cell
KR20100024800A (ko) * 2008-08-26 2010-03-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
US7791925B2 (en) * 2008-10-31 2010-09-07 Seagate Technology, Llc Structures for resistive random access memory cells
KR101344799B1 (ko) 2009-03-12 2013-12-26 후지쯔 가부시끼가이샤 반도체 기억 장치 및 그 제조 방법
JP2010225750A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
CN102859690B (zh) 2010-02-23 2015-02-18 松下电器产业株式会社 非易失性存储装置的制造方法、非易失性存储元件、及非易失性存储装置
US8829482B1 (en) 2010-09-23 2014-09-09 Adesto Technologies Corporation Variable impedance memory device structure and method of manufacture including programmable impedance memory cells and methods of forming the same
US8891277B2 (en) 2011-12-07 2014-11-18 Kabushiki Kaisha Toshiba Memory device
US8847191B1 (en) * 2012-03-27 2014-09-30 Adesto Technologies Corporation Programmable impedance memory elements, methods of manufacture, and memory devices containing the same
US8624219B1 (en) 2012-04-12 2014-01-07 Adesto Technologies Corporation Variable impedance memory element structures, methods of manufacture, and memory devices containing the same
US9018613B2 (en) * 2012-08-14 2015-04-28 Kabushiki Kaisha Toshiba Semiconductor memory device with a memory cell block including a block film
CN103035839B (zh) * 2012-12-19 2015-01-21 北京大学 阻变存储器及其制备方法
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US8981334B1 (en) 2013-11-01 2015-03-17 Micron Technology, Inc. Memory cells having regions containing one or both of carbon and boron
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US9472560B2 (en) * 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
US9159829B1 (en) 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
US9276092B1 (en) 2014-10-16 2016-03-01 Micron Technology, Inc. Transistors and methods of forming transistors
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
US9859338B2 (en) * 2016-03-21 2018-01-02 Winbond Electronics Corp. Three-dimensional resistive memory
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
KR102523778B1 (ko) * 2021-03-16 2023-04-21 한국과학기술원 연속적으로 정렬된 3차원 이종 소재 계면을 갖는 3차원 멤리스터 소자 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4479106A (en) * 1982-02-12 1984-10-23 Alps Electric Co., Ltd. Rotary electric component
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
WO2000057498A1 (en) * 1999-03-25 2000-09-28 Energy Conversion Devices, Inc. Electrically programmable memory element with improved contacts
CN1341281A (zh) * 1999-02-26 2002-03-20 因芬尼昂技术股份公司 存储单元装置及其制法
US6434815B1 (en) * 1996-11-28 2002-08-20 Murata Manufacturing Co., Ltd. Variable resistor

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02238659A (ja) 1989-03-10 1990-09-20 Seiko Epson Corp ダイナミックメモリ素子
JPH06237003A (ja) * 1993-02-10 1994-08-23 Hitachi Ltd 半導体記憶装置およびその製造方法
JPH06268173A (ja) * 1993-03-15 1994-09-22 Toshiba Corp 半導体記憶装置
US5477482A (en) * 1993-10-01 1995-12-19 The United States Of America As Represented By The Secretary Of The Navy Ultra high density, non-volatile ferromagnetic random access memory
JP2685721B2 (ja) * 1994-11-04 1997-12-03 工業技術院長 無粒界型マンガン酸化物系結晶体及びスイッチング型磁気抵抗素子
GB2323705B (en) * 1997-03-27 2002-02-20 Nec Corp Semiconductor device with memory cell and fabrication method thereof
JP3646508B2 (ja) 1998-03-18 2005-05-11 株式会社日立製作所 トンネル磁気抵抗効果素子、これを用いた磁気センサー及び磁気ヘッド
DE19818375A1 (de) * 1998-04-24 1999-11-04 Dornier Gmbh PTCR-Widerstand
KR100279058B1 (ko) * 1998-07-13 2001-01-15 윤종용 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치
US6204139B1 (en) 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
JP2001237380A (ja) * 2000-02-25 2001-08-31 Matsushita Electric Ind Co Ltd 可変抵抗素子およびそれを用いた半導体装置
JP3469529B2 (ja) * 2000-03-10 2003-11-25 独立行政法人産業技術総合研究所 金属絶縁体転移によるスイッチング現象を利用した磁気抵抗素子
DE10110292C1 (de) * 2001-02-26 2002-10-02 Dresden Ev Inst Festkoerper Stromabhängiges resistives Bauelement
JP4488645B2 (ja) * 2001-04-20 2010-06-23 株式会社東芝 磁気記憶装置
US6693821B2 (en) * 2001-06-28 2004-02-17 Sharp Laboratories Of America, Inc. Low cross-talk electrically programmable resistance cross point memory
US7034652B2 (en) * 2001-07-10 2006-04-25 Littlefuse, Inc. Electrostatic discharge multifunction resistor
US6891749B2 (en) * 2002-02-20 2005-05-10 Micron Technology, Inc. Resistance variable ‘on ’ memory
KR100413774B1 (ko) * 2002-02-22 2004-01-03 삼성전자주식회사 래이 아웃 면적을 감소시키는 반도체 메모리 장치
JP3884312B2 (ja) * 2002-03-28 2007-02-21 株式会社東芝 磁気記憶装置
US6762481B2 (en) * 2002-10-08 2004-07-13 The University Of Houston System Electrically programmable nonvolatile variable capacitor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4479106A (en) * 1982-02-12 1984-10-23 Alps Electric Co., Ltd. Rotary electric component
US6434815B1 (en) * 1996-11-28 2002-08-20 Murata Manufacturing Co., Ltd. Variable resistor
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
CN1341281A (zh) * 1999-02-26 2002-03-20 因芬尼昂技术股份公司 存储单元装置及其制法
WO2000057498A1 (en) * 1999-03-25 2000-09-28 Energy Conversion Devices, Inc. Electrically programmable memory element with improved contacts

Also Published As

Publication number Publication date
EP1418623B1 (en) 2008-03-12
CN1499522A (zh) 2004-05-26
EP1418623A2 (en) 2004-05-12
KR100610542B1 (ko) 2006-08-09
US7397688B2 (en) 2008-07-08
DE60319654D1 (de) 2008-04-24
JP2004158804A (ja) 2004-06-03
TW200415649A (en) 2004-08-16
JP4509467B2 (ja) 2010-07-21
TWI241587B (en) 2005-10-11
KR20040041015A (ko) 2004-05-13
DE60319654T2 (de) 2009-04-02
US20040090815A1 (en) 2004-05-13
EP1418623A3 (en) 2006-01-25

Similar Documents

Publication Publication Date Title
CN100386820C (zh) 非易失性可变电阻器，存储器件，及其定标法
US8164130B2 (en) Nonvolatile memory device comprising one switching device and one resistant material and method of manufacturing the same
CN101501851B (zh) 电阻变化型元件和电阻变化型存储装置
JP5028011B2 (ja) 二種の抵抗体を含む不揮発性メモリ素子
US9401202B2 (en) Array voltage regulating technique to enable data operations on large memory arrays with resistive memory elements
CN1898749B (zh) 具有可变电阻的存储器件、存储电路及半导体集成电路
US7643328B2 (en) Method of writing into semiconductor memory device
CN102047422B (zh) 电阻变化元件的驱动方法以及非易失性存储装置
CN104282335A (zh) 非易失性半导体存储装置
US8036017B2 (en) Semiconductor memory device
US9953697B2 (en) Volatile memory device employing a resistive memory element
CN101542729B (zh) 电阻变化型元件、不挥发性切换元件和电阻变化型存储装置
JP4161951B2 (ja) 強誘電体メモリ装置
CN101569011A (zh) 电阻变化型元件、电阻变化型存储装置和电阻变化型装置
CN104813471A (zh) 用于金属-导电氧化物-金属(mcom)存储器元件的垂直交叉点嵌入式存储器架构
CN103594114A (zh) 存储单元和驱动方法
JP4182671B2 (ja) 強誘電体記憶装置の調整方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ICAN TREFFERT INTELLECTUAL PROPERTY

Free format text: FORMER OWNER: SHARP CORPORATION

Effective date: 20130206

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130206

Address after: Budapest

Patentee after: Eicke Fout intellectual property Co.

Address before: Osaka Japan

Patentee before: Sharp Corp.

ASS Succession or assignment of patent right

Owner name: SAMSUNG ELECTRONICS CO., LTD.

Free format text: FORMER OWNER: ICAN TREFFERT INTELLECTUAL PROPERTY

Effective date: 20150723

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150723

Address after: Gyeonggi Do, South Korea

Patentee after: SAMSUNG ELECTRONICS Co.,Ltd.

Address before: Budapest

Patentee before: Eicke Fout intellectual property Co.

CX01 Expiry of patent term

Granted publication date: 20080507

CX01 Expiry of patent term