JPH06237003A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH06237003A JPH06237003A JP5022388A JP2238893A JPH06237003A JP H06237003 A JPH06237003 A JP H06237003A JP 5022388 A JP5022388 A JP 5022388A JP 2238893 A JP2238893 A JP 2238893A JP H06237003 A JPH06237003 A JP H06237003A
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- gate electrode
- semiconductor
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- insulating film
- memory device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
Abstract
(57)【要約】
【目的】大容量メモリに適したトンネル電流書き込み方
式の浮遊ゲート型電界効果トランジスタ構造とその製造
方法を提供する。 【構成】浮遊ゲート型電界効果トランジスタにおいて、
第１ゲート絶縁膜３をトンネル酸化膜とし、トンネル酸
化膜を挾む半導体領域の少なくとも一部をｎ型、およ
び、ｐ型半導体層とした。 【効果】セル面積を著しく縮小化でき、蓄積電荷容量の
ない超大容量メモリを実現できる。
式の浮遊ゲート型電界効果トランジスタ構造とその製造
方法を提供する。 【構成】浮遊ゲート型電界効果トランジスタにおいて、
第１ゲート絶縁膜３をトンネル酸化膜とし、トンネル酸
化膜を挾む半導体領域の少なくとも一部をｎ型、およ
び、ｐ型半導体層とした。 【効果】セル面積を著しく縮小化でき、蓄積電荷容量の
ない超大容量メモリを実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、超高集積化が可能な半
導体記憶装置およびその製造方法に関する。
導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体メモリは、その電源のオフによっ
て書き込み情報が消去される揮発性メモリ（ダイナミッ
クランダムアクセスメモリ；ＤＲＡＭと略記）と、電源
のオフによっても書き込み情報が保持される不揮発性メ
モリ（スタティックランダムアクセスメモリ；ＳＲＡＭ
と略記）、および電源のオンオフに影響されない読み出
し専用メモリ（リードオンリメモリ；ＲＯＭと略記）に
大別できる。なかでもＤＲＡＭは最先端の微細加工を牽
引する技術先導メモリとして、今日まで３年間毎に４倍
という集積度の向上を達成してきており、既に、４メガ
ビットＤＲＡＭの量産が開始されている。この高集積化
は、素子寸法を微細化することで達成されてきた。
て書き込み情報が消去される揮発性メモリ（ダイナミッ
クランダムアクセスメモリ；ＤＲＡＭと略記）と、電源
のオフによっても書き込み情報が保持される不揮発性メ
モリ（スタティックランダムアクセスメモリ；ＳＲＡＭ
と略記）、および電源のオンオフに影響されない読み出
し専用メモリ（リードオンリメモリ；ＲＯＭと略記）に
大別できる。なかでもＤＲＡＭは最先端の微細加工を牽
引する技術先導メモリとして、今日まで３年間毎に４倍
という集積度の向上を達成してきており、既に、４メガ
ビットＤＲＡＭの量産が開始されている。この高集積化
は、素子寸法を微細化することで達成されてきた。
【０００３】図４に従来のＤＲＡＭの、代表的メモリセ
ルの断面図を示す。この従来例では、半導体基板１上に
素子分離領域１２で分離され、ドレイン領域１８，ソー
ス領域１７，ゲート絶縁膜１３、およびワード線となる
ゲート電極１６から構成されたスイッチ用トランジスタ
と、ドレイン領域１８に接続されたビット線５０および
ソース領域１７に接続された電荷蓄積シード４６，キャ
パシタ絶縁膜４７，プレート電極４８からなる蓄積キャ
パシタから構成された単純な構造である。
ルの断面図を示す。この従来例では、半導体基板１上に
素子分離領域１２で分離され、ドレイン領域１８，ソー
ス領域１７，ゲート絶縁膜１３、およびワード線となる
ゲート電極１６から構成されたスイッチ用トランジスタ
と、ドレイン領域１８に接続されたビット線５０および
ソース領域１７に接続された電荷蓄積シード４６，キャ
パシタ絶縁膜４７，プレート電極４８からなる蓄積キャ
パシタから構成された単純な構造である。
【０００４】従来のＤＲＡＭセルでは、セル面積の微細
化と電源電圧の低下に伴う蓄積電荷量の減少のために、
信号対雑音比（ＳＮ比と略記）の低下や、α線の入射に
よる信号反転等の弊害が顕在化し、信頼性の維持が大き
な課題となっている。このため、セル面積を微細化して
も、蓄積電荷量を増加させることのできるメモリセルと
して、蓄積キャパシタの一部をスイッチ用トランジスタ
や素子間分離酸化膜の上に積み上げた、いわゆる、積層
容量型セルや、基板内に深い溝を堀り、その側壁に電荷
蓄積キャパシタを形成した溝型セルが、４メガビットＤ
ＲＡＭ以降の主流セル構造となっている。
化と電源電圧の低下に伴う蓄積電荷量の減少のために、
信号対雑音比（ＳＮ比と略記）の低下や、α線の入射に
よる信号反転等の弊害が顕在化し、信頼性の維持が大き
な課題となっている。このため、セル面積を微細化して
も、蓄積電荷量を増加させることのできるメモリセルと
して、蓄積キャパシタの一部をスイッチ用トランジスタ
や素子間分離酸化膜の上に積み上げた、いわゆる、積層
容量型セルや、基板内に深い溝を堀り、その側壁に電荷
蓄積キャパシタを形成した溝型セルが、４メガビットＤ
ＲＡＭ以降の主流セル構造となっている。
【０００５】上記の立体化セルと自己整合プロセスを駆
使して、１６メガビットや６４メガビットＤＲＡＭセル
の試作が試みられているが、メモリセル面積をこれまで
のトレンドに沿って小さくすると、２５６メガビットＤ
ＲＡＭでは、セル面積は0.5μｍ2 程度となる。この微
少セル面積の中に十分大きな蓄積キャパシタを実現する
ためには、積層容量型セルでは超薄膜のキャパシタ絶縁
膜を使用するか、あるいは、溝型セルでは深さ５μｍ，
開口幅０.３μｍ 程度の縦横比１５以上の超深溝を形成
せねばならず、いずれも、現状の半導体技術では非常に
困難な状況にある。
使して、１６メガビットや６４メガビットＤＲＡＭセル
の試作が試みられているが、メモリセル面積をこれまで
のトレンドに沿って小さくすると、２５６メガビットＤ
ＲＡＭでは、セル面積は0.5μｍ2 程度となる。この微
少セル面積の中に十分大きな蓄積キャパシタを実現する
ためには、積層容量型セルでは超薄膜のキャパシタ絶縁
膜を使用するか、あるいは、溝型セルでは深さ５μｍ，
開口幅０.３μｍ 程度の縦横比１５以上の超深溝を形成
せねばならず、いずれも、現状の半導体技術では非常に
困難な状況にある。
【０００６】図５は代表的な不揮発性メモリ素子の一つ
であるＦＡＭＯＳ（フローティング・ゲート・アバラン
シェインジェクション・モス）トランジスタを一つのメ
モリセルとするタイプのメモリの断面図である。このタ
イプのメモリは、従来のDRAMセルで必要であった大きな
電荷蓄積キャパシタを不要とするため、セルの微細化に
は最も適する。図５のメモリセルは、ゲート絶縁膜１３
の上部に電気的に他と完全に絶縁された浮遊ゲート電極
１４を有し、さらにその上部に第２ゲート絶縁膜１５を
介してワード線となる制御ゲート電極１６が配置されて
いる。このメモリセルへの情報の書き込みは、制御ゲー
ト電極１６に大きな電圧を印加して、ドレイン領域１８
および半導体基板１の表面領域からゲート絶縁膜１３を
通過して浮遊ゲート電極１４へ電荷を注入し、その電荷
蓄積によって制御ゲート電極１６からみたトランジスタ
のしきい電圧の変化を情報として記憶する。
であるＦＡＭＯＳ（フローティング・ゲート・アバラン
シェインジェクション・モス）トランジスタを一つのメ
モリセルとするタイプのメモリの断面図である。このタ
イプのメモリは、従来のDRAMセルで必要であった大きな
電荷蓄積キャパシタを不要とするため、セルの微細化に
は最も適する。図５のメモリセルは、ゲート絶縁膜１３
の上部に電気的に他と完全に絶縁された浮遊ゲート電極
１４を有し、さらにその上部に第２ゲート絶縁膜１５を
介してワード線となる制御ゲート電極１６が配置されて
いる。このメモリセルへの情報の書き込みは、制御ゲー
ト電極１６に大きな電圧を印加して、ドレイン領域１８
および半導体基板１の表面領域からゲート絶縁膜１３を
通過して浮遊ゲート電極１４へ電荷を注入し、その電荷
蓄積によって制御ゲート電極１６からみたトランジスタ
のしきい電圧の変化を情報として記憶する。
【０００７】すなわち、浮遊ゲート電極１４が電気的に
絶縁分離されているため、蓄積電荷量がＤＲＡＭセルの
場合の１／１０以下と少ないにも拘らず、蓄積した電荷
は漏洩されにくく、長時間の放置による書き込みデータ
の消失に対して非常に耐性がある。したがって、従来の
ＤＲＡＭに必要なデータの自然消失を補償する再書き込
み動作、いわゆるリフレシュ動作は不要であり、また、
書き込んだデータの読み出し動作による蓄積電荷の消失
も非常に小さく、ＤＲＡＭセルにおいて必要な再度の書
き込み動作も不要である。
絶縁分離されているため、蓄積電荷量がＤＲＡＭセルの
場合の１／１０以下と少ないにも拘らず、蓄積した電荷
は漏洩されにくく、長時間の放置による書き込みデータ
の消失に対して非常に耐性がある。したがって、従来の
ＤＲＡＭに必要なデータの自然消失を補償する再書き込
み動作、いわゆるリフレシュ動作は不要であり、また、
書き込んだデータの読み出し動作による蓄積電荷の消失
も非常に小さく、ＤＲＡＭセルにおいて必要な再度の書
き込み動作も不要である。
【０００８】しかし、上述したように、データの書き込
み動作において、蓄積電荷はすべてゲート絶縁膜１３中
を通過するため、データの繰返し書き換え動作によっ
て、ゲート絶縁膜の耐圧劣化や半導体基板１との界面準
位発生によるドレイン電流駆動性能の低下等の素子特性
変動が起こる。このため、現状の最大書き換え回数は１
０4〜１０5回であり、従来のＤＲＡＭのそれの１０15回
程度に比較すると１０桁の大差がある。このデータ書き
換え回数をいかに向上するかが、このタイプのメモリセ
ルの大きな課題であった。
み動作において、蓄積電荷はすべてゲート絶縁膜１３中
を通過するため、データの繰返し書き換え動作によっ
て、ゲート絶縁膜の耐圧劣化や半導体基板１との界面準
位発生によるドレイン電流駆動性能の低下等の素子特性
変動が起こる。このため、現状の最大書き換え回数は１
０4〜１０5回であり、従来のＤＲＡＭのそれの１０15回
程度に比較すると１０桁の大差がある。このデータ書き
換え回数をいかに向上するかが、このタイプのメモリセ
ルの大きな課題であった。
【０００９】
【発明が解決しようとする課題】上述したように、従来
のＤＲＡＭセルの問題点は、大きな蓄積キャパシタを微
細なセル面積内に形成できなくなりつつある点であり、
一方、従来のＦＡＭＯＳメモリはセル面積の微細化は可
能であるが、データの書き換え回数に問題があった。
のＤＲＡＭセルの問題点は、大きな蓄積キャパシタを微
細なセル面積内に形成できなくなりつつある点であり、
一方、従来のＦＡＭＯＳメモリはセル面積の微細化は可
能であるが、データの書き換え回数に問題があった。
【００１０】本発明の目的は、二つの型のメモリの課題
を解決し、両者の優位点のみを活かした新しいメモリセ
ル構造を提案することにある。本発明では、ギガビット
級の超高集積メモリに適した、微細化の容易な、かつ、
従来のＤＲＡＭと同等のデータ書き換え回数を実現可能
なメモリセル構造、および、その製造方法を提供する。
を解決し、両者の優位点のみを活かした新しいメモリセ
ル構造を提案することにある。本発明では、ギガビット
級の超高集積メモリに適した、微細化の容易な、かつ、
従来のＤＲＡＭと同等のデータ書き換え回数を実現可能
なメモリセル構造、および、その製造方法を提供する。
【００１１】
【課題を解決するための手段】図１は、本発明によるメ
モリセルの断面図を示したものである。本セル構成の特
徴は、第１導電型の半導体基板上１に、第２導電型のソ
ース領域９と第２導電型の高濃度ドレイン領域８を有
し、前記第２導電型のドレイン領域８とその上部に配置
された第１導電型の浮遊ゲート電極４との間には、トン
ネル電流が通過可能な第１ゲート絶縁膜３が配置され、
前記第１導電型の浮遊ゲート電極４の上部に第２ゲート
絶縁膜５を介して配置された制御ゲート電極６を有する
電界効果トランジスタである。
モリセルの断面図を示したものである。本セル構成の特
徴は、第１導電型の半導体基板上１に、第２導電型のソ
ース領域９と第２導電型の高濃度ドレイン領域８を有
し、前記第２導電型のドレイン領域８とその上部に配置
された第１導電型の浮遊ゲート電極４との間には、トン
ネル電流が通過可能な第１ゲート絶縁膜３が配置され、
前記第１導電型の浮遊ゲート電極４の上部に第２ゲート
絶縁膜５を介して配置された制御ゲート電極６を有する
電界効果トランジスタである。
【００１２】また、図２に本発明の第２のメモリセルの
断面図を、図３に本発明の第２のメモリセルの平面図を
示すように、第２導電型のドレイン領域８と、第２導電
型のソース領域９とが、前記第１導電型の半導体基板１
により形成された半導体柱内に縦方向に配置され、前記
半導体柱の周囲に内側から順番に、前記第１ゲート絶縁
膜３，浮遊ゲート電極４，第２ゲート絶縁膜５、および
制御ゲート電極６が配置された縦型電界効果トランジス
タであることも特徴としている。
断面図を、図３に本発明の第２のメモリセルの平面図を
示すように、第２導電型のドレイン領域８と、第２導電
型のソース領域９とが、前記第１導電型の半導体基板１
により形成された半導体柱内に縦方向に配置され、前記
半導体柱の周囲に内側から順番に、前記第１ゲート絶縁
膜３，浮遊ゲート電極４，第２ゲート絶縁膜５、および
制御ゲート電極６が配置された縦型電界効果トランジス
タであることも特徴としている。
【００１３】
【作用】図６から図８に示した本発明のメモリセル動作
を説明するためのエネルギバンドの説明図、および、図
９と図１０に示した電圧電流特性図を用いて、本発明の
効果を説明する。以下の説明では、第１導電型をｎ型，
第２導電型をｐ型と想定して述べるが、各々が反対の導
電型であっても基本動作に問題はない。
を説明するためのエネルギバンドの説明図、および、図
９と図１０に示した電圧電流特性図を用いて、本発明の
効果を説明する。以下の説明では、第１導電型をｎ型，
第２導電型をｐ型と想定して述べるが、各々が反対の導
電型であっても基本動作に問題はない。
【００１４】まず、図６に示す熱平衡状態のエネルギバ
ンド図は、図１中に示したＸ−Ｙ方向に沿った構造に対
応するものであり、左側から、ｐ型制御ゲート電極領域
８１，第２ゲート酸化膜８２，ｎ型浮遊ゲート電極領域
８３，第１トンネルゲート酸化膜８４、および、ｐ型ド
レイン領域８５から構成されている。図中では、伝導帯
の最低エネルギ準位９１，価電子帯の最高エネルギ準位
９２，ｐ型半導体領域である制御ゲート電極領域８１と
ドレイン領域８５のフェルミ準位９４、および、ｎ型浮
遊ゲート電極領域８３のフェルミ準位９３，第１トンネ
ルゲート酸化膜８４と第２ゲート酸化膜８２の伝導帯の
最低エネルギ準位９５，価電子帯の最高エネルギ準位９
６を示しており、熱平衡時ではフェルミ準位は一致して
いる。
ンド図は、図１中に示したＸ−Ｙ方向に沿った構造に対
応するものであり、左側から、ｐ型制御ゲート電極領域
８１，第２ゲート酸化膜８２，ｎ型浮遊ゲート電極領域
８３，第１トンネルゲート酸化膜８４、および、ｐ型ド
レイン領域８５から構成されている。図中では、伝導帯
の最低エネルギ準位９１，価電子帯の最高エネルギ準位
９２，ｐ型半導体領域である制御ゲート電極領域８１と
ドレイン領域８５のフェルミ準位９４、および、ｎ型浮
遊ゲート電極領域８３のフェルミ準位９３，第１トンネ
ルゲート酸化膜８４と第２ゲート酸化膜８２の伝導帯の
最低エネルギ準位９５，価電子帯の最高エネルギ準位９
６を示しており、熱平衡時ではフェルミ準位は一致して
いる。
【００１５】このメモリセルへのデータの書き込み動作
は、ｐ型制御ゲート電極８１に書き込み正電圧（Ｖｗｗ
＞０）とｐ型ドレイン領域８５に書き込み負電圧（Ｖｂ
ｗ＜０）を同時に印加して、書き込むセルのみに選択的
に、ｎ型浮遊ゲート電極８３とｐ型ドレイン領域８５と
の間に順方向の電位差を印加させる。この電位差は、第
１トンネルゲート酸化膜８４のキャパシタンス：Ｃｔと
第２ゲート酸化膜８２のキャパシタンス：Ｃｇとのカッ
プリング効率をＣｇ／(Ｃｇ＋Ｃｔ)とすると、ＣｇＶｗ
ｗ／(Ｃｇ＋Ｃｔ)で決まる。
は、ｐ型制御ゲート電極８１に書き込み正電圧（Ｖｗｗ
＞０）とｐ型ドレイン領域８５に書き込み負電圧（Ｖｂ
ｗ＜０）を同時に印加して、書き込むセルのみに選択的
に、ｎ型浮遊ゲート電極８３とｐ型ドレイン領域８５と
の間に順方向の電位差を印加させる。この電位差は、第
１トンネルゲート酸化膜８４のキャパシタンス：Ｃｔと
第２ゲート酸化膜８２のキャパシタンス：Ｃｇとのカッ
プリング効率をＣｇ／(Ｃｇ＋Ｃｔ)とすると、ＣｇＶｗ
ｗ／(Ｃｇ＋Ｃｔ)で決まる。
【００１６】図７にこの時のエネルギバンド状態を示
す。電位差が十分に高く、ｐ型ドレイン領域８５のフェ
ルミ準位９４がｎ型浮遊ゲート電極８３のフェルミ準位
９３以上に高くなると、ｐ型ドレイン領域８５の価電子
帯の電子が第１トンネルゲート酸化膜８４中を直接トン
ネルしてｎ型浮遊ゲート電極８３へ移動する。このトン
ネル電流によるｎ型浮遊ゲート電極８３への負電荷の蓄
積が書き込み動作となる。この電荷蓄積によって、図１
に示した電界効果トランジスタのｎ型浮遊ゲート電極６
からみたしきい電圧が低下し、データの記憶に対応させ
る。
す。電位差が十分に高く、ｐ型ドレイン領域８５のフェ
ルミ準位９４がｎ型浮遊ゲート電極８３のフェルミ準位
９３以上に高くなると、ｐ型ドレイン領域８５の価電子
帯の電子が第１トンネルゲート酸化膜８４中を直接トン
ネルしてｎ型浮遊ゲート電極８３へ移動する。このトン
ネル電流によるｎ型浮遊ゲート電極８３への負電荷の蓄
積が書き込み動作となる。この電荷蓄積によって、図１
に示した電界効果トランジスタのｎ型浮遊ゲート電極６
からみたしきい電圧が低下し、データの記憶に対応させ
る。
【００１７】図８にこの電荷蓄積時のエネルギバンド状
態を示す。蓄積電荷量をＱとすると、蓄積時のｎ型浮遊
ゲート電極８３の電位Ｖｆｇｓは、Ｑ／(Ｃｇ＋Ｃｔ)と
なる。この蓄積状態で、ｎ型浮遊ゲート電極８３内の蓄
積電荷は、書き込み時とは逆方向に、第１トンネルゲー
ト酸化膜８４中をトンネルしてｐ型ドレイン領域８５へ
漏洩する。このため、従来のＤＲＡＭと同様にデータの
リフレシュ動作は必要となる。しかし、ｎ型浮遊ゲート
電極８３内の伝導帯電子のエネルギ準位と一致するｐ型
ドレイン領域８５内の価電子帯電子のエネルギ準位が存
在しないため、漏洩トンネル電流は書き込み時のトンネ
ル電流より非常に小さい。
態を示す。蓄積電荷量をＱとすると、蓄積時のｎ型浮遊
ゲート電極８３の電位Ｖｆｇｓは、Ｑ／(Ｃｇ＋Ｃｔ)と
なる。この蓄積状態で、ｎ型浮遊ゲート電極８３内の蓄
積電荷は、書き込み時とは逆方向に、第１トンネルゲー
ト酸化膜８４中をトンネルしてｐ型ドレイン領域８５へ
漏洩する。このため、従来のＤＲＡＭと同様にデータの
リフレシュ動作は必要となる。しかし、ｎ型浮遊ゲート
電極８３内の伝導帯電子のエネルギ準位と一致するｐ型
ドレイン領域８５内の価電子帯電子のエネルギ準位が存
在しないため、漏洩トンネル電流は書き込み時のトンネ
ル電流より非常に小さい。
【００１８】図９はこの状況を、ｎ型浮遊ゲート電極８
３とｐ型ドレイン領域８５との間の電圧電流特性として
示す。書き込み時のｐ型制御ゲート電極８１の印加電圧
（Ｖｗｗ）は正電圧であり、大きなトンネル電流がｎ型
浮遊ゲート電極８３から流れ出る。一方、電荷蓄積時Ｖ
ｆｇｓあるいは読み出し時のｐ型制御ゲート電極８１の
印加電圧Ｖｗｒは負電圧であり、ｎ型浮遊ゲート電極８
３に流れ込むトンネル電流は、書き込み時のそれに比較
して１０-7〜１０-4に小さくなる。このことは、データ
の書き込み時間に比較して１０7〜１０4倍のデータ保持
時間を実現できることを意味している。
３とｐ型ドレイン領域８５との間の電圧電流特性として
示す。書き込み時のｐ型制御ゲート電極８１の印加電圧
（Ｖｗｗ）は正電圧であり、大きなトンネル電流がｎ型
浮遊ゲート電極８３から流れ出る。一方、電荷蓄積時Ｖ
ｆｇｓあるいは読み出し時のｐ型制御ゲート電極８１の
印加電圧Ｖｗｒは負電圧であり、ｎ型浮遊ゲート電極８
３に流れ込むトンネル電流は、書き込み時のそれに比較
して１０-7〜１０-4に小さくなる。このことは、データ
の書き込み時間に比較して１０7〜１０4倍のデータ保持
時間を実現できることを意味している。
【００１９】さらに、図１に示したように、トンネル電
流による書き込み領域となるｐ型ドレイン領域とｎ型浮
遊ゲート電極とのオーバーラップ長さＬｔを、トランジ
スタの実効チャネル長Ｌｏよりも長く設定することによ
り、データ保持時間を向上できる。
流による書き込み領域となるｐ型ドレイン領域とｎ型浮
遊ゲート電極とのオーバーラップ長さＬｔを、トランジ
スタの実効チャネル長Ｌｏよりも長く設定することによ
り、データ保持時間を向上できる。
【００２０】図１０にｎ型浮遊ゲート電極８３への電荷
蓄積によるトランジスタの電圧電流特性の変化を示す。
電荷蓄積のないｐ型チャネルトランジスタのしきい電圧
を高く設定し、電荷蓄積によるしきい電圧の低下量に応
じて、電荷蓄積のないメモリセルのトランジスタをオン
させない電圧範囲でｐ型制御ゲート電極８１の読み出し
電圧Ｖｗｒを設定する。
蓄積によるトランジスタの電圧電流特性の変化を示す。
電荷蓄積のないｐ型チャネルトランジスタのしきい電圧
を高く設定し、電荷蓄積によるしきい電圧の低下量に応
じて、電荷蓄積のないメモリセルのトランジスタをオン
させない電圧範囲でｐ型制御ゲート電極８１の読み出し
電圧Ｖｗｒを設定する。
【００２１】本発明のメモリセル動作に基づいて、図２
および図３に示した縦型のトランジスタ構造とすること
により、従来のＤＲＡＭセルの問題点であった大きな蓄
積キャパシタ構造が不要となり、かつ、従来のＦＡＭＯ
Ｓメモリセルよりもさらに微細なセル面積を実現でき
る。さらに、従来のＦＡＭＯＳメモリの課題であったデ
ータの書き換え回数の向上は、上述したように本発明の
メモリセルへのデータ書き込みが直接トンネル電流によ
っているため、データの繰返し書き換え動作に伴うゲー
ト絶縁膜の耐圧劣化や界面準位発生によるドレイン電流
駆動性能の低下等の素子特性変動を回避でき、データの
書き換え回数を飛躍的に向上できる。
および図３に示した縦型のトランジスタ構造とすること
により、従来のＤＲＡＭセルの問題点であった大きな蓄
積キャパシタ構造が不要となり、かつ、従来のＦＡＭＯ
Ｓメモリセルよりもさらに微細なセル面積を実現でき
る。さらに、従来のＦＡＭＯＳメモリの課題であったデ
ータの書き換え回数の向上は、上述したように本発明の
メモリセルへのデータ書き込みが直接トンネル電流によ
っているため、データの繰返し書き換え動作に伴うゲー
ト絶縁膜の耐圧劣化や界面準位発生によるドレイン電流
駆動性能の低下等の素子特性変動を回避でき、データの
書き換え回数を飛躍的に向上できる。
【００２２】上述のように、本発明のメモリセルによれ
ば、従来のメモリの問題点を解消し、２５６メガビット
以降の大容量メモリを容易に実現することができ、その
産業的効果は著しいものがある。
ば、従来のメモリの問題点を解消し、２５６メガビット
以降の大容量メモリを容易に実現することができ、その
産業的効果は著しいものがある。
【００２３】
（実施例１）本発明のメモリセルの第１の実施例を、各
製造工程毎に、図１１から図１６に示した断面図を用い
て説明する。図１１，図１３，図１５はビット線に平行
な方向の断面を、図１２，図１４，図１６はワード線に
平行な方向の断面を示す。
製造工程毎に、図１１から図１６に示した断面図を用い
て説明する。図１１，図１３，図１５はビット線に平行
な方向の断面を、図１２，図１４，図１６はワード線に
平行な方向の断面を示す。
【００２４】図１１，図１２に示すように、抵抗率１０
Ωcmのｎ型シリコン基板２１上の周辺回路用ｐ型チャネ
ルＭＯＳトランジスタが形成されるべき領域に接合深さ
0.6μｍ，表面ボロン（Ｂ）の濃度５×１０17／cm3 の
ｐ型ウエル領域２３を形成し、トランジスタが形成され
るべき領域にのみ膜厚２０ｎｍの酸化膜４０と膜厚１０
０ｎｍのシリコン窒化膜４１パターンを形成し、１１０
０℃の熱酸化法により素子間分離用の膜厚３００ｎｍの
酸化膜２４を形成する。酸化膜４０とシリコン窒化膜４
１を残したまま、ソース領域の取り出し用にボロン
（Ｂ）濃度１×１０20／cm3 のｐ型拡散層２２を形成し
た後、メモリセル群が形成されるべき領域に縦型トラン
ジスタとなるシリコン柱２５を加工するための幅０.３
μｍ のレジストパターン４２を形成する。レジストパ
ターン４２をマスクにｎ型シリコン基板２１をドライエ
ッチング法により深さ１μｍに加工し、さらに、加速エ
ネルギ３０ｋｅＶのボロン（Ｂ）イオンを打込み量２×
１０15／cm2 打ち込んで、ソース領域２６を形成する。
Ωcmのｎ型シリコン基板２１上の周辺回路用ｐ型チャネ
ルＭＯＳトランジスタが形成されるべき領域に接合深さ
0.6μｍ，表面ボロン（Ｂ）の濃度５×１０17／cm3 の
ｐ型ウエル領域２３を形成し、トランジスタが形成され
るべき領域にのみ膜厚２０ｎｍの酸化膜４０と膜厚１０
０ｎｍのシリコン窒化膜４１パターンを形成し、１１０
０℃の熱酸化法により素子間分離用の膜厚３００ｎｍの
酸化膜２４を形成する。酸化膜４０とシリコン窒化膜４
１を残したまま、ソース領域の取り出し用にボロン
（Ｂ）濃度１×１０20／cm3 のｐ型拡散層２２を形成し
た後、メモリセル群が形成されるべき領域に縦型トラン
ジスタとなるシリコン柱２５を加工するための幅０.３
μｍ のレジストパターン４２を形成する。レジストパ
ターン４２をマスクにｎ型シリコン基板２１をドライエ
ッチング法により深さ１μｍに加工し、さらに、加速エ
ネルギ３０ｋｅＶのボロン（Ｂ）イオンを打込み量２×
１０15／cm2 打ち込んで、ソース領域２６を形成する。
【００２５】次に、図１３，図１４に示すように、レジ
ストパターン４２を除去し、温度８００℃の稀釈酸素酸
化法により膜厚２.５ｎｍ の第１トンネルゲート酸化膜
２７を形成し、堆積温度５００℃の化学気相成長法（ケ
ミカルベーパーデポジション：ＣＶＤ）によってリン
（Ｐ）を濃度１×１０20／cm3 にその場ドープしながら
膜厚５０ｎｍのポリシリコンを堆積し、異方性ドライエ
ッチング法により加工してシリコン柱２５の周辺にｎ型
浮遊ゲート電極２８を形成する。さらに、ｎ型浮遊ゲー
ト電極２８の周辺にＣＶＤ法により膜厚７ｎｍの酸化膜
を堆積して第２ゲート酸化膜２９を形成し、第２ゲート
酸化膜２９の周辺にＣＶＤ法により、ボロン（Ｂ）を濃
度１×１０20／cm3 にその場ドープしながら膜厚５０ｎ
ｍのポリシリコンを堆積し、シリコン柱２５間のワード
線をなるべく領域にレジストパターン４２を形成し、異
法性ドライエッチング法により加工して制御ゲート電極
３０を形成し、メモリセル群の領域のみにｐ型ドレイン
領域３４を加速エネルギ３０ｋｅＶのボロン（Ｂ）イオ
ンを打込み量２×１０15／cm2 打ち込んで形成する。
ストパターン４２を除去し、温度８００℃の稀釈酸素酸
化法により膜厚２.５ｎｍ の第１トンネルゲート酸化膜
２７を形成し、堆積温度５００℃の化学気相成長法（ケ
ミカルベーパーデポジション：ＣＶＤ）によってリン
（Ｐ）を濃度１×１０20／cm3 にその場ドープしながら
膜厚５０ｎｍのポリシリコンを堆積し、異方性ドライエ
ッチング法により加工してシリコン柱２５の周辺にｎ型
浮遊ゲート電極２８を形成する。さらに、ｎ型浮遊ゲー
ト電極２８の周辺にＣＶＤ法により膜厚７ｎｍの酸化膜
を堆積して第２ゲート酸化膜２９を形成し、第２ゲート
酸化膜２９の周辺にＣＶＤ法により、ボロン（Ｂ）を濃
度１×１０20／cm3 にその場ドープしながら膜厚５０ｎ
ｍのポリシリコンを堆積し、シリコン柱２５間のワード
線をなるべく領域にレジストパターン４２を形成し、異
法性ドライエッチング法により加工して制御ゲート電極
３０を形成し、メモリセル群の領域のみにｐ型ドレイン
領域３４を加速エネルギ３０ｋｅＶのボロン（Ｂ）イオ
ンを打込み量２×１０15／cm2 打ち込んで形成する。
【００２６】さらに、図１５，図１６に示すように、酸
化膜４０とシリコン窒化膜４１を除去した後、周辺回路
用のゲート酸化膜３２，ゲート電極３３、およびソース
・ドレイン領域３５を形成し、ＣＶＤ法によりシリコン
酸化膜３６を堆積し、コンタクト孔を開口し、膜厚３０
０ｎｍのタングステン（Ｗ）からなる第１層配線３７を
形成し、膜厚５００ｎｍのシリコン酸化膜からなる第１
層間膜３８の堆積の後、層間接続穴を開口し、膜厚５０
０ｎｍのアルミニウム（Ａｌ）からなる第２層配線３９
を形成して、本実施例のメモリが完成する。
化膜４０とシリコン窒化膜４１を除去した後、周辺回路
用のゲート酸化膜３２，ゲート電極３３、およびソース
・ドレイン領域３５を形成し、ＣＶＤ法によりシリコン
酸化膜３６を堆積し、コンタクト孔を開口し、膜厚３０
０ｎｍのタングステン（Ｗ）からなる第１層配線３７を
形成し、膜厚５００ｎｍのシリコン酸化膜からなる第１
層間膜３８の堆積の後、層間接続穴を開口し、膜厚５０
０ｎｍのアルミニウム（Ａｌ）からなる第２層配線３９
を形成して、本実施例のメモリが完成する。
【００２７】本実施例のメモリは、電荷蓄積のない状態
のトランジスタのしきい電圧が−１.７Ｖ，書き込み時
ワード線電圧４Ｖ，読み出し時ワード線電圧−１.５
Ｖ、および、スタンバイ時ワード線電位０Ｖの動作条件
下で、正常なメモリ動作が確認できた。また、ワード線
ピッチは０.６μｍ，ビット線ピッチ０.６μｍに加工で
き、セル面積は０.３６μｍ2にすることができた。これ
は、０.３μｍ 製造技術により１ギガ(１×１０9）ビッ
トＤＲＡＭの製造に充分対応できるものである。
のトランジスタのしきい電圧が−１.７Ｖ，書き込み時
ワード線電圧４Ｖ，読み出し時ワード線電圧−１.５
Ｖ、および、スタンバイ時ワード線電位０Ｖの動作条件
下で、正常なメモリ動作が確認できた。また、ワード線
ピッチは０.６μｍ，ビット線ピッチ０.６μｍに加工で
き、セル面積は０.３６μｍ2にすることができた。これ
は、０.３μｍ 製造技術により１ギガ(１×１０9）ビッ
トＤＲＡＭの製造に充分対応できるものである。
【００２８】（実施例２）本発明の第２の実施例を、平
面図を示した図１７、および、そのメモリセルの平面レ
イアウトを示した図１８を用いて説明する。
面図を示した図１７、および、そのメモリセルの平面レ
イアウトを示した図１８を用いて説明する。
【００２９】本実施例では、実施例１で述べた本発明の
メモリセルを６方最密充填配置したメモリアレー構成に
ついて述べる。図１７に示した本実施例のメモリセルの
平面図では、ビット線４３方向の縦型トランジスタの配
置ピッチをＸとすると、ワード線３０方向の配置ピッチ
は(√３／２)Ｘである。実施例１と同様に、０.３μｍ
技術を用いて、ビット線４３方向の配置ピッチを０.６
μｍ に設計した。その結果、セル面積を０.３１２μｍ
2にまで低減できた。また、図１８に示すように、縦型
トランジスタを形成するべきシリコン柱を定義するため
のパターン６１，シリコン柱の周辺に自己整合的に形成
されるワード線を接続するためのワード線接続パターン
６２、および、ビット線を加工するためのパターン６３
からメモリセルは形成できる。
メモリセルを６方最密充填配置したメモリアレー構成に
ついて述べる。図１７に示した本実施例のメモリセルの
平面図では、ビット線４３方向の縦型トランジスタの配
置ピッチをＸとすると、ワード線３０方向の配置ピッチ
は(√３／２)Ｘである。実施例１と同様に、０.３μｍ
技術を用いて、ビット線４３方向の配置ピッチを０.６
μｍ に設計した。その結果、セル面積を０.３１２μｍ
2にまで低減できた。また、図１８に示すように、縦型
トランジスタを形成するべきシリコン柱を定義するため
のパターン６１，シリコン柱の周辺に自己整合的に形成
されるワード線を接続するためのワード線接続パターン
６２、および、ビット線を加工するためのパターン６３
からメモリセルは形成できる。
【００３０】本実施例のメモリセルアレーは、実施例１
と同様に、電荷蓄積のない状態のトランジスタのしきい
電圧を−１.７Ｖ ，書き込み時ワード線電圧を４Ｖ，読
み出し時ワード線電圧を−１.５Ｖ 、および、スタンバ
イ時ワード線電位を０Ｖの動作条件下で、正常なメモリ
動作が確認できた。さらに、本実施例のセル配置と０.
２μｍ 加工技術によれば、セル面積を０.１３９μｍ2
にまで縮少でき、１ギガ（１×１０9）ビット以上のＤ
ＲＡＭの製造に充分対応できるものである。
と同様に、電荷蓄積のない状態のトランジスタのしきい
電圧を−１.７Ｖ ，書き込み時ワード線電圧を４Ｖ，読
み出し時ワード線電圧を−１.５Ｖ 、および、スタンバ
イ時ワード線電位を０Ｖの動作条件下で、正常なメモリ
動作が確認できた。さらに、本実施例のセル配置と０.
２μｍ 加工技術によれば、セル面積を０.１３９μｍ2
にまで縮少でき、１ギガ（１×１０9）ビット以上のＤ
ＲＡＭの製造に充分対応できるものである。
【００３１】（実施例３）本発明のメモリセルの第３の
実施例を、その平面レイアウト図を示した図１９，断面
図を示した図２０、および図２１を用いて説明する。
実施例を、その平面レイアウト図を示した図１９，断面
図を示した図２０、および図２１を用いて説明する。
【００３２】本実施例では、シリコン基板内に形成した
溝の側面をチャネルとして用いる縦型トランジスタをメ
モリセルとする例である。図１９に示した平面レイアウ
トでは、ビット線として使用するメモリセルの活性領域
を定義するためのパターン１０１，溝を開口するための
パターン１０２、および、ワード線を定義するパターン
１０３からなる。図１９中に記号Ａ−Ｂ、および、Ｃ−
Ｄで示した、ビット線に平行な方向（Ａ−Ｂ）のメモリ
セル断面を図２０に、ワード線に平行な方向（Ｃ−Ｄ）
のメモリセル断面を図２１に示す。
溝の側面をチャネルとして用いる縦型トランジスタをメ
モリセルとする例である。図１９に示した平面レイアウ
トでは、ビット線として使用するメモリセルの活性領域
を定義するためのパターン１０１，溝を開口するための
パターン１０２、および、ワード線を定義するパターン
１０３からなる。図１９中に記号Ａ−Ｂ、および、Ｃ−
Ｄで示した、ビット線に平行な方向（Ａ−Ｂ）のメモリ
セル断面を図２０に、ワード線に平行な方向（Ｃ−Ｄ）
のメモリセル断面を図２１に示す。
【００３３】図２０に示した断面では、ｐ型シリコン基
板１０４内に埋め込まれたｎ型ソース領域１０５の上部
に、縦型トランジスタのチャネルとなるｐウエル領域１
０６を形成し、パターン１０１で定義された素子分離領
域を形成した後、ビット線としても兼用する、接合深さ
０.４μｍ のｎ型度ソース領域１０９を形成し、さら
に、メモリセルを形成する所望の領域に溝を開口するた
めのパターン１０２を用いて幅０.２μｍ，深さ１.２μ
ｍの溝を形成し、その内部に内側から膜厚２ｎｍの第１
トンネルゲート酸化膜１１０，膜厚５０ｎｍのｐ型浮遊
ゲート電極１１１，膜厚６ｎｍの第２ゲート酸化膜１１
２および、膜厚１００ｎｍのｎ型制御ゲート電極を埋め
込んだ後、ワード線を定義するパターン１０３を用いて
加工した状態である。また、図２１に示したワード線に
平行な方向の断面では、図１９中のパターン１０１で定
義された素子分離領域１０７が縦型トランジスタ間に配
置されている。
板１０４内に埋め込まれたｎ型ソース領域１０５の上部
に、縦型トランジスタのチャネルとなるｐウエル領域１
０６を形成し、パターン１０１で定義された素子分離領
域を形成した後、ビット線としても兼用する、接合深さ
０.４μｍ のｎ型度ソース領域１０９を形成し、さら
に、メモリセルを形成する所望の領域に溝を開口するた
めのパターン１０２を用いて幅０.２μｍ，深さ１.２μ
ｍの溝を形成し、その内部に内側から膜厚２ｎｍの第１
トンネルゲート酸化膜１１０，膜厚５０ｎｍのｐ型浮遊
ゲート電極１１１，膜厚６ｎｍの第２ゲート酸化膜１１
２および、膜厚１００ｎｍのｎ型制御ゲート電極を埋め
込んだ後、ワード線を定義するパターン１０３を用いて
加工した状態である。また、図２１に示したワード線に
平行な方向の断面では、図１９中のパターン１０１で定
義された素子分離領域１０７が縦型トランジスタ間に配
置されている。
【００３４】本実施例では、ビット線の配置ピッチは
０.６μｍ ，ワード線の配置ピッチも０.６μｍであり
セル面積は０.３６μｍ2である。
０.６μｍ ，ワード線の配置ピッチも０.６μｍであり
セル面積は０.３６μｍ2である。
【００３５】（実施例４）本実施例では、実施例１で述
べたメモリセルのビットコンタクトを自己整合的に形成
する例を、図２２から図２４に示した各製造工程のメモ
リセル断面図を用いて述べる。
べたメモリセルのビットコンタクトを自己整合的に形成
する例を、図２２から図２４に示した各製造工程のメモ
リセル断面図を用いて述べる。
【００３６】図２２は、ｎ型シリコン基板１４１上に縦
型トランジスタを形成するシリコン柱の加工を、浅いシ
リコン柱１４３とその周囲に形成した絶縁膜のサイドス
ペーサ１５２をマスクとして加工し、さらに、ｐ型ソー
ス領域１４２，ｐ型ドレイン領域１５１，第１トンネル
ゲート酸化膜１４４，ｎ型浮遊ゲート電極１４５を形成
した状態を示している。
型トランジスタを形成するシリコン柱の加工を、浅いシ
リコン柱１４３とその周囲に形成した絶縁膜のサイドス
ペーサ１５２をマスクとして加工し、さらに、ｐ型ソー
ス領域１４２，ｐ型ドレイン領域１５１，第１トンネル
ゲート酸化膜１４４，ｎ型浮遊ゲート電極１４５を形成
した状態を示している。
【００３７】次に、図２３に示すように、第２ゲート酸
化膜１４６の堆積，ｐ型制御ゲート電極であるワード線
１４７を形成し、最後に、図２４に示すように、絶縁膜
148を埋め込んで、エッチバック法により平坦化を行
い、シリコン柱１４３の上端部を露出させた後、ビット
線１５０を形成する。
化膜１４６の堆積，ｐ型制御ゲート電極であるワード線
１４７を形成し、最後に、図２４に示すように、絶縁膜
148を埋め込んで、エッチバック法により平坦化を行
い、シリコン柱１４３の上端部を露出させた後、ビット
線１５０を形成する。
【００３８】本実施例のメモリセルでは、微細なビット
コンタクト孔を開口することなしに、自己整合的にビッ
ト線への接続ができるため、製造工程が容易となる。ま
た、本実施例では、ワード線ピッチは０.５μｍ，ビッ
ト線ピッチ０.６μｍであり、セル面積は０.３０μｍ2
にすることができた。これは、０.２μｍ 製造技術によ
る１ギガビットメモリの製造に充分対応できるものであ
る。
コンタクト孔を開口することなしに、自己整合的にビッ
ト線への接続ができるため、製造工程が容易となる。ま
た、本実施例では、ワード線ピッチは０.５μｍ，ビッ
ト線ピッチ０.６μｍであり、セル面積は０.３０μｍ2
にすることができた。これは、０.２μｍ 製造技術によ
る１ギガビットメモリの製造に充分対応できるものであ
る。
【００３９】（実施例５）本実施例では、実施例１で述
べたメモリセルの構造材料に高誘電材料を適用した例を
のべる。製造工程は、図１１から図１６に示した実施例
１の各製造工程と同等であり、材料の変更だけで本実施
例が実現できる。
べたメモリセルの構造材料に高誘電材料を適用した例を
のべる。製造工程は、図１１から図１６に示した実施例
１の各製造工程と同等であり、材料の変更だけで本実施
例が実現できる。
【００４０】本実施例では、第１ゲート絶縁膜２７とし
て、膜厚２ｎｍのシリコン酸化膜を、浮遊ゲート電極２
８として膜厚５０ｎｍのｎ型ポリシリコン膜を、第２ゲ
ート絶縁膜２９として実効膜厚３ｎｍの酸化タンタル
（Ｔａ2Ｏ5）膜を、制御ゲート電極３０として膜厚７０
ｎｍの窒化チタン（ＴｉＮ）膜を使用した。これによ
り、ゲート容量比で決まるカップリング効率をほぼ０.
５ にすることができ、書き込みワード線電圧を３Ｖま
で低減できた。
て、膜厚２ｎｍのシリコン酸化膜を、浮遊ゲート電極２
８として膜厚５０ｎｍのｎ型ポリシリコン膜を、第２ゲ
ート絶縁膜２９として実効膜厚３ｎｍの酸化タンタル
（Ｔａ2Ｏ5）膜を、制御ゲート電極３０として膜厚７０
ｎｍの窒化チタン（ＴｉＮ）膜を使用した。これによ
り、ゲート容量比で決まるカップリング効率をほぼ０.
５ にすることができ、書き込みワード線電圧を３Ｖま
で低減できた。
【００４１】
【発明の効果】本発明によれば、第１導電型の半導体基
板上に、第２導電型のソース領域と第２導電型のドレイ
ン領域を有し、第２導電型のドレイン領域とその上部に
配置された第１導電型の浮遊ゲート電極との間には、ト
ンネル電流が通過可能な第１ゲート絶縁膜を設け、第１
導電型の浮遊ゲート電極の上部に第２ゲート絶縁膜を介
して制御ゲート電極を少なくとも配置した電界効果トラ
ンジスタからメモリセルを構成することにより、蓄積電
荷容量を必要とせず、かつ、セル面積の飛躍的な微少化
が達成することができる。その結果、１ギガビット以降
の大容量メモリを製造することが可能となる。
板上に、第２導電型のソース領域と第２導電型のドレイ
ン領域を有し、第２導電型のドレイン領域とその上部に
配置された第１導電型の浮遊ゲート電極との間には、ト
ンネル電流が通過可能な第１ゲート絶縁膜を設け、第１
導電型の浮遊ゲート電極の上部に第２ゲート絶縁膜を介
して制御ゲート電極を少なくとも配置した電界効果トラ
ンジスタからメモリセルを構成することにより、蓄積電
荷容量を必要とせず、かつ、セル面積の飛躍的な微少化
が達成することができる。その結果、１ギガビット以降
の大容量メモリを製造することが可能となる。
【図面の簡単な説明】
【図１】本発明のメモリセルの断面図。
【図２】本発明の第２のメモリセルの断面図。
【図３】本発明の第２のメモリセルの平面図。
【図４】従来の第１型メモリセルの断面図。
【図５】従来の第２型メモリセルの断面図。
【図６】本発明のメモリセル動作を説明するためのエネ
ルギバンドの説明図。
ルギバンドの説明図。
【図７】本発明のメモリセル動作を説明するためのエネ
ルギバンドの説明図。
ルギバンドの説明図。
【図８】本発明のメモリセル動作を説明するためのエネ
ルギバンドの説明図。
ルギバンドの説明図。
【図９】本発明のメモリセル動作を説明するための浮遊
ゲート電流特性図。
ゲート電流特性図。
【図１０】本発明のメモリセル動作を説明するための制
御ゲート電圧特性図。
御ゲート電圧特性図。
【図１１】本発明の第１実施例の断面図。
【図１２】本発明の第１実施例の断面図。
【図１３】本発明の第１実施例の断面図。
【図１４】本発明の第１実施例の断面図。
【図１５】本発明の第１実施例の断面図。
【図１６】本発明の第１実施例の断面図。
【図１７】本発明の第２実施例の平面図。
【図１８】本発明の第２実施例の平面図。
【図１９】本発明の第３実施例の平面図。
【図２０】本発明の第３実施例のＡ−Ｂ断面図。
【図２１】本発明の第３実施例のＣ−Ｄ断面図。
【図２２】本発明の第４実施例の断面図。
【図２３】本発明の第４実施例の断面図。
【図２４】本発明の第４実施例の断面図。
１…第１導電型の半導体基板、２…素子分離領域、３…
第１ゲート絶縁膜、４…浮遊ゲート電極、５…第２ゲー
ト絶縁膜、６…ワード線、８…第２導電型の高濃度ドレ
イン領域、９…第２導電型のソース領域。
第１ゲート絶縁膜、４…浮遊ゲート電極、５…第２ゲー
ト絶縁膜、６…ワード線、８…第２導電型の高濃度ドレ
イン領域、９…第２導電型のソース領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 由上 二郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西田 高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久米 均 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (9)
- 【請求項１】第１導電型の半導体基板上に、第２導電型
のソース領域と第２導電型のドレイン領域を有し、前記
第２導電型のドレイン領域はその上部に配置された第１
導電型の浮遊ゲート電極との間の少なくとも一部に、ト
ンネル電流が通過可能な第１ゲート絶縁膜が配置され、
前記第１導電型の浮遊ゲート電極の上部に第２ゲート絶
縁膜を介して配置された制御ゲート電極を設けた電界効
果トランジスタを単位メモリセルとして構成したことを
特徴とする半導体記憶装置。 - 【請求項２】請求項１において、前記制御ゲート電極が
第２導電型の導電膜であり、前記第２導電型のドレイン
領域と前記第１導電型の浮遊ゲート電極とのオーバーラ
ップ長が、前記電界効果トランジスタの実効的なチャネ
ル長よりも長い半導体記憶装置。 - 【請求項３】請求項１において、前記第１ゲート絶縁膜
が膜厚３ナノメータ以下のシリコン酸化膜である半導体
記憶装置。 - 【請求項４】請求項１または２において、前記浮遊ゲー
ト電極が単結晶半導体膜からなる半導体記憶装置。 - 【請求項５】請求項１において、前記第２導電型のドレ
イン領域と、前記第２導電型のソース領域とが、前記第
１導電型の半導体基板により形成された半導体柱内に縦
方向に配置され、前記半導体柱の周囲に内側から順番
に、前記第１ゲート絶縁膜，前記浮遊ゲート電極，前記
第２ゲート絶縁膜、および前記制御ゲート電極が配置さ
れた半導体記憶装置。 - 【請求項６】請求項１において、前記第２導電型のドレ
イン領域と、前記第２導電型のソース領域とが、前記第
１導電型の半導体基板内部に形成された半導体溝内に縦
方向に配置され、前記半導体溝の内壁に外側から順番
に、前記第１ゲート絶縁膜，前記浮遊ゲート電極，前記
第２ゲート絶縁膜、および前記制御ゲート電極が配置さ
れた半導体記憶装置。 - 【請求項７】請求項４または５において、前記半導体柱
が６方最密配置されたこと、すなわち、一方向の配列ピ
ッチがそれと垂直方向の配列ピッチの√３／２倍である
半導体記憶装置。 - 【請求項８】半導体基板上に周辺回路の素子分離領域を
形成した後、メモリセル群が配置されるべき領域に半導
体柱を形成する第１の工程と、前記半導体柱の周囲に第
１ゲート絶縁膜，浮遊ゲート電極，第２ゲート絶縁膜、
および制御ゲート電極を埋め込む第２の工程と、周辺回
路用のトランジスタを形成する第３の工程を含むことを
特徴とする半導体記憶装置の製造方法。 - 【請求項９】半導体基板上に周辺回路の素子分離領域を
形成した後、メモリセル群が配置されるべき領域に半導
体溝を形成する第１の工程と、前記半導体溝の内部に第
１ゲート絶縁膜，浮遊ゲート電極，第２ゲート絶縁膜、
および制御ゲート電極を埋め込む第２の工程と、周辺回
路用のトランジスタを形成する第３の工程を含むことを
特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5022388A JPH06237003A (ja) | 1993-02-10 | 1993-02-10 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5022388A JPH06237003A (ja) | 1993-02-10 | 1993-02-10 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06237003A true JPH06237003A (ja) | 1994-08-23 |
Family
ID=12081277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5022388A Pending JPH06237003A (ja) | 1993-02-10 | 1993-02-10 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06237003A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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