JP2004158804A - 不揮発可変抵抗素子、記憶装置および不揮発可変抵抗素子のスケーリング方法 - Google Patents

不揮発可変抵抗素子、記憶装置および不揮発可変抵抗素子のスケーリング方法 Download PDF

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Abstract

【課題】スケーリングを施して平面上の面積を縮小した場合に抵抗の増加を抑制できる構造の不揮発可変抵抗素子、該不揮発可変抵抗素子を用いた記憶装置、および不揮発可変抵抗素子のスケーリング方法を提供する。
【解決手段】基板上に形成された第１電極１および第２電極３は、基板の面方向において対向する。第１電極１を内側電極とし、第１電極１の外周（周囲）に不揮発可変抵抗体２を形成し、不揮発可変抵抗体２の外周（周囲）に第２電極３を外側電極として形成するものとする。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電源を切った場合にもデータが保持される不揮発可変抵抗素子、該不揮発可変抵抗素子を用いた記憶装置、不揮発可変抵抗素子のスケーリング方法に関する。
【０００２】
【従来の技術】
現在研究が進められている不揮発性メモリの中でも、ＭＲＡＭ（Ｍａｇｎｅｔｏ − ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）やＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｖｅｒｓａｌ Ｍｅｍｏｒｙ ）のように抵抗値（以下、単に「抵抗」とする場合もある）の違いを電流で読み取る不揮発可変抵抗素子を用いた記憶装置は、その高い書き換え耐性と高速動作により注目を集めている。また、これらのメモリはＤＲＡＭ、フラッシュ・メモリ、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にあるような微細加工上の統計物理学的な限界が存在しないという利点がある。
【０００３】
図７は従来の不揮発可変抵抗素子を用いた記憶装置の概要を示す説明図である。このような不揮発可変抵抗素子Ｒｖは、例えば、特許文献１に開示されている。１は第１電極であり、第１電極１の上部には不揮発可変抵抗体２が膜状に形成され、不揮発可変抵抗体２の上部には第２電極３が形成され不揮発可変抵抗素子Ｒｖを構成している。不揮発可変抵抗素子Ｒｖは絶縁性を有する基板９の表面に形成される。このような構造の不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間にパルス電源Ｖｐを印加することにより、常温においても動作が可能な記憶素子（記憶装置）となる。不揮発可変抵抗体２としては、ペロブスカイト構造のマンガン酸化物、例えば、Ｐｒ０．７ Ｃａ０．３ ＭｎＯ３が知られている。不揮発可変抵抗体２は印加されるパルス電圧により抵抗値を変化させるが、電源を切った場合にもその抵抗値を保持するという不揮発性を有する。多くの不揮発可変抵抗素子Ｒｖをマトリックス状に配置すれば、基板９に記憶装置を形成することができる。
【０００４】
図８は図７の記憶装置において電圧パルスの印加に対する抵抗値の変化状況を示すグラフである。横軸は印加パルス数（印加パルスコード）、縦軸は抵抗値（Ω）、印加パルスの電圧は２．９Ｖ、パルス幅１７ｎｓ（ナノ秒）、パルス極性を正負（＋−）で示す。例えば、１個目のパルス（印加パルスコード１）は負であり、１個目のパルスを印加した後の抵抗値は１０の４乗から１０の６乗へ変化（増加）している。２個目のパルス（印加パルスコード２）は正であり、２個目のパルスを印加した後の抵抗値は１０の６乗から１０の４乗へ変化（減少）している。この抵抗の違い（変化）を、例えば、論理信号１、０に対応させて論理信号として記憶させることができる。また、電源を切ったときにも抵抗値は保持されるので不揮発性の記憶装置として用いることができる。
【０００５】
図９、図１０は従来の不揮発可変抵抗素子を用いた記憶装置におけるメモリセルの例を示す回路図である。図９はマトリックス状に配置された不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてトランジスタを用いたメモリセル（以下、１Ｔ１Ｒ型メモリセル）であり、ここで、トランジスタはＭＯＳトランジスタ５により構成されている。メモリセルはＭＯＳトランジスタ５および不揮発可変抵抗素子Ｒｖにより構成されている。図１０はマトリックス状に配置された不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてダイオードを用いたメモリセル（以下、１Ｄ１Ｒ型メモリセル）である。メモリセルはダイオード６および不揮発可変抵抗素子Ｒｖにより構成されている。
【０００６】
１Ｔ１Ｒ型メモリセルにおいて、ＭＯＳトランジスタ５はゲート電極、ソース（ソース領域）、ドレイン（ドレイン領域）を有している。ゲート電極は記憶装置のワード線ＷＬに、ソースはソース線ＳＬに、ドレインは不揮発可変抵抗Ｒｖの一端子にそれぞれ接続されている。不揮発可変抵抗素子Ｒｖの他端子はビット線ＢＬに接続されている。図１０の１Ｄ１Ｒ型メモリセルにおいて、ダイオード６のアノードはワード線ＷＬに、カソードはビット線ＢＬに接続されている。
【０００７】
１Ｔ１Ｒ型メモリセルにおいて、書き換え（ライトまたはリセット）をする場合には、先ず、選択対象のメモリセル（以下、選択セル）のゲート電極につながるワード線ＷＬの電位を上げてＭＯＳトランジスタ５をオンする。次に、選択セルのビット線ＢＬとソース線ＳＬとの間に電位差（電圧）を与えることにより不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間に適切な電圧を印加して、不揮発可変抵抗体２の抵抗を変化させる。ここで、例えば、抵抗を上げるための動作をライト、抵抗を下げるための動作をリセットと定義する（以下同様）。ライト時には、ビット線ＢＬに正の電圧パルスを印加し、ソース線ＳＬを接地電位にする。また、リセット時には、ビット線ＢＬを接地電位にし、ソース線ＳＬに正の電圧パルスを印加する。つまりライト時とリセット時とにおいて、不揮発可変抵抗体２に反対のパルス（正負が逆のパルス）が加わることになるから、抵抗を変化させることができる。
【０００８】
１Ｔ１Ｒ型メモリセルにおける他の書き換え方法として、次の方法もある。すなわち、ライト時には、上述のライト時と同様にして、ビット線ＢＬに正の電圧パルスを印加し、ソース線ＳＬを接地電位にする。また、リセット時には、ビット線ＢＬを接地電位にし、ソース線ＳＬに印加する正の電圧パルスの電圧（振幅）をライト時より小さくし、パルス幅をライト時より長くする。
【０００９】
１Ｔ１Ｒ型メモリセルにおいて、読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬまたはソース線ＳＬに印加する正の電圧を小さくし、読み出し破壊を防止する。
【００１０】
１Ｄ１Ｒ型メモリセルにおいて、書き換えをする場合には、先ず、選択セルのワード線ＷＬの電位を上げ、ビット線ＢＬを接地電位にする。このとき、選択セル以外のメモリセル（以下、非選択セル）においては、ワード線ＷＬを接地電位とし、ビット線ＢＬの電位を正電位とすることにより、ダイオード６の整流作用が働き、非選択セルには電圧は印加されない。リセット時の電圧パルスの電圧（振幅）は、ライト時の電圧パルスの電圧より小さくし、さらに、パルス幅をライト時より長くする。
【００１１】
１Ｄ１Ｒ型メモリセルにおいて、読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬ（または、ソース線ＳＬ）に印加する電圧を低くし、読み出し破壊を防止する。
【００１２】
図１１は従来の１Ｔ１Ｒ型メモリセルの断面模式図である。なお、断面を示す斜線は省略する（以下においても同様）。単結晶シリコン等により構成される基板１０に、ＭＯＳトランジスタ５のドレイン（ドレイン領域）５ｄおよびソース（ソース領域）５ｓが形成される。基板１０の表面に形成された絶縁層１１には、ドレイン５ｄおよびソース５ｓに対応する位置にゲート電極５ｇが形成される。ドレイン５ｄは、絶縁層１１を貫通するプラグ７を介して絶縁層１１の表面に形成された不揮発可変抵抗素子Ｒｖの第１電極１に接続される。第１電極１の上にはさらに、不揮発可変抵抗体２、第２電極３が順次積層して形成され、不揮発可変抵抗素子Ｒｖを構成する。つまり、不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３とは基板１０の表面と交差する方向において対向する構成とされている。不揮発可変抵抗素子Ｒｖは絶縁層１１の上に積層して形成され表面を平坦化する絶縁層１２により保護されている。絶縁層１１の表面にはビット線ＢＬが形成され、第２電極３はビット線ＢＬに接続される。なお、ゲート電極５ｇは延在してワード線ＷＬに、ソース５ｓは延在してソース線ＳＬに、それぞれ接続される。
【００１３】
図１２は従来の１Ｄ１Ｒ型メモリセルの断面模式図である。図１１と同様な部分については同一符号を付して、説明は省略する。なお、基板１０は省略している。ワード線ＷＬと第１電極１との間に半導体ＰＮ接合により構成されるダイオード６が形成され、ダイオード６のアノード６ｐはワード線ＷＬに、カソード６ｎは第１電極１に接続される。図１１の場合と同様にして、第１電極１の上に、不揮発可変抵抗体２、第２電極３が順次積層して形成され、不揮発可変抵抗素子Ｒｖを構成する。つまり、不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３とは基板１０の表面と交差する方向において対向する構成とされている。
【００１４】
【特許文献１】
米国特許第６２０４１３９Ｂ１号明細書
【００１５】
【発明が解決しようとする課題】
記憶装置、特に、メモリセルを多数マトリックス状に配置した半導体記憶装置（メモリチップ）においては、スケーリング則に従いメモリセルにスケーリング（寸法の比例縮小）を施し、メモリセルの平面上の面積を縮小して高集積化することにより大容量化（記憶容量の増加）を図っている。スケーリングという表現は一般的に寸法の比例縮小を意味することが多いが、寸法を比例拡大する場合に用いること（実施の形態３参照）もある。両者の違いを示す必要があるときは縮小スケーリング、拡大スケーリングと表現する。
【００１６】
不揮発可変抵抗素子Ｒｖを用いた記憶装置においても、大容量化が求められていることから、スケーリングによるメモリセルの平面上の面積（特に、不揮発可変抵抗体の平面上の面積）を縮小することが検討されている。しかし、従来の不揮発可変抵抗素子の構造においては、スケーリングにより不揮発可変抵抗体（第１電極、第２電極）の平面上の面積を縮小すると、それに反比例して抵抗が増加することから、以下に述べるように、メモリセルにおける時定数（τ＝ＣＲ）が大きくなり、動作が遅くなるという問題がある。
【００１７】
図１３は従来の不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。同図（ａ）はスケーリング前の不揮発可変抵抗素子Ｒｖの斜視図、同図（ｂ）は（ａ）における不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施したスケーリング後の不揮発可変抵抗素子Ｒｖの斜視図である。簡単のために第１電極１、不揮発可変抵抗体２、第２電極３は面積を同一の矩形として示す。スケーリング前においては、短辺の長さはａ、長辺の長さはｂであり、スケーリング後においては、短辺の長さはａ／ｋ、長辺の長さはｂ／ｋである。なお、不揮発可変抵抗体２の膜厚については、スケーリングを適用する場合にはｔ／ｋ、スケーリングを適用しない場合にはｔとなる。
【００１８】
スケーリング前において、第１電極１と第２電極３とが対向する表面積Ｓｏはａｂ（短辺の長さａ×長辺の長さｂ）である。スケーリング後において、第１電極１と第２電極３とが対向する表面積Ｓｓはａｂ／ｋ２ （短辺の長さａ／ｋ×長辺の長さｂ／ｋ）である。スケーリング前の抵抗Ｒｏは不揮発可変抵抗体２の抵抗率をρとすれば等価的にＲｏ＝ρｔ／ａｂとなる。スケーリング後の抵抗Ｒｓも同様に計算できる。つまり、膜厚ｔについてスケーリングを適用しない場合には、Ｒｓ＝ρｔｋ２ ／ａｂ＝ｋ２ Ｒｏとなり、スケーリングにより抵抗はスケーリング前のｋ２倍に増加することになる。また、膜厚ｔについてスケーリングを適用する場合には、Ｒｓ＝ρｔｋ／ａｂ＝ｋＲｏとなり、スケーリングにより抵抗はスケーリング前のｋ倍に増加することになる。不揮発可変抵抗体２の膜厚ｔについて、スケーリングを適用する場合、適用しない場合、いずれの場合にも、不揮発可変抵抗素子Ｒｖにおける抵抗の増加は避けられない。
【００１９】
図１４は不揮発可変抵抗素子の抵抗の増加に伴う特性の低下を説明するグラフである。同図（ａ）は一辺の長さａ（μｍ）の正方形をなして対向する第１電極１および第２電極３を有する不揮発可変抵抗素子Ｒｖのスケーリングに伴う抵抗の変化（増加）を示す。同図（ｂ）は抵抗の増加による時定数τの変化をパラメータとして、各時定数τにおけるビット線ＢＬの電位の変化状況を示す。
【００２０】
同図（ａ）において、横軸は正方形の一辺の長さａ（μｍ）を、縦軸は各寸法における抵抗値を相対値として示す。抵抗値は、長さａ＝１（μｍ）の場合（横軸１）を１００として規格化して示す。例えば、ｋ＝５として、ａ＝０．２（μｍ）に縮小した場合（横軸０．２）、膜厚ｔについてスケーリングを適用しないときは、上述した計算式に従い、抵抗値はｋ２倍（２５倍）、つまり２５００となる。
【００２１】
同図（ｂ）において、横軸は時間（μｓ）を、縦軸はビット線ＢＬの電位の飽和値を１００として相対的な電位を示す。曲線Ｔ１の時定数τは１０（μｓ）、曲線Ｔ２の時定数τは１（μｓ）、曲線Ｔ３の時定数τは１００（ｎｓ）、曲線Ｔ４の時定数τは１０（ｎｓ）である。例えば、曲線Ｔ３の場合に抵抗が１００であるとし、抵抗を２５倍（つまり抵抗を２５００）とした場合に、単純に計算して時定数τ（＝ＣＲ）は１００（ｎｓ）から２５００（ｎｓ）＝２．５（μｓ）へと増加する。つまり、曲線Ｔ３であったビット線ＢＬの電位の変化は曲線Ｔ２よりもさらに遅くなり、メモリセルの動作速度の低下となる。このように、従来の不揮発可変抵抗素子Ｒｖにおいては、スケーリングによる抵抗の増加に伴い、動作速度、特に読み出し速度が低下するという問題がある。
【００２２】
本発明は、斯かる問題に鑑みてなされたものであり、スケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合において、抵抗の増加を抑制できる構造の不揮発可変抵抗素子を提供することを目的とする。
【００２３】
また、本発明は、不揮発可変抵抗素子をマトリックス状に配置してなる記憶装置において、スケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合に抵抗の増加を抑制できる構造の不揮発可変抵抗素子とすることにより、スケーリングを施しても動作速度の低下が生じない記憶装置を提供することを目的とする。
【００２４】
また、本発明は、スケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合に、不揮発可変抵抗素子の抵抗の増加を防止できる不揮発可変抵抗素子のスケーリング方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明に係る不揮発可変抵抗素子は、対向して基板上に形成された第１電極および第２電極と、第１電極および第２電極の間に形成された不揮発可変抵抗体とを備える不揮発可変抵抗素子において、第１電極および第２電極は、前記基板の面方向において対向していることを特徴とする。
【００２６】
本発明に係る不揮発可変抵抗素子において、前記不揮発可変抵抗体は第１電極の外周に形成され、第２電極は不揮発可変抵抗体の外周に形成されていることを特徴とする。
【００２７】
本発明に係る不揮発可変抵抗素子において、前記第１電極は円柱状または角柱状であることを特徴とする。
【００２８】
本発明に係る不揮発可変抵抗素子において、前記不揮発可変抵抗体はペロブスカイト構造のマンガン酸化物であることを特徴とする。
【００２９】
本発明に係る不揮発可変抵抗素子において、前記マンガン酸化物は、Ｐｒ（１−ｘ） Ｃａｘ ＭｎＯ３ 、Ｌａ（１−ｘ） Ｃａｘ ＭｎＯ３、またはＬａ（１−ｘ−ｙ） Ｃａｘ ＰｂｙＭｎＯ３のいずれかであることを特徴とする。
【００３０】
本発明に係る不揮発可変抵抗素子において、前記マンガン酸化物は、Ｐｒ０．７ Ｃａ０．３ ＭｎＯ３ 、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、またはＬａ０．６５Ｃａ０．１７５ Ｐｂ０．１７５ＭｎＯ３ のいずれかであることを特徴とする。
【００３１】
本発明に係る記憶装置は、前記不揮発可変抵抗素子および該不揮発可変抵抗素子に接続されて不揮発可変抵抗素子の選択を行う選択素子をメモリセルとしてマトリックス状に配置したことを特徴とする。
【００３２】
本発明に係る記憶装置において、前記選択素子は、前記不揮発可変抵抗素子のいずれかを選択して不揮発可変抵抗素子に印加する電流を制御することを特徴とする。
【００３３】
本発明に係る記憶装置において、前記選択素子は、前記基板に形成されたトランジスタ、またはダイオードであることを特徴とする。
【００３４】
本発明に係る記憶装置において、前記トランジスタは、ＭＯＳトランジスタであり、該ＭＯＳトランジスタのドレインは前記第１電極に接続されていることを特徴とする。
【００３５】
本発明に係る記憶装置において、前記ダイオードのカソードは前記第１電極に接続されていることを特徴とする。
【００３６】
本発明に係る記憶装置において、前記メモリセルは、前記選択素子に接続されたワード線および前記不揮発可変抵抗素子に接続されたビット線を有し、前記第２電極は前記ビット線に接続されていることを特徴とする。
【００３７】
本発明に係る不揮発可変抵抗素子のスケーリング方法は、基板上に形成され基板の面方向において対向する第１電極および第２電極と、第１電極および第２電極の間に形成された不揮発可変抵抗体とを備える不揮発抵抗素子のスケーリング方法であって、前記第１電極の平面寸法に縮小スケーリングを施し、第１電極の高さ寸法に拡大スケーリングを施すことを特徴とする。
【００３８】
本発明に係る不揮発可変抵抗素子のスケーリング方法において、前記縮小スケーリングは１／ｋ（ｋ＞１）倍として施され、前記拡大スケーリングはｋ倍として施されることを特徴とする。
【００３９】
本発明にあっては、基板上に形成した不揮発可変抵抗素子の第１電極および第２電極を基板の面方向において対向するように形成することとしたので、不揮発可変抵抗素子にスケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合において、抵抗の増加を抑制した不揮発可変抵抗素子とすることができる。特に、第１電極の周囲に不揮発可変抵抗体を形成し、不揮発可変抵抗体の周囲に第２電極を形成するので、レイアウト等が容易になり、大容量の記憶装置に適した不揮発可変抵抗素子とすることができる。また、不揮発可変抵抗体をペロブスカイト構造のマンガン酸化物により構成することから、記憶装置に適した安定した抵抗変化を生じる不揮発可変抵抗素子とすることができる。
【００４０】
本発明にあっては、第１電極および第２電極を基板の面方向において対向するように形成した不揮発可変抵抗素子によりメモリセルを構成することとしたので、不揮発可変抵抗素子にスケーリングを施してメモリセルの平面上の面積を縮小した場合において、不揮発可変抵抗素子の抵抗の増加を抑制でき、動作速度（アクセス時間）の低下が生じない記憶装置とすることが可能となる。特に、１Ｔ１Ｒ型メモリセルおよび１Ｄ１Ｒ型メモリセルにおける不揮発可変抵抗素子にスケーリングを施して平面上の面積を縮小する場合において、不揮発可変抵抗素子の抵抗の増加を抑制でき、動作速度（アクセス時間）の低下が生じない記憶装置とすることが可能となる。
【００４１】
本発明にあっては、不揮発可変抵抗素子に縮小スケーリングを施して平面上の面積を縮小した場合において、高さ方向に拡大スケーリングを施すこととしたので、不揮発可変抵抗素子の抵抗の増加を抑制できる不揮発可変抵抗素子のスケーリング方法が可能となる。
【００４２】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて説明する。
＜実施の形態１＞
図１は実施の形態１に係る不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。同図（ａ）はスケーリングを施す前の不揮発可変抵抗素子Ｒｖの斜視図である。同図（ｂ）は（ａ）における不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施したスケーリング後の不揮発可変抵抗素子Ｒｖの斜視図である。（ａ）において、不揮発可変抵抗素子Ｒｖは、半径ｒ、高さｈの円柱（円柱状）の第１電極１を内側電極として形成している。第１電極１の外周に円筒状の不揮発可変抵抗体２を膜厚ｔで層状に形成し、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて半径ｒ＋ｔの円筒状の第２電極３を外側電極として形成している。（ｂ）において、不揮発可変抵抗素子Ｒｖは、１／ｋ（ｋ＞１）倍のスケーリングにより、第１電極１は半径ｒ／ｋ、高さｈ（高さ方向はスケーリング非適用）となっている。また、不揮発可変抵抗体２は膜厚ｔ／ｋ（膜厚ｔへのスケーリング適用時）またはｔ（膜厚ｔへのスケーリング非適用時）となり、第２電極３は半径〔（ｒ＋ｔ）／ｋ〕（膜厚ｔへのスケーリング適用時）または〔（ｒ／ｋ）＋ｔ〕（膜厚ｔへのスケーリング非適用時）の円筒状の第２電極３を外側電極となる。なお、以下の抵抗の計算において、不揮発可変抵抗体２の抵抗率はρで近似する。
【００４３】
同図（ａ）において、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｏは２πｒｈであり、膜厚ｔであるから、第１電極１の表面積Ｓｏを用いてスケーリング前の抵抗Ｒｏを近似計算すれば、Ｒｏ＝ρｔ／２πｒｈとなる。また、スケーリング後の（ｂ）において、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｓは２πｒｈ／ｋである。膜厚ｔへのスケーリング非適用時におけるスケーリング後の抵抗Ｒｓはρｔ／Ｓｓ＝ρｔｋ／２πｒｈ＝ｋＲｏとなる。したがって、１／ｋ倍のスケーリングを施した場合において、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏはｋとなる。これは従来の不揮発可変抵抗素子Ｒｖのスケーリングにおいて、抵抗がｋ２倍に増加することと比較してｋ倍の増加に留まっており、抵抗の増加を抑制できることを示している。また、膜厚ｔへのスケーリング適用時における抵抗Ｒｓは（ρｔ／ｋ）／Ｓｓ＝ρｔ／２πｒｈ＝Ｒｏとなる。つまり、１／ｋ倍のスケーリングによる抵抗の増加比Ｒｓ／Ｒｏは１となり、抵抗の増加は生じない。これは従来の不揮発可変抵抗素子Ｒｖのスケーリングにおいて抵抗がｋ倍に増加することと比較するまでも無く、抵抗の増加を抑制できることを示している。また、第２電極３が不揮発可変抵抗体２に対向する側の表面積も第１電極１の表面積（Ｓｏ、Ｓｓ）と同様に縮小されるが、抵抗の算出は第１電極１の表面積を用いて近似するので、詳細な表面積の計算は省略する。
【００４４】
不揮発可変抵抗素子Ｒｖは基板（不図示）上に形成され、第１電極１および第２電極３は、基板の面方向において対向するように形成される。上述したとおり、不揮発可変抵抗素子Ｒｖを３次元構造とすることにより、スケーリングを施して不揮発可変抵抗素子Ｒｖの平面上の面積を縮小した場合において、不揮発可変抵抗素子Ｒｖの抵抗の増加を抑制することができる。つまり、従来技術において生じていたスケーリングによる第１電極１の表面積の縮小に伴う抵抗の増加は生じない。なお、実施の形態１に係る不揮発可変抵抗素子Ｒｖを記憶装置（メモリセル）に適用すれば、スケーリングによる動作速度の低下が生じない大容量の記憶装置を実現できる。
【００４５】
また、第１電極１を内側電極とし、第１電極１の外周（周囲）に不揮発可変抵抗体２を形成し、不揮発可変抵抗体２の外周（周囲）に第２電極３を外側電極として形成することにより、基板の表面上に占める面積を確実に低減できる。つまり、第１電極１の外周を不揮発可変抵抗体２により包囲し、不揮発可変抵抗体２の外周を第２電極３により包囲する構造とするので、第１電極１の平面上の面積の縮小がそのまま可変抵抗素子の面積の縮小となる。例えば、不揮発可変抵抗素子Ｒｖの中心を占める第１電極１の表面上の面積は、スケーリング前においてはπｒ２ であるが、１／ｋ倍のスケーリングによりπｒ２／ｋ２ に低減できる。また、第１電極１の周囲に不揮発可変抵抗体２を、不揮発可変抵抗体２の周囲に第２電極３を配置することにより、レイアウトが容易になり、製造過程においてマスクの位置合わせが容易になることから、さらに高密度のレイアウトが可能となる。また、第１電極１を円柱（円柱状）、第２電極を円筒（円筒状）としたが、第１電極１を角柱（角柱状）とすれば、さらにレイアウトが容易になり、高密度化が可能になる。なお、第１電極１の構造は円柱、角柱であればレイアウトが容易であり好ましいが、これに限るものではなく、これらに類似する立体形状（柱状）であれば良い。不揮発可変抵抗体２、第２電極３の形状は第１電極の形状に応じて適宜変更されることは言うまでも無い。
【００４６】
なお、本発明においては、不揮発可変抵抗体２として、ペロブスカイト構造のマンガン酸化物を用いた。特に、マンガン酸化物としては、Ｐｒ（１−ｘ） Ｃａｘ ＭｎＯ３ 、Ｌａ（１−ｘ） Ｃａｘ ＭｎＯ３、またはＬａ（１−ｘ−ｙ） Ｃａｘ Ｐｂｙ ＭｎＯ３により表される物質がいずれも安定した良好な記憶特性（パルス印加に伴う抵抗変化の発生）を示した。さらに具体的には、Ｐｒ０．７ Ｃａ０．３ ＭｎＯ３ 、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５ Ｐｂ０．１７５ＭｎＯ３ が良好な記憶特性を示した。不揮発可変抵抗体２の成膜はスパッタリング法により行い、パターニングはホトリソグラフィ技術を用いて行った。第１電極１、第２電極３の成膜はターゲットとしてプラチナまたはイリジウムを用いてスパッタリング法により行い、パターニングはホトリソグラフィ技術を用いて行った。第１電極１の半径ｒは約０．１〜０．３μｍ、高さｈは約０．５〜１μｍとし、不揮発可変抵抗体２の膜厚は約１００〜３００ｎｍとして所望の抵抗値を得た。
【００４７】
図２は実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施した場合を示す。スケーリングに際して不揮発可変抵抗体２の膜厚ｔにはスケーリングを適用しない場合における抵抗の変化状況を示す。なお、スケーリングによる抵抗の変化を比較する為に従来構造の不揮発可変抵抗素子Ｒｖにおける抵抗の変化状況を併せて示す。基本的な計算方法（近似計算方法）は、図１において説明したとおりである。構造は第１電極１が円柱、角柱の場合を示し、これらにおいては簡単のために第１電極１、不揮発可変抵抗体２のみを示し、第２電極３は省略している。
【００４８】
第１電極１が円柱の場合、スケーリング前において、半径はｒ、高さはｈとし、スケーリング後において、半径はｒ／ｋ、高さはｈとする。また、第１電極１の周囲に円筒状に形成された不揮発可変抵抗体２の膜厚はｔでスケーリング前後において同一とする。スケーリングによる抵抗の増加は図１において説明したとおりであり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏはｋとなる。これに対し、従来構造におけるＲｓ／Ｒｏはｋ２（図１３参照）である。つまり、円柱構造の不揮発可変抵抗素子Ｒｖは、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００４９】
第１電極１が角柱の場合、スケーリング前において、辺の長さ（周囲長）は２（ａ＋ｂ）、高さはｈとし、スケーリング後において、辺の長さ（周囲長）は２（ａ＋ｂ）／ｋ、高さはｈとする。また、第１電極１の周囲に枠状に形成された不揮発可変抵抗体２の膜厚はｔでスケーリング前後において同一とする。したがって、スケーリング前において、第１電極１の表面積Ｓｏは２（ａ＋ｂ）ｈであり、膜厚ｔであるから、第１電極１の表面積Ｓｏを用いて抵抗Ｒｏを近似計算すれば、Ｒｏ＝ρｔ／２（ａ＋ｂ）ｈとなる。また、スケーリング後において、第１電極１の表面積Ｓｓは２（ａ＋ｂ）ｈ／ｋであり、膜厚ｔであるから、第１電極１の表面積Ｓｓを用いて抵抗Ｒｓを近似計算すれば、Ｒｓ＝ρｔｋ／２（ａ＋ｂ）ｈ＝ｋＲｏとなる。したがって、スケーリングを施した場合において、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏはｋとなる。これに対し、従来構造におけるＲｓ／Ｒｏは上述のとおりｋ２である。つまり、角柱構造の不揮発可変抵抗素子Ｒｖは、円柱構造の不揮発可変抵抗素子Ｒｖと同様に、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００５０】
図３は実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施した場合を示す。図３は、スケーリングに際して不揮発可変抵抗体２の膜厚ｔにもスケーリングを適用する場合における抵抗の変化状況を示す。なお、スケーリングによる抵抗の変化を比較する為に従来構造の不揮発可変抵抗素子Ｒｖにおける抵抗の変化状況を併せて示す。基本的な計算方法（近似計算方法）は、図１において説明したとおりである。構造は第１電極１が円柱、角柱の場合を示し、これらにおいては簡単のために第１電極１、不揮発可変抵抗体２のみを示し、第２電極３は省略している。
【００５１】
第１電極１が円柱の場合、図２の円柱の場合と同様、スケーリング前において、半径はｒ、高さはｈとし、スケーリング後において、半径はｒ／ｋ、高さはｈとする。また、第１電極１の周囲に円筒状に形成された不揮発可変抵抗体２の膜厚は、スケーリング前においてｔとし、スケーリング後においてｔ／ｋとする。抵抗の増加は図１において説明したとおりであり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１となりスケーリングによる抵抗の増加は生じない。これに対し、従来構造におけるＲｓ／Ｒｏはｋ（図１３参照）である。つまり、円柱構造の不揮発可変抵抗素子Ｒｖは、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００５２】
第１電極１が角柱の場合、図２の角柱の場合と同様、スケーリング前において、辺の長さ（周囲長）は２（ａ＋ｂ）、高さはｈとし、スケーリング後において、辺の長さ（周囲長）は２（ａ＋ｂ）／ｋ、高さはｈとする。また、第１電極１の周囲に枠状に形成された不揮発可変抵抗体２の膜厚は、スケーリング前においてｔとし、スケーリング後においてｔ／ｋとする。スケーリング前は、第１電極１の表面積Ｓｏは２（ａ＋ｂ）ｈ／ｋであり、膜厚ｔであるから、第１電極１の表面積Ｓｏを用いて抵抗Ｒｏを近似計算すれば、図２の場合と同様、Ｒｏ＝ρｔ／２（ａ＋ｂ）ｈとなる。また、スケーリング後は、第１電極１の表面積Ｓｓは２（ａ＋ｂ）ｈ／ｋであり、膜厚ｔ／ｋであるから、第１電極１の表面積Ｓｓを用いて抵抗Ｒｓを近似計算すれば、Ｒｓ＝（ρｔ／ｋ）／Ｓｓ＝（ρｔ／ｋ）／〔２（ａ＋ｂ）ｈ／ｋ〕＝ρｔ／２（ａ＋ｂ）ｈ＝Ｒｏとなる。したがって、スケーリングを施した場合において、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１となりスケーリングによる抵抗の増加は生じない。これに対し、従来構造におけるＲｓ／Ｒｏは上述のとおりｋである。つまり、角柱構造の不揮発可変抵抗素子Ｒｖは、円柱構造の不揮発可変抵抗素子Ｒｖと同様に、スケーリング時の抵抗の増加を従来構造の場合に比較して１／ｋに抑制できる。
【００５３】
なお、膜厚ｔについてもスケーリングを適用する図３の場合には、スケーリング後の膜厚ｔ／ｋが十分に厚く、薄膜化に伴う不揮発可変抵抗体２の膜質の劣化がなく、第１電極１と第２電極３との間において、短絡が生じる虞がないことが必要な条件となる。つまり、形成する不揮発可変抵抗体２の膜厚による特性を適宜評価して、スケーリング適用の当否を決定すれば良い。
【００５４】
＜実施の形態２＞
図４は実施の形態２に係る記憶装置における１Ｔ１Ｒ型メモリセルの構造を説明する説明図である。不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてトランジスタ（ＭＯＳトランジスタ５）を用いた１Ｔ１Ｒ型メモリセルを示す。同図（ａ）は平面概略を示し、（ｂ）は（ａ）のＢ−Ｂ線における断面概略を示す。単結晶シリコン等により構成される基板１０に、ＭＯＳトランジスタ５のドレイン５ｄおよびソース５ｓが形成される。基板１０の表面に形成された絶縁層１１には、ドレイン５ｄおよびソース５ｓに対応する位置にゲート電極５ｇが形成される。絶縁層１１は例えばシリコン酸化膜により、ゲート電極５ｇは例えば多結晶シリコンまたは高融点金属等により構成される。ドレイン５ｄは、不揮発可変抵抗素子Ｒｖの第１電極１に接続される。第１電極１は絶縁層１１の表面に円柱状の内側電極として形成される。絶縁層１１の表面上において、第１電極１の外周に円筒状の不揮発可変抵抗体２を層状に形成し、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて円筒状の第２電極３を外側電極として形成する。絶縁層１１の表面にはビット線ＢＬが形成され、第２電極３はビット線ＢＬに接続される。また、ゲート電極５ｇは延在してワード線ＷＬに、ソース５ｓは延在してソース線ＳＬに、それぞれ接続される。
【００５５】
１Ｔ１Ｒ型メモリセルはＭＯＳトランジスタ５および不揮発可変抵抗素子Ｒｖによりメモリセルを構成され、回路構成は従来の回路構成（図９、図１１参照）と同一である。また、ＭＯＳトランジスタ５、不揮発可変抵抗素子Ｒｖは通常の半導体プロセスまたはその改良プロセスにより製造することができる。１Ｔ１Ｒ型メモリセル（ＭＯＳトランジスタ５および不揮発可変抵抗素子Ｒｖ）を基板１０の上にマトリックス状に配置して本発明に係る記憶装置とする。１Ｔ１Ｒ型メモリセルにスケーリングを施して不揮発可変抵抗素子Ｒｖの平面上の面積を縮小することにより、大容量化を図った場合において、不揮発可変抵抗素子Ｒｖの抵抗の増加を抑制できることから、動作速度（アクセス時間）の低下が生じない大容量の記憶装置を実現できる。また、外側電極である第２電極３をビット線に接続することから、レイアウトが容易になりまた集積度を犠牲にすることがなく、大容量化が可能となる。
【００５６】
書き換え（ライトまたはリセット）をする場合には、先ず、選択対象のメモリセル（以下、選択セル）のゲート電極５ｇにつながるワード線ＷＬの電位を上げてＭＯＳトランジスタ５をオンする。次に、選択セルのビット線ＢＬとソース線ＳＬとの間に電位差（電圧）を与えることにより不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間に適切な電圧を印加して、不揮発可変抵抗体２の抵抗を変化させる。例えば、ライト時には、ビット線ＢＬに正の電圧パルス（例えば５Ｖ）を印加し、ソース線ＳＬを接地電位（０Ｖ）にする。つまり、第１電極１の電位を０Ｖとし、第２電極３の電位を５Ｖとして不揮発可変抵抗体２の抵抗を上げる（ライト動作）ことができる。また、リセット時には、ビット線ＢＬを接地電位（０Ｖ）にし、ソース線ＳＬに正の電圧パルス（例えば５Ｖ）を印加する。つまりライト時とリセット時とにおいて、不揮発可変抵抗体２に反対のパルス（正負が逆のパルス）が加わることになるから、不揮発可変抵抗体２の抵抗を下げる（リセット動作）ことができる。なお、リセット時に、ライト時と同一極性（正）でライト時より小さい振幅（例えば２〜３Ｖ）を有し、かつライト時より長いパルス幅を有する電圧パルスを印加した場合にも、同様にリセット動作を行うことができる。なお、印加する電圧パルスの大きさ（電圧値）は不揮発可変抵抗体２の形状（膜厚ｔ）、材料等により適宜調整すべきものであり、通常は２〜３Ｖ程度から５Ｖ程度以下が低消費電力の観点から好ましいが、これに限るものではない。
【００５７】
読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬまたはソース線ＳＬに印加する正の電圧を小さくし（例えば１Ｖ）、読み出し破壊を防止する。
【００５８】
図５は実施の形態２に係る記憶装置における１Ｄ１Ｒ型メモリセルの構造を説明する説明図である。不揮発可変抵抗素子Ｒｖの選択を行う選択素子としてダイオード６を用いた１Ｄ１Ｒ型メモリセルを示す。同図（ａ）は平面概略を示し、（ｂ）は（ａ）のＢ−Ｂ線における断面概略を示す。図４と同様な部分については同一符号を付して、説明は省略する。なお、基板１０は図示を省略している。基板１０の表面に形成された絶縁層１１には、例えば多結晶シリコンにより構成されるワード線ＷＬが形成され、ワード線ＷＬの上に、半導体ＰＮ接合により構成されるダイオード６が形成される。ダイオード６のアノード６ｐ（Ｐ＋ ）はワード線ＷＬに、カソード６ｎ（Ｎ＋ ）は第１電極１に接続される。第１電極１は絶縁層１１の表面に円柱状の内側電極として形成される。絶縁層１１の表面上において、第１電極１の外周に円筒状の不揮発可変抵抗体２を層状に形成し、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて円筒状の第２電極３を外側電極として形成する。絶縁層１１の表面にはビット線ＢＬが形成され、第２電極３はビット線ＢＬに接続される。
【００５９】
１Ｄ１Ｒ型メモリセルはダイオード６および不揮発可変抵抗素子Ｒｖによりメモリセルを構成され、回路構成は従来の回路構成（図１０、図１２参照）と同一である。また、ダイオード６、不揮発可変抵抗素子Ｒｖは通常の半導体プロセスまたはその改良プロセスにより製造することができる。１Ｄ１Ｒ型メモリセル（ダイオード６および不揮発可変抵抗素子Ｒｖ）を基板１０の上にマトリックス状に配置して本発明に係る記憶装置とする。１Ｄ１Ｒ型メモリセルにスケーリングを施して不揮発可変抵抗素子Ｒｖの平面上の面積を縮小することにより、大容量化を図った場合において、不揮発可変抵抗素子Ｒｖの抵抗の増加を抑制できることから、動作速度（アクセス時間）の低下が生じない大容量の記憶装置を実現できる。また、外側電極である第２電極３をビット線に接続することから、レイアウトが容易になりまた集積度を犠牲にすることがなく、大容量化が可能となる。
【００６０】
書き換え（ライトまたはリセット）をする場合には、選択セルにつながるワード線ＷＬの電位を上げ、選択セルのビット線ＢＬを接地電位とし、選択セルのワード線ＷＬとビット線ＢＬとの間に電位差（電圧）を与えることにより不揮発可変抵抗素子Ｒｖの第１電極１と第２電極３との間に適切な電圧を印加して、不揮発可変抵抗体２の抵抗を変化させる。例えば、ライト時には、ワード線ＷＬに正の電圧パルス（例えば５Ｖ）を印加し、ビット線ＢＬを接地電位（０Ｖ）にする。つまり、第１電極１の電位を５Ｖとし、第２電極３の電位を０Ｖとして不揮発可変抵抗体２の抵抗を上げる（ライト動作）ことができる。なお、選択セル以外のメモリセル（以下、非選択セル）においては、ワード線ＷＬを接地電位とし、ビット線ＢＬの電位を正電位（選択セルのワード線ＷＬに印加する電圧と同じ電位。例えば５Ｖ）とすることにより、ダイオード６の整流作用が働き、非選択セルには電圧は印加されない。また、リセット時には、ライト時と同一極性（正）でライト時より小さい振幅（例えば２〜３Ｖ）を有し、かつライト時より長いパルス幅を有する電圧パルスを印加することにより不揮発可変抵抗体２の抵抗を下げる（リセット動作）ことができる。
【００６１】
読み出しをする場合の方法は、基本的には書き換えをする場合と同様であるが、ビット線ＢＬ（またはソース線ＳＬ）に印加する正の電圧を小さくし（例えば１Ｖ）、読み出し破壊を防止する。
【００６２】
＜実施の形態３＞
図６は実施の形態３に係る不揮発可変抵抗素子のスケーリング方法を説明する説明図である。同図（ａ）はスケーリングを施す前の不揮発可変抵抗素子Ｒｖ（円柱構造）の平面図であり、（ｂ）は（ａ）の半径方向における断面図である。同図（ｃ）は（ａ）における不揮発可変抵抗素子Ｒｖに対して１／ｋ（ｋ＞１）倍のスケーリングを施した後の不揮発可変抵抗素子Ｒｖの平面図であり、（ｄ）は（ｃ）の半径方向における断面図である。実施の形態１、２の場合と同様に、第１電極１が円柱（円柱状）として形成され、第１電極１の外周に円筒状の不揮発可変抵抗体２が形成され、さらに、不揮発可変抵抗体２の外周に第１電極１に対向させて円筒状の第２電極３が外側電極として形成されている。なお、実施の形態３においては、高さ方向にはｋ倍のスケーリング（つまり、平面に対する通常の縮小スケーリングに対して、高さに対する拡大スケーリング）を施している。
【００６３】
同図（ａ）（ｂ）において、第１電極１の半径をｒとすれば、円周は２πｒ、高さはｈであるから、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｏは２πｒｈとなる。不揮発可変抵抗体２の膜厚をｔとして、第１電極１の表面積Ｓｏを用いてスケーリング前の抵抗Ｒｏを近似計算すれば、Ｒｏ＝ρｔ／２πｒｈとなる。他方、同図（ｃ）（ｄ）において、第１電極１が不揮発可変抵抗体２に対向する側の表面積Ｓｓは（２πｒ／ｋ）×（ｈｋ）＝２πｒｈとなり、表面積Ｓｓの面積はスケーリング後においても変化は生じない。つまり、従来技術において生じていたスケーリングによる第１電極１の表面積の低下は生じない。
【００６４】
不揮発可変抵抗体２の膜厚ｔについて同様にスケーリングを適用した場合の膜厚はｔ／ｋとなるから、第１電極１の表面積Ｓｓを用いてスケーリング後の抵抗Ｒｓを近似計算すれば、Ｒｓ＝（ρｔ／ｋ）／Ｓｓ＝（ρｔ／ｋ）／２πｒｈ＝ρｔ／２πｒｈｋ＝Ｒｏ／ｋとなる。つまり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１／ｋとなり、スケーリングによる抵抗の増加を防止できるだけでなく抵抗を低減することができる。また、不揮発可変抵抗体２の膜厚ｔについてスケーリングを適用しない場合の膜厚はｔのままとなるから、第１電極１の表面積Ｓｓを用いてスケーリング後の抵抗Ｒｓを近似計算すれば、Ｒｓ＝ρｔ／２πｒｈ＝ρｔ／２πｒｈ＝Ｒｏとなる。つまり、スケーリング後の抵抗Ｒｓとスケーリング前の抵抗Ｒｏの比Ｒｓ／Ｒｏは１となり、実施の形態１（図３）の場合と同様、スケーリングによる抵抗の増加を防止できる。
【００６５】
なお、第１電極１の平面寸法に１／ｋ（ｋ＞１）倍の縮小スケーリングを施し、第１電極の高さ寸法にｋ（ｋ＞１）倍の拡大スケーリングを施したが、スケーリング定数（平面寸法に対する縮小スケーリング時の１／ｋと高さ寸法に対する拡大スケーリング時のｋ）は、逆数にする必要は無く、適宜異なる値にしても良いことは言うまでも無い。例えば縮小スケーリングにおいては１／２（ｋ＝２）倍とし、拡大スケーリングにおいては１．５（ｋ＝１．５）倍または２．５（ｋ＝２．５）倍のようにすることも可能である。
【００６６】
実施の形態３に係る不揮発可変抵抗素子のスケーリング方法によれば第１電極１の平面上の面積を縮小させた場合において、第１電極１の表面積Ｓｓの増加を防止できることから、不揮発可変抵抗素子Ｒｖの抵抗の増加を防止、または抵抗を低減できるスケーリングが可能となる。つまり、従来技術において生じていたスケーリングによる第１電極１の表面積の縮小に伴う抵抗の増加は生じない。したがって、実施の形態３に係る不揮発可変抵抗素子のスケーリング方法を実施の形態２の記憶装置（メモリセル）に適用すれば、動作速度の低下が生じない大容量の記憶装置を実現できる。
【００６７】
【発明の効果】
以上に詳述した如く、本発明にあっては、スケーリングを施して不揮発可変抵抗素子の平面上の面積を縮小した場合において、スケーリングによる抵抗の増加を抑制した不揮発可変抵抗素子を実現できる。
【００６８】
本発明にあっては、メモリセルを構成する不揮発可変抵抗素子にスケーリングを施してメモリセルの平面上の面積を縮小した場合において、不揮発可変抵抗素子のスケーリングによる抵抗の増加を抑制できることから、動作速度（アクセス時間）の低下が生じない大容量の記憶装置を実現できる。
【００６９】
本発明にあっては、不揮発可変抵抗素子に縮小スケーリングを施して平面上の面積を縮小した場合において、高さ方向に拡大スケーリングを施すことによりスケーリングによる抵抗の増加を抑制できる不揮発可変抵抗素子のスケーリング方法を実現できる。
【図面の簡単な説明】
【図１】実施の形態１に係る不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。
【図２】実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。
【図３】実施の形態１に係る不揮発可変抵抗素子においてスケーリングによる抵抗の増加を抑制できることを示す説明図である。
【図４】実施の形態２に係る記憶装置における１Ｔ１Ｒ型メモリセルの構造を説明する説明図である。
【図５】実施の形態２に係る記憶装置における１Ｄ１Ｒ型メモリセルの構造を説明する説明図である。
【図６】実施の形態３に係る不揮発可変抵抗素子のスケーリング方法を説明する説明図である。
【図７】従来の不揮発可変抵抗素子を用いた記憶装置の概要を示す説明図である。
【図８】図７の記憶装置において電圧パルスの印加に対する抵抗値の変化状況を示すグラフである。
【図９】従来の不揮発可変抵抗素子を用いた記憶装置におけるメモリセルの例を示す回路図である。
【図１０】従来の不揮発可変抵抗素子を用いた記憶装置におけるメモリセルの例を示す回路図である。
【図１１】従来の１Ｔ１Ｒ型メモリセルの断面模式図である。
【図１２】従来の１Ｄ１Ｒ型メモリセルの断面模式図である。
【図１３】従来の不揮発可変抵抗素子におけるスケーリング状況を示す説明図である。
【図１４】不揮発可変抵抗素子の抵抗の増加に伴う特性の低下を説明するグラフである。
【符号の説明】
１ 第１電極
２ 不揮発可変抵抗体
３ 第２電極
５ ＭＯＳトランジスタ
５ｄ ドレイン
５ｇ ゲート電極
５ｓ ソース
６ ダイオード
６ｎ カソード
６ｐ アノード
１０ 基板
１１ 絶縁層
Ｒｖ 不揮発可変抵抗素子
ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線

Claims (14)

  1. 対向して基板上に形成された第１電極および第２電極と、第１電極および第２電極の間に形成された不揮発可変抵抗体とを備える不揮発可変抵抗素子において、
    第１電極および第２電極は、前記基板の面方向において対向していることを特徴とする不揮発可変抵抗素子。
  2. 前記不揮発可変抵抗体は第１電極の外周に形成され、第２電極は不揮発可変抵抗体の外周に形成されていることを特徴とする請求項１記載の不揮発可変抵抗素子。
  3. 前記第１電極は円柱状または角柱状であることを特徴とする請求項１または２記載の不揮発可変抵抗素子。
  4. 前記不揮発可変抵抗体はペロブスカイト構造のマンガン酸化物であることを特徴とする請求項１ないし３のいずれかに記載の不揮発可変抵抗素子。
  5. 前記マンガン酸化物は、Ｐｒ（１−ｘ） Ｃａｘ ＭｎＯ３ 、Ｌａ（１−ｘ） Ｃａｘ ＭｎＯ３、またはＬａ（１−ｘ−ｙ） Ｃａｘ Ｐｂｙ ＭｎＯ３のいずれかであることを特徴とする請求項４記載の不揮発可変抵抗素子。
  6. 前記マンガン酸化物は、Ｐｒ０．７ Ｃａ０．３ ＭｎＯ３ 、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、またはＬａ０．６５Ｃａ０．１７５ Ｐｂ０．１７５ＭｎＯ３ のいずれかであることを特徴とする請求項４または５記載の不揮発可変抵抗素子。
  7. 請求項１ないし６のいずれかに記載の前記不揮発可変抵抗素子および該不揮発可変抵抗素子に接続されて不揮発可変抵抗素子の選択を行う選択素子をメモリセルとしてマトリックス状に配置したことを特徴とする記憶装置。
  8. 前記選択素子は、前記不揮発可変抵抗素子のいずれかを選択して不揮発可変抵抗素子に印加する電流を制御することを特徴とする請求項７記載の記憶装置。
  9. 前記選択素子は、前記基板に形成されたトランジスタ、またはダイオードであることを特徴とする請求項７または８記載の記憶装置。
  10. 前記トランジスタは、ＭＯＳトランジスタであり、該ＭＯＳトランジスタのドレインは前記第１電極に接続されていることを特徴とする請求項９記載の記憶装置。
  11. 前記ダイオードのカソードは前記第１電極に接続されていることを特徴とする請求項９記載の記憶装置。
  12. 前記メモリセルは、前記選択素子に接続されたワード線および前記不揮発可変抵抗素子に接続されたビット線を有し、前記第２電極は前記ビット線に接続されていることを特徴とする請求項７ないし１１のいずれかに記載の記憶装置。
  13. 基板上に形成され基板の面方向において対向する第１電極および第２電極と、第１電極および第２電極の間に形成された不揮発可変抵抗体とを備える不揮発可変抵抗素子のスケーリング方法であって、
    前記第１電極の平面寸法に縮小スケーリングを施し、第１電極の高さ寸法に拡大スケーリングを施すことを特徴とする不揮発可変抵抗素子のスケーリング方法。
  14. 前記縮小スケーリングは１／ｋ（ｋ＞１）倍として施され、前記拡大スケーリングはｋ倍として施されることを特徴とする請求項１３記載の不揮発可変抵抗素子のスケーリング方法。
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