JP4463334B2 - 単一層ゲート不揮発性メモリ素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般的に、メモリ素子に関し、更に特定すれば、不揮発性メモリ素子に関するものである。
【０００２】
【従来の技術】
電気的消去可能プログラム可能リード・オンリ・メモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory ）は、当該メモリへの電力が除去されても、格納したデータを保持可能である。ＥＥＰＲＯＭセルは、電界効果トランジスタ（ＦＥＴ）の電気的に分離されたフローティング・ゲートに電荷を蓄積することによって、データを格納する。蓄積された電荷は、ＦＥＴのスレシホルドを制御することによって、ＥＥＰＲＯＭセルのメモリ状態を制御する。
【０００３】
ＥＥＰＲＯＭセルには、二重ポリ構造(double poly structure) および単一ポリ構造(single poly structure) という２つの一般的な構造がある。二重ポリ構造は、２つの多結晶シリコン層を用いて、従来より製造されている。単一ポリ構造は、１つの多結晶シリコン層のみがあればよいので、二重ポリ構造より簡単であり、製造も経済的である。しかしながら、単一ポリ構造は、通常、二重ポリ構造よりも多くのシリコン面積を必要とする。
【０００４】
【発明が解決しようとする課題】
ＥＥＰＲＯＭセルからデータを読み出すには、従来よりセンス・アンプを用いてＦＥＴ内を流れる電流を検出し、これによってＥＥＰＲＯＭセルのメモリ状態を判定していた。しかしながら、センス・アンプは、回路の複雑化、シリコン面積の増大、ＥＥＰＲＯＭセルの製造コスト上昇を招く。加えて、センス・アンプは、ＥＥＰＲＯＭセルからデータを読み出すプロセスの間大量の電流を消費するため、電力効率が悪い。
【０００５】
したがって、不揮発性メモリ素子およびこの不揮発性メモリ素子にアクセスする方法を有することができれば有利であろう。この不揮発性メモリ素子は、簡単で安価に製造できることが望ましい。また、このアクセス方法はエネルギ効率が高いことが望ましい。更に、不揮発性メモリは信頼性が高ければ、一層有利であろう。
【０００６】
【課題を解決するための手段】
概して言えば、本発明は、不揮発性メモリ（ＮＶＭ）素子およびこのＮＶＭ素子にアクセスする方法を提供する。ＮＶＭ素子は、反転器内においてプル・アップ・トランジスタおよびプル・ダウン・トランジスタが互いに結合されているように、互いに結合された２つのフローティング・ゲート・トランジスタを含む。また、ＮＶＭ素子は、フローティング・ゲートに結合された、消去コンデンサおよびプログラミング・コンデンサを含む。本発明によれば、プログラミングおよび消去プロセスの間ＮＶＭセルに印加される電圧に対して、トランジスタのブレークダウン電圧によって強いられる制限は、従来技術の単一レベル・ゲートＮＶＭセルにおける制限よりも少ない。ＮＶＭ素子からデータを読み出すプロセスの間、フローティング・ゲート内に蓄積された電荷に応じて、ＮＶＭ素子内のプル・アップ・トランジスタおよびプル・ダウン・トランジスタの一方のみが、支配的に導通状態となる。反転器の出力端子における電圧は、第１論理値、例えば、論理１を表す論理ハイ電圧レベルに引き上げられるか、あるいは、第２論理値、例えば、論理０を表す論理ロー電圧レベルに引き下げられる。このようにして、センス・アンプを用いることなく、ＮＶＭ素子からデータを読み出す。
【０００７】
【発明の実施の形態】
これより図面を参照しながら本発明の実施例を説明するが、図面では、同一参照番号を用いて、同様の構造および機能の素子を表すことを注記しておく。
【０００８】
図１は、本発明の第１実施例による、単一レベル・ゲート不揮発性メモリ素子、例えば、ＮＶＭセル１０の構成図である。ＮＶＭセル１０は、フローティング・ゲートが互いに結合された、２つのフローティング・ゲート・トランジスタ１２，１４を含む。更に具体的には、トランジスタ１２はｐ−チャネル絶縁ゲート電界効果トランジスタ（ＦＥＴ）であり、トランジスタ１４はｎ−チャネル絶縁ゲートＦＥＴである。ＦＥＴ１２，１４は、フローティング・ゲート１５を共有する。ＦＥＴ１２のソース電極およびＦＥＴ１４のソース電極は、それぞれ、ＮＶＭセル１０の第１ソース端子１６および第２ソース端子１８として機能する。ＦＥＴ１２のドレイン電極およびＦＥＴ１４のドレイン電極は、共に結合され、ＮＶＭセル１０の出力端子２１を形成する。ＦＥＴ１２の基板電極およびＦＥＴ１４の基板電極は、それぞれ、ＮＶＭセル１０の第１基板端子２２および第２基板端子２４として機能する。また、ＮＶＭセル１０は、消去コンデンサ２６も含み、その第１電極はフローティング・ゲート１５に接続され、第２電極はＮＶＭセル１０の消去端子２７として機能する。加えて、ＮＶＭセル１０は、プログラミング・コンデンサ２８も含み、その第１電極はフローティング・ゲート１５に接続され、第２電極はＮＶＭセル１０のプログラミング端子２９として機能する。
【０００９】
消去コンデンサ２６およびプログラミング・コンデンサ２８は、ＦＥＴ１２，１４がＮＶＭセル１０の消去およびプログラミングのプロセスの間にブレーク・ダウンする確率を最低に抑える。好ましくは、消去コンデンサ２６のキャパシタンスは、ＦＥＴ１２のゲート・キャパシタンスおよびＦＥＴ１４のゲート・キャパシタンス双方よりも小さいものとする。更に、プログラミング・コンデンサ２８のキャパシタンスは、ＦＥＴ１２のゲート・キャパシタンス，ＦＥＴ１４のゲート・キャパシタンス，および消去コンデンサ２６のキャパシタンスの和よりも大きいことが好ましい。尚、プログラミング・コンデンサ２８は、ＮＶＭセル１０ではオプションであることを注記しておく。また、ＦＥＴ１２，１４は、他のタイプのトランジスタ、例えば、絶縁ゲート・バイポーラ・トランジスタ，高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor ）等と置換可能であることも注記しておく。当業者には周知であるが、ＦＥＴのソース電極およびドレイン電極は、トランジスタの電流導通電極として機能する。
【００１０】
図２は、図１に概略的に示したＮＶＭセル１０の断面図である。ＮＶＭセル１０は、半導体物質の本体を用いて製造する。一例として、半導体物質の本体は、主面３６を有するｐ導電型のシリコン基板３５である。基板３５は、例えば、約１ｘ１０12原子／立方センチメートル（原子／ｃｍ3 ）および約１ｘ１０16原子／ｃｍ3 の間の初期ドーパント濃度を、主面３６付近に有する。ｎ導電型のウエル４２，４６，４８を基板３５内に形成する。基板３５上には、例えば、フィールド酸化物領域４９のような分離構造を、当業者には既知の技法を用いて形成する。好ましくは、フィールド酸化物領域４９を形成する前に、イオン注入を行い、フィールド酸化物領域４９の下にドープ領域（図示せず）を形成する。このドープ領域（図示せず）は、フィールド酸化物領域４９の下に形成されるＦＥＴの不用意なターン・オンを防止する。
【００１１】
例えば、約５ナノメートル（ｎｍ）および約５０ｎｍの間の厚さを有する二酸化シリコン層５１のような誘電体層を、基板３５の主面３６上に配置する。誘電体層５１にパターニングを行い、互いに分離された４つの部分を形成する。誘電体層５１の第１部分はウエル４２の上に位置し、ＦＥＴ１２のゲート誘電体層５２として機能する。誘電体層５１の第２部分は、ＦＥＴ１４のゲート誘電体層５４として機能する。誘電体層５１の第３部分はウエル４６の上に位置し、消去コンデンサ２６の誘電体層５６として機能する。誘電体層５１の第４部分はウエル４８の上に位置し、プログラミング・コンデンサ２８の誘電体層５８として機能する。
【００１２】
誘電体層５１上に導電層６１を堆積し、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，消去コンデンサ２６の誘電体層５６，およびプログラミング・コンデンサ２８の誘電体層５８を覆うようにパターニングを行う。一例として、導電層６１は、約１５０ｎｍおよび約５００ｎｍの間の厚さを有する多結晶シリコン層である。ゲート誘電体層５２，５４，および誘電体層５６，５８を覆う多結晶シリコン層６１の部分は、共に接続され、ＦＥＴ１２，１４のフローティング・ゲート１５（図１に示した），ならびに消去コンデンサ２６およびプログラミング・コンデンサ２８の第１電極を形成する。導電層６１の異なる部分を共に結合する接続部は、図２には示されていないことを注記しておく。好ましくは、多結晶シリコン層６１には、堆積プロセスの間または後続のドーピング工程においてドープする。
【００１３】
ゲート誘電体層５２およびその上の導電層６１の部分は、ＦＥＴ１２のゲート構造を形成する。ゲート誘電体層５４およびその上の導電層６１の部分は、ＦＥＴ１４のゲート構造を形成する。誘電体層５６，その上の導電層６１の部分，およびウエル４６は、協同して消去コンデンサ２６を形成し、この場合ウエル４６は消去コンデンサ２６の導体として機能する。誘電体層５８，その上の導電層６１の部分，およびウエル４８は、協同してプログラミング・コンデンサ２８を形成し、この場合ウエル４８はプログラミング・コンデンサ２８の導体として機能する。
【００１４】
導電層６１上全体、ならびに導電層６１および誘電体層５１の側壁上に、絶縁層７６を形成する。好ましくは、絶縁層７６にパターニングを行い、ＦＥＴ１２のゲート構造，ＦＥＴ１４のゲート構造，消去コンデンサ２６，およびプログラミング・コンデンサ２８を封止する(cap) 。更に、絶縁層７６は、導電層６１の異なる部分を共に電気的に結合する接続部も封止することが好ましい。絶縁層７６は、二酸化シリコン層およびその上面上の窒化シリコン層から成る酸化物−窒化物スタック，上側の二酸化シリコン層および下側の二酸化シリコン層ならびにその間にある窒化シリコン層から成る酸化物−窒化物−酸化物スタック，シリコン酸窒化物層等とすることができる。ＮＶＭセル１０の動作の間、絶縁層７６は、フローティング・ゲート１５（図１に示した）からの電荷の漏れを最少に抑えることにより、ＮＶＭセル１０のデータ保持レートおよび信頼性を改善する。絶縁層７６は、形成することが好ましいが、ＮＶＭセル１０ではオプションの構造であることは理解されよう。
【００１５】
ｐ導電型のイオン、例えば、硼素イオンまたはフッ化硼素イオンを基板３５に注入し、ｐ−チャネルＦＥＴ１２のソース領域６２およびドレイン領域６３，ならびにＦＥＴ１４の基板接触領域７４を形成する。また、このイオン注入プロセスによって、ウエル４６内に誘電体層５６に隣接してｐ導電型ドープ領域６６，およびウエル４８内に誘電体層５８に隣接してｐ導電型ドープ領域６８も形成する。ソース領域６２およびドレイン領域６３は、それらの間およびゲート誘電体層５２の下に、チャネル領域７３を規定する。言い換えると、ＦＥＴ１２のチャネル領域７３は、ソース領域６２をドレイン領域６３から分離する。一例として、ソース領域６２およびドレイン領域６３は、約１ｘ１０15原子／ｃｍ3 および約５ｘ１０22原子／ｃｍ3 の間のドーパント濃度を有する。
【００１６】
ｎ導電型のイオン、例えば、燐イオンまたは砒素イオンを基板３５に注入し、ｎ−チャネルＦＥＴ１４のソース領域６４およびドレイン領域６５，ならびにＦＥＴ１２の基板接触領域７２を形成する。また、このイオン注入プロセスによって、ウエル４６内にｐ導電型ドープ領域６６に隣接してｎ導電型ドープ領域６７，およびウエル４８内にｐ導電型ドープ領域６８に隣接してｎ導電型ドープ領域６９も形成する。ソース領域６４およびドレイン領域６５は、それらの間およびゲート誘電体層５４の下に、チャネル領域７５を規定する。言い換えると、ＦＥＴ１４のチャネル領域７５は、ソース領域６４をドレイン領域６５から分離する。一例として、ソース領域６４およびドレイン領域６５は、約１ｘ１０15原子／ｃｍ3 および約５ｘ１０22原子／ｃｍ3 の間のドーパント濃度を有する。ｐ導電型のドープ領域６６およびｎ導電型のドープ領域６７は、消去コンデンサ２６の接触領域を形成する。同様に、ｐ導電型のドープ領域６８およびｎ導電型のドープ領域６９は、プログラミング・コンデンサ２８の接触領域を形成する。
【００１７】
基板３５上に絶縁層７８を配し、平面化する。一例として、絶縁層７８は二酸化シリコンであり、その厚さは約３００ｎｍないし約１５００ｎｍの範囲である。絶縁層７８は、ＮＶＭセル１０および基板３５上に作成され得る他の素子（図示せず）間に電気的分離を備える。絶縁層７８内にメタライゼーション領域を形成し、ＮＶＭセル１０の電極を形成する。メタライゼーション領域８１は、ＦＥＴ１２のドレイン領域６３およびＦＥＴ１４のドレイン領域６５に接続され、ＮＶＭセル１０の出力端子２１として機能する。メタライゼーション領域８２は、ＦＥＴ１２の基板接触領域７２に接続され、ＮＶＭセル１０の第１基板端子２２として機能する。メタライゼーション領域８４は、ＦＥＴ１４の基板接触領域７４に接続され、ＮＶＭセル１０の第２基板端子２４として機能する。メタライゼーション領域８６は、ＦＥＴ１２のソース領域６２に接続され、ＮＶＭセル１０の第１ソース端子１６として機能する。メタライゼーション領域８８は、ＦＥＴ１４のソース領域６４に接続され、ＮＶＭセル１０の第２ソース端子１８として機能する。メタライゼーション領域８７は、ウエル４６内のドープ領域６６，６７によって形成された接触領域に接続され、ＮＶＭセル１０の消去端子２７として機能する。メタライゼーション領域８９は、ウエル４８内のドープ領域６８，６９によって形成された接触領域に接続され、ＮＶＭセル１０のプログラミング端子２９として機能する。
【００１８】
図２を参照して既に説明したように、ＮＶＭセル１０は、単一の導電層６１を含む。したがって、ＮＶＭセル１０は、単一レベル・ゲート不揮発性メモリ・セルまたは単一ポリ不揮発性メモリ・セルとも呼ばれる。ＮＶＭセル１０は、当技術では既知の相補型金属酸化物半導体（ＣＭＯＳ）技術を用いて製造することができる。
【００１９】
尚、ＮＶＭセル１０の構造および製造プロセスは、図２を参照して先に説明したものには限定されないことは理解されよう。例えば、ゲート誘電体層５２，５４および誘電体層５６，５８は、単一の誘電体層５１からパターニングすることには限定されない。これらは、異なる誘電体層の成長，堆積，および／またはパターニング・プロセスにおいて形成することも可能である。したがって、ゲート誘電体層５２，５４および誘電体層５６，５８の各々の厚さを個々に調節し、ＮＶＭセル１０の性能を最適化することが可能である。加えて、ゲート誘電体層５２，５４および誘電体層５６，５８上の導電層６１の部分を互いに分離し、絶縁層７８内に形成するメタライゼーション領域（図示せず）を通じて、互いに電気的に結合することも可能である。
【００２０】
ＮＶＭセル１０を電気的にプログラムするには、例えば、接地電圧レベルのような基準電圧レベルに、ソース端子１６と１８，基板端子２２と２４，および消去端子２７を結合する。出力端子２１を印加電圧レベルから分離する。言い換えると、出力端子２１をフローティング状態に放置する。プログラミング電圧は、例えば、約１０ボルト（Ｖ）および約２０Ｖの間であり、プログラミング端子２９に印加する。プログラミング電圧は、誘電体層５１の厚さに応じて変動する。通常、厚い誘電体層５１では、プログラミング・プロセスを効率的に行うために、高いプログラミング電圧が必要となる。
【００２１】
プログラミング電圧は、プログラミング・コンデンサ２８、ならびにＦＥＴ１２のゲート・コンデンサ，ＦＥＴ１４のゲート・コンデンサ，および消去コンデンサ２６の並列結合を含む等価コンデンサ間で、容量的に分割される。これらの各キャパシタンス値のために、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６の誘電体層５６間にかかるプログラミング電圧の部分は、プログラミング・コンデンサ２８の誘電体層５８間にかかるプログラミング電圧の部分よりも大きくなる。ＦＥＴ１２，１４の各ゲート誘電体層５２，５４の下および消去コンデンサ２６の誘電体層５６の下にある電荷キャリア、例えば、電子は、フローティング・ゲート１５における高電圧によって引き寄せられる。ファウラー−ノルトハイム(Fowler-Nordheim) トンネリング・プロセスにおいて、電荷キャリアは、ゲート誘電体層５２，ゲート誘電体層５４，および誘電体層５６を横切って、導電層６１の対応する部分に注入される。フローティング・ゲート１５は、負に荷電されるようになる。プログラミング電圧がＮＶＭセル１０から除去された後、注入されたキャリアは導電層６１に残り、フローティング・ゲート１５は負に荷電されたままとなる。したがって、第１論理値、例えば、論理１がＮＶＭセル１０に格納される。即ち、ＮＶＭセル１０はプログラムされる。
【００２２】
本発明の別の実施例では、ＮＶＭセル１０をプログラムする際、ソース端子１６，１８および基板端子２２，２４を、例えば、接地電圧レベルのような基準電圧レベルに結合する。出力端子２１は印加電圧レベルから分離される。プログラミング電圧は、プログラミング端子２９および消去端子２７双方に印加する。この実施例では、プログラミング電圧は、２つの等価なコンデンサ間で容量的に分割される。第１の等価コンデンサは、並列に結合されたプログラミング・コンデンサ２８および消去コンデンサ２６を含み、第２の等価コンデンサは、並列に結合されたＦＥＴ１２のゲート・コンデンサおよびＦＥＴ１４のゲート・コンデンサを含む。電荷キャリアは、ＦＥＴ１２，１４のゲート誘電体層５２，５４をそれぞれ介して、フローティング・ゲート１５に注入される。
【００２３】
プログラミング・プロセスの間、ＦＥＴ１２，１４のドレインは、フローティング状態に放置され、ＦＥＴ１２，１４のソースおよび基板は同じ電圧レベルに接続される。したがって、プログラミング・プロセスの間にＦＥＴ１２，１４がブレーク・ダウンする確率は最少に抑えられ、ＦＥＴ１２，１４のブレークダウン電圧は、もはやＮＶＭセル１０に印加されるプログラミング電圧に制限を強いることはない。このために、従来技術の単一ポリ・フローティング・ゲート不揮発性メモリ素子よりも、高いプログラミング電圧，厚いゲート誘電体層５２，５４，および／または小さいＦＥＴ１２，１４が可能となる。プログラミング電圧を高くすると、プログラミング・プロセスの時間効率が高くなる。厚いゲート誘電体層は、ＮＶＭセル１０の信頼性を向上させる。加えて、厚いゲート誘電体層を有するＦＥＴ１２，１４を製造するプロセスは、既存のＣＭＯＳ製造プロセスと容易に適合させることができ、スケール・ダウンした素子を用いる新たなプロセスにおいて容易に実施される。小さなＦＥＴ１２，１４は、ＮＶＭセル１０のシリコン面積効率を高める。
【００２４】
ＮＶＭセル１０は、トンネリング・プロセスによってプログラムされることに限定される訳ではないことは理解されよう。例えば、ＮＶＭセル１０は、ホット・キャリア注入プロセス(hot carrier injection process) によるプログラミングも可能である。ホット・キャリア注入プロセスによってＮＶＭセル１０をプログラムする実施例では、ソース端子１６，基板端子２２と２４，および出力端子２１を、例えば、接地電圧のような基準電圧に接続し、プログラミング電圧をプログラミング端子２９に印加し、例えば、約１Ｖおよび約１０Ｖの間のソース電圧をソース端子１８に印加する。消去端子２７は、プログラミング電圧に接続することができ、基準電圧に接続することができ、あるいはフローティング状態に放置することができる。好ましくは、ソース電圧は、出力端子２１に印加する基準電圧よりも高くする。プログラミング・プロセスの間、ソース領域６４はＦＥＴ１４のドレインとして機能し、ドレイン領域６５はＦＥＴ１４のソースとして機能する。即ち、ＦＥＴ１４は逆モードで動作する。ドレイン領域６５から発生する電荷キャリア、例えば、電子は、ホット・キャリア注入プロセスにおいて、フローティング・ゲート１５の下のチャネル領域７５において加速され、ソース領域６４に隣接するフローティング・ゲート１５に注入される。
【００２５】
ＮＶＭセル１０を電気的に消去するには、ソース端子１６と１８，基板端子２２と２４，およびプログラミング端子２９を、例えば、接地電圧レベルのような基準電圧レベルに結合する。出力端子２１は、印加する電圧レベルから分離される。言い換えると、出力端子２１はフローティング状態に放置される。例えば、約１０Ｖおよび約２０Ｖの間の消去電圧を、消去端子２７に印加する。
【００２６】
消去電圧は、消去コンデンサ２６、ならびにＦＥＴ１２のゲート・コンデンサ，ＦＥＴ１４のゲート・コンデンサ，およびプログラミング・コンデンサ２８の並列結合を含む等価コンデンサの間で容量的に分割される。これらの各キャパシタンス値のために、消去コンデンサ２６の誘電体層５６間にかかる消去電圧の部分は、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，およびプログラミング・コンデンサ２８のゲート誘電体層５８間よりも大きくなる。フローティング・ゲート１５上の電荷キャリア、例えば、電子は、消去端子２７における高電圧に引き寄せられる。ファウラー−ノルトハイム・トンネリング・プロセスにおいて、電荷キャリアは、消去コンデンサ２６の誘電体層５６を横切ってウエル４６に注入される。好ましくは、フローティング・ゲート１５がほぼ中性になるか、あるいは正に荷電されるまで、消去プロセスを継続する。消去電圧をＮＶＭセル１０から除去した後、フローティング・ゲート１５はほぼ中性または正に荷電されたままとなっている。第２論理値、例えば、論理０がＮＶＭセル１０に格納される。即ち、ＮＶＭセル１０は消去される。
【００２７】
消去プロセスの間、ＦＥＴ１２，１４のドレインは、フローティング状態に放置され、ＦＥＴ１２，１４のソースおよび基板は同じ電圧レベルに結合される。したがって、ＦＥＴ１２，１４は消去プロセスの間ブレーク・ダウンせず、ＦＥＴ１２，１４のブレークダウン電圧は、もはやＮＶＭセル１０に印加する消去電圧に制限を強いることはない。これによって、従来技術の単一ポリ・フローティング・ゲート不揮発性メモリ素子よりも、高い消去電圧，厚いゲート誘電体層５２と５４，および／または小さいＦＥＴ１２と１４が可能となる。高い消去電圧は、消去プロセスの時間効率を高める。
【００２８】
ＮＶＭセル１０からデータを読み出すには、ソース端子１６および基板端子２２を、例えば、供給電圧レベルＶDDのような論理ハイ電圧レベルに結合する。一例として、供給電圧レベルＶDDは、約０．９Ｖから約５Ｖの範囲である。ソース端子１８および基板端子２４は、例えば、接地電圧レベルのような論理ロー電圧レベルに結合する。例えば、約−５Ｖおよび＋５Ｖの間の読み出し電圧を、プログラミング端子２９に印加する。消去端子２７は、読み出し電圧に接続することができ、接地に接続することができ、あるいはフローティング状態に放置することができる。フローティング・ゲート１５は、ソース端子１６と１８，基板端子２２と２４，消去端子２７，およびプログラミング端子２９に容量的に結合されているので、これらの端子に印加される電圧およびフローティング・ゲート１５に蓄積される電荷が、フローティング・ゲート１５の電圧レベルを決定する。
【００２９】
ＮＶＭセル１０がプログラムされている場合、フローティング・ゲート１５は負に荷電され、ＦＥＴ１２，１４の有効スレシホルド電圧は、フローティング・ゲート１５がほぼ中性である場合のそれらの各内因性スレシホルド電圧よりも高くなる。言い換えると、ＦＥＴ１２，１４の有効スレシホルド電圧は、ＮＶＭセル１０がプログラムされている場合、それらの各内因性スレシホルド電圧よりも正側に大きくなるか、あるいは負側に小さくなる。ＮＶＭセル１０が消去されている場合、フローティング・ゲート１５はほぼ中性または正に荷電されており、ＦＥＴ１２，１４の有効スレシホルド電圧は、それらの各内因性スレシホルド電圧にほぼ等しいかそれより低くなる。好ましくは、読み出しプロセスの間ＮＶＭセル１０にバイアスをかけ、フローティング・ゲート１５の電圧レベルがＮＶＭセル１０がプログラムされている場合のＦＥＴ１２，１４の有効スレシホルド電圧よりも低くなるようにする。更に、フローティング・ゲート１５の電圧レベルは、ＮＶＭセル１０が消去されている場合のＦＥＴ１２，１４の有効スレシホルド電圧よりも高いことが好ましい。したがって、プログラムされているＮＶＭセル１０からデータを読み出す際、ｐ−チャネルＦＥＴ１２は導通状態となり、ｎ−チャネルＦＥＴ１４は非導通状態となる。出力端子２１における電圧レベルは、ソース端子１６における論理ハイ電圧にほぼ引き上げられる。この電圧レベルは、第１論理値、例えば、論理１を表す。一方、消去されたＮＶＭセル１０からデータを読み出す際、ｐ−チャネルＦＥＴ１２は非導通状態となり、ｎ−チャネルＦＥＴ１４は導通状態となる。出力端子２１における電圧レベルは、ソース端子１８における論理ロー電圧レベルまでほぼ引き下げられる。この電圧レベルは、第２論理値、例えば、論理０を表す。
【００３０】
読み出しプロセスの間、出力端子２１における電圧レベルは、ＮＶＭセル１０がプログラムされている場合には論理ハイ電圧レベルに引き上げられ、あるいはＮＶＭセル１０が消去されている場合には論理ロー電圧レベルに引き下げられる。したがって、ＮＶＭセル１０からデータを読み出すために、センス・アンプは不要となる。センス・アンプを含むメモリ素子と比較すると、ＮＶＭセル１０は簡単であり、製造が容易であり、シリコン面積の効率が高い。加えて、ＮＶＭセル１０はＣＭＯＳ反転器のように動作する。即ち、読み出しプロセスの間、ＦＥＴ１２，１４の一方のみが導通状態となる。ＮＶＭセル１０の出力端子２９が容量性負荷、例えば、絶縁ゲートＦＥＴのゲートに接続されている場合、ＮＶＭセル１０の直流（ＤＣ）の消費は、読み出しプロセスの間はほぼゼロである。したがって、ＮＶＭセル１０は、電力効率が高く、低電力用途に適している。
【００３１】
図３は、本発明の第２実施例によるメモリ素子、例えば、ＮＶＭセル９０の構成図である。図１に示したＮＶＭセル１０と同様、ＮＶＭセル９０は、ｐ−チャネル・フローティング・ゲートＦＥＴ１２，ｎ−チャネル・フローティング・ゲートＦＥＴ１４，消去コンデンサ２６，およびプログラミング・コンデンサ２８を含む。ＮＶＭセル９０の構造は、図１に示したＮＶＭセル１０のそれと類似している。ＮＶＭセル９０とＮＶＭセル１０との相違は、ＮＶＭセル９０では、プログラミング・コンデンサ２８の第２電極がＦＥＴ１２の基板電極に接続されていることである。したがって、ＮＶＭセル９０は、図１に示したＮＶＭセル１０の基板端子２２のような、ＦＥＴ１２の基板電極に接続され、かつプログラミング・コンデンサ２８の第２電極から分離された基板端子を有さない。
【００３２】
図４は、図３に概略的に示したＮＶＭセル９０の断面図である。図２に示したＮＶＭセル１０と同様、ＮＶＭセル９０は、例えば、シリコン基板３５のような半導体物質の本体上に作成する。ＮＶＭセル９０の構造は、図２に示したＮＶＭセル１０のそれと類似している。ＮＶＭセル９０とＮＶＭセル１０との構造の相違は、ＮＶＭセル９０では、プログラミング・コンデンサ２８をｐ−チャネルＦＥＴ１２と同じウエル、即ち、ウエル４２内に形成していることである。したがって、ＮＶＭセル９０は、ｎ−導電性のウエルを２つ、即ち、ウエル４２，４６を含む。ＦＥＴ１２およびプログラミング・コンデンサ２８を同じウエル内に形成することによって、図２に示したＮＶＭセル１０のシリコン面積と比較して、ＮＶＭセル９０のシリコン面積は減少する。しかしながら、ＦＥＴ１２とプログラミング・コンデンサ２８との分離性を高めるには、異なるウエル内にこれらを形成する。
【００３３】
図４に示すように、ＮＶＭセル９０は、単一の導電層６１を含む。したがって、ＮＶＭセル９０は、単一レベル・ゲート不揮発性メモリ・セルまたは単一ポリ不揮発性メモリ・セルとも呼ばれる。ＮＶＭセル９０は、当技術では既知のＣＭＯＳ技術を用いて製造することができる。
【００３４】
ＮＶＭセル９０のプログラミング，消去，および読み出しのプロセスは、ＮＶＭセル１０のプログラミング，消去，および読み出しのプロセスとそれぞれ同様である。トンネリング・プロセスによってＮＶＭセル９０をプログラムする実施例では、プログラミング電圧をプログラミング端子２９に印加する。したがって、ＮＶＭセル９０をプログラムする場合、ＦＥＴ１２の基板もプログラミング電圧に接続される。ＮＶＭセル９０をプログラムする代替実施例では、プログラミング端子２９および消去端子２７の双方にプログラミング電圧を印加する。ＮＶＭセル９０をプログラムする別の代替実施例では、プログラミング端子２９およびソース端子１６の双方にプログラミング電圧を印加する。ＮＶＭセル９０をプログラムする更に別の代替実施例では、プログラミング端子２９，消去端子２７，およびソース端子１６にプログラミング電圧を印加する。図１および図２に示したＮＶＭセル１０と同様、ＮＶＭセル９０も、ＦＥＴ１４を逆モードで動作させることにより、ホット・キャリア・プロセスによってプログラムすることが可能である。
【００３５】
図５は、本発明の第３実施例による、メモリ素子、例えば、ＮＶＭセル１００の構成図である。図１に示したＮＶＭセル１０と同様、ＮＶＭセル１００は、ｐ−チャネル・フローティング・ゲートＦＥＴ１２，ｎ−チャネル・フローティング・ゲートＦＥＴ１４，および消去コンデンサ２６を含む。ＮＶＭセル１００は、更に、２つのプログラミング・コンデンサ１２２，１２４を含む。プログラミング・コンデンサ１２２の第１電極およびプログラミング・コンデンサ１２４の第１電極は、フローティング・ゲート１５に接続されている。プログラミング・コンデンサ１２２の第２電極は、ＮＶＭセル１００の行プログラミング端子１２１として機能する。プログラミング・コンデンサ１２４の第２電極は、ＮＶＭセル１００の列プログラミング端子１２３として機能する。プログラミング・コンデンサ１２２，１２４は、図１に示したＮＶＭセル１０におけるプログラミング・コンデンサ２８と同様の機能を行う。好ましくは、プログラミング・コンデンサ１２２，１２４のキャパシタンス値は、ＦＥＴ１２のゲート・キャパシタンス，ＦＥＴ１４のゲート・キャパシタンス，および消去コンデンサ２６のキャパシタンスの和よりも遥かに大きい値とする。更に、これらは、互いにほぼ等しいことが好ましい。
【００３６】
図６は、図５に概略的に示したＮＶＭセル１００の断面図である。図２に示したＮＶＭセル１０と同様、ＮＶＭセル１００は、例えば、シリコン基板３５のような半導体物質の本体上に作成する。ＮＶＭセル１００の構造は、図２に示したＮＶＭセル１０と類似している。ＮＶＭセル１００とＮＶＭセル１０との構造上の相違は、ＮＶＭセル１００は、ｎ導電型の２つのウエル１４２，１４４内に作成された２つのプログラミング・コンデンサ１２２，１２４を有する点にある。プログラミング・コンデンサ１２２は、主面３６上に、ウエル１４２の上に位置する誘電体層１５２を有する。ｐ導電型のドープ領域１６２およびｎ導電型のドープ領域１６３が、プログラミング・コンデンサ１２２の接触領域を形成する。プログラミング・コンデンサ１２４は、主面３６上に、ウエル１４４の上に位置する誘電体層１５４を有する。ｐ導電型のドープ領域１６４およびｎ導電型のドープ領域１６５が、プログラミング・コンデンサ１２４の接触領域を形成する。一実施例では、誘電体層１５２，１５４は、ＦＥＴ１２，１４の各ゲート誘電体層５２，５４を形成するのと同じプロセス工程を用いて、誘電体層５１から形成する。他の実施例では、誘電体層１５２，１５４は、誘電体層５１とは異なる誘電体層（図示せず）を用いて形成する。ｐ導電型のドープ領域１６２，１６４は、好ましくは、ＦＥＴ１２のソース領域６２およびドレイン領域６３と同じプロセス工程を用いて形成する。同様に、ｎ導電型のドープ領域１６３，１６５は、好ましくは、ＦＥＴ１４のソース領域６４およびドレイン領域６５と同じプロセスを用いて形成する。ＦＥＴ１２，１４のフローティング・ゲート１５（図５に示す）を形成する導電層６１も、誘電体層１５２，１５４の上に位置する。好ましくは、絶縁層７６は、誘電体層１５２およびその上にある導電層６１の部分によって形成されるプログラミング・コンデンサ１２２の構造，誘電体層１５４およびその上にある導電層６１の部分によって形成されるプログラミング・コンデンサ１２４の構造の双方を封止する。絶縁層７８内のメタライゼーション領域１７１は、ウエル１４２内の接触領域を電気的に結合し、プログラミング・コンデンサ１２２の第２電極として機能する。メタライゼーション領域１７１は、行プログラミング端子１２１に結合されている。絶縁層７８内のメタライゼーション領域１７３は、ウエル１４４内の接触領域を電気的に結合し、プログラミング・コンデンサ１２４の第２電極として機能する。メタライゼーション領域１７３は、列プログラミング端子１２３に結合されている。
【００３７】
図６に示すように、ＮＶＭセル１００は単一の導電層６１を含む。したがって、ＮＶＭセル１００は、単一レベル・ゲート不揮発性メモリ・セルまたは単一ポリ不揮発性メモリ・セルとも呼ばれる。ＮＶＭセル１００は、当技術では既知のＣＭＯＳ技術を用いて製造することができる。ＮＶＭセル１００の消去および読み出しを行うプロセスは、既に説明した図１および図２のＮＶＭセル１０の消去および読み出しをそれぞれ行うプロセスと同様である。ＮＶＭセル１００をプログラムするプロセスは、ハーフ・セレクト機構(half-select mechanism) と呼ばれる機構を用いて実施する。これについては、以下で説明する。
【００３８】
図７は、本発明の第４実施例によるＮＶＭセル２００のブロック図である。ＮＶＭ素子２００は、行と列に配列されたＮＶＭセルのアレイを含む。好ましくは、ＮＶＭ素子２００内のＮＶＭセルは、図５および図６に示したＮＶＭセル１００と構造的に同一とする。図７は、３行および３列に配列した９つのＮＶＭセルを有するＮＶＭ素子２００を示す。しかしながら、これは、本発明の限定ではない。本発明によれば、ＮＶＭ素子２００は、あらゆる数の行およびあらゆる数の列に配列したＮＶＭセルのアレイでも含むことが可能である。
【００３９】
ＮＶＭ素子２００内のＮＶＭセルは、それらの位置、例えば、アレイ内におけるそれらの行番号および列番号によってアドレスされる。第１行には、ＮＶＭセル１１０，１２０，１３０が、第１，第２，および第３列にそれぞれ配置されている。第２行には、ＮＶＭセル２１０，２２０，２３０が、第１，第２，および第３列にそれぞれ配置されている。第３行には、ＮＶＭセル３１０，３２０，３３０が、第１，第２，および第３列にそれぞれ配置されている。
【００４０】
ＮＶＭ素子２００のプログラムは、行プログラミング・ライン２０１，２０３，２０５および列プログラミング・ライン２０２，２０４，２０６を通じて行われる。行プログラミング・ライン２０１は、第１行内のＮＶＭセル１１０，１２０，１３０の行プログラミング端子に接続されている。行プログラミング・ライン２０３は、第２行内のＮＶＭセル２１０，２２０，２３０の行プログラミング端子に接続されている。行プログラミング・ライン２０５は、第３行内のＮＶＭセル３１０，３２０，３３０の行プログラミング端子に接続されている。列プログラミング・ライン２０２は、第１列内のＮＶＭセル１１０，２１０，３１０の列プログラミング端子に接続されている。列プログラミング・ライン２０４は、第２列内のＮＶＭセル１２０，２２０，３２０の列プログラミング端子に接続されている。列プログラミング・ライン２０６は、第３列内のＮＶＭセル１３０，２３０，３３０の列プログラミング・端子に接続されている。
【００４１】
アレイ内のメモリ・セル、例えば、ＮＶＭセル２２０を電気的にプログラムするには、行プログラミング・ライン２０１，２０５および列プログラミング・ライン２０２，２０６を基準電圧レベル、例えば、接地電圧レベルに結合する。アレイ内の各ＮＶＭセルの消去端子，基板端子，およびソース端子も、接地に結合する。行プログラミング・ライン２０３および列プログラミング・ライン２０４にプログラミング電圧を印加する。
【００４２】
プログラミング・プロセスの間、ＮＶＭセル１１０，１３０，３１０，３３０の行プログラミング端子および列プログラミング端子は、接地電圧レベルにある。したがって、ＮＶＭセル１１０，１３０，３１０，３３０は、ＮＶＭセル２２０をプログラムするプロセスには関与しない。
【００４３】
ＮＶＭセル２２０と同じ行内にある、ＮＶＭセル２１０，２３０は、それらの行プログラミング端子がプログラミング電圧レベルにあり、それらの列プログラミング端子が接地電圧レベルにある。ＮＶＭセル２１０，２３０の各々では、プログラミング電圧は、プログラミング・コンデンサ１２２（図５に示した），ならびにプログラミング・コンデンサ１２４，ＦＥＴ１２のゲート・コンデンサ，ＦＥＴ１４のゲート・コンデンサ，および消去コンデンサ２６（図５に示した）の並列結合を含む等価コンデンサの間で容量的に分割される。これらの各キャパシタンス値のために、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６（図６に示した）の誘電体層５６の間の電圧は、プログラミング電圧よりも大幅に低くなっている。例えば、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６（図６に示した）の誘電体層５６の間の電圧は、プログラミング電圧の半分にほぼ等しい場合もある。好ましくは、重大なトンネリングが発生しないように、この電圧を十分に低くする。したがって、ＮＶＭセル２１０，２３０は、ＮＶＭ素子２００内のＮＶＭセル２２０をプログラムするプロセスには関与しない。
【００４４】
ＮＶＭセル２２０と同じ列にある、ＮＶＭセル１２０，３２０は、それらの行プログラミング端子が接地電圧レベルにあり、それらの列プログラミング端子がプログラミング電圧レベルにある。ＮＶＭセル１２０，３２０の各々では、プログラミング電圧は、プログラミング・コンデンサ１２４（図５に示した），ならびにプログラミング・コンデンサ１２２，ＦＥＴ１２のゲート・コンデンサ，ＦＥＴ１４のゲート・コンデンサ，および消去コンデンサ２６（図５に示した）の並列結合を含む等価コンデンサの間で容量的に分割される。これらの各キャパシタンス値のために、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６（図６に示した）の誘電体層５６の間の電圧は、プログラミング電圧よりも大幅に低くなっている。例えば、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６（図６に示した）の誘電体層５６の間の電圧は、プログラミング電圧の半分にほぼ等しい場合もある。好ましくは、重大なトンネリングが発生しないように、この電圧を十分に低くする。したがって、ＮＶＭセル１２０，３２０は、ＮＶＭ素子２００内のＮＶＭセル２２０をプログラムするプロセスには関与しない。ＮＶＭセル２２０では、プログラミング電圧は２つの等価なコンデンサ間で容量的に分割される。第１の等価コンデンサは、並列に結合されたプログラミング・コンデンサ１２２，１２４（図５に示した）を含み、第２の等価コンデンサは、並列に結合された、ＦＥＴ１２のゲート・コンデンサ，ＦＥＴ１４のゲート・コンデンサ，および消去コンデンサ２６（図５に示した）を含む。これらの各キャパシタンス値のために、ＦＥＴ１２の誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６（図６に示した）の誘電体層５６にかかるプログラミング電圧の部分は、プログラミング・コンデンサ１２２の誘電体層１５２およびプログラミング・コンデンサ１２４（図６に示した）の誘電体層１５４にかかるプログラミング電圧の部分よりも大きい。ＦＥＴ１２，１４の各ゲート誘電体層５２，５４の下、および消去コンデンサ２６の誘電体層５６の下にある電荷キャリア、例えば、電子は、フローティング・ゲート１５における高電圧によって引き寄せられる。ファウラー−ノルトハイム・トンネリング・プロセスにおいて、電荷キャリアは、ゲート誘電体層５２，ゲート誘電体層５４，および誘電体層５６を横切って、導電層６１の対応する部分に注入される。フローティング・ゲート１５は負に荷電される。プログラミング電圧がＮＶＭ素子２００から除去された後、注入されたキャリアは導電層６１に残り、フローティング・ゲート１５は負に荷電されたままとなる。したがって、第１論理値、例えば、論理１がＮＶＭセル２２０に格納される。即ち、ＮＶＭセル２２０はプログラムされる。
【００４５】
尚、ＮＶＭ素子２００内のＮＶＭセルは、ホット・キャリア注入プロセスによってプログラムすることも可能であることは理解されよう。ホット・キャリア注入プロセスによってＮＶＭ素子２００内のＮＶＭセルをプログラムする際、ＮＶＭセル内のｎ−チャネルＦＥＴは逆モードで動作する。図１および図２に示したＮＶＭセル１０を参照しながら先に説明したホット・キャリア注入プロセスと同様、ｎ−チャネルＦＥＴのチャネル領域から、ＮＶＭ素子２００内のＮＶＭセルのフローティング・ゲートに、キャリア、例えば、電子が注入される。
【００４６】
以上の説明から、電気的消去可能およびプログラム可能ＮＶＭ素子ならびに当該ＮＶＭ素子にアクセスする方法が提供されたことが認められよう。このＮＶＭ素子は、共通のフローティング・ゲートを共有する、２つのフローティング・ゲートＦＥＴを含む。また、ＮＶＭ素子は、フローティング・ゲートに結合された、プログラミング・コンデンサおよび消去コンデンサも含む。このＮＶＭ素子の製造プロセスは、既存のＣＭＯＳ製造プロセスと適合性があり、スケール・ダウンしたＦＥＴを用いる新しいプロセスにおいて容易に実施することができる。ＮＶＭ素子は、電荷をフローティング・ゲートに向けて移動させる、あるいはフローティング・ゲートから遠ざけるように移動させることによって、そのプログラムおよび消去を行う。本発明によれば、ＦＥＴのブレークダウン電圧は、プログラミング・プロセスおよび消去プロセスの間、バイアス電圧には殆ど制限を強いない。したがって、従来技術のＮＶＭ素子と比較して、ＮＶＭ素子の信頼性およびシリコン面積の効率が向上する。また、プログラミング・プロセスおよび消去プロセスの時間効率も改善される。ＮＶＭ素子からデータを読み出す場合、ＮＶＭ素子はＣＭＯＳ反転器のように動作し、反転器の出力における電圧は、論理ハイ電圧レベルに引き上げられるか、あるいは論理ロー電圧レベルに引き下げられる。したがって、センス・アンプを用いることなく、ＮＶＭ素子からデータが読み出される。センス・アンプを含む従来技術のメモリ素子と比較すると、本発明のＮＶＭ素子は、簡単であり、製造が容易であり、シリコン面積効率が高い。加えて、本発明のＮＶＭ素子は、電力効率も高く、低電力用途に適している。
【００４７】
以上、本発明の特定実施例について示しかつ説明したが、更に別の変更や改良も当業者には想起されよう。例えば、トレンチ，高濃度にドープしたシンカ(sinker)，および／または高濃度にドープした埋め込み層を用いて、ＮＶＭ素子の個々の素子間に信号分離を設けることが可能である。更に、ＮＶＭ素子は、ｎ導電性の半導体基板を用いて製造することも可能である。また、ＮＶＭ素子は、エピタキシャル成長させた半導体層または絶縁物上シリコン（ＳＯＩ）基板を用いて製造することも可能である。
【図面の簡単な説明】
【図１】本発明の第１実施例によるメモリ素子を示す図。
【図２】本発明の第１実施例によるメモリ素子を示す図。
【図３】本発明の第２実施例によるメモリ素子を示す図。
【図４】本発明の第２実施例によるメモリ素子を示す図。
【図５】本発明の第３実施例によるメモリ素子を示す図。
【図６】本発明の第３実施例によるメモリ素子を示す図。
【図７】本発明の第４実施例によるメモリ素子を示す図。
【符号の説明】
１０ ＮＶＭセル
１２，１４ フローティング・ゲート・トランジスタ
１５ フローティング・ゲート
１６ 第１ソース端子
１８ 第２ソース端子
２２ 第１基板端子
２４ 第２基板端子
２６ 消去コンデンサ
２７ 消去端子
２８ プログラミング・コンデンサ
２９ プログラミング端子
３５ シリコン基板
３６ 主面
４２，４６，４８ ｎ導電型ウエル
４９ フィールド酸化物領域
５１ 二酸化シリコン層
５２，５４ ゲート誘電体層
５６，５８ 誘電体層
６１ 導電層
６２ ソース領域
６３，６５ ドレイン領域
６４ ソース領域
６６，６８ ｐ導電型ドープ領域
６７，６９ ｎ導電型ドープ領域
７２，７４ 基板接触領域
７３，７５ チャネル領域
７６，７８ 絶縁層
８１〜８９ メタライゼーション領域
９０ ＮＶＭセル
１００ ＮＶＭセル
１１０，１２０，１３０ ＮＶＭセル
１２２，１２４ プログラミング・コンデンサ
１４２，１４４ ウエル
１５２，１５４ 誘電体層
１６２，１６４ ｐ導電型ドープ領域
１６３，１６５ ｎ導電型ドープ領域
１７３ メタライゼーション領域
２００ ＮＶＭセル
２１０，２２０，２３０ ＮＶＭセル
３１０，３２０，３３０ ＮＶＭセル
２０１，２０３，２０５ 行プログラミング・ライン
２０２，２０４，２０６ 列プログラミング・ライン
【発明の属する技術分野】
本発明は、一般的に、メモリ素子に関し、更に特定すれば、不揮発性メモリ素子に関するものである。
【０００２】
【従来の技術】
電気的消去可能プログラム可能リード・オンリ・メモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory ）は、当該メモリへの電力が除去されても、格納したデータを保持可能である。ＥＥＰＲＯＭセルは、電界効果トランジスタ（ＦＥＴ）の電気的に分離されたフローティング・ゲートに電荷を蓄積することによって、データを格納する。蓄積された電荷は、ＦＥＴのスレシホルドを制御することによって、ＥＥＰＲＯＭセルのメモリ状態を制御する。
【０００３】
ＥＥＰＲＯＭセルには、二重ポリ構造(double poly structure) および単一ポリ構造(single poly structure) という２つの一般的な構造がある。二重ポリ構造は、２つの多結晶シリコン層を用いて、従来より製造されている。単一ポリ構造は、１つの多結晶シリコン層のみがあればよいので、二重ポリ構造より簡単であり、製造も経済的である。しかしながら、単一ポリ構造は、通常、二重ポリ構造よりも多くのシリコン面積を必要とする。
【０００４】
【発明が解決しようとする課題】
ＥＥＰＲＯＭセルからデータを読み出すには、従来よりセンス・アンプを用いてＦＥＴ内を流れる電流を検出し、これによってＥＥＰＲＯＭセルのメモリ状態を判定していた。しかしながら、センス・アンプは、回路の複雑化、シリコン面積の増大、ＥＥＰＲＯＭセルの製造コスト上昇を招く。加えて、センス・アンプは、ＥＥＰＲＯＭセルからデータを読み出すプロセスの間大量の電流を消費するため、電力効率が悪い。
【０００５】
したがって、不揮発性メモリ素子およびこの不揮発性メモリ素子にアクセスする方法を有することができれば有利であろう。この不揮発性メモリ素子は、簡単で安価に製造できることが望ましい。また、このアクセス方法はエネルギ効率が高いことが望ましい。更に、不揮発性メモリは信頼性が高ければ、一層有利であろう。
【０００６】
【課題を解決するための手段】
概して言えば、本発明は、不揮発性メモリ（ＮＶＭ）素子およびこのＮＶＭ素子にアクセスする方法を提供する。ＮＶＭ素子は、反転器内においてプル・アップ・トランジスタおよびプル・ダウン・トランジスタが互いに結合されているように、互いに結合された２つのフローティング・ゲート・トランジスタを含む。また、ＮＶＭ素子は、フローティング・ゲートに結合された、消去コンデンサおよびプログラミング・コンデンサを含む。本発明によれば、プログラミングおよび消去プロセスの間ＮＶＭセルに印加される電圧に対して、トランジスタのブレークダウン電圧によって強いられる制限は、従来技術の単一レベル・ゲートＮＶＭセルにおける制限よりも少ない。ＮＶＭ素子からデータを読み出すプロセスの間、フローティング・ゲート内に蓄積された電荷に応じて、ＮＶＭ素子内のプル・アップ・トランジスタおよびプル・ダウン・トランジスタの一方のみが、支配的に導通状態となる。反転器の出力端子における電圧は、第１論理値、例えば、論理１を表す論理ハイ電圧レベルに引き上げられるか、あるいは、第２論理値、例えば、論理０を表す論理ロー電圧レベルに引き下げられる。このようにして、センス・アンプを用いることなく、ＮＶＭ素子からデータを読み出す。
【０００７】
【発明の実施の形態】
これより図面を参照しながら本発明の実施例を説明するが、図面では、同一参照番号を用いて、同様の構造および機能の素子を表すことを注記しておく。
【０００８】
図１は、本発明の第１実施例による、単一レベル・ゲート不揮発性メモリ素子、例えば、ＮＶＭセル１０の構成図である。ＮＶＭセル１０は、フローティング・ゲートが互いに結合された、２つのフローティング・ゲート・トランジスタ１２，１４を含む。更に具体的には、トランジスタ１２はｐ−チャネル絶縁ゲート電界効果トランジスタ（ＦＥＴ）であり、トランジスタ１４はｎ−チャネル絶縁ゲートＦＥＴである。ＦＥＴ１２，１４は、フローティング・ゲート１５を共有する。ＦＥＴ１２のソース電極およびＦＥＴ１４のソース電極は、それぞれ、ＮＶＭセル１０の第１ソース端子１６および第２ソース端子１８として機能する。ＦＥＴ１２のドレイン電極およびＦＥＴ１４のドレイン電極は、共に結合され、ＮＶＭセル１０の出力端子２１を形成する。ＦＥＴ１２の基板電極およびＦＥＴ１４の基板電極は、それぞれ、ＮＶＭセル１０の第１基板端子２２および第２基板端子２４として機能する。また、ＮＶＭセル１０は、消去コンデンサ２６も含み、その第１電極はフローティング・ゲート１５に接続され、第２電極はＮＶＭセル１０の消去端子２７として機能する。加えて、ＮＶＭセル１０は、プログラミング・コンデンサ２８も含み、その第１電極はフローティング・ゲート１５に接続され、第２電極はＮＶＭセル１０のプログラミング端子２９として機能する。
【０００９】
消去コンデンサ２６およびプログラミング・コンデンサ２８は、ＦＥＴ１２，１４がＮＶＭセル１０の消去およびプログラミングのプロセスの間にブレーク・ダウンする確率を最低に抑える。好ましくは、消去コンデンサ２６のキャパシタンスは、ＦＥＴ１２のゲート・キャパシタンスおよびＦＥＴ１４のゲート・キャパシタンス双方よりも小さいものとする。更に、プログラミング・コンデンサ２８のキャパシタンスは、ＦＥＴ１２のゲート・キャパシタンス，ＦＥＴ１４のゲート・キャパシタンス，および消去コンデンサ２６のキャパシタンスの和よりも大きいことが好ましい。尚、プログラミング・コンデンサ２８は、ＮＶＭセル１０ではオプションであることを注記しておく。また、ＦＥＴ１２，１４は、他のタイプのトランジスタ、例えば、絶縁ゲート・バイポーラ・トランジスタ，高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor ）等と置換可能であることも注記しておく。当業者には周知であるが、ＦＥＴのソース電極およびドレイン電極は、トランジスタの電流導通電極として機能する。
【００１０】
図２は、図１に概略的に示したＮＶＭセル１０の断面図である。ＮＶＭセル１０は、半導体物質の本体を用いて製造する。一例として、半導体物質の本体は、主面３６を有するｐ導電型のシリコン基板３５である。基板３５は、例えば、約１ｘ１０12原子／立方センチメートル（原子／ｃｍ3 ）および約１ｘ１０16原子／ｃｍ3 の間の初期ドーパント濃度を、主面３６付近に有する。ｎ導電型のウエル４２，４６，４８を基板３５内に形成する。基板３５上には、例えば、フィールド酸化物領域４９のような分離構造を、当業者には既知の技法を用いて形成する。好ましくは、フィールド酸化物領域４９を形成する前に、イオン注入を行い、フィールド酸化物領域４９の下にドープ領域（図示せず）を形成する。このドープ領域（図示せず）は、フィールド酸化物領域４９の下に形成されるＦＥＴの不用意なターン・オンを防止する。
【００１１】
例えば、約５ナノメートル（ｎｍ）および約５０ｎｍの間の厚さを有する二酸化シリコン層５１のような誘電体層を、基板３５の主面３６上に配置する。誘電体層５１にパターニングを行い、互いに分離された４つの部分を形成する。誘電体層５１の第１部分はウエル４２の上に位置し、ＦＥＴ１２のゲート誘電体層５２として機能する。誘電体層５１の第２部分は、ＦＥＴ１４のゲート誘電体層５４として機能する。誘電体層５１の第３部分はウエル４６の上に位置し、消去コンデンサ２６の誘電体層５６として機能する。誘電体層５１の第４部分はウエル４８の上に位置し、プログラミング・コンデンサ２８の誘電体層５８として機能する。
【００１２】
誘電体層５１上に導電層６１を堆積し、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，消去コンデンサ２６の誘電体層５６，およびプログラミング・コンデンサ２８の誘電体層５８を覆うようにパターニングを行う。一例として、導電層６１は、約１５０ｎｍおよび約５００ｎｍの間の厚さを有する多結晶シリコン層である。ゲート誘電体層５２，５４，および誘電体層５６，５８を覆う多結晶シリコン層６１の部分は、共に接続され、ＦＥＴ１２，１４のフローティング・ゲート１５（図１に示した），ならびに消去コンデンサ２６およびプログラミング・コンデンサ２８の第１電極を形成する。導電層６１の異なる部分を共に結合する接続部は、図２には示されていないことを注記しておく。好ましくは、多結晶シリコン層６１には、堆積プロセスの間または後続のドーピング工程においてドープする。
【００１３】
ゲート誘電体層５２およびその上の導電層６１の部分は、ＦＥＴ１２のゲート構造を形成する。ゲート誘電体層５４およびその上の導電層６１の部分は、ＦＥＴ１４のゲート構造を形成する。誘電体層５６，その上の導電層６１の部分，およびウエル４６は、協同して消去コンデンサ２６を形成し、この場合ウエル４６は消去コンデンサ２６の導体として機能する。誘電体層５８，その上の導電層６１の部分，およびウエル４８は、協同してプログラミング・コンデンサ２８を形成し、この場合ウエル４８はプログラミング・コンデンサ２８の導体として機能する。
【００１４】
導電層６１上全体、ならびに導電層６１および誘電体層５１の側壁上に、絶縁層７６を形成する。好ましくは、絶縁層７６にパターニングを行い、ＦＥＴ１２のゲート構造，ＦＥＴ１４のゲート構造，消去コンデンサ２６，およびプログラミング・コンデンサ２８を封止する(cap) 。更に、絶縁層７６は、導電層６１の異なる部分を共に電気的に結合する接続部も封止することが好ましい。絶縁層７６は、二酸化シリコン層およびその上面上の窒化シリコン層から成る酸化物−窒化物スタック，上側の二酸化シリコン層および下側の二酸化シリコン層ならびにその間にある窒化シリコン層から成る酸化物−窒化物−酸化物スタック，シリコン酸窒化物層等とすることができる。ＮＶＭセル１０の動作の間、絶縁層７６は、フローティング・ゲート１５（図１に示した）からの電荷の漏れを最少に抑えることにより、ＮＶＭセル１０のデータ保持レートおよび信頼性を改善する。絶縁層７６は、形成することが好ましいが、ＮＶＭセル１０ではオプションの構造であることは理解されよう。
【００１５】
ｐ導電型のイオン、例えば、硼素イオンまたはフッ化硼素イオンを基板３５に注入し、ｐ−チャネルＦＥＴ１２のソース領域６２およびドレイン領域６３，ならびにＦＥＴ１４の基板接触領域７４を形成する。また、このイオン注入プロセスによって、ウエル４６内に誘電体層５６に隣接してｐ導電型ドープ領域６６，およびウエル４８内に誘電体層５８に隣接してｐ導電型ドープ領域６８も形成する。ソース領域６２およびドレイン領域６３は、それらの間およびゲート誘電体層５２の下に、チャネル領域７３を規定する。言い換えると、ＦＥＴ１２のチャネル領域７３は、ソース領域６２をドレイン領域６３から分離する。一例として、ソース領域６２およびドレイン領域６３は、約１ｘ１０15原子／ｃｍ3 および約５ｘ１０22原子／ｃｍ3 の間のドーパント濃度を有する。
【００１６】
ｎ導電型のイオン、例えば、燐イオンまたは砒素イオンを基板３５に注入し、ｎ−チャネルＦＥＴ１４のソース領域６４およびドレイン領域６５，ならびにＦＥＴ１２の基板接触領域７２を形成する。また、このイオン注入プロセスによって、ウエル４６内にｐ導電型ドープ領域６６に隣接してｎ導電型ドープ領域６７，およびウエル４８内にｐ導電型ドープ領域６８に隣接してｎ導電型ドープ領域６９も形成する。ソース領域６４およびドレイン領域６５は、それらの間およびゲート誘電体層５４の下に、チャネル領域７５を規定する。言い換えると、ＦＥＴ１４のチャネル領域７５は、ソース領域６４をドレイン領域６５から分離する。一例として、ソース領域６４およびドレイン領域６５は、約１ｘ１０15原子／ｃｍ3 および約５ｘ１０22原子／ｃｍ3 の間のドーパント濃度を有する。ｐ導電型のドープ領域６６およびｎ導電型のドープ領域６７は、消去コンデンサ２６の接触領域を形成する。同様に、ｐ導電型のドープ領域６８およびｎ導電型のドープ領域６９は、プログラミング・コンデンサ２８の接触領域を形成する。
【００１７】
基板３５上に絶縁層７８を配し、平面化する。一例として、絶縁層７８は二酸化シリコンであり、その厚さは約３００ｎｍないし約１５００ｎｍの範囲である。絶縁層７８は、ＮＶＭセル１０および基板３５上に作成され得る他の素子（図示せず）間に電気的分離を備える。絶縁層７８内にメタライゼーション領域を形成し、ＮＶＭセル１０の電極を形成する。メタライゼーション領域８１は、ＦＥＴ１２のドレイン領域６３およびＦＥＴ１４のドレイン領域６５に接続され、ＮＶＭセル１０の出力端子２１として機能する。メタライゼーション領域８２は、ＦＥＴ１２の基板接触領域７２に接続され、ＮＶＭセル１０の第１基板端子２２として機能する。メタライゼーション領域８４は、ＦＥＴ１４の基板接触領域７４に接続され、ＮＶＭセル１０の第２基板端子２４として機能する。メタライゼーション領域８６は、ＦＥＴ１２のソース領域６２に接続され、ＮＶＭセル１０の第１ソース端子１６として機能する。メタライゼーション領域８８は、ＦＥＴ１４のソース領域６４に接続され、ＮＶＭセル１０の第２ソース端子１８として機能する。メタライゼーション領域８７は、ウエル４６内のドープ領域６６，６７によって形成された接触領域に接続され、ＮＶＭセル１０の消去端子２７として機能する。メタライゼーション領域８９は、ウエル４８内のドープ領域６８，６９によって形成された接触領域に接続され、ＮＶＭセル１０のプログラミング端子２９として機能する。
【００１８】
図２を参照して既に説明したように、ＮＶＭセル１０は、単一の導電層６１を含む。したがって、ＮＶＭセル１０は、単一レベル・ゲート不揮発性メモリ・セルまたは単一ポリ不揮発性メモリ・セルとも呼ばれる。ＮＶＭセル１０は、当技術では既知の相補型金属酸化物半導体（ＣＭＯＳ）技術を用いて製造することができる。
【００１９】
尚、ＮＶＭセル１０の構造および製造プロセスは、図２を参照して先に説明したものには限定されないことは理解されよう。例えば、ゲート誘電体層５２，５４および誘電体層５６，５８は、単一の誘電体層５１からパターニングすることには限定されない。これらは、異なる誘電体層の成長，堆積，および／またはパターニング・プロセスにおいて形成することも可能である。したがって、ゲート誘電体層５２，５４および誘電体層５６，５８の各々の厚さを個々に調節し、ＮＶＭセル１０の性能を最適化することが可能である。加えて、ゲート誘電体層５２，５４および誘電体層５６，５８上の導電層６１の部分を互いに分離し、絶縁層７８内に形成するメタライゼーション領域（図示せず）を通じて、互いに電気的に結合することも可能である。
【００２０】
ＮＶＭセル１０を電気的にプログラムするには、例えば、接地電圧レベルのような基準電圧レベルに、ソース端子１６と１８，基板端子２２と２４，および消去端子２７を結合する。出力端子２１を印加電圧レベルから分離する。言い換えると、出力端子２１をフローティング状態に放置する。プログラミング電圧は、例えば、約１０ボルト（Ｖ）および約２０Ｖの間であり、プログラミング端子２９に印加する。プログラミング電圧は、誘電体層５１の厚さに応じて変動する。通常、厚い誘電体層５１では、プログラミング・プロセスを効率的に行うために、高いプログラミング電圧が必要となる。
【００２１】
プログラミング電圧は、プログラミング・コンデンサ２８、ならびにＦＥＴ１２のゲート・コンデンサ，ＦＥＴ１４のゲート・コンデンサ，および消去コンデンサ２６の並列結合を含む等価コンデンサ間で、容量的に分割される。これらの各キャパシタンス値のために、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６の誘電体層５６間にかかるプログラミング電圧の部分は、プログラミング・コンデンサ２８の誘電体層５８間にかかるプログラミング電圧の部分よりも大きくなる。ＦＥＴ１２，１４の各ゲート誘電体層５２，５４の下および消去コンデンサ２６の誘電体層５６の下にある電荷キャリア、例えば、電子は、フローティング・ゲート１５における高電圧によって引き寄せられる。ファウラー−ノルトハイム(Fowler-Nordheim) トンネリング・プロセスにおいて、電荷キャリアは、ゲート誘電体層５２，ゲート誘電体層５４，および誘電体層５６を横切って、導電層６１の対応する部分に注入される。フローティング・ゲート１５は、負に荷電されるようになる。プログラミング電圧がＮＶＭセル１０から除去された後、注入されたキャリアは導電層６１に残り、フローティング・ゲート１５は負に荷電されたままとなる。したがって、第１論理値、例えば、論理１がＮＶＭセル１０に格納される。即ち、ＮＶＭセル１０はプログラムされる。
【００２２】
本発明の別の実施例では、ＮＶＭセル１０をプログラムする際、ソース端子１６，１８および基板端子２２，２４を、例えば、接地電圧レベルのような基準電圧レベルに結合する。出力端子２１は印加電圧レベルから分離される。プログラミング電圧は、プログラミング端子２９および消去端子２７双方に印加する。この実施例では、プログラミング電圧は、２つの等価なコンデンサ間で容量的に分割される。第１の等価コンデンサは、並列に結合されたプログラミング・コンデンサ２８および消去コンデンサ２６を含み、第２の等価コンデンサは、並列に結合されたＦＥＴ１２のゲート・コンデンサおよびＦＥＴ１４のゲート・コンデンサを含む。電荷キャリアは、ＦＥＴ１２，１４のゲート誘電体層５２，５４をそれぞれ介して、フローティング・ゲート１５に注入される。
【００２３】
プログラミング・プロセスの間、ＦＥＴ１２，１４のドレインは、フローティング状態に放置され、ＦＥＴ１２，１４のソースおよび基板は同じ電圧レベルに接続される。したがって、プログラミング・プロセスの間にＦＥＴ１２，１４がブレーク・ダウンする確率は最少に抑えられ、ＦＥＴ１２，１４のブレークダウン電圧は、もはやＮＶＭセル１０に印加されるプログラミング電圧に制限を強いることはない。このために、従来技術の単一ポリ・フローティング・ゲート不揮発性メモリ素子よりも、高いプログラミング電圧，厚いゲート誘電体層５２，５４，および／または小さいＦＥＴ１２，１４が可能となる。プログラミング電圧を高くすると、プログラミング・プロセスの時間効率が高くなる。厚いゲート誘電体層は、ＮＶＭセル１０の信頼性を向上させる。加えて、厚いゲート誘電体層を有するＦＥＴ１２，１４を製造するプロセスは、既存のＣＭＯＳ製造プロセスと容易に適合させることができ、スケール・ダウンした素子を用いる新たなプロセスにおいて容易に実施される。小さなＦＥＴ１２，１４は、ＮＶＭセル１０のシリコン面積効率を高める。
【００２４】
ＮＶＭセル１０は、トンネリング・プロセスによってプログラムされることに限定される訳ではないことは理解されよう。例えば、ＮＶＭセル１０は、ホット・キャリア注入プロセス(hot carrier injection process) によるプログラミングも可能である。ホット・キャリア注入プロセスによってＮＶＭセル１０をプログラムする実施例では、ソース端子１６，基板端子２２と２４，および出力端子２１を、例えば、接地電圧のような基準電圧に接続し、プログラミング電圧をプログラミング端子２９に印加し、例えば、約１Ｖおよび約１０Ｖの間のソース電圧をソース端子１８に印加する。消去端子２７は、プログラミング電圧に接続することができ、基準電圧に接続することができ、あるいはフローティング状態に放置することができる。好ましくは、ソース電圧は、出力端子２１に印加する基準電圧よりも高くする。プログラミング・プロセスの間、ソース領域６４はＦＥＴ１４のドレインとして機能し、ドレイン領域６５はＦＥＴ１４のソースとして機能する。即ち、ＦＥＴ１４は逆モードで動作する。ドレイン領域６５から発生する電荷キャリア、例えば、電子は、ホット・キャリア注入プロセスにおいて、フローティング・ゲート１５の下のチャネル領域７５において加速され、ソース領域６４に隣接するフローティング・ゲート１５に注入される。
【００２５】
ＮＶＭセル１０を電気的に消去するには、ソース端子１６と１８，基板端子２２と２４，およびプログラミング端子２９を、例えば、接地電圧レベルのような基準電圧レベルに結合する。出力端子２１は、印加する電圧レベルから分離される。言い換えると、出力端子２１はフローティング状態に放置される。例えば、約１０Ｖおよび約２０Ｖの間の消去電圧を、消去端子２７に印加する。
【００２６】
消去電圧は、消去コンデンサ２６、ならびにＦＥＴ１２のゲート・コンデンサ，ＦＥＴ１４のゲート・コンデンサ，およびプログラミング・コンデンサ２８の並列結合を含む等価コンデンサの間で容量的に分割される。これらの各キャパシタンス値のために、消去コンデンサ２６の誘電体層５６間にかかる消去電圧の部分は、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，およびプログラミング・コンデンサ２８のゲート誘電体層５８間よりも大きくなる。フローティング・ゲート１５上の電荷キャリア、例えば、電子は、消去端子２７における高電圧に引き寄せられる。ファウラー−ノルトハイム・トンネリング・プロセスにおいて、電荷キャリアは、消去コンデンサ２６の誘電体層５６を横切ってウエル４６に注入される。好ましくは、フローティング・ゲート１５がほぼ中性になるか、あるいは正に荷電されるまで、消去プロセスを継続する。消去電圧をＮＶＭセル１０から除去した後、フローティング・ゲート１５はほぼ中性または正に荷電されたままとなっている。第２論理値、例えば、論理０がＮＶＭセル１０に格納される。即ち、ＮＶＭセル１０は消去される。
【００２７】
消去プロセスの間、ＦＥＴ１２，１４のドレインは、フローティング状態に放置され、ＦＥＴ１２，１４のソースおよび基板は同じ電圧レベルに結合される。したがって、ＦＥＴ１２，１４は消去プロセスの間ブレーク・ダウンせず、ＦＥＴ１２，１４のブレークダウン電圧は、もはやＮＶＭセル１０に印加する消去電圧に制限を強いることはない。これによって、従来技術の単一ポリ・フローティング・ゲート不揮発性メモリ素子よりも、高い消去電圧，厚いゲート誘電体層５２と５４，および／または小さいＦＥＴ１２と１４が可能となる。高い消去電圧は、消去プロセスの時間効率を高める。
【００２８】
ＮＶＭセル１０からデータを読み出すには、ソース端子１６および基板端子２２を、例えば、供給電圧レベルＶDDのような論理ハイ電圧レベルに結合する。一例として、供給電圧レベルＶDDは、約０．９Ｖから約５Ｖの範囲である。ソース端子１８および基板端子２４は、例えば、接地電圧レベルのような論理ロー電圧レベルに結合する。例えば、約−５Ｖおよび＋５Ｖの間の読み出し電圧を、プログラミング端子２９に印加する。消去端子２７は、読み出し電圧に接続することができ、接地に接続することができ、あるいはフローティング状態に放置することができる。フローティング・ゲート１５は、ソース端子１６と１８，基板端子２２と２４，消去端子２７，およびプログラミング端子２９に容量的に結合されているので、これらの端子に印加される電圧およびフローティング・ゲート１５に蓄積される電荷が、フローティング・ゲート１５の電圧レベルを決定する。
【００２９】
ＮＶＭセル１０がプログラムされている場合、フローティング・ゲート１５は負に荷電され、ＦＥＴ１２，１４の有効スレシホルド電圧は、フローティング・ゲート１５がほぼ中性である場合のそれらの各内因性スレシホルド電圧よりも高くなる。言い換えると、ＦＥＴ１２，１４の有効スレシホルド電圧は、ＮＶＭセル１０がプログラムされている場合、それらの各内因性スレシホルド電圧よりも正側に大きくなるか、あるいは負側に小さくなる。ＮＶＭセル１０が消去されている場合、フローティング・ゲート１５はほぼ中性または正に荷電されており、ＦＥＴ１２，１４の有効スレシホルド電圧は、それらの各内因性スレシホルド電圧にほぼ等しいかそれより低くなる。好ましくは、読み出しプロセスの間ＮＶＭセル１０にバイアスをかけ、フローティング・ゲート１５の電圧レベルがＮＶＭセル１０がプログラムされている場合のＦＥＴ１２，１４の有効スレシホルド電圧よりも低くなるようにする。更に、フローティング・ゲート１５の電圧レベルは、ＮＶＭセル１０が消去されている場合のＦＥＴ１２，１４の有効スレシホルド電圧よりも高いことが好ましい。したがって、プログラムされているＮＶＭセル１０からデータを読み出す際、ｐ−チャネルＦＥＴ１２は導通状態となり、ｎ−チャネルＦＥＴ１４は非導通状態となる。出力端子２１における電圧レベルは、ソース端子１６における論理ハイ電圧にほぼ引き上げられる。この電圧レベルは、第１論理値、例えば、論理１を表す。一方、消去されたＮＶＭセル１０からデータを読み出す際、ｐ−チャネルＦＥＴ１２は非導通状態となり、ｎ−チャネルＦＥＴ１４は導通状態となる。出力端子２１における電圧レベルは、ソース端子１８における論理ロー電圧レベルまでほぼ引き下げられる。この電圧レベルは、第２論理値、例えば、論理０を表す。
【００３０】
読み出しプロセスの間、出力端子２１における電圧レベルは、ＮＶＭセル１０がプログラムされている場合には論理ハイ電圧レベルに引き上げられ、あるいはＮＶＭセル１０が消去されている場合には論理ロー電圧レベルに引き下げられる。したがって、ＮＶＭセル１０からデータを読み出すために、センス・アンプは不要となる。センス・アンプを含むメモリ素子と比較すると、ＮＶＭセル１０は簡単であり、製造が容易であり、シリコン面積の効率が高い。加えて、ＮＶＭセル１０はＣＭＯＳ反転器のように動作する。即ち、読み出しプロセスの間、ＦＥＴ１２，１４の一方のみが導通状態となる。ＮＶＭセル１０の出力端子２９が容量性負荷、例えば、絶縁ゲートＦＥＴのゲートに接続されている場合、ＮＶＭセル１０の直流（ＤＣ）の消費は、読み出しプロセスの間はほぼゼロである。したがって、ＮＶＭセル１０は、電力効率が高く、低電力用途に適している。
【００３１】
図３は、本発明の第２実施例によるメモリ素子、例えば、ＮＶＭセル９０の構成図である。図１に示したＮＶＭセル１０と同様、ＮＶＭセル９０は、ｐ−チャネル・フローティング・ゲートＦＥＴ１２，ｎ−チャネル・フローティング・ゲートＦＥＴ１４，消去コンデンサ２６，およびプログラミング・コンデンサ２８を含む。ＮＶＭセル９０の構造は、図１に示したＮＶＭセル１０のそれと類似している。ＮＶＭセル９０とＮＶＭセル１０との相違は、ＮＶＭセル９０では、プログラミング・コンデンサ２８の第２電極がＦＥＴ１２の基板電極に接続されていることである。したがって、ＮＶＭセル９０は、図１に示したＮＶＭセル１０の基板端子２２のような、ＦＥＴ１２の基板電極に接続され、かつプログラミング・コンデンサ２８の第２電極から分離された基板端子を有さない。
【００３２】
図４は、図３に概略的に示したＮＶＭセル９０の断面図である。図２に示したＮＶＭセル１０と同様、ＮＶＭセル９０は、例えば、シリコン基板３５のような半導体物質の本体上に作成する。ＮＶＭセル９０の構造は、図２に示したＮＶＭセル１０のそれと類似している。ＮＶＭセル９０とＮＶＭセル１０との構造の相違は、ＮＶＭセル９０では、プログラミング・コンデンサ２８をｐ−チャネルＦＥＴ１２と同じウエル、即ち、ウエル４２内に形成していることである。したがって、ＮＶＭセル９０は、ｎ−導電性のウエルを２つ、即ち、ウエル４２，４６を含む。ＦＥＴ１２およびプログラミング・コンデンサ２８を同じウエル内に形成することによって、図２に示したＮＶＭセル１０のシリコン面積と比較して、ＮＶＭセル９０のシリコン面積は減少する。しかしながら、ＦＥＴ１２とプログラミング・コンデンサ２８との分離性を高めるには、異なるウエル内にこれらを形成する。
【００３３】
図４に示すように、ＮＶＭセル９０は、単一の導電層６１を含む。したがって、ＮＶＭセル９０は、単一レベル・ゲート不揮発性メモリ・セルまたは単一ポリ不揮発性メモリ・セルとも呼ばれる。ＮＶＭセル９０は、当技術では既知のＣＭＯＳ技術を用いて製造することができる。
【００３４】
ＮＶＭセル９０のプログラミング，消去，および読み出しのプロセスは、ＮＶＭセル１０のプログラミング，消去，および読み出しのプロセスとそれぞれ同様である。トンネリング・プロセスによってＮＶＭセル９０をプログラムする実施例では、プログラミング電圧をプログラミング端子２９に印加する。したがって、ＮＶＭセル９０をプログラムする場合、ＦＥＴ１２の基板もプログラミング電圧に接続される。ＮＶＭセル９０をプログラムする代替実施例では、プログラミング端子２９および消去端子２７の双方にプログラミング電圧を印加する。ＮＶＭセル９０をプログラムする別の代替実施例では、プログラミング端子２９およびソース端子１６の双方にプログラミング電圧を印加する。ＮＶＭセル９０をプログラムする更に別の代替実施例では、プログラミング端子２９，消去端子２７，およびソース端子１６にプログラミング電圧を印加する。図１および図２に示したＮＶＭセル１０と同様、ＮＶＭセル９０も、ＦＥＴ１４を逆モードで動作させることにより、ホット・キャリア・プロセスによってプログラムすることが可能である。
【００３５】
図５は、本発明の第３実施例による、メモリ素子、例えば、ＮＶＭセル１００の構成図である。図１に示したＮＶＭセル１０と同様、ＮＶＭセル１００は、ｐ−チャネル・フローティング・ゲートＦＥＴ１２，ｎ−チャネル・フローティング・ゲートＦＥＴ１４，および消去コンデンサ２６を含む。ＮＶＭセル１００は、更に、２つのプログラミング・コンデンサ１２２，１２４を含む。プログラミング・コンデンサ１２２の第１電極およびプログラミング・コンデンサ１２４の第１電極は、フローティング・ゲート１５に接続されている。プログラミング・コンデンサ１２２の第２電極は、ＮＶＭセル１００の行プログラミング端子１２１として機能する。プログラミング・コンデンサ１２４の第２電極は、ＮＶＭセル１００の列プログラミング端子１２３として機能する。プログラミング・コンデンサ１２２，１２４は、図１に示したＮＶＭセル１０におけるプログラミング・コンデンサ２８と同様の機能を行う。好ましくは、プログラミング・コンデンサ１２２，１２４のキャパシタンス値は、ＦＥＴ１２のゲート・キャパシタンス，ＦＥＴ１４のゲート・キャパシタンス，および消去コンデンサ２６のキャパシタンスの和よりも遥かに大きい値とする。更に、これらは、互いにほぼ等しいことが好ましい。
【００３６】
図６は、図５に概略的に示したＮＶＭセル１００の断面図である。図２に示したＮＶＭセル１０と同様、ＮＶＭセル１００は、例えば、シリコン基板３５のような半導体物質の本体上に作成する。ＮＶＭセル１００の構造は、図２に示したＮＶＭセル１０と類似している。ＮＶＭセル１００とＮＶＭセル１０との構造上の相違は、ＮＶＭセル１００は、ｎ導電型の２つのウエル１４２，１４４内に作成された２つのプログラミング・コンデンサ１２２，１２４を有する点にある。プログラミング・コンデンサ１２２は、主面３６上に、ウエル１４２の上に位置する誘電体層１５２を有する。ｐ導電型のドープ領域１６２およびｎ導電型のドープ領域１６３が、プログラミング・コンデンサ１２２の接触領域を形成する。プログラミング・コンデンサ１２４は、主面３６上に、ウエル１４４の上に位置する誘電体層１５４を有する。ｐ導電型のドープ領域１６４およびｎ導電型のドープ領域１６５が、プログラミング・コンデンサ１２４の接触領域を形成する。一実施例では、誘電体層１５２，１５４は、ＦＥＴ１２，１４の各ゲート誘電体層５２，５４を形成するのと同じプロセス工程を用いて、誘電体層５１から形成する。他の実施例では、誘電体層１５２，１５４は、誘電体層５１とは異なる誘電体層（図示せず）を用いて形成する。ｐ導電型のドープ領域１６２，１６４は、好ましくは、ＦＥＴ１２のソース領域６２およびドレイン領域６３と同じプロセス工程を用いて形成する。同様に、ｎ導電型のドープ領域１６３，１６５は、好ましくは、ＦＥＴ１４のソース領域６４およびドレイン領域６５と同じプロセスを用いて形成する。ＦＥＴ１２，１４のフローティング・ゲート１５（図５に示す）を形成する導電層６１も、誘電体層１５２，１５４の上に位置する。好ましくは、絶縁層７６は、誘電体層１５２およびその上にある導電層６１の部分によって形成されるプログラミング・コンデンサ１２２の構造，誘電体層１５４およびその上にある導電層６１の部分によって形成されるプログラミング・コンデンサ１２４の構造の双方を封止する。絶縁層７８内のメタライゼーション領域１７１は、ウエル１４２内の接触領域を電気的に結合し、プログラミング・コンデンサ１２２の第２電極として機能する。メタライゼーション領域１７１は、行プログラミング端子１２１に結合されている。絶縁層７８内のメタライゼーション領域１７３は、ウエル１４４内の接触領域を電気的に結合し、プログラミング・コンデンサ１２４の第２電極として機能する。メタライゼーション領域１７３は、列プログラミング端子１２３に結合されている。
【００３７】
図６に示すように、ＮＶＭセル１００は単一の導電層６１を含む。したがって、ＮＶＭセル１００は、単一レベル・ゲート不揮発性メモリ・セルまたは単一ポリ不揮発性メモリ・セルとも呼ばれる。ＮＶＭセル１００は、当技術では既知のＣＭＯＳ技術を用いて製造することができる。ＮＶＭセル１００の消去および読み出しを行うプロセスは、既に説明した図１および図２のＮＶＭセル１０の消去および読み出しをそれぞれ行うプロセスと同様である。ＮＶＭセル１００をプログラムするプロセスは、ハーフ・セレクト機構(half-select mechanism) と呼ばれる機構を用いて実施する。これについては、以下で説明する。
【００３８】
図７は、本発明の第４実施例によるＮＶＭセル２００のブロック図である。ＮＶＭ素子２００は、行と列に配列されたＮＶＭセルのアレイを含む。好ましくは、ＮＶＭ素子２００内のＮＶＭセルは、図５および図６に示したＮＶＭセル１００と構造的に同一とする。図７は、３行および３列に配列した９つのＮＶＭセルを有するＮＶＭ素子２００を示す。しかしながら、これは、本発明の限定ではない。本発明によれば、ＮＶＭ素子２００は、あらゆる数の行およびあらゆる数の列に配列したＮＶＭセルのアレイでも含むことが可能である。
【００３９】
ＮＶＭ素子２００内のＮＶＭセルは、それらの位置、例えば、アレイ内におけるそれらの行番号および列番号によってアドレスされる。第１行には、ＮＶＭセル１１０，１２０，１３０が、第１，第２，および第３列にそれぞれ配置されている。第２行には、ＮＶＭセル２１０，２２０，２３０が、第１，第２，および第３列にそれぞれ配置されている。第３行には、ＮＶＭセル３１０，３２０，３３０が、第１，第２，および第３列にそれぞれ配置されている。
【００４０】
ＮＶＭ素子２００のプログラムは、行プログラミング・ライン２０１，２０３，２０５および列プログラミング・ライン２０２，２０４，２０６を通じて行われる。行プログラミング・ライン２０１は、第１行内のＮＶＭセル１１０，１２０，１３０の行プログラミング端子に接続されている。行プログラミング・ライン２０３は、第２行内のＮＶＭセル２１０，２２０，２３０の行プログラミング端子に接続されている。行プログラミング・ライン２０５は、第３行内のＮＶＭセル３１０，３２０，３３０の行プログラミング端子に接続されている。列プログラミング・ライン２０２は、第１列内のＮＶＭセル１１０，２１０，３１０の列プログラミング端子に接続されている。列プログラミング・ライン２０４は、第２列内のＮＶＭセル１２０，２２０，３２０の列プログラミング端子に接続されている。列プログラミング・ライン２０６は、第３列内のＮＶＭセル１３０，２３０，３３０の列プログラミング・端子に接続されている。
【００４１】
アレイ内のメモリ・セル、例えば、ＮＶＭセル２２０を電気的にプログラムするには、行プログラミング・ライン２０１，２０５および列プログラミング・ライン２０２，２０６を基準電圧レベル、例えば、接地電圧レベルに結合する。アレイ内の各ＮＶＭセルの消去端子，基板端子，およびソース端子も、接地に結合する。行プログラミング・ライン２０３および列プログラミング・ライン２０４にプログラミング電圧を印加する。
【００４２】
プログラミング・プロセスの間、ＮＶＭセル１１０，１３０，３１０，３３０の行プログラミング端子および列プログラミング端子は、接地電圧レベルにある。したがって、ＮＶＭセル１１０，１３０，３１０，３３０は、ＮＶＭセル２２０をプログラムするプロセスには関与しない。
【００４３】
ＮＶＭセル２２０と同じ行内にある、ＮＶＭセル２１０，２３０は、それらの行プログラミング端子がプログラミング電圧レベルにあり、それらの列プログラミング端子が接地電圧レベルにある。ＮＶＭセル２１０，２３０の各々では、プログラミング電圧は、プログラミング・コンデンサ１２２（図５に示した），ならびにプログラミング・コンデンサ１２４，ＦＥＴ１２のゲート・コンデンサ，ＦＥＴ１４のゲート・コンデンサ，および消去コンデンサ２６（図５に示した）の並列結合を含む等価コンデンサの間で容量的に分割される。これらの各キャパシタンス値のために、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６（図６に示した）の誘電体層５６の間の電圧は、プログラミング電圧よりも大幅に低くなっている。例えば、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６（図６に示した）の誘電体層５６の間の電圧は、プログラミング電圧の半分にほぼ等しい場合もある。好ましくは、重大なトンネリングが発生しないように、この電圧を十分に低くする。したがって、ＮＶＭセル２１０，２３０は、ＮＶＭ素子２００内のＮＶＭセル２２０をプログラムするプロセスには関与しない。
【００４４】
ＮＶＭセル２２０と同じ列にある、ＮＶＭセル１２０，３２０は、それらの行プログラミング端子が接地電圧レベルにあり、それらの列プログラミング端子がプログラミング電圧レベルにある。ＮＶＭセル１２０，３２０の各々では、プログラミング電圧は、プログラミング・コンデンサ１２４（図５に示した），ならびにプログラミング・コンデンサ１２２，ＦＥＴ１２のゲート・コンデンサ，ＦＥＴ１４のゲート・コンデンサ，および消去コンデンサ２６（図５に示した）の並列結合を含む等価コンデンサの間で容量的に分割される。これらの各キャパシタンス値のために、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６（図６に示した）の誘電体層５６の間の電圧は、プログラミング電圧よりも大幅に低くなっている。例えば、ＦＥＴ１２のゲート誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６（図６に示した）の誘電体層５６の間の電圧は、プログラミング電圧の半分にほぼ等しい場合もある。好ましくは、重大なトンネリングが発生しないように、この電圧を十分に低くする。したがって、ＮＶＭセル１２０，３２０は、ＮＶＭ素子２００内のＮＶＭセル２２０をプログラムするプロセスには関与しない。ＮＶＭセル２２０では、プログラミング電圧は２つの等価なコンデンサ間で容量的に分割される。第１の等価コンデンサは、並列に結合されたプログラミング・コンデンサ１２２，１２４（図５に示した）を含み、第２の等価コンデンサは、並列に結合された、ＦＥＴ１２のゲート・コンデンサ，ＦＥＴ１４のゲート・コンデンサ，および消去コンデンサ２６（図５に示した）を含む。これらの各キャパシタンス値のために、ＦＥＴ１２の誘電体層５２，ＦＥＴ１４のゲート誘電体層５４，および消去コンデンサ２６（図６に示した）の誘電体層５６にかかるプログラミング電圧の部分は、プログラミング・コンデンサ１２２の誘電体層１５２およびプログラミング・コンデンサ１２４（図６に示した）の誘電体層１５４にかかるプログラミング電圧の部分よりも大きい。ＦＥＴ１２，１４の各ゲート誘電体層５２，５４の下、および消去コンデンサ２６の誘電体層５６の下にある電荷キャリア、例えば、電子は、フローティング・ゲート１５における高電圧によって引き寄せられる。ファウラー−ノルトハイム・トンネリング・プロセスにおいて、電荷キャリアは、ゲート誘電体層５２，ゲート誘電体層５４，および誘電体層５６を横切って、導電層６１の対応する部分に注入される。フローティング・ゲート１５は負に荷電される。プログラミング電圧がＮＶＭ素子２００から除去された後、注入されたキャリアは導電層６１に残り、フローティング・ゲート１５は負に荷電されたままとなる。したがって、第１論理値、例えば、論理１がＮＶＭセル２２０に格納される。即ち、ＮＶＭセル２２０はプログラムされる。
【００４５】
尚、ＮＶＭ素子２００内のＮＶＭセルは、ホット・キャリア注入プロセスによってプログラムすることも可能であることは理解されよう。ホット・キャリア注入プロセスによってＮＶＭ素子２００内のＮＶＭセルをプログラムする際、ＮＶＭセル内のｎ−チャネルＦＥＴは逆モードで動作する。図１および図２に示したＮＶＭセル１０を参照しながら先に説明したホット・キャリア注入プロセスと同様、ｎ−チャネルＦＥＴのチャネル領域から、ＮＶＭ素子２００内のＮＶＭセルのフローティング・ゲートに、キャリア、例えば、電子が注入される。
【００４６】
以上の説明から、電気的消去可能およびプログラム可能ＮＶＭ素子ならびに当該ＮＶＭ素子にアクセスする方法が提供されたことが認められよう。このＮＶＭ素子は、共通のフローティング・ゲートを共有する、２つのフローティング・ゲートＦＥＴを含む。また、ＮＶＭ素子は、フローティング・ゲートに結合された、プログラミング・コンデンサおよび消去コンデンサも含む。このＮＶＭ素子の製造プロセスは、既存のＣＭＯＳ製造プロセスと適合性があり、スケール・ダウンしたＦＥＴを用いる新しいプロセスにおいて容易に実施することができる。ＮＶＭ素子は、電荷をフローティング・ゲートに向けて移動させる、あるいはフローティング・ゲートから遠ざけるように移動させることによって、そのプログラムおよび消去を行う。本発明によれば、ＦＥＴのブレークダウン電圧は、プログラミング・プロセスおよび消去プロセスの間、バイアス電圧には殆ど制限を強いない。したがって、従来技術のＮＶＭ素子と比較して、ＮＶＭ素子の信頼性およびシリコン面積の効率が向上する。また、プログラミング・プロセスおよび消去プロセスの時間効率も改善される。ＮＶＭ素子からデータを読み出す場合、ＮＶＭ素子はＣＭＯＳ反転器のように動作し、反転器の出力における電圧は、論理ハイ電圧レベルに引き上げられるか、あるいは論理ロー電圧レベルに引き下げられる。したがって、センス・アンプを用いることなく、ＮＶＭ素子からデータが読み出される。センス・アンプを含む従来技術のメモリ素子と比較すると、本発明のＮＶＭ素子は、簡単であり、製造が容易であり、シリコン面積効率が高い。加えて、本発明のＮＶＭ素子は、電力効率も高く、低電力用途に適している。
【００４７】
以上、本発明の特定実施例について示しかつ説明したが、更に別の変更や改良も当業者には想起されよう。例えば、トレンチ，高濃度にドープしたシンカ(sinker)，および／または高濃度にドープした埋め込み層を用いて、ＮＶＭ素子の個々の素子間に信号分離を設けることが可能である。更に、ＮＶＭ素子は、ｎ導電性の半導体基板を用いて製造することも可能である。また、ＮＶＭ素子は、エピタキシャル成長させた半導体層または絶縁物上シリコン（ＳＯＩ）基板を用いて製造することも可能である。
【図面の簡単な説明】
【図１】本発明の第１実施例によるメモリ素子を示す図。
【図２】本発明の第１実施例によるメモリ素子を示す図。
【図３】本発明の第２実施例によるメモリ素子を示す図。
【図４】本発明の第２実施例によるメモリ素子を示す図。
【図５】本発明の第３実施例によるメモリ素子を示す図。
【図６】本発明の第３実施例によるメモリ素子を示す図。
【図７】本発明の第４実施例によるメモリ素子を示す図。
【符号の説明】
１０ ＮＶＭセル
１２，１４ フローティング・ゲート・トランジスタ
１５ フローティング・ゲート
１６ 第１ソース端子
１８ 第２ソース端子
２２ 第１基板端子
２４ 第２基板端子
２６ 消去コンデンサ
２７ 消去端子
２８ プログラミング・コンデンサ
２９ プログラミング端子
３５ シリコン基板
３６ 主面
４２，４６，４８ ｎ導電型ウエル
４９ フィールド酸化物領域
５１ 二酸化シリコン層
５２，５４ ゲート誘電体層
５６，５８ 誘電体層
６１ 導電層
６２ ソース領域
６３，６５ ドレイン領域
６４ ソース領域
６６，６８ ｐ導電型ドープ領域
６７，６９ ｎ導電型ドープ領域
７２，７４ 基板接触領域
７３，７５ チャネル領域
７６，７８ 絶縁層
８１〜８９ メタライゼーション領域
９０ ＮＶＭセル
１００ ＮＶＭセル
１１０，１２０，１３０ ＮＶＭセル
１２２，１２４ プログラミング・コンデンサ
１４２，１４４ ウエル
１５２，１５４ 誘電体層
１６２，１６４ ｐ導電型ドープ領域
１６３，１６５ ｎ導電型ドープ領域
１７３ メタライゼーション領域
２００ ＮＶＭセル
２１０，２２０，２３０ ＮＶＭセル
３１０，３２０，３３０ ＮＶＭセル
２０１，２０３，２０５ 行プログラミング・ライン
２０２，２０４，２０６ 列プログラミング・ライン
Claims (4)
- 半導体基板上に形成された単一層ゲート不揮発性メモリ素子であって：
フローティング・ゲート，第１電流導通電極に結合されたソース領域，および第２電流導通電極に結合されたドレイン領域を有する第１フローティング・ゲート・トランジスタ；
前記第１フローティング・ゲート・トランジスタの前記フローティング・ゲートに結合されているフローティング・ゲート，第３電流導通電極に結合されたソース領域，および前記第２電流導通電極に結合されたドレイン領域を有する第２フローティング・ゲート・トランジスタ；
前記第１フローティング・ゲート・トランジスタの前記フローティング・ゲートに結合されている第１の電極と、前記半導体基板内の第１ウエルにより形成された第２の電極とを有するプログラミング・コンデンサ；および
前記第１フローティング・ゲート・トランジスタの前記フローティング・ゲートに結合されている第３の電極と、前記半導体基板内の第２ウエルにより形成された第４の電極とを有する消去コンデンサ；
から成り、前記消去コンデンサのキャパシタンスは第１及び第２のフローティング・ゲート・トランジスタのゲート・キャパシタンスよりも小さく、前記プログラミング・コンデンサのキャパシタンスは前記第１及び第２のフローティング・ゲート・トランジスタのゲート・キャパシタンスの和と前記消去コンデンサのキャパシタンスとの和よりも大きいことを特徴とする単一層ゲート不揮発性メモリ素子。 - 単一層ゲート不揮発性メモリ素子であって：
主面を有する半導体物質の本体；
前記半導体物質の本体内にある第１導電型の第１ウエル；
前記半導体物質の本体内にある第１導電型の第２ウエル；
前記半導体物質の本体内にある第１導電型の第３ウエル；
ここで、前記半導体物質は第２導電型を有し、
前記第１ウエル内にある第２導電型の第１ソース領域；
前記第１ウエル内にある第２導電型の第１ドレイン領域；
前記第１ウエル内にあり、前記第１ドレイン領域から前記第１ソース領域を分離する第１チャネル領域；
前記第１チャネル領域の上に位置する第１ゲート誘電体層；
前記第１ウエル、前記第２ウエル、および前記第３ウエルの外側の、前記半導体物質の本体の部分にある、第１導電型の第２ソース領域；
前記半導体物質の本体の前記部分内にあり、前記第１ドレイン領域に電気的に結合されている第１導電型の第２ドレイン領域；
前記半導体物質の本体の前記部分内にあり、前記第２ドレイン領域から前記第２ソース領域を分離する第２チャネル領域；
前記第２チャネル領域の上に位置する第２ゲート誘電体層；
前記第２ウエルの上に位置する第１誘電体層；
前記第２ウエル内にある第１コンタクト領域；
前記第３ウエルの上に位置する第２誘電体層；
前記第３ウエル内にある第２コンタクト領域；および
前記半導体の本体上にある導電層であって、該導電層の第１部分は前記第１ゲート誘電体層の上に位置し、前記導電層の第２部分は前記第２ゲート誘電体層の上に位置し前記導電層の前記第１部分に電気的に結合され、前記導電層の第３部分は前記第１誘電体層の上に位置し前記導電層の前記第１部分に電気的に結合され、前記導電層の第４部分は前記第２誘電体層の上に位置し前記導電層の前記第１部分に電気的に結合されている、導電層；
から成り、前記第１ソース領域，前記第１チャネル領域，前記第１ドレイン領域，前記第１ゲート誘電体層，および前記導電層の前記第１部分は、第１フローティング・ゲート電界効果トランジスタを形成し、前記第２ソース領域，前記第２チャネル領域，前記第２ドレイン領域，前記第２ゲート誘電体層，および前記導電層の前記第２部分は、第２フローティング・ゲート電界効果トランジスタを形成し、前記第１コンタクト領域，前記第２ウエル，前記第１誘電体層，および前記導電層の前記第３部分は、消去コンデンサを形成し、前記第２コンタクト領域，前記第３ウエル，前記第２誘電体層，および前記導電層の前記第４部分は、プログラミング・コンデンサを形成し、前記消去コンデンサのキャパシタンスは第１及び第２のフローティング・ゲート・トランジスタのゲート・キャパシタンスよりも小さく、前記プログラミング・コンデンサのキャパシタンスは前記第１及び第２のフローティング・ゲート・トランジスタのゲート・キャパシタンスの和と前記消去コンデンサのキャパシタンスとの和よりも大きいことを特徴とする単一層ゲート不揮発性メモリ素子。 - 前記第１ウエルと前記第３ウエルとが結合されていることを特徴とする、請求項２記載の単一層ゲート不揮発性メモリ素子。
- 前記半導体物質の本体内にある、第１導電型の第４ウエル；
前記第４ウエルの上に位置する第３誘電体；および
前記第４ウエル内にある第３コンタクト領域
を更に含み、前記導電層の第５部分は前記第３誘電体層の上に位置し、前記導電層の前記第１部分に電気的に結合されており、前記第３コンタクト領域，前記第４ウエル，前記第３誘電体層，および前記導電層の前記第５部分は第２プログラミング・コンデンサを形成することを特徴とする請求項２記載の単一層ゲート不揮発性メモリ素子。
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