KR101355623B1 - 수평 전극 구조가 개선된 수직형 저항 변화 메모리 소자 및 그 제조방법 - Google Patents
수평 전극 구조가 개선된 수직형 저항 변화 메모리 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR101355623B1 KR101355623B1 KR1020120083571A KR20120083571A KR101355623B1 KR 101355623 B1 KR101355623 B1 KR 101355623B1 KR 1020120083571 A KR1020120083571 A KR 1020120083571A KR 20120083571 A KR20120083571 A KR 20120083571A KR 101355623 B1 KR101355623 B1 KR 101355623B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- conductive
- resistance change
- forming
- vertical
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 230000008859 change Effects 0.000 claims abstract description 81
- 239000000463 material Substances 0.000 claims abstract description 54
- 239000004020 conductor Substances 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 167
- 239000011229 interlayer Substances 0.000 claims description 30
- 230000015654 memory Effects 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 2
- 239000010408 film Substances 0.000 description 17
- 230000008569 process Effects 0.000 description 11
- 229910044991 metal oxide Inorganic materials 0.000 description 9
- 150000004706 metal oxides Chemical class 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 238000011161 development Methods 0.000 description 6
- 229910052718 tin Inorganic materials 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000002346 layers by function Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052726 zirconium Inorganic materials 0.000 description 3
- 229910003410 La0.7Ca0.3MnO3 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910000314 transition metal oxide Inorganic materials 0.000 description 2
- 229910002370 SrTiO3 Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010291 electrical method Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 수평 방향으로 연장되고 절연층을 사이에 두고 적층된 복수의 수평 전극과 수직 방향으로 연장된 수직 전극이 만나는 교차점에 저항변화 물질층을 형성한 수직형 저항변화 메모리에서 선택 식각비가 상이한 도전물질을 이용해 수평 전극을 복층으로 구성하여 피뢰침 형상을 갖도록 함으로써, 저항 변화 물질층의 스위칭 균일성을 향상시킨 수직형 저항 변화 메모리 소자 및 그 제조방법에 관한 것이다.
Description
본 발명은 수직형 저항 변화 메모리(ReRAM: Resistance change RAM) 소자 및 그 제조방법에 관한 것으로, 더욱 자세하게는 수평 방향으로 연장되고 절연층을 사이에 두고 적층된 복수의 수평 전극과 수직 방향으로 연장된 수직 전극이 만나는 교차점에 저항변화 물질층을 형성한 수직형 저항변화 메모리에서 수평 전극을 선택 식각비가 상이한 도전물질로 복층으로 구성하여 피뢰침 형상을 갖도록 한 수직형 저항 변화 메모리 소자 및 그 제조방법에 관한 것이다.
정보화 산업시대의 발달과 함께 전자 산업, 특히 그 중에서도 PC 산업과 통신 산업의 발달로 모바일(Mobile) 기기들이 발전하게 되었다. 즉 PC 산업과 통신 산업이 팽창되면서 기존의 기술 개발 속도를 능가하는 급속한 고기능화와 다기능화가 요구되고 있다. 전통적인 관점에서 보면 반도체 소자는 고성능화 다기능화를 위해서 주어진 면적 내에 다양한 회로를 구성하는 방법이 주된 발전의 방향이 되어 왔다. 이를 위해서 제조 공정 기술의 미세화가 가장 중점적으로 추진되어 왔으며, 지금까지는 무어의 법칙을 만족시키면서 지속되어 왔다. 특히 최근 각광받고 있는 비휘발성 메모리인 플레시(FLASH) 메모리 소자의 경우 스케일링(Scaling)의 어려움이 있어서, 차세대 테라비트급 비휘발성 메모리를 개발하기 위해서는 새로운 반도체 소자용 특성 물질에 기반을 둔 메모리 소자의 개발이 시급한 실정이다.
이러한 측면에서, 저항 변화 메모리(ReRAM)는 간단한 공정과 우수한 온/오프(On/Off) 특성으로 인해서 가장 유망한 차세대 비휘발성 메모리 소자로 부상하게 되었다. 저항 변화 메모리에 대한 연구는 아직 기술 개발의 초기 단계로 세계적인 수준의 기술과 우리나라의 기술 격차가 그다지 크지 않은 상태이므로 진입 장벽이 낮은 편이어서 핵심기술을 확보하기 위한 연구가 활발하게 진행되고 있다.
저항 변화 메모리는 일반적으로, 금속 산화물을 이용하여 금속/금속 산화물/금속(MIM)의 구조를 갖고 있으며, 적당한 전기적 신호를 금속 산화물에 인가하면 금속 산화물의 저항이 큰 상태(High Resistance State, HRS 또는 OFF state)에서 저항이 작은 상태(Low Resistance State, LRS 또는 ON state), 또는 그 반대의 상태로 바뀌게 되어 메모리 소자로서의 특성이 나타나게 된다. ON/OFF 스위칭 메모리 특성을 구현하는 전기적 방식에 따라 전류 제어 부성 미분 저항(Current Controlled Negative Differential Resistance, CCNR) 또는 전압 제어 부성 미분 저항(Voltage Controlled Negative Differential Resistance, VCNR)으로 분류될 수 있으며, VCNR의 경우 전압이 증가함에 따라 전류가 큰 상태에서 작아지는 상태로 변화하는 특징을 보이는데 이때 나타나는 큰 저항 차이를 이용하여 메모리 특성을 구현할 수 있다.
인가되는 전압에 따라 저항 상태가 바뀌게 되는 금속 산화물의 스위칭 특성에 대하여 많은 연구가 오랫동안 진행되어 왔으며 그 결과 크게 2가지 스위칭 모델이 제시되었다.
첫째는 금속 산화물 내부에 어떤 구조적인 변화가 야기되어 본래의 금속 산화물과 저항 상태가 다른 전도성이 큰 통로(path)가 형성되는데, 이것이 전도성 필라멘트(conducting filament) 모델이다. 이 모델에 따르면 전기적 스트레스 (일반적으로 forming process라고 함)에 의해 박막 내부로 전극 금속 물질이 확산 또는 주입되거나 박막 내 결함 구조의 재배열에 의해 전도성이 매우 높은 전도성 필라멘트가 형성된다는 것이다. 이 전도성 필라멘트는 국부적 영역에서의 줄 히팅(joule heating)에 의해 전도성 필라멘트의 파괴가 발생하며 박막 내 온도, 박막 외부 온도, 인가된 전기장, 공간 전하(space charge) 현상 등과 같은 요인에 의해 전도성 필라멘트가 재형성되는 현상이 반복적으로 발생함에 따라 스위칭 특성이 나타난다는 것이다.
둘째는 금속 산화물 내부에 존재하는 많은 트랩(trap)들에 의한 스위칭 모델이다. 일반적으로 금속 산화물에는 금속 입자나 산소 입자와 관련된 많은 트랩이 존재하게 되며 이 트랩에 전하가 충전 및 방전(charging or discharging)되면 전극과 박막 계면에서 밴드 벤딩(band bending)이 발생하거나 공간 전하에 의해 내부 전기장의 변화를 일으키게 되어 스위칭 특성이 나타난다고 한다.
이러한 메커니즘들을 통해 저항 변화 메모리(ReRAM) 소자는 기존의 플래시 메모리보다 매우 빠른 동작 속도 (수십 nsec)를 나타내며 DRAM과 같이 낮은 전압 (2~5 V 이하)에서도 동작이 가능하다. 또한 SRAM과 같은 빠른 읽기-쓰기가 가능하고, 메모리 소자가 간단한 구조를 가지기 때문에 공정상 발생할 수 있는 결함을 감소시킬 수 있을 뿐 아니라 동시에 공정비용을 줄일 수 있어 값싼 메모리 소자 제작이 가능하다는 장점이 있다. 더구나 우주복사선이나 전자파 등에 영향을 받지 않아 우주공간에서도 제 기능을 발휘할 수 있으며 1010회 이상의 쓰기와 지우기를 반복하여도 메모리 성능에 저하가 없다.
이러한 장점으로 인해 저장 매체가 필요한 모든 기기에 적용이 가능하며 특히, 내장형 집적회로(embedded IC)와 같이 시스템 온 어 칩(system-on-a chip;SoC)화 되어가는 메모리 소자의 용도에 적합한 특성을 가지고 있다.
이와 같은 장점에도 불구하고 아직까지 저항변화 메모리는 정확한 스위칭 메커니즘이 알려져 있지 않아 재현성에 상당한 약점을 지니고 있으며, 이 밖에도 각 소자 간 동작 전압, 전류, 내구력 등 약간의 편차가 존재한다. 따라서 저항 변화 메모리(ReRAM)가 실제 제품화하기 위해서는 위에서 언급한 문제들을 해결하기 위한 신재료 개발, 스위칭 메카니즘 규명, 공정개발, 공정 장비, 회로 설계 등에 있어서 종합적인 연구개발이 필요한 상황이다.
한편, 최근에는 저항 변화 메모리(ReRAM) 소자의 집적도를 향상시키기 위해 수평 방향으로 연장되는 복수의 수평 전극과 수직방향으로 연장되는 복수의 수직 전극이 크로스 포인트 구조에 배치되고, 상기 크로스 포인트에 저항변화 물질층을 형성한 메모리 소자가 제안되었다.
일본 공개특허공보2011-129639호에 제안된 저항변화 메모리 소자는 수평 방향으로 연장되는 복수의 수평 전극과 수직 방향으로 연장되는 복수의 수직 전극이 크로스 포인트 구조에 배치되는 저항 변화 메모리 소자로, 각 전극의 대향 영역에 정류 절연막, 도전층 및 저항 가변막이 설치되고, 정류 절연막은 수평 전극 및 수직 전극의 일측면에 접하여 설치되고, 저항 가변막은 수평 전극 및 수직 전극의 다른 방향의 측면에 접하여 설치되며, 도전층은 정류 절연막과 저항 가변막 사이에 설치되고, 수평 전극 방향 또는 수직 전극 방향의 단면에 있어서 인접하는 전극 간의 영역에서 분단되어 있다. 이와 같은 종래 기술은 수직형 전극과 수평 전극의 크로스 포인트에 저항 변화 메모리 셀을 형성하여 집적도를 향상시킬 수는 있다.
한편, 일반적으로 저항변화 메모리는 하부전극과 상부전극 사이에 인가되는 전압에 따라 저항변화 물질층 내에 전류 경로가 형성되거나, 형성된 전류 경로가 사라진다. 통상 전류 경로는 입자 경계(grain boundary)를 따라 발생된다. 그런데, 전류 경로 서로 다른 인가 전압에서 형성되므로 저항변화 물질층의 저항 변화를 일으키는 전압의 분포는 넓어진다. 즉, 저항변화 메모리는 명확히 두 개의 서로 다른 저항 상태를 갖지만, 두 저항 상태가 변화하기 시작하는 전압의 범위가 과도하게 넓다. 이와 같이, 저항 변화를 일으키는 전압의 분포가 넓은 경우, 저항변화 물질층의 저항 변화를 제한된 전압 범위에서 재현하기 어렵다. 이것은 동일한 인가 전압에서 저항변화 물질층이 동일한 저항 상태를 갖고 있어야 하는데, 실제는 그렇지 않을 수 있음을 의미한다.
따라서 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 수평 방향으로 연장되고 절연층을 사이에 두고 적층된 복수의 수평 전극과 수직 방향으로 연장된 수직 전극이 만나는 교차점에 저항변화 물질층을 형성한 수직형 저항변화 메모리에서, 수평 전극을 선택 식각비가 상이한 도전물질을 이용해 복층으로 구성하여 피뢰침 형상을 갖도록 함으로써, 저항 변화 물질층의 스위칭 균일성을 향상시킨 수직형 저항 변화 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 저항변화 메모리 소자는, 서로 일정 간격을 두고 적층되고 수평 방향으로 연장되며, 선택 식각비가 서로 상이한 도전성 물질을 이용해 복층 구조로 형성되는 복수의 수평 전극; 상기 복수의 수평 전극들 사이에 각각 형성된 층간 절연층; 상기 적층된 복수의 수평 전극들과 층간 절연층들을 수직 방향에서 관통하여 상기 수평 전극과 교차점을 갖도록 형성되는 복수의 수직 전극; 및 상기 수직 전극의 측벽을 따라 길이 방향으로 연장되게 형성되어 인가되는 전압에 따라 저항치가 가변되는 저항변화 물질층을 포함한다.
또한 상기 목적을 달성하기 위한 본 발명에 따른 저항변화 메모리 소자의 제조방법은, 수직형 저항 변화 메모리 소자의 제조 방법에 있어서, 기판 상에 층간 절연층과 도전층을 교대로 적층하되, 상기 도전층은 선택 식각비가 서로 상이한 도전성 물질을 복층 적층하는 단계; 상기 층간 절연층과 상기 도전층을 수직 방향으로 관통하면서 서로 일정 간격 이격되는 복수의 제1 개구부를 형성하여 수평 전극을 형성하는 단계; 상기 제1 개구부 내벽에 저항변화 물질층을 형성하는 단계; 및 상기 제1 개구부를 채우도록 상기 저항변화 물질층 상에 도전층을 매립하여 수직 전극을 형성하는 단계를 포함한다.
또한 상기 목적을 달성하기 위한 본 발명에 따른 저항변화 메모리 소자의 제조방법은, 수직형 저항 변화 메모리 소자의 제조 방법에 있어서, 기판 상에 층간 절연층과 도전층을 교대로 적층하되, 상기 도전층은 선택 식각비가 서로 상이한 도전성 물질을 복층 적층하는 단계; 상기 층간 절연층과 상기 도전층을 수직 방향으로 관통하면서 서로 일정 간격 이격되는 복수의 제1 개구부를 형성하여 수평 전극을 형성하는 단계; 상기 제1 개구부 내에 노출된 상기 수평 전극에 대해 선택 에칭하는 단계; 상기 제1 개구부 내벽에 저항변화 물질층을 형성하는 단계; 및 상기 제1 개구부를 채우도록 상기 저항변화 물질층 상에 도전층을 매립하여 수직 전극을 형성하는 단계를 포함한다.
상기와 같은 본 발명은, 수평 방향으로 연장되고 절연층을 사이에 두고 적층된 복수의 수평 전극과 수직 방향으로 연장된 수직 전극이 만나는 교차점에 저항변화 물질층을 형성한 수직형 저항변화 메모리에 있어서, 선택 식각비가 상이한 도전물질을 이용해 수평 전극을 복층으로 구성하여 피뢰침 형상을 갖도록 함으로써, 저항 변화 물질층의 스위칭 균일성을 향상시킬 수 있으며, 이에 따라 저항변화 메모리의 안정적인 동작이 가능한 효과가 있다.
도 1은 본 발명의 실시예에 따른 수직형 저항 변화 메모리 소자의 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 도 1의 A부분의 확대 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 수직형 저항 변화 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 도 1의 A부분의 확대 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 수직형 저항 변화 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도.
상술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되어 있는 상세한 설명을 통하여 보다 명확해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 수직형 저항 변화 메모리 소자의 단면도를 나타내고, 도 2a 및 도 2b는 본 발명의 실시예에 따른 도1의 A 부분의 확대 단면도를 나타낸다.
도 1을 참조하면, 기판(100) 상에 복수의 층간 절연층(102)들과 복수의 수평 전극(104)들이 교대로 적층된다. 이때 수평 전극은 TiN, W, Cu, Ag, Ni, Zr과 같은 도전성 물질로 형성된다. 본 발명에서는 이와 같은 수평 전극을 형성함에 있어 선택 식각비가 서로 다른 두가지 이상의 도전물질을 이용해 수평 전극을 제1 도전층(104a)/제2 도전층(104b)/제3 도전층(104c)과 같이 복층의 도전층으로 구성한다. 예를 들어, 수평 전극을 W/TiN/W 또는 W/Zr/W와 같이 복층의 도전층으로 구성할 수 있다. 수평 전극(104)의 두께는 약 30nm일 수 있으며, 이때 중간에 형성되는 제2 도전층(104b)의 두께는 5nm이하로 형성될 수 있다.
도 2a는 수직 전극을 형성하기 위한 개구부를 형성한 후, 수평 전극에 대한 별도의 선택 에칭 공정을 수행하지 않은 경우를 나타내고, 도 2b는 수평 전극에 대해 별도의 선택 에칭 공정을 수행한 경우를 나타낸다.
도 2a 및 도 2b를 참조하면, 수평 전극(104)은 제1 도전층(104a), 상기 제1 도전층(104a) 상에 5nm이하로 형성되고, 제1 도전층(104a)과 선택 식각비가 상이한 물질로 형성되는 제2 도전층(104b)과, 상기 제2 도전층(104b) 상에 형성되고, 상기 제1 도전층(104a)과 동일한 물질로 형성되는 제3 도전층(104c)으로 구성된다. 도 2a와 같이, 수직 전극을 위한 개구부를 형성하기 위해 적층된 수평 전극들을 관통하도록 선택 에칭 공정을 수행하게 되는데, 수평 전극(104)을 구성하는 복층 구조의 도전층들(104a 내지 104c)은 서로 다른 물질로 구성되어 중간층에 위치한 제2 도전층(104b)은 제1 및 제3 도전층(104a, 104c)에 비해 돌출되는 형태를 갖게 된다. 이에 따라 수평 전극(104)은 피뢰침 구조를 가지게 된다. 도 2b는 수직 전극을 위한 개구부를 형성한 후, 수평 전극에 대해 추가적인 선택 에칭 공정을 수행한 결과를 나타내는 것으로, 이에 따라 중간층에 위치한 제2 도전층(104b)은 제1 및 제3 도전층(104a, 104c)에 비해 더욱 돌출되는 형태를 갖게 된다. 이에 따라 수평 전극(104)은 피뢰침 구조를 가지게 된다.
복수의 수직 전극(110)들은 상기 층간 절연층(102)들과 수평 전극(104)들을 수직으로 관통하도록 형성된다. 여기서 수직 전극(106)들은 금속 도전체로, 예를 들어, Pt, Ti, TiN, TaN, W, Cu, Ag, Ni, Zr 등일 수 있다. 그리고 상기 층간 절연층(102)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막으로 형성될 수 있다.
저항변화 물질층(106)은 수직 전극(110)이 형성되는 개구부의 내벽을 따라 상기 층간 절연층(102)들 및 수평 전극(104)들과 접하도록 컵 형상으로 형성된다. 상기 저항 물질층(106)은 원자층 증착법(ALD) 또는 화학기상증착법(CVD)을 이용해 5 nm 두께를 갖도록 형성될 수 있다.
상기 저항 변화 물질층(106)은 인가되는 전압에 따라 저저항 상태와 고저항 상태를 반복적으로 변화할 수 있는 물질로, HfO, MnO, TiO, TaO, NiO와 같은 전이금속 산화물, Pr0.7Ca0.3MnO3 (PCMO), La0.7Ca0.3MnO3 (LCMO), Nb-doped SrTiO3 등의 상변화 물질, 페로브스카이트 물질 등이 있을 수 있다.
상기 저항변화 물질층(106) 상에는 필요에 따라 선택적으로 선택소자를 위한 스위칭층(108)이 형성될 수 있다. 스위칭층(108)은 도전층과 선택소자 기능층으로 구성될 수 있다. 상기 도전층은 도전성을 갖는 재료로, 금속, 실리사이드, 산화물, 질화물, 또는 불순물이 도핑된 실리콘 등일 수 있으며, 상기 선택소자 기능층은 공급되는 전압의 크기나 극성에 따라 통과 전류량을 제어하는 절연 재료로, 예를 들어, 실리콘 질화막이나 알루미나 등의 고유전체 절연막일 수 있다.
수직 전극(110)들은 스위칭층(108)과 접하면서 개구부를 도전물질로 채워 형성된다. 복수의 수직 전극(110)들은 그 상부에 형성된 비트 라인(112)을 통해 서로 전기적으로 연결된다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 수직형 저항 변화 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명에 따른 수직형 저항 변화 메모리 소자를 제조하기 위해 먼저, 도 2a에 도시되 바와 같이 기판(100) 상에 층간 절연층(102) 및 도전층(104)을 수직 방향으로 반복하여 적층한다. 이때 수평 전극은 TiN, W, Cu, Ag, Ni, Zr과 같은 도전성 물질로 형성될 수 있는데, 본 발명에서는 이와 같은 수평 전극을 형성함에 있어 선택 식각비가 서로 다른 두가지 이상의 도전물질을 이용해 수평 전극을 제1 도전층(104a)/제2 도전층(104b)/제3 도전층(104c)과 같이 복층의 도전층으로 구성한다. 예를 들어, 수평 전극을 W/TiN/W 또는 W/Zr/W와 같이 복층의 도전층으로 구성할 수 있다. 수평 전극(104)의 두께는 약 30nm일 수 있으며, 이때 중간에 형성되는 제2 도전층(104b)의 두께는 5nm이하로 형성될 수 있다.
상기 층간 절연층(102) 및 도전층(104)들은 스퍼터링을 통해 형성될 수 있다. 그리고 상기 층간 절연층(102)은 30nm 두께로 형성될 수 있으며, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막일 수 있다.
도 3b를 참조하면, 최상부에 위치하는 층간 절연층(102) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막(102)들 및 도전층(104)들을 순차적으로 식각함으로써 제1 개구부(114)들을 형성한다. 상기 제1 개구부(114)의 저면에는 상기 기판(100) 표면이 노출되도록 한다. 그리고 제1 개구부(114)들은 30nm 폭을 갖고, 서로 30nm 간격 떨어지도록 형성될 수 있다. 이에 따라 수평 전극(104)과 층간 절연층(102)이 형성된다. 이와 같이 제1 개구부(114)를 형성한 후, 도 2b를 통해 설명한 바와 같이 수평 전극에 대해 추가적인 선택 에칭 공정을 수행할 수 있다.
도 3c를 참조하면, 상기 최상부에 위치하는 층간 절연층(102) 상 및 제1 개구부(114)들의 내벽을 따라 저항변화 물질층(106)이 형성된다. 상기 저항 변화 물질층(106)은 인가되는 전압에 따라 저저항 상태와 고저항 상태를 반복적으로 변화할 수 있는 물질로, 전이금속 산화물, 상변화 물질, 페로브스카이트 물질 등이 있을 수 있다. 상기 저항변화 물질층(106)은 원자 층착법(ALD) 또는 물리 기상 증착법 또는 화학 기상 증착법을 사용하여 증착될 수 있으며, 5nm 두께로 형성된다.
도 3d를 참조하면, 상기 저항변화 물질층(106) 상에는 필요에 따라 선택적으로 스위칭층(108)이 형성될 수 있다. 상기 스위칭층(108)은 도전층과 선택소자 기능층으로 구성될 수 있으며, 상기 도전층은 도전성을 갖는 재료로, 금속, 실리사이드, 산화물, 질화물, 또는 불순물이 도핑된 실리콘 등일 수 있다. 또한 상기 선택소자 기능층(109)은 공급되는 전압의 크기나 극성에 따라 통과 전류량을 제어하는 절연 재료로 이루어지며, 예를 들어, 실리콘 질화막이나 알루미나 등의 고유전체 절연막일 수 있다.
도 3e를 참조하면, 상기 제1 개구부(114) 내에 형성된 저항변화 물질층(106)과, 스위칭층(108)을 제외하고 최상부에 위치한 층간 절연층(102) 상에 형성된 저항변화 물질층(106)과 스위칭층(108)을 제거한다. 그리고, 상기 제1 개구부(114) 내의 상기 스위칭층(108) 상에 수직 전극을 위한 도전 물질을 채워 넣는다. 상기 제1 개구부(114) 내에 도전 물질을 보이드 없이 채우기 위해서는 스텝 커버러지 특성이 양호한 물질을 사용하여 증착하는 것이 바람직하다. 예를 들어, 도전 물질은 Pt, Ti, TiN, TaN, W 등일 수 있다. 이에 따라 수직 전극(110)이 형성된다.
그리고 상기 수직 전극(110)들 및 상기 최상부에 위치한 층간 절연층(102) 상에 도전막(도시되지 않음)을 형성한다. 이 후, 상기 도전막을 사진 식각 공정을 통해 패터닝함으로써, 상기 수직 전극(110)들의 상부를 서로 연결시키는 비트 라인(112)들을 형성한다.
이상에서 설명한 바와 같이 본 발명은, 수평 방향으로 연장되고 절연층을 사이에 두고 적층된 복수의 수평 전극과 수직 방향으로 연장된 수직 전극이 만나는 교차점에 저항변화 물질층을 형성한 수직형 저항변화 메모리에 있어서, 선택 식각비가 상이한 도전물질을 이용해 수평 전극을 복층으로 구성하여 피뢰침 형상을 갖도록 함으로써, 저항 변화 물질층의 스위칭 균일성을 향상시킬 수 있어, 저항변화 메모리의 안정적인 동작이 가능하다.
한편, 본 발명의 실시 예에서는 1D1R 구조의 저항변화 메모리 셀에 대해 설명하였다. 하지만, 선택소자가 필요없는 저항변화 물질을 사용하는 경우에는 스위칭층 없이 저항변화 물질층(106)만으로 형성될 수 있다.
따라서 이상에 설명한 본 발명의 실시예는 하나의 실시예에 불가하며, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다. 따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 102: 층간 절연층
104: 수평 전극 104a: 제1 도전층
104b: 제2 도전층 104c: 제3 도전층
106: 저항변화 물질층 108: 스위칭층
110: 수직 전극 112: 비트라인
104: 수평 전극 104a: 제1 도전층
104b: 제2 도전층 104c: 제3 도전층
106: 저항변화 물질층 108: 스위칭층
110: 수직 전극 112: 비트라인
Claims (13)
- 서로 일정 간격을 두고 적층되고 수평 방향으로 연장되며, 선택 식각비가 서로 상이한 도전성 물질을 이용해 복층 구조로 형성되는 복수의 수평 전극;
상기 복수의 수평 전극들 사이에 각각 형성된 층간 절연층;
상기 적층된 복수의 수평 전극들과 층간 절연층들을 수직 방향에서 관통하여 상기 수평 전극과 교차점을 갖도록 형성되는 복수의 수직 전극; 및
상기 수직 전극의 측벽을 따라 길이 방향으로 연장되게 형성되어 인가되는 전압에 따라 저항치가 가변되는 저항변화 물질층
을 포함하는 수직형 저항 변화 메모리 소자.
- 제 1 항에 있어서,
상기 수평 전극은,
제1 도전층;
상기 제1 도전층 상에 형성되고, 상기 제1 도전층과 선택 식각비가 다른 물질의 제2 도전층; 및
상기 제2 도전층 상에 형성되고, 상기 제1 도전층과 동일한 물질의 제3 도전층
을 포함하는 수직형 저항 변화 메모리 소자. - 제 2 항에 있어서,
상기 제2 도전층은,
상기 수평 전극의 두께가 30nm인 경우, 0nm 초과 5nm 이하의 두께로 형성되는 수직형 저항 변화 메모리 소자.
- 제 2 항에 있어서,
상기 수평 전극과 상기 저항변화 물질층 사이에 위치하는 스위칭층을 더 포함하는 수직형 저항 변화 메모리 소자.
- 제 2 항에 있어서,
상기 수평 전극 및 상기 수직 전극은,
금속 도전체를 포함하는 수직형 저항 변화 메모리 소자.
- 수직형 저항 변화 메모리 소자의 제조 방법에 있어서,
(a) 기판 상에 층간 절연층과 도전층을 교대로 적층하되, 상기 도전층은 선택 식각비가 서로 상이한 도전성 물질을 복층 적층하는 단계;
(b) 상기 층간 절연층과 상기 도전층을 수직 방향으로 관통하면서 서로 일정 간격 이격되는 복수의 제1 개구부를 형성하여 수평 전극을 형성하는 단계;
(c) 상기 제1 개구부 내벽에 저항변화 물질층을 형성하는 단계; 및
(d) 상기 제1 개구부를 채우도록 상기 저항변화 물질층 상에 도전층을 매립하여 수직 전극을 형성하는 단계
를 포함하는 수직형 저항 변화 메모리 소자의 제조방법.
- 제 6 항에 있어서,
상기 (d) 단계 후, 최상층에 위치한 상기 층간 절연층 상에 도전층을 형성하고, 패터닝을 통해 비트 라인을 형성하는 단계를 더 포함하는 수직형 저항 변화 메모리 소자의 제조방법.
- 제 7 항에 있어서,
상기 (a) 단계에서 복층 구조의 도전층은,
상기 층간 절연층 상에 제1 도전성 물질층을 형성하고, 상기 제1 도전성 물질층 상에 상기 제1 도전성 물질층과 선택 식각비가 다른 물질의 제2 도전성 물질층을 형성하며, 상기 제2 도전성 물질층 상에 상기 제1 도전성 물질층과 동일한 물질의 제3 도전성 물질층을 형성하는 것에 의해 달성되는 수직형 저항 변화 메모리 소자의 제조방법.
- 제 8 항에 있어서,
상기 제2 도전층은,
상기 수평 전극의 두께가 30nm인 경우, 0nm 초과 5nm 이하의 두께로 형성되는 수직형 저항 변화 메모리 소자의 제조방법.
- 수직형 저항 변화 메모리 소자의 제조 방법에 있어서,
(a) 기판 상에 층간 절연층과 도전층을 교대로 적층하되, 상기 도전층은 선택 식각비가 서로 상이한 도전성 물질을 복층 적층하는 단계;
(b) 상기 층간 절연층과 상기 도전층을 수직 방향으로 관통하면서 서로 일정 간격 이격되는 복수의 제1 개구부를 형성하여 수평 전극을 형성하는 단계;
(c) 상기 제1 개구부 내에 노출된 상기 수평 전극에 대해 선택 에칭하는 단계;
(d) 상기 제1 개구부 내벽에 저항변화 물질층을 형성하는 단계; 및
(e) 상기 제1 개구부를 채우도록 상기 저항변화 물질층 상에 도전층을 매립하여 수직 전극을 형성하는 단계
를 포함하는 수직형 저항 변화 메모리 소자의 제조방법. - 제 10 항에 있어서,
상기 (e) 단계 후, 최상층에 위치한 상기 층간 절연층 상에 도전층을 형성하고, 패터닝을 통해 비트 라인을 형성하는 단계를 더 포함하는 수직형 저항 변화 메모리 소자의 제조방법.
- 제 11 항에 있어서,
상기 (a) 단계에서 복층 구조의 도전층은,
상기 층간 절연층 상에 제1 도전성 물질층을 형성하고, 상기 제1 도전성 물질층 상에 상기 제1 도전성 물질층과 선택 식각비가 다른 물질의 제2 도전성 물질층을 형성하며, 상기 제2 도전성 물질층 상에 상기 제1 도전성 물질층과 동일한 물질의 제3 도전성 물질층을 형성하는 것에 의해 달성되는 수직형 저항 변화 메모리 소자의 제조방법.
- 제 12 항에 있어서,
상기 제2 도전층은,
상기 수평 전극의 두께가 30nm인 경우, 0nm 초과 5nm 이하의 두께로 형성되는 수직형 저항 변화 메모리 소자의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120083571A KR101355623B1 (ko) | 2012-07-31 | 2012-07-31 | 수평 전극 구조가 개선된 수직형 저항 변화 메모리 소자 및 그 제조방법 |
| US14/396,203 US20150162383A1 (en) | 2012-06-28 | 2013-06-25 | Vertical resistive random access memory device, and method for manufacturing same |
| PCT/KR2013/005570 WO2014003396A1 (ko) | 2012-06-28 | 2013-06-25 | 수직형 저항 변화 메모리 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120083571A KR101355623B1 (ko) | 2012-07-31 | 2012-07-31 | 수평 전극 구조가 개선된 수직형 저항 변화 메모리 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101355623B1 true KR101355623B1 (ko) | 2014-01-27 |
Family
ID=50146455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120083571A KR101355623B1 (ko) | 2012-06-28 | 2012-07-31 | 수평 전극 구조가 개선된 수직형 저항 변화 메모리 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101355623B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101511871B1 (ko) | 2013-12-12 | 2015-04-13 | 한양대학교 산학협력단 | ３ 차원 상변화 메모리 및 그 제조 방법 |
| KR20180064842A (ko) * | 2016-12-06 | 2018-06-15 | 삼성전자주식회사 | 반도체 소자 |
| US11177321B2 (en) | 2019-10-23 | 2021-11-16 | Winbond Electronics Corp. | Resistive random access memories and method for fabricating the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100920836B1 (ko) | 2007-12-26 | 2009-10-08 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 및 그 제조 방법 |
| KR20110132865A (ko) * | 2010-06-03 | 2011-12-09 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| KR101167551B1 (ko) | 2011-03-07 | 2012-07-23 | 서울대학교산학협력단 | 수평형 선택소자를 갖는 3차원 메모리 셀 스텍 |
-
2012
- 2012-07-31 KR KR1020120083571A patent/KR101355623B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100920836B1 (ko) | 2007-12-26 | 2009-10-08 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 및 그 제조 방법 |
| KR20110132865A (ko) * | 2010-06-03 | 2011-12-09 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| KR101167551B1 (ko) | 2011-03-07 | 2012-07-23 | 서울대학교산학협력단 | 수평형 선택소자를 갖는 3차원 메모리 셀 스텍 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101511871B1 (ko) | 2013-12-12 | 2015-04-13 | 한양대학교 산학협력단 | ３ 차원 상변화 메모리 및 그 제조 방법 |
| KR20180064842A (ko) * | 2016-12-06 | 2018-06-15 | 삼성전자주식회사 | 반도체 소자 |
| KR102551799B1 (ko) * | 2016-12-06 | 2023-07-05 | 삼성전자주식회사 | 반도체 소자 |
| US11177321B2 (en) | 2019-10-23 | 2021-11-16 | Winbond Electronics Corp. | Resistive random access memories and method for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2014003396A1 (ko) | 수직형 저항 변화 메모리 소자 및 그 제조방법 | |
| US8716780B2 (en) | Three-dimensional memory array stacking structure | |
| CN104766925B (zh) | 通过在HK HfO之前沉积Ti覆盖层改善RRAM的数据保持 | |
| US8618526B2 (en) | Nonvolatile memory device and manufacturing method thereof | |
| TWI462357B (zh) | 用於高密度記憶體之垂直記憶體單元 | |
| CN104871313B (zh) | 存储装置和存储装置制造方法 | |
| JP5996324B2 (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| US8598564B2 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| CN103117359B (zh) | 一种高可靠性非挥发存储器及其制备方法 | |
| KR101925449B1 (ko) | 가변 저항 메모리 장치 및 그 제조 방법 | |
| KR20130107878A (ko) | 가변 저항 메모리 장치 및 그 제조 방법 | |
| KR20130120696A (ko) | 가변 저항 메모리 장치 및 그 제조 방법 | |
| KR20100078943A (ko) | 저항성 램 소자의 제조방법 | |
| CN113196490A (zh) | 包含双终端选择器的三维nand存储器器件及其使用和制造方法 | |
| KR101009334B1 (ko) | 저항성 메모리 소자 및 그 제조 방법 | |
| US9257486B2 (en) | RRAM array having lateral RRAM cells and vertical conducting structures | |
| KR101355623B1 (ko) | 수평 전극 구조가 개선된 수직형 저항 변화 메모리 소자 및 그 제조방법 | |
| KR101418051B1 (ko) | 공통 선택소자를 갖는 수직형 저항 변화 메모리 소자 및 그 제조방법 | |
| US20140138607A1 (en) | Non-volatile memory device and manufacturing method thereof | |
| KR101355622B1 (ko) | 수직형 저항 변화 메모리 소자 및 그 제조방법 | |
| KR20180121260A (ko) | 크로스-포인터 어레이 장치 및 이의 제조 방법 | |
| KR101088487B1 (ko) | 선택소자 및 3차원 구조 저항 변화 메모리 소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 소자 어레이 제조방법 | |
| KR101375773B1 (ko) | 선택 소자가 필요없는 수직형 저항 변화 메모리 소자 및 그 제조방법 | |
| KR20110050011A (ko) | 히터를 포함하는 저항 변화 메모리 소자, 이의 동작방법, 이의 제조방법 및 이를 포함하는 전자제품 | |
| KR101328506B1 (ko) | 하이브리드 스위칭 막을 갖는 수직형 저항 변화 메모리 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |