KR20130107878A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 가변 저항 메모리 장치는, 소자분리막에 의하여 정의된 활성영역을 갖는 반도체 기판; 상기 활성영역을 가로지르며, 상기 반도체 기판 내에서 일 방향으로 연장되는 트렌치; 상기 트렌치 내에 적층된 절연막 및 워드라인; 상기 트렌치 양측의 상기 활성영역에 형성된 접합영역; 및 상기 워드라인과 상기 접합영역 사이에 개재되는 가변 저항 패턴을 포함할 수 있다. 본 기술에 따르면, 마스크 공정을 줄이면서 전체 공정을 용이하고 단순하게 할 수 있으며, 워드라인을 다층으로 형성함으로써 메모리 셀의 집적도를 크게 향상시킬 수 있다.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 가변 저항층을 포함하는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는 외부 자극에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭(Switching)하는 특성을 이용하여 데이터를 저장하는 장치로서, ReRAM(Resistive Random Access Memory), PCRAM(Phase Change RAM), STT-RAM(Spin Transfer Torque-RAM) 등이 이에 포함된다. 특히, 가변 저항 메모리 장치는 간단한 구조로 형성할 수 있으면서도 비휘발성 등 여러 특성이 우수하여 이에 관한 연구가 많이 진행되고 있다.
한편, 이러한 가변 저항 메모리 장치의 집적도 향상을 위하여 이른바 크로스 포인트 셀 어레이(Cross Point Cell Array) 구조가 제안되었다. 크로스 포인트 셀 어레이 구조는 일 방향으로 연장되는 복수의 비트라인 및 상기 비트라인과 교차하는 방향으로 연장되는 복수의 워드라인 사이의 교차점마다 메모리 셀이 배치되는 구조이다.
그러나 이러한 크로스 포인트 셀 어레이 구조를 형성하기 위해서는 상기 비트라인 및 상기 워드라인을 최소 선폭으로 패터닝(Patterning)하는 다수의 마스크 공정을 반복해야 하며, 셀 영역 및 주변회로 영역에 대한 공정을 따로 진행해야 한다. 이에 따라 제조 공정이 복잡할 뿐만 아니라 제조 비용도 증가하는 문제가 있다.
본 발명의 일 실시예는, 마스크 공정을 줄이면서 전체 공정을 용이하고 단순하게 할 수 있으며, 워드라인을 다층으로 형성함으로써 메모리 셀의 집적도를 크게 향상시킬 수 있는 가변 저항 메모리 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 소자분리막에 의하여 정의된 활성영역을 갖는 반도체 기판; 상기 활성영역을 가로지르며, 상기 반도체 기판 내에서 일 방향으로 연장되는 트렌치; 상기 트렌치 내에 적층된 절연막 및 워드라인; 상기 트렌치 양측의 상기 활성영역에 형성된 접합영역; 및 상기 워드라인과 상기 접합영역 사이에 개재되는 가변 저항 패턴을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성영역을 가로지르며, 상기 반도체 기판 내에서 일 방향으로 연장되는 트렌치를 형성하는 단계; 상기 트렌치 내에 가변 저항 패턴 및 워드라인을 순차로 형성하는 단계; 및 상기 트렌치 양측의 상기 활성영역에 접합영역을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 마스크 공정을 줄이면서 전체 공정을 용이하고 단순하게 할 수 있으며, 워드라인을 다층으로 형성함으로써 메모리 셀의 집적도를 크게 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 셀 영역 레이아웃(Layout)을 나타내는 평면도이다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 콘택 플러그 형성 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 셀 영역 레이아웃(Layout)을 나타내는 평면도이고, 도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 2k는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이고, 도 2a 내지 도 2j는 도 2k의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다. 도 2a 내지 도 2k의 셀 영역(C)은 도 1의 C-C' 선에 따른 단면을 도시한 것이다.
도 2a를 참조하면, 셀 영역(C) 및 주변회로 영역(P)을 갖는 반도체 기판(100) 상에 소자분리막(105)이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 이를 식각마스크로 반도체 기판(100)을 일부 식각하여 제1 트렌치(T1)를 형성한다. 반도체 기판(100)은 p형 실리콘 기판일 수 있다.
이어서, 제1 트렌치(T1)에 SOD(Spin On Dielectric), HARP(High Aspect Ratio Process), HDP(High Density Plasma) 중 어느 하나 이상의 방식으로 절연 물질을 매립하여 소자분리막(105)을 형성한다. 이때, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행할 수 있다.
본 공정 결과, 장축과 단축을 갖는 섬 형태의 활성영역(100A)이 정의되며, 활성영역(100A)은 집적도 증가를 위해 제1 방향(도 1 참조)에 대해 사선 방향으로 배열될 수 있다.
도 2b를 참조하면, 활성영역(100A) 및 소자분리막(105) 상에 후술하는 제1 및 제2 워드라인이 형성될 영역을 노출시키는 제1 하드마스크 패턴(110)을 형성한 후, 이를 식각마스크로 활성영역(100A) 및 소자분리막(105)을 일부 식각하여 제2 트렌치(T2)를 형성한다. 이때, 활성영역(100A) 및 소자분리막(105)을 소정 깊이까지 비등방성 식각하여 1차 트렌치를 형성하고 나서 상기 1차 트렌치 측벽에 희생막(미도시됨)을 형성한 후, 등방성 식각 공정을 수행하여 상기 1차 트렌치 하단에 구(Sphere)형의 2차 트렌치를 형성함으로써 상기 1차 및 2차 트렌치로 이루어지는 벌브(Bulb) 형태의 제2 트렌치(T2)를 형성할 수 있다.
여기서, 제2 트렌치(T2)는 후술하는 워드라인을 2층 이상으로 적층할 수 있도록 충분히 깊게 형성하되, 예컨대 2,000Å 이상의 깊이로 형성할 수 있다. 특히, 제2 트렌치(T2)는 벌브(Bulb) 형태로 형성함으로써 후술하는 제1 접합영역 간의 간섭을 최소화할 수 있다. 한편, 제2 트렌치(T2)는 셀 영역(C)의 활성영역(100A)을 가로지르는 제1 방향(도 1 참조)으로 연장될 수 있으며, 복수개가 평행하게 배열될 수 있다.
이어서, 제2 트렌치(T2)의 표면에 전하가 트랩(Trap)되는 현상을 방지하기 위해 라디칼 산화(Radical Oxidation) 공정을 수행한 후, 제2 트렌치(T2)에 매립되는 제1 절연막(115)을 형성한다. 제1 절연막(115)은 제2 트렌치(T2) 내벽에 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)를 증착한 후, SOD(Spin On Dielectric) 방식으로 제2 트렌치(T2)에 절연 물질을 매립하여 형성할 수 있다.
도 2c를 참조하면, 습식 및/또는 건식 세정 공정 등을 통해 제1 절연막(115)을 일부 제거한다.
본 공정 결과, 제2 트렌치(T2) 하부에 잔류하는 제1 절연막(115)을 제1 절연막 패턴(115A)이라 하며, 이에 의해 후술하는 제1 접합영역 간의 간섭 현상이 방지될 수 있다. 한편, 제1 절연막 패턴(115A)은 100Å 내지 1,000Å 정도의 높이를 가질 수 있다.
이어서, 제2 트렌치(T2)를 포함한 제1 하드마스크 패턴(110) 상에 제1 가변 저항층(120)을 형성한다.
여기서, 제1 가변 저항층(120)은 인가되는 전압 또는 전류에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 산화질화막을 포함할 수 있으며, 예컨대 질화막을 3Å 내지 200Å 정도 증착하고 나서 상기 질화막 일부 또는 전부를 산화시켜 형성할 수 있다. 이때, 상기 산화 공정은 라디칼 산화 방식으로 수행함으로써 특성이 우수한 산화질화막을 균일하게 형성할 수 있으며, 산화 정도를 조절하여 가변 저항 메모리 장치의 특성을 변화시킬 수 있다. 특히, 잔류하는 상기 질화막은 가변 저항 메모리 장치 동작 시 선택되지 않은 메모리 셀에서 나타나는 디스터브(Disturb) 현상을 억제하는 터널 장벽(Tunnel Barrier) 역할을 할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 제1 가변 저항층(120)은 산소 공공(Vacancy)이나 이온의 이동(Migration) 또는 물질의 상변화(Phase Change)에 의해 전기저항이 변하는 다른 물질을 포함할 수 있다. 예를 들어, 티타늄 산화물(TiO2, Ti5O7), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물, PCMO(Pr1 - xCaxMnO3), STO(SrTiO3), BTO(BaTiO3) 등의 페로브스카이트(Perovskite) 계열의 물질 또는 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe) 등의 칼코게나이드(Chalcogenide) 계열의 물질로도 제1 가변 저항층(120)을 형성할 수 있다.
도 2d를 참조하면, 제1 가변 저항층(120) 상에 제1 워드라인용 도전층(미도시됨)을 형성한다. 상기 제1 워드라인용 도전층은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 또는 텅스텐 질화막(WN) 등의 장벽 금속막을 5Å 내지 100Å 정도 증착한 후, 텅스텐(W)을 제2 트렌치(T2)를 매립하는 두께로 증착하여 형성할 수 있다.
이어서, 제1 하드마스크 패턴(110) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행한 후, 제1 가변 저항층(120) 및 상기 제1 워드라인용 도전층을 추가로 에치백(Etch-back)하여 제1 워드라인(125)을 형성한다.
본 공정 결과, 제1 하드마스크 패턴(110) 일부가 제거될 수 있으며, 잔류하는 제1 가변 저항층(120)을 제1 가변 저항 패턴(120A)이라 한다. 한편, 제1 워드라인(125)은 제1 방향(도 1 참조)으로 연장될 수 있으며, 300Å 내지 1,000Å 정도의 높이를 가질 수 있다.
도 2e를 참조하면, 제1 가변 저항 패턴(120A) 및 제1 워드라인(125)이 형성된 제2 트렌치(T2) 내벽에 제1 보호막(130)을 형성한다. 제1 보호막(130)은 제1 워드라인(125)의 산화를 방지하기 위한 것으로서, 예컨대 질화막을 5Å 내지 100Å 정도 증착하여 형성할 수 있다.
이어서, 제1 보호막(130) 상에 제2 절연막(135)을 형성한다. 제2 절연막(135)은 LP-TEOS 등의 산화막 계열의 물질을 5Å 내지 100Å 정도 증착한 후, SOD(Spin On Dielectric) 방식으로 제2 트렌치(T2)에 절연 물질을 매립하여 형성할 수 있다. 이때, 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행할 수 있으며, 이에 따라 제1 하드마스크 패턴(110) 일부가 제거될 수 있다.
도 2f를 참조하면, 습식 및/또는 건식 세정 공정 등을 통해 제1 보호막(130) 및 제2 절연막(135)을 일부 제거한다. 이때, 제2 트렌치(T2) 내에 잔류하는 제1 보호막(130) 및 제2 절연막(135)을 각각 제1 보호막 패턴(130A) 및 제2 절연막 패턴(135A)이라 하며, 제2 절연막 패턴(135A)은 300Å 내지 1,000Å 정도의 높이를 가질 수 있다.
이어서, 제2 트렌치(T2)를 포함한 제1 하드마스크 패턴(110) 상에 제2 가변 저항층(미도시됨)을 형성한다.
여기서, 상기 제2 가변 저항층은 상술한 제1 가변 저항층(120)과 동일하게 가변 저항 특성을 갖는 산화질화막을 포함할 수 있으며, 예컨대 질화막을 3Å 내지 200Å 정도 증착하고 나서 상기 질화막 일부 또는 전부를 산화시켜 형성할 수 있다. 이때, 상기 산화 공정은 라디칼 산화 방식으로 수행함으로써 특성이 우수한 산화질화막을 균일하게 형성할 수 있으며, 산화 정도를 조절하여 가변 저항 메모리 장치의 특성을 변화시킬 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 상기 제2 가변 저항층은 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 전이금속 산화물(TMO)을 포함하는 이원산화물이나 페로브스카이트 계열의 물질 또는 상변화에 의해 전기저항이 변하는 칼코게나이드 계열의 물질 등을 포함할 수 있다.
이어서, 상기 제2 가변 저항층 상에 제2 워드라인용 도전층(미도시됨)을 형성한다. 상기 제2 워드라인용 도전층은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 또는 텅스텐 질화막(WN) 등의 장벽 금속막을 5Å 내지 100Å 정도 증착한 후, 텅스텐(W)을 제2 트렌치(T2)를 매립하는 두께로 증착하여 형성할 수 있다.
이어서, 제1 하드마스크 패턴(110) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행한 후, 상기 제2 가변 저항층 및 상기 제2 워드라인용 도전층을 추가로 에치백하여 제2 워드라인(145)을 형성한다.
본 공정 결과, 제1 하드마스크 패턴(110) 일부가 제거될 수 있으며, 잔류하는 상기 제2 가변 저항층을 제2 가변 저항 패턴(140)이라 한다. 한편, 제2 워드라인(145)은 제1 워드라인(125)과 동일하게 제1 방향(도 1 참조)으로 연장될 수 있으며, 300Å 내지 1,000Å 정도의 높이를 가질 수 있다.
도 2g를 참조하면, 제1 하드마스크 패턴(110)을 제거한 후, 제2 트렌치(T2) 양측의 활성영역(100A)에 제1 접합영역(150)을 형성한다. 이때, 제1 접합영역(150)은 이온 주입 공정 등을 통해 n형 불순물을 도핑(Doping)하여 형성할 수 있다. 특히, 제1 접합영역(150)은 제1 및 제2 가변 저항 패턴(120A, 140)에 바이어스(Bias)를 인가하기에 충분한 깊이로 형성하되, 제2 트렌치(T2)보다는 얕게 형성할 수 있다.
이어서, 셀 영역(C)의 반도체 기판(100) 상에 제2 보호막(155)을 형성한다. 제2 보호막(155)은 후속 공정에서 셀 영역(C)을 보호하기 위한 것으로서, 예컨대 질화막을 증착하여 형성할 수 있다.
도 2h를 참조하면, 주변회로 영역(P)의 반도체 기판(100) 상에 게이트 절연막, 제1 및 제2 도전막(미도시됨)을 순차로 형성한다. 상기 제1 도전막은 도전 물질, 예컨대 도핑된 폴리실리콘으로 형성할 수 있고, 상기 제2 도전막은 장벽 금속막 및 텅스텐(W)과 같은 금속으로 형성할 수 있다.
이어서, 상기 제2 도전막 상에 주변회로 게이트 전극이 형성될 영역을 덮는 제2 하드마스크 패턴(170)을 형성한 후, 이를 식각마스크로 상기 게이트 절연막, 제1 및 제2 도전막을 식각하여 게이트 절연막 패턴(미도시됨), 제1 도전막 패턴(160) 및 제2 도전막 패턴(165)을 형성한다. 본 공정 결과, 제1 및 제2 도전막 패턴(160, 165)으로 이루어진 주변회로 게이트 전극이 형성된다.
도 2i를 참조하면, 상기 주변회로 게이트 전극 양측의 활성영역(100A)에 제2 접합영역(175)을 형성한다. 제2 접합영역(175)은 이온 주입 공정 등을 통해 n형 불순물을 도핑하여 형성할 수 있다.
이어서, 반도체 기판(100)의 전체 영역 상에 제1 층간 절연막(180)을 형성한다. 제1 층간 절연막(180)은 산화막 계열의 물질을 두껍게 증착한 후, 제2 하드마스크 패턴(170) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 2j를 참조하면, 제1 층간 절연막(180) 및 제2 보호막(155)을 선택적으로 식각하여 제1 및 제2 접합영역(150, 175)을 노출시키는 제2 콘택 홀(H2)을 형성한 후, 제2 콘택 홀(H2) 내에 제2 콘택 플러그(195)를 형성한다.
여기서, 제2 콘택 플러그(195)는 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물을 제2 콘택 홀(H2)을 매립하는 두께로 증착한 후, 제1 층간 절연막(180) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 2k를 참조하면, 제2 콘택 플러그(195)가 형성된 결과물 상에 제2 층간 절연막(200)을 형성한다. 제2 층간 절연막(200)은 산화막 또는 질화막 계열의 물질을 증착하여 형성할 수 있다.
이어서, 제2 콘택 플러그(195)에 접속되면서 제1 및 제2 워드라인(125, 145)과 교차하는 방향, 즉 제2 방향(도 1 참조)으로 연장되는 비트라인(205)을 형성한다. 비트라인(205)은 제2 층간 절연막(200)을 선택적으로 식각하여 비트라인(205)이 형성될 공간을 제공한 후, 이 공간에 도핑된 폴리실리콘, 금속 또는 금속 질화물 등의 도전 물질을 매립하여 형성할 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 콘택 플러그 형성 방법을 설명하기 위한 단면도이다. 본 단면도들은 도 1의 A-A' 선 및 B-B' 선에 따른 단면을 도시한 것이다.
도 3a를 참조하면, 제1 층간 절연막(180), 제2 보호막(155), 제2 워드라인(145), 제2 가변 저항 패턴(140), 제2 절연막 패턴(135A) 및 제1 보호막 패턴(130A)을 선택적으로 식각하여 제1 워드라인(125) 일부를 노출시키는 제1 콘택 홀(H1)을 형성한다.
이어서, 제1 콘택 홀(H1) 측벽에 스페이서막(185)을 형성한다. 스페이서막(185)은 제2 워드라인(145)과 후술하는 제1 콘택 플러그가 접속되는 것을 방지하기 위한 것으로서, 예컨대 질화막을 10Å 내지 200Å 정도 증착하여 형성할 수 있다.
도 3b를 참조하면, 제1 층간 절연막(180) 및 제2 보호막(155)을 선택적으로 식각하여 제2 워드라인(145) 일부를 노출시키는 제2 콘택 홀(H2)을 형성한다. 한편, 제2 콘택 홀(H2)은 제1 및 제2 접합영역(150, 175) 상에도 형성될 수 있다(도 2j 참조).
도 3c를 참조하면, 제1 콘택 홀(H1)을 매립하는 제1 콘택 플러그(190) 및 제2 콘택 홀(H2)을 매립하는 제2 콘택 플러그(195)를 형성한다.
여기서, 제1 및 제2 콘택 플러그(190, 195)는 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물을 제1 및 제2 콘택 홀(H1, H2)을 매립하는 두께로 증착한 후, 제1 층간 절연막(180) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
특히, 제1 워드라인(125)에 접속되는 제1 콘택 플러그(190)와 제2 워드라인(145)에 접속되는 제2 콘택 플러그(195)를 엇갈리게, 즉 제2 방향을 따라 제1 및 제2 콘택 플러그(190, 195)를 교대로 배열(도 1 참조)함으로써 공정 마진(Margin)을 충분히 확보함과 동시에 주변 회로를 효율적으로 배치할 수 있게 된다.
이상에서 설명한 제조 방법에 의하여, 도 1 및 도 2k에 도시된 것과 같은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치가 제조될 수 있다.
도 1 및 도 2k를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 소자분리막(105)에 의하여 정의된 활성영역(100A)을 갖는 반도체 기판(100), 활성영역(100A)을 가로지르면서 반도체 기판(100) 내에서 제1 방향으로 연장되는 제2 트렌치(T2), 제2 트렌치(T2) 내에 교대로 적층된 제1 및 제2 절연막 패턴(115A, 135A)과 제1 및 제2 워드라인(125, 145), 제2 트렌치(T2) 양측의 활성영역(100A)에 형성된 제1 접합영역(150), 제1 및 제2 워드라인(125, 145)과 제1 접합영역(150) 사이에 개재되는 제1 및 제2 가변 저항 패턴(120A, 140), 제1 워드라인(125)에 접속되는 제1 콘택 플러그(190), 제1 콘택 플러그(190)와 제2 워드라인(145) 사이에 개재되는 스페이서막(185), 제1 및 제2 접합영역(150, 175) 및 제2 워드라인(145)에 접속되는 제2 콘택 플러그(195), 및 제2 콘택 플러그(195)에 접속되면서 제2 방향으로 연장되는 비트라인(205)을 포함할 수 있다.
제2 트렌치(T2)는 제1 접합영역(150) 간의 간섭 현상을 최소화할 수 있는 벌브 형태를 가질 수 있으며, 제2 트렌치(T2) 하단의 둥근 부분은 제1 절연막 패턴(115A)으로 매립될 수 있다. 한편, 본 실시예에서는 워드라인을 2층으로 적층하였으나 본 발명이 이에 한정되지 않으며, 워드라인을 단층으로 형성하거나 제2 트렌치(T2)를 더욱 깊게 형성하여 워드라인을 3층 이상으로 적층하는 것도 가능하다.
제1 및 제2 가변 저항 패턴(120A, 140)은 산소 공공이나 이온의 이동 또는 상변화에 의해 전기저항이 변하는 물질을 포함하되, 인가되는 전압 또는 전류에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 산화질화막, 전이금속 산화물(TMO)을 포함하는 이원산화물, 페로브스카이트 계열의 물질 및 칼코게나이드 계열의 물질로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다. 또한, 제1 및 제2 가변 저항 패턴(120A, 140)은 각각 제1 및 제2 워드라인(125, 145)의 측부 및 하부를 둘러쌀 수 있다.
제1 접합영역(150)은 제2 트렌치(T2)의 깊이보다 얕게 형성될 수 있으며, 제1 및 제2 콘택 플러그(190, 195)는 제1 및 제2 워드라인(125, 145)과 교차하는 방향(제2 방향)을 따라 교번적으로 배열될 수 있다.
메모리 셀(MC)은 제1 또는 제2 워드라인(125, 145), 제1 접합영역(150) 및 그 사이에 개재되는 제1 또는 제2 가변 저항 패턴(120A, 140)에 의해 동작되며, 셀 영역(C)의 활성영역(100A)마다 4개의 메모리 셀(MC)이 형성된다. 즉, 4F×3F＝12F2(여기서, F는 최소 선폭이다.)의 면적에 4개의 메모리 셀(MC)이 형성되어 메모리 셀(MC)당 3F2의 면적을 차지하므로 메모리 셀(MC)의 집적도를 향상시킬 수 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 기술적 성숙도가 높은 증착 및 에치백 공정을 통해 워드라인 등을 형성하며, 셀 영역 및 주변회로 영역에 대한 공정을 동시에 진행할 수 있다. 이에 따라 마스크 공정을 줄이면서 전체 공정을 용이하고 단순하게 할 수 있으며, 워드라인을 다층으로 형성함으로써 메모리 셀의 집적도를 크게 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 기판 100A : 활성영역
105 : 소자분리막 110 : 제1 하드마스크 패턴
115A : 제1 절연막 패턴 120A : 제1 가변 저항 패턴
125 : 제1 워드라인 130A : 제1 보호막 패턴
135A : 제2 절연막 패턴 140 : 제2 가변 저항 패턴
145 : 제2 워드라인 150 : 제1 접합영역
155 : 제2 보호막 160 : 제1 도전막 패턴
165 : 제2 도전막 패턴 170 : 제2 하드마스크 패턴
175 : 제2 접합영역 180 : 제1 층간 절연막
185 : 스페이서막 190 : 제1 콘택 플러그
195 : 제2 콘택 플러그 200 : 제2 층간 절연막
205 : 비트라인 C : 셀 영역
H1 : 제1 콘택 홀 H2 : 제2 콘택 홀
MC : 메모리 셀 P : 주변회로 영역
T1 : 제1 트렌치 T2 : 제2 트렌치

Claims (21)

  1. 소자분리막에 의하여 정의된 활성영역을 갖는 반도체 기판;
    상기 활성영역을 가로지르며, 상기 반도체 기판 내에서 일 방향으로 연장되는 트렌치;
    상기 트렌치 내에 적층된 절연막 및 워드라인;
    상기 트렌치 양측의 상기 활성영역에 형성된 접합영역; 및
    상기 워드라인과 상기 접합영역 사이에 개재되는 가변 저항 패턴을 포함하는
    가변 저항 메모리 장치.
  2. 제1 항에 있어서,
    상기 워드라인은, 상기 절연막을 개재하여 복수개가 적층된
    가변 저항 메모리 장치.
  3. 제1 항에 있어서,
    상기 가변 저항 패턴은, 상기 워드라인의 측부 및 하부를 둘러싸는
    가변 저항 메모리 장치.
  4. 제1 항에 있어서,
    상기 가변 저항 패턴은, 산소 공공이나 이온의 이동 또는 상변화에 의해 전기저항이 변하는 물질을 포함하는
    가변 저항 메모리 장치.
  5. 제4 항에 있어서,
    상기 가변 저항 패턴은, 산화질화막, 전이금속 산화물, 페로브스카이트 계열의 물질 및 칼코게나이드 계열의 물질로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는
    가변 저항 메모리 장치.
  6. 제1 항에 있어서,
    상기 트렌치는, 벌브(Bulb) 형태를 갖는
    가변 저항 메모리 장치.
  7. 제6 항에 있어서,
    상기 벌브 형태를 갖는 트렌치의 둥근 부분은, 상기 절연막으로 매립된
    가변 저항 메모리 장치.
  8. 제1 항에 있어서,
    상기 접합영역은, 상기 트렌치의 깊이보다 얕게 형성된
    가변 저항 메모리 장치.
  9. 제1 항에 있어서,
    상기 접합영역에 접속되는 콘택 플러그; 및
    상기 콘택 플러그에 접속되며, 상기 워드라인과 교차하는 방향으로 연장되는 비트라인을 더 포함하는
    가변 저항 메모리 장치.
  10. 제2 항에 있어서,
    상기 워드라인은, 제1 워드라인 및 상기 제1 워드라인 상에 상기 절연막을 개재하여 형성된 제2 워드라인을 포함하고,
    상기 제1 워드라인에 접속되는 제1 콘택 플러그;
    상기 제1 콘택 플러그와 상기 제2 워드라인 사이에 개재되는 스페이서막; 및
    상기 제2 워드라인에 접속되는 제2 콘택 플러그를 더 포함하는
    가변 저항 메모리 장치.
  11. 제10 항에 있어서,
    상기 제1 및 제2 콘택 플러그는, 상기 제1 및 제2 워드라인과 교차하는 방향을 따라 교번적으로 배열된
    가변 저항 메모리 장치.
  12. 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역을 가로지르며, 상기 반도체 기판 내에서 일 방향으로 연장되는 트렌치를 형성하는 단계;
    상기 트렌치 내에 가변 저항 패턴 및 워드라인을 순차로 형성하는 단계; 및
    상기 트렌치 양측의 상기 활성영역에 접합영역을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 가변 저항 패턴 및 워드라인 형성 단계는,
    상기 트렌치 내벽에 가변 저항층을 형성하는 단계;
    상기 가변 저항층 상에 상기 트렌치를 매립하는 워드라인용 도전층을 형성하는 단계; 및
    상기 가변 저항층 및 상기 워드라인용 도전층을 에치백하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  14. 제12 항에 있어서,
    상기 가변 저항 패턴 및 워드라인 형성 단계는,
    상기 트렌치 내에 제1 가변 저항 패턴 및 제1 워드라인을 순차로 형성하는 단계;
    상기 제1 가변 저항 패턴 및 상기 제1 워드라인 상에 절연막을 형성하는 단계; 및
    상기 절연막이 형성된 상기 트렌치 내에 제2 가변 저항 패턴 및 제2 워드라인을 순차로 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  15. 제12 항에 있어서,
    상기 가변 저항 패턴은, 산소 공공이나 이온의 이동 또는 상변화에 의해 전기저항이 변하는 물질로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 가변 저항 패턴 형성 단계는,
    상기 트렌치 내벽에 질화막을 형성하는 단계; 및
    상기 질화막 일부 또는 전부를 산화시키는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  17. 제12 항에 있어서,
    상기 트렌치 형성 단계는,
    상기 활성영역 및 상기 소자분리막 일부를 선택적으로 비등방성 식각하여 1차 트렌치를 형성하는 단계;
    상기 1차 트렌치 측벽에 희생막을 형성하는 단계; 및
    상기 1차 트렌치 하단을 등방성 식각하여 2차 트렌치를 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 트렌치 형성 단계 후에,
    상기 2차 트렌치를 절연 물질로 매립하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  19. 제12 항에 있어서,
    상기 접합영역은, 상기 트렌치보다 얕게 형성하는
    가변 저항 메모리 장치의 제조 방법.
  20. 제14 항에 있어서,
    상기 접합영역 형성 단계 후에,
    상기 접합영역이 형성된 상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 제1 워드라인 일부를 노출시키는 제1 콘택 홀을 형성하는 단계;
    상기 제1 콘택 홀 측벽에 스페이서막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 접합영역 및 상기 제2 워드라인 일부를 노출시키는 제2 콘택 홀을 형성하는 단계; 및
    상기 제1 및 제2 콘택 홀 내에 콘택 플러그를 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 콘택 플러그 형성 단계 후에,
    상기 접합영역 상에 형성된 상기 콘택 플러그에 접속되며, 상기 워드라인과 교차하는 방향으로 연장되는 비트라인을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
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