KR20190063398A - 저항성 랜덤 액세스 메모리 디바이스 - Google Patents

저항성 랜덤 액세스 메모리 디바이스 Download PDF

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Abstract

메모리 셀은, 제1 방향을 따라 연장되는 원통형 모양으로 형성된 제1 전극 접촉부와; 제1 방향을 따라 연장되고 제1 전극 접촉부를 둘러싸는 제1 부분을 포함하는 저항성 재료층과; 그 저항성 재료층에 결합된 제2 전극 접촉부를 포함하고, 제2 전극 접촉부는 제1 전극 접촉부 및 저항성 재료층의 제1 부분을 둘러싸고 있다.

Description

저항성 랜덤 액세스 메모리 디바이스{RESISTIVE RANDOM ACCESS MEMORY DEVICE}
<관련된 출원과의 교차 참조>
본 출원은 2017년 11월 29일자로 출원된 미국 가특허 출원 번호 제62/592,318호의 우선권을 주장하는 출원으로서, 그 전체 내용이 본 명세서에 참고로 인용된다.
<배경>
최근에는 강유전체 랜덤 액세스 메모리(ferroelectric random access memory, FRAM) 디바이스들, 위상 변화 랜덤 액세스 메모리(phase-change random access memory, PRAM) 디바이스들, 저항성 랜덤 액세스 메모리(resistive random access memory, RRAM) 디바이스들과 같은 독특한 비휘발성 메모리(nonvolatile memory, NVM) 디바이스들이 출현하고 있다. 특히, 높은 저항 상태와 낮은 저항 상태 간의 스위칭 동작을 나타내는 저항성 랜덤 액세스 메모리(RRAM) 디바이스들은 통상의 비휘발성 메모리(NVM) 디바이스들에 비해 다양한 이점들을 갖는다. 이러한 이점들에는, 예를 들어, 현재의 상보형 금속 산화물 반도체(CMOS) 기술, 저비용 제조, 컴팩트한 구조, 유연한 확장성, 고속 스위칭, 높은 집적 밀도 등과 호환 가능한 제조 단계들이 포함된다.
이러한 저항성 랜덤 액세스 메모리(RRAM) 디바이스들을 포함하는 집적 회로(IC)가 보다 강력해지는 것이 요구됨에 따라, IC 내의 저항성 랜덤 액세스 메모리(RRAM) 디바이스의 수가 그에 따라 최대화되는 것이 바람직하다. 일반적으로, RRAM 디바이스는 그 사이에 가변 저항성 재료층이 개재된 상부 전극(예를 들어, 양극) 및 하부 전극(예컨대, 음극)을 포함한다. 이러한 스택 구성으로 저항성 랜덤 액세스 메모리(RRAM) 디바이스를 형성하는 것은 그 수를 단지 2 차원적으로 증가시킬 수 있기 때문에 IC 내의 저항성 랜덤 액세스 메모리(RRAM) 디바이스들의 수를 최대화한다는 점에서 한계에 마주칠 수 있다. 달리 말해, IC 상의 주어진 영역 내에서, 저항성 랜덤 액세스 메모리(RRAM) 디바이스들의 수는 실질적으로 제한될 수 있다. 따라서, 기존의 저항성 랜덤 액세스 메모리(RRAM) 디바이스들 및 이를 제조하는 방법은 완전히 만족스럽지는 못하다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 다양한 피처들은 반드시 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들 및 기하학적형상들은 논의의 명확성을 위해 임의로 확대되거나 또는 축소될 수 있다.
도 1a 내지 도 1c는 일부 실시예들에 따라 반도체 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 예시한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i, 도 2j, 도 2k, 도 2l, 도 2m, 도 2n 및 도 2o는 일부 실시예들에 따라 도 1a 내지 도 1c의 방법에 의해 제조된 다양한 제조 단계 중의 예시적인 반도체 디바이스의 단면도들을 도시한다.
도 3은 일부 실시예들에 따라 도 2a 내지 도 2o의 예시적인 반도체 디바이스가 하나 이상의 트랜지스터들에 결합되는 예시를 도시한다.
도 4는 일부 실시예들에 따라 도 3의 예시적인 반도체 디바이스의 대응하는 평면도를 도시한다.
도 5는 일부 실시예들에 따라 도 2a 내지 도 2o의 예시적인 반도체 디바이스의 다른 구조물을 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다양한 예시적인 실시예들을 설명한다. 본 개시를 간단히 하기 위해 구성요소들(components) 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간단하고 명료하게 하기 위한 것이지, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자(들) 또는 피처(들)의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device)의 상이한 방향들을 포함하도록 의도된다. 장치(apparatus)는 다르게 지향될 수 있고(90도 회전되거나 또는 다른 방향으로 회전될 수 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 이와 마찬가지로 해석될 수 있다.
본 개시는 신규한 저항성 랜덤 액세스 메모리(RRAM) 디바이스의 다양한 실시예들 및 이를 형성하는 방법들을 제공한다. 일부 실시예들에서, 개시된 RRAM 디바이스는 3 차원적으로, 즉 측 방향 및 수직 방향의 양방향 모두로 집적될 수 있는 복수의 RRAM 비트 셀들을 포함한다. 예를 들어, 복수의 RRAM 비트 셀들의 서브세트는 수직으로 집적되고, 이러한 복수의 서브세트들은 3 차원적으로 집적된 RRAM 디바이스를 형성하기 위해 측 방향으로 추가로 집적될 수 있다. 특히, 일부 실시예들에서, 이러한 집적 회로의 열들 중 하나를 따라, 공통 전극 접촉부가 원통형 모양으로 형성되고, 집적 회로의 열을 따라 집적된 복수의 RRAM 비트 셀들의 각각은 공통 전극 접촉부의 각 부분을 둘러싸는 각각의 가변 저항성 재료층과 각각의 수평 전극 접촉부를 갖는다. 이와 같이, 제1 복수의 RRAM 비트 셀들은 공통 전극 접촉부를 통해 수직 방향으로 집적될 수 있는 한편, 제2 복수의 RRAM 비트 셀들은 수평 전극 접촉부를 통해 측 방향으로 집적될 수 있다.
도 1a, 도 1b, 및 도 1c는 본 개시의 하나 이상의 실시예들에 따라 반도체 디바이스를 형성하는 방법(100)의 흐름도를 도시한다. 본 방법(100)은 단지 예시일 뿐이며, 본 개시의 내용을 제한하는 것은 아니다. 일부 실시예들에서, 반도체 디바이스는 RRAM 디바이스의 적어도 일부이다. 본 개시에서 채택되는 RRAM 디바이스는 가변 저항성 재료층을 포함하는 임의의 디바이스를 지칭한다. 도 1a, 도 1b, 및 도 1c의 방법(100)은 완성된 RRAM 디바이스를 생성하지 않는 것으로 이해된다. 완성된 RRAM 디바이스는 상보형 금속 산화물 반도체(CMOS) 기술 처리를 사용하여 제조될 수 있다. 따라서, 도 1a, 도 1b, 및 도 1c의 방법(100)의 이전, 도중, 및 이후에 추가의 단계가 제공될 수 있으며, 일부 다른 단계는 여기서 간단히 설명될 수 있는 것으로 이해된다.
먼저 도 1a를 참조하면, 일부 실시예들에서, 방법(100)은 적어도 도전성 피처(예를 들어, 트랜지스터의 소스, 드레인, 및/또는 게이트 전극)를 갖는 기판이 제공되는 단계 102에서 시작한다. 방법(100)은 제1 더미 실린더가 형성되는 단계 104로 계속된다. 일부 실시예들에서, 제1 더미 실린더는 도전성 피처와 정렬된다(예를 들어, 결합된다). 일부 실시예들에서, 제1 더미 실린더는 코너가 제1 더미 실린더의 측벽과 기판의 주 표면의 교차점에 형성될 수 있도록 기판의 주 표면에 수직인 수직 방향을 따라 연장된다. 또한, 위에서 보았을 때, 제1 더미 실린더는 일부 실시예들에 따라 다양한 형상들 중 하나, 예를 들어 원, 다각형 등의 단면을 갖는다.
방법(100)은 제1 전극층이 제1 더미 실린더 및 기판 위에 형성되는 단계 106으로 계속된다. 방법(100)은 가변 저항성 재료층이 제1 전극 층 위에 형성되는 단계 108로 계속된다. 방법(100)은 제2 전극층이 가변 저항성 재료층 위에 형성되는 단계 110으로 계속된다. 일부 실시예들에서, 단계 106, 108, 및 110에서 각각 형성된 제1 전극 층, 가변 저항성 재료층, 및 제2 전극 층은 각각 실질적으로 등각이고 박막이다. 이와 같이, 제1 전극층, 가변 저항성 재료층, 및 제2 전극층의 각각은 제1 더미 실린더를 둘러싸고, 보다 구체적으로는 이하에서 더 상세히 논의될 전술한 코너의 프로파일을 따를 수 있다. 방법(100)은 제1 전극층, 가변 저항성 재료층, 및 제2 전극층이 패터닝되는 단계 112로 계속된다. 이와 같이, 기판의 주 표면의 일부가 재노출된다. 방법(100)은 절연층이 기판 위에 형성되는 단계 114로 계속된다. 일부 실시예들에서, 절연층은 오목부를 포함하는 제2 전극층의 상부면을 오버레이하고, 기판의 재노출된 주 표면을 추가로 오버레이한다.
다음에, 도 1b를 참조하면, 방법(100)은 제1 절연층 위에 유전체 층이 형성되는 단계 116으로 계속된다. 일부 실시예들에서, 임의의 반사 방지 코팅(ARC) 층이 유전체 층 위에 형성될 수 있다. 방법(100)은 리세싱된 영역이 유전체 층 내에 형성되는 단계 118로 계속된다. 일부 실시예들에서, 이러한 리세싱된 영역을 형성하는 것은 전술한 오목부를 포함하는 제2 전극층의 상부 표면의 일부를 재노출시킬 수 있다. 방법(100)은 제1 전극 접촉부가 리세싱된 영역에 형성되는 단계 120으로 계속된다. 일부 실시예들에서, 리세싱된 영역을 도전성 재료(예를 들어, 구리(Cu))로 재충전함으로써 제1 전극 접촉부가 형성된다. 따라서, 제1 전극 접촉부는 제2 전극층의 오목부에 결합되고, 상부에서 볼 때 제1 전극 접촉부는 제2 전극층을 둘러싸고 있다.
본 개시의 일부 실시예들에 따라, 단계 104 내지 120으로부터, 제1 RRAM 저항기(resistor)가 부분적으로 형성될 수 있다. 달리 말하면, 제1 부분적으로 형성된 RRAM 저항기는 제1 전극층, 제1 가변 저항성 재료층, 제2 전극층, 및 제1 전극 접촉부를 포함하며, 이들 모두는 단일 층으로 형성된다. 따라서, 일부 실시예들에서, 제1 부분적으로 형성된 RRAM 저항기(및 후속하여 제1 완성된 RRAM 저항기)가 형성되는 이 층은 본 명세서에서 "제1 층(first tier)"으로 지칭된다.
방법(100)은 제1 층간 절연층 및 더미층이 기판 위에 형성되는 단계 122로 계속된다. 일부 실시예들에서, 제1 층간 절연층은 먼저 제1 더미 실린더의 재노출된 상부 표면 및 제1 전극 접촉부 위에 형성될 수 있고, 더미 층은 제1 층간 절연층 위에 형성된다. 방법(100)은 제2 더미 실린더가 형성되는 단계 124로 계속된다. 일부 실시예들에서, 제2 더미 실린더는 더미 층을 패터닝하여 형성되고, 제1 더미 실린더와 수직으로 정렬된다. 방법(100)은 단계 106 내지 124가 반복되는 단계 126으로 계속된다. 이와 같이, 일부 실시예들에서, 하나 이상의 부분적으로 형성된 RRAM 비트 셀들은 제1 층 위에서 각각의 "층들"에 형성될 수 있으며, 하나 이상의 부분적으로 형성된 RRAM 비트 셀들의 각각은 각각의 제1 전극 층, 가변 저항성 재료층, 및 제2 전극 층에 의해 둘러싸인 각각의 더미 실린더 및 각각의 제1 전극 접촉부를 포함하며, 이는 이하에서 더 상세히 설명될 것이다.
도 1c를 참조하면, 방법(100)은 제1 및 후속적으로 형성된 더미 실린더가 제거되는 단계 128로 계속된다. 일부 실시예들에서, 기판 내의 도전성 피처 및 층들을 가로 지르는 제1 전극 층들의 각각의 내부 측벽들이 재노출되도록 각각의 층들에 형성된 더미 실린더는 제거된다. 방법(100)은 공통 전극 접촉부가 형성되는 단계 130으로 계속된다. 일부 실시예들에서, 공통 전극 접촉부는 층들을 가로 질러 RRAM 비트 셀들의 각각에 대한 각각의 제2 전극 접촉부로서 작용할 수 있다.
일부 실시예들에서, 방법(100)의 단계들은 도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i, 도 2j, 도 2k, 도 2l, 도 2m, 도 2n, 및 도 2o에 각각 도시된 바와 같이 다양한 제조 단계에서의 반도체 디바이스(200)의 단면도들과 관련될 수 있다. 일부 실시예들에서, 반도체 디바이스(200)는 RRAM 디바이스일 수 있다. RRAM 디바이스(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(IC)에 포함될 수 있다. 또한, 도 2a 내지 도 2o는 본 개시의 개념을 보다 잘 이해하기 위해 간략화된 것이다. 예를 들어, 도면들은 RRAM 디바이스(200)를 도시하지만, RRAM 디바이스(200)가 형성되는 IC는 예시의 명확성을 위해 도 2a 내지 도 2o에 도시되지 않은 저항기들, 커패시터들, 인덕터들, 퓨즈들 등을 포함하는 다수의 다른 디바이스들을 포함할 수 있음을 이해해야 한다.
도 1a의 단계 102에 대응하여, 도 2a는 일부 실시예들에 따른 다양한 제조 단계들 중 하나에서 제공되는 도전성 피처(204)를 갖는 기판(202)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도 2a의 도시된 실시예에서는 RRAM 디바이스(200)가 하나의 도전성 피처(204)만을 포함하고 있지만, 도 2a에 도시된 실시예 및 이하의 도면들은 단지 설명의 목적으로만 제공되는 것으로 이해해야 된다. 따라서, RRAM 디바이스(200)는 본 개시의 범위 내에 있다면 임의의 원하는 수의 도전성 피처들을 포함할 수 있다.
일부 실시예들에서, 기판(202)은 반도체 재료 기판, 예를 들어 실리콘을 포함한다. 대안적으로, 기판(202)은 예를 들어 게르마늄과 같은 다른 원소 반도체 재료를 포함할 수 있다. 기판(202)은 또한 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 및 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 기판(202)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 및 갈륨 인듐 인화물과 같은 혼정 반도체를 포함할 수 있다. 일 실시예에서, 기판(202)은 에피택셜층을 포함한다. 예를 들어, 기판은 벌크 반도체 위에 놓이는 에피택셜층을 가질 수 있다. 또한, 기판(202)은 SOI(semiconductor-on-insulator) 구조물을 포함할 수 있다. 예를 들어, 기판은 주입된 산소에 의한 분리(SIMOX) 또는 웨이퍼 접합 및 그라인딩과 같은 다른 적합한 기술 등의 공정으로 형성된 매립 산화물(BOX) 층을 포함할 수 있다.
기판(202)이 반도체 재료를 포함하는 전술한 실시예에서, 도전성 피처(204)는 트랜지스터의 소스, 드레인, 또는 게이트 전극일 수 있다. 선택적으로, 도전성 피처(204)는 소스, 드레인 또는 게이트 전극 상에 배치된 실리사이드 피처일 수 있다. 실리사이드 피처는 자기 정렬된 실리사이드(통상 "실리사이드"로 공지됨) 기술에 의해 형성될 수 있다.
일부 다른 실시예들에서, 기판(202)은 다양한 디바이스 피처들(예를 들어, 트랜지스터의 소스, 드레인, 또는 게이트 전극) 위에 형성된 유전체 재료 기판이다. 이러한 유전체 재료 기판(202)은 실리콘 산화물, 저유전율(low-k) 재료, 다른 적합한 유전체 재료, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율(low-k) 재료는 플루오르화 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 탄소 도핑된 실리콘 산화물(SiOxCy), Black Diamond®(미국 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼즈사의 등록 상표), 크세로겔(Xerogel), 에어로겔(Aerogel), 비정질 플루오르화 탄소, 파릴렌, BCB(비스-벤조사이클로부텐), SiLK(미시간주 미드랜드 소재의 다우 케미칼), 폴리이미드, 및/또는 미래에 개발될 다른 저유전율(low-k)의 유전체 재료들을 포함할 수 있다.
기판(202)이 유전체 재료를 포함하는 상기 실시예에서, 도전성 피처(204)는 기판(202) 내에 형성된 수평 또는 수직 도전성 구조물일 수 있다. 통상, 기판(202)은 "초기 금속화층(initial metallization layer)"또는 "초기 층(initial tier)"으로 지칭될 수 있다. 예를 들어, 도전성 피처(204)는 상호 접속 구조물(즉, 수평 도전성 구조물) 또는 비아 구조물(즉, 수직 도전성 구조물)일 수 있다. 따라서, 도전성 피처(204)는 트랜지스터의 디바이스 피처, 예를 들어 기판(202)이 제공되는 층 아래에 배치되는 트랜지스터의 소스, 드레인, 또는 게이트 피처에 전기적으로 결합될 수 있다. 일부 실시예들에서, 도전성 피처(204)는 금속 재료(예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W) 등)로 형성될 수 있다.
도 1a의 단계 104에 대응하여, 도 2b는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 형성되는 제1 더미 실린더(206)를 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제1 더미 실린더(206)는 기판(202)의 주 표면(203)을 넘어서 돌출하고 기판(202)의 주 표면(203)에 수직인 수직 방향을 따라 연장된다. 따라서, 일부 실시예들에서, 코너(207)는 제1 더미 실린더(206)의 측벽(206S)과 기판(202)의 주 표면(203)의 교차점에 형성될 수 있다. 또한, 일부 실시예들에서, 제1 더미 실린더(206)는 이 제1 더미 실린더(206)의 적어도 일부가 도전성 피처(204)에 직접 접촉하기 위해 형성되도록 도전성 피처(204)와 측방향으로 정렬된다.
일부 실시예들에서, 제1 더미 실린더(206)는 다양한 형상들, 예를 들어 원형, 다각형 등 중 임의의 하나의 단면을 포함할 수 있다. 달리 말하면, 위에서 본 경우, 제1 더미 실린더(206)는 전술한 형상들 중 하나를 나타낸다. 따라서, 일부 실시예들에서, 제1 더미 실린더(206)를 둘러싸는 코너(207)는 제1 더미 실린더(206)의 형상을 따를 수 있으며, 이에 대해서는 이하에서 더 상세히 설명할 것이다. 일부 실시예들에서, 제1 더미 실린더(206)는 약 0.01 내지 약 0.5의 종횡비(폭/높이)를 가질 수 있다. 제1 더미 실린더(206)가 원형 단면을 갖는 예시에서, 제1 더미 실린더(206)는 약 10 nm 내지 약 70 nm의 직경, 및 약 200 nm의 높이를 가질 수 있다.
일부 실시예들에서, 제1 더미 실린더(206)는 산화물 재료(예를 들어, 실리콘 산화물)로 형성될 수 있다. 일부 실시예들에서, 제1 더미 실린더(206)는, 다음의 공정, 즉 기판(202) 및 도전성 피처(204) 상에 산화물 재료를 퇴적시키기 위해 화학 기상 증착(CVD), 고밀도 플라즈마(HDP) CVD, 물리적 기상 증착(PVD), 스핀-온 코팅, 및/또는 다른 적합한 기술들을 사용하는 단계; 및 제1 더미 실린더(206)를 형성하기 위해 하나 이상의 패터닝 공정(예를 들어, 리소그래피 공정, 건식/습식 에칭 공정, 세정 공정, 소프트/하드 베이킹 공정 등)을 수행하는 단계 중 적어도 일부를 수행함으로써 형성된다.
도 1a의 단계 106에 대응하여, 도 2c는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 형성되는 제1 전극층(208)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제1 전극층(208)은 기판(202)의 주 표면(203) 및 제1 더미 실린더(206)를 오버레이하도록 형성된다. 일부 실시예들에서, 제1 전극층(208)이 코너(207)의 프로파일을 따를 수 있도록, 즉 제1 더미 실린더(206)의 측벽(206S)을 따라 수직으로 및 기판(202)의 주 표면(203)을 따라 수평으로 연장되도록 제1 전극층(208)은 실질적으로 등각이며 얇게 형성된다(예를 들어, 두께가 약 20 내지 50 nm임). 이와 같이, 제1 전극층(208)은 이 제1 전극층(208)의 상부 표면(208T)이 코너(207)의 둘레에 오목부(208TC)를 제공하도록 적어도 수평부(208-1)(주표면(203)을 따라) 및 수직부(208-2)(측벽(206S)을 따라)를 포함한다. 또한, 비록 도 2c의 도시된 실시예에서 제1 전극층(208)이 도전성 피처(204)의 일부에 결합되는 것으로 도시되어 있지만, 제1 전극층(208)은 도전성 피처(204)에 결합되지 않을 수도 있다.
일부 실시예들에서, 제1 전극층(208)은 예를 들어 금(Au), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈(Ta), 텅스텐(W), 이리듐-탄탈 합금(Ir-Ta), 인듐-주석 산화물(ITO), 또는 이들의 합금, 산화물, 질화물, 불화물, 탄화물, TaN, TiN, TiAlN, TiW, 또는 이들의 조합과 같은 이들의 붕화물 또는 규화물과 같은 재료들로 형성될 수 있다. 제1 전극층(208)이 도 2c의 도시된 실시예(및 후술하는 도면들)에서 단일층으로 도시되어 있지만, 제1 전극층(208)은 스택으로 형성된 복수의 층들을 포함할 수 있으며, 여기서 복수의 층들의 각각은 예를 들어 TaN, TiN 등의 전술한 재료들 중 하나로 형성된다. 일부 실시예들에서, 제1 전극층(208)은 기판(202) 및 도전성 피처(204) 위에 전술한 재료 중 적어도 하나를 퇴적시키기 위해 화학 기상 증착(CVD), 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, 유도 결합 플라즈마(ICP) CVD, 물리적 기상 증착(PVD), 스핀-온 코팅(spin-on coating), 및/또는 다른 적합한 기술들을 사용함으로써 형성된다.
도 1a의 단계 108에 대응하여, 도 2d는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 형성되는 가변 저항성 재료층(210)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 가변 저항성 재료층(210)은 제1 전극층(208)을 덮도록 형성된다. 일부 실시예들에서, 가변 저항성 재료층(210)이 여전히 코너(207)의 프로파일을 따를 수 있도록, 즉 제1 더미 실린더(206)의 측벽(206S)을 따라 수직으로 및 기판(202)의 주 표면(203)을 따라 수평으로 연장하도록 가변 저항성 재료층(210)은 실질적으로 등각이며 얇게 형성된다(예를 들어, 두께가 약 2 nm 내지 10 nm임). 이와 같이, 가변 저항성 재료층(210)은 이 가변 저항성 재료층(210)의 상부 표면(210T)이 코너(207)의 둘레에 오목부(210TC)를 제공하도록 적어도 수평부(210-1)(주 표면(203)을 따라) 및 수직부(210-2)(측벽(206S)을 따라)를 포함한다.
일부 실시예들에서, 가변 저항성 재료층(210)은 저항 변환 특성(예를 들어, 가변 저항)을 갖는 층이다. 다시 말해서, 가변 저항성 재료층(210)은 인가된 전기 펄스의 극성 및/또는 진폭에 따라 가역 저항 편차를 나타내는 것을 특징으로 하는 재료를 포함한다. 가변 저항성 재료층(210)은 유전체 층을 포함한다. 가변 저항성 재료층(210)은 전기 신호의 극성 및/또는 크기에 기초하여 도전체 또는 절연체로 변경될 수 있다.
일 실시예에서, 가변 저항성 재료층(210)은 전이 금속 산화물을 포함할 수 있다. 전이 금속 산화물은 MxOy로 표시될 수 있으며, 여기서 M은 전이 금속이고, O는 산소이고, x는 전이 금속 조성이고, y는 산소 조성이다. 일 실시예에서, 가변 저항성 재료층(210)은 ZrO2 를 포함한다. 가변 저항성 재료층(210)에 적합한 다른 재료들의 예시들에는 NiO, TiO2, HfO, ZrO, ZnO, WO3, CoO, Nb2O5, Fe2O3, CuO, CrO2, SrZrO3(Nb-도핑), 및/또는 당업계에 공지된 다른 재료들을 포함한다. 다른 실시예에서, 가변 저항성 재료층(210)은 예를 들어 Pr0.7Ca0.3, MnO3 등과 같은 거대한 자기 저항(CMR) 기반의 재료를 포함할 수 있다.
또 다른 실시예에서, 가변 저항성 재료층(210)은 예를 들어 폴리비닐리덴 플루오라이드 및 폴리[(비닐리덴플루오라이드-코-트리플루오로에틸렌)(P(VDF/TrFE))]와 같은 중합체 재료를 포함할 수 있다. 또 다른 실시예에서, 가변 저항성 재료층(210)은 예컨대 GeSe 내의 Ag와 같은 도전성-브리징 랜덤 액세스 메모리(CBRAM) 재료를 포함할 수 있다. 일부 실시예들에 따르면, 가변 저항성 재료층(210)은 저항 변환 재료의 특성을 갖는 다중 층들을 포함할 수 있다. 가변 저항성 재료층(210)의 설정 전압 및/또는 리셋 전압은 가변 저항성 재료층(210)의 조성("x" 및 "y"의 값을 포함함), 두께, 및/또는 당업계에 공지된 다른 인자들에 의해 결정될 수 있다.
일부 실시예들에서, 가변 저항성 재료층(210)은 금속 및 산소를 함유하는 전구체를 갖는 원자 층 증착(ALD) 기술에 의해 형성될 수 있다. 일부 실시예들에서, 다른 화학 기상 증착(CVD) 기술들이 사용될 수 있다. 일부 실시예들에서, 가변 저항성 재료층(210)은 금속 타겟과, 그리고 PVD 챔버로의 산소 및 선택적으로 질소의 공급 가스을 사용하는 스퍼터링 공정과 같은 물리적 기상 증착(PVD) 기술로 형성될 수 있다. 일부 실시예들에서, 가변 저항성 재료층(210)은 전자빔 퇴적 기술에 의해 형성될 수 있다.
도 1a의 단계 110에 대응하여, 도 2e는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 제공되는 제2 전극층(212)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제2 전극층(212)은 가변 저항성 재료층(210)을 덮도록 형성된다. 일부 실시예들에서, 제2 전극층(212)이 여전히 코너(207)의 프로파일을 따를 수 있도록, 즉 제1 더미 실린더(206)의 측벽(206S)을 따라 수직으로 및 기판(202)의 주 표면(203)을 따라 수평으로 연장하도록 제2 전극층(212)은 실질적으로 등각이며 얇게 형성된다(예를 들어, 두께가 약 20 nm 내지 50 nm임). 이와 같이, 제2 전극층(212)은 이 제2 전극층(212)의 상부 표면(212T)이 코너(207)의 둘레에 오목부(212TC)를 제공하도록 적어도 수평부(212-1)(주표면(203)을 따라) 및 수직부(212-2)(측벽(206S)을 따라)를 포함한다.
일부 실시예들에서, 제2 전극층은 제1 전극층(208)과 실질적으로 유사한 재료로 형성될 수 있다. 따라서, 제2 전극층(212)은 예를 들어 금(Au), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄, 구리(Cu), 탄탈(Ta), 텅스텐(W), 이리듐-탄탈 합금(Ir-Ta), 인듐-주석 산화물(ITO), 또는 임의의 합금, 산화물, 질화물, 불화물, 탄화물, TaN, TiN, TiAlN, TiW, 또는 이들의 조합과 같은 이들의 붕화물 또는 규화물과 같은 재료들로 형성될 수 있다. 제2 전극층(212)은 도 2e의 도시된 실시예(및 후술하는 도면들)에서 단일층으로 도시되어 있지만, 제1 전극층(208)은 적층으로 형성된 복수의 층들을 포함할 수 있으며, 여기서 복수의 층들의 각각은 예를 들어 TaN, TiN 등의 전술한 재료들 중 하나로 형성된다. 일부 실시예들에서, 제2 전극층(212)은 가변 저항성 재료층(210) 위에 전술한 재료 중 적어도 하나를 퇴적하기 위해 화학 기상 증착(CVD), 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, 유도 결합 플라즈마(ICP) CVD, 물리적 기상 증착(PVD), 스핀-온 코팅(spin-on coating), 및/또는 다른 적합한 기술들을 사용함으로써 형성된다.
도 1a의 단계 112에 대응하여, 도 2f는 일부 실시예들에 따라 다양한 제조 단계들 중 하나에서 제1 전극층(208), 가변 저항성 재료층(210), 및 제2 전극층(212)이 패턴닝되는 RRAM 디바이스(200)의 단면도이다. 일부 실시예들에 따르면, 제1 전극층(208), 가변 저항성 재료층(210), 및 제2 전극층(212)은 각각의 수직부분 및 각각의 수평 부분의 일부를 손상시키지 않도록 패터닝된다.
보다 구체적으로, 일부 실시예들에서, 제1 전극층(208)의 수직부(208-2), 가변 저항성 재료층(210)의 수직부(210-2), 및 제2 전극층(212)의 수직부(212-2)는 각각 그대로 유지된다. 제1 전극층(208)의 수평부(208-1)의 일부, 예를 들어, 수직부(208-2)에 상대적으로 더 가깝게 결합된 수평부는 그대로 유지되고(이하, "나머지 수평부(208-1)"); 가변 저항성 재료층(210)의 수평부(210-1)의 일부, 예를 들어, 수직부(210-2)에 상대적으로 더 가깝게 결합된 수평부는 그대로 유지되며(이하, "나머지 수평부(210-1)"); 제2 전극층(212)의 수평부(212-1)의 일부, 예를 들어, 수직부(212-2)에 상대적으로 더 가깝게 결합된 수평부는 그대로 유지된다(이하, "나머지 수평부(212-1)"). 이와 같이, 제2 전극층(212)의 오목부(212TC)는 그대로 유지되고, 주 표면(203)은 재노출된다.
일부 실시예들에서, 제1 전극층(208), 가변 저항성 재료층(210), 및 제2 전극층(212)의 패터닝 공정은, 기판(202) 상에 패터닝 가능한 층(예를 들어, 포토레지스트 층)을 형성하는 퇴적 공정, 패터닝 가능한 층의 프로파일을 정의하는 리소그래피 공정, 패터닝 가능한 층의 규정된 프로파일에 의해 커버되지 않는 제1 전극층(208), 가변 저항성 재료층(210), 및 제2 전극층(212)의 각각의 부분들을 에칭하기 위한 건식/습식 에칭 공정, 세정 공정, 및 소프트/하드 베이킹 공정을 포함할 수 있다.
도 1a의 단계 114에 대응하여, 도 2g는 일부 실시예들에 따른 다양한 제조 단계들 중 하나에서 형성되는 절연층(214)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 절연층(214)은 제1 전극층(208), 가변 저항성 재료층(210), 제2 전극층(212), 및 기판(202)을 덮도록 형성된다.
일부 실시예들에서, 절연층(214)은 실리콘 탄화물, 실리콘 산질화물, 실리콘 질화물, 탄소 도핑된 실리콘 질화물, 또는 탄소 도핑된 실리콘 산화물일 수 있다. 절연층(214)은 후술될 유전체층(216)과 상이한 에칭 선택도를 갖도록 선택된다. 절연층(214)은 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, ICP (Inductively-Coupled-Plasma) CVD, 또는 열적 CVD 기술과 같은 화학적 기상 증착(CVD) 기술을 사용하여 제1 전극층(208), 가변 저항성 재료층(210), 제2 전극층(212), 및 기판(202) 상에 퇴적된다.
도 1b의 단계 116에 대응하여, 도 2h는 일부 실시예들에 따른 다양한 제조 단계들 중 하나에서 형성되는 유전체층(216)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 유전체층(216)은 절연층(214)을 덮도록 형성된다. 일부 실시예들에서, 유전체층(216)은 제1 전극층(208), 가변 저항성 재료층(210), 제2 전극층(212), 및 절연층(214)의 높이보다 실질적으로 높은 두께(예를 들어, 약 300 nm 내지 400 nm)를 갖는다. 일부 실시예들에서, 반사 방지 코팅(ARC) 층(217)은 유전체층(216) 위에 선택적으로 형성될 수 있다.
일부 실시예들에서, 유전체층(216)은 실리콘 산화물, 저 유전율(low-k) 재료, 다른 적합한 유전체 재료, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율(low-k) 재료는 플루오르화 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 탄소 도핑된 실리콘 산화물(SiOxCy), Black Diamond®(캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼즈사의 등록 상표), 크세로겔(Xerogel), 에어로겔(Aerogel), 비정질 플루오르화 탄소, 파릴렌, BCB(비스-벤조사이클로부텐), SiLK(미시간주 미드랜드 소재의 다우 케미칼), 폴리이미드, 및/또는 미래에 개발될 다른 저유전율(low-k)의 유전체 재료들을 포함할 수 있다. 일부 실시예들에서, 유전체층(216)은 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, 유도 결합 플라즈마(induction coupled plasma)(ICP) CVD, 또는 열적 CVD 기술과 같은 화학 기상 증착(CVD) 기술을 사용하여 절연층(214) 상에 퇴적된다.
도 1b의 단계 118에 대응하여, 도 2i는 일부 실시예들에 따른 다양한 제조 단계들 중 하나에서 형성되는 리세싱된 영역(218)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 리세싱된 영역(218)을 형성함으로써 제2 전극층(212)의 상부 표면의 오목부(212TC)를 재노출시키고(즉, 나머지 수평부(212-1) 및 수직부(212-2)의 각각의 상부 표면들을 재노출킨다), 유전체층(216)의 리세스된 상부 표면(216R)을 노출시킨다. 위에서 볼 때, 일부 실시예들에서, 리세싱된 영역(218)은 제1 더미 실린더(206), 제1 전극층(208)의 수직부(208-2), 가변 저항성 재료층(210)의 수직부(210-2), 및 제2 전극층(212)의 수직부(212-2)를 둘러쌀 수 있다.
일부 실시예들에서, 리세싱된 영역(218)은, 다음 공정들, 즉 제1 더미 실린더(206)의 상부 표면(206T)이 재노출될 때까지 유전체층(216), 절연층(214), 제2 전극층(212), 가변 저항성 재료층(210), 및 제1 전극층(208)의 각각의 부분들 상에 연마 공정(예를 들어, 화학적 기계적 연마(CMP) 공정)을 수행하는 단계와; 도 2i에 도시된 바와 같이 복수의 개구부(221)를 갖는 패터닝 가능한 층(220)(예를 들어, 포토레지스트 층)을 형성하는 단계와; 패터닝 가능한 층(220)을 마스크로 사용하면서, 패터닝 가능한 층(220)에 의해 커버되지 않는 오목부(212TC) 및 유전체층(216)의 일부를 오버레이하는 절연층(214)의 일 부분을 제거하기 위해 하나 이상의 건식 에칭 공정들을 수행하는 단계와; 패터닝 가능한 층(220)을 제거하는 단계 중 적어도 일부를 수행함으로써 형성된다.
도 1b의 단계 120에 대응하여, 도 2j는 일부 실시예들에 따른 다양한 제조 단계들 중 하나에서 형성되는 제1 전극 접촉부(222)를 포함하는 RRAM 디바이스(200)의 단면도이다. 일부 실시예들에서, 제1 전극 접촉부(222)는 금속 재료(예를 들어, 구리(Cu))에 의해 리세싱된 영역(218)(도 2i)을 재충전함으로써 형성될 수 있다. 이와 같이, 상부에서 볼 때, 제1 전극 접촉부(222)는 일부 실시예들에 따라서 제1 더미 실린더(206), 제1 전극층(208)의 수직부(208-2), 가변 저항성 재료층(210)의 수직부(210-2), 및 제2 전극층(212)의 수직부(212-2)를 둘러쌀 수 있다. 또한, 제1 전극 접촉부(222)는 오목부(212TC)를 통해 제2 전극층(212)에 직접 접촉, 즉 제2 전극층(212)의 나머지 수평부(212-1) 및 수직부(212-2)와 직접 접촉한다.
일부 실시예들에서, 제1 전극 접촉부(222)가 형성된 후에, 그에 따라 제1 층(first tier)이 형성될 수 있다. 이러한 제1 층은 제1 전극층(208), 가변 저항성 재료층(210), 및 제2 전극층(212), 및 제1 전극 접촉부(222)에 의해 형성되는 제1 부분적으로 형성된 RRAM 저항기를 포함한다. 도전성 피처(204)가 유전체 재료 기판(202)에 형성되는 실시예에서, 제1 층은 전술한 초기 층 위에 배치된다. 아래에서 더 상세히 설명되는 바와 같이, 제1 전극 접촉부(222)는 제1 부분적으로 형성된 RRAM 저항기에 대한 2 개의 전극 접촉부의 하나로서 기능할 수 있고, 제1 더미 실린더(206)는 완성된 제1 RRAM 저항기가 형성되도록 2 개의 전극 접촉부들 중 다른 하나로서 기능하는 금속 재료로 대체될 것이다.
도 1b의 단계 122에 대응하여, 도 2k는 일부 실시예들에 따른 다양한 제조 단계들 중 하나에서 형성되는 제1 층간 절연층(224) 및 더미층(226)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제1 층간 절연층(224)은 제1 더미 실린더(206), 제1 전극층(208), 가변 저항성 재료층(210), 제2 전극층(212), 제1 전극 접촉부(222), 및 유전체층(216)을 오버레이하도록 형성되고(즉, 전체 제1 층을 오버레이하고); 더미층(226)은 제1 층간 절연층(224) 위에 오버레이하도록 형성된다.
일부 실시예들에서, 제1 층간 절연층(224)은 절연층(214)의 재료와 실질적으로 유사한 재료로 형성되고; 더미층(226)은 제1 더미 실린더(206)의 재료와 실질적으로 유사한 재료로 형성된다. 따라서, 제1 층간 절연층(224) 및 더미 층(226)의 재료에 대한 설명은 여기서 반복하지 않는다. 일부 실시예들에서, 제1 층간 절연층(224) 및 더미층(226)은 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, ICP(Inductively-Coupled-Plasma) CVD, 또는 열 CVD 기술과 같은 화학 기상 증착(CVD) 기술을 사용하여 각각 형성된다.
도 1b의 단계 124에 대응하여, 도 2l은 일부 실시예들에 따른 다양한 제조 단계들 중 하나에서 형성되는 제2 더미 실린더(228)를 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제2 더미 실린더(228)는 제1 층간 절연층(224)의 주 표면(225)을 넘어 돌출하고, 제1 층간 절연층(224)의 주 표면(225)에 수직인 수직 방향을 따라 연장된다. 유사하게, 일부 실시예들에서, 코너(229)는 제2 더미 실린더(228)의 측벽(228S)과 제1 층간 절연층(224)의 주 표면(225)의 교차점에 형성될 수 있다. 또한, 일부 실시예들에서, 제2 더미 실린더(228)는 제1 더미 실린더(206)와 측 방향으로 정렬된다.
일부 실시예들에서, 제1 더미 실린더(206)와 유사하게, 제2 더미 실린더(228)는 다양한 형상들, 예를 들어 원형, 다각형 등의 임의의 단면을 포함할 수 있다. 달리 말하면, 위에서 보았을 때, 제2 더미 실린더(228)는 전술한 형상들 중 하나를 나타낸다. 따라서, 일부 실시예들에서, 제2 더미 실린더(228)를 둘러싸는 코너(229)는 제2 더미 실린더(228)의 형상을 따를 수 있다. 일부 실시예들에서, 제2 더미 실린더(228)는 약 0.01 내지 약 0.5의 종횡비(폭/높이)를 가질 수 있다. 제2 더미 실린더(228)가 원형 단면을 갖는 예시에서, 제2 더미 실린더(228)는 약 10 nm 내지 약 70 nm의 직경 및 약 200 nm의 높이를 가질 수 있다.
전술한 단계 106 내지 120이 반복되는 도 1b의 단계 126에 대응하여, 도 2m은 일부 실시예들에 따른 다양한 제조 단계들 중 하나에서 제1 층 위의 제2 층 및 제2 층 위의 제3 층을 포함하는 RRAM 디바이스(200)의 단면도이다. 일부 실시예들에서, 각각의 더미 실린더(예를 들어, 206, 228 등)의 형성에 이어서 단계 106 내지 124의 1회 반복이 수행될 때, 추가의 층이 형성된다. 제1 층(예를 들어, 제2 층, 제3 층 등)보다 상위의 각각의 추가의 층들은 제1 층과 실질적으로 유사하기 때문에, 제2 층 및 제3 층의 설명은 이하에서 간략하게 논의된다.
도 2m의 도시된 실시예에서, 제2 층은 각각의 제1 전극층(230), 가변 저항성 재료층(232), 및 제2 전극층(234)으로 둘러싸인 제2 더미 실린더(228)를 포함한다. 제2 층은 각각의 절연층(236), 유전체층(238), 및 제1 전극 접촉부(240)를 더 포함한다. 이와 같이, 제1 전극층(230), 가변 저항성 재료층(232), 제2 전극층(234), 및 제1 전극 접촉부(240)에 의해 형성된 제2 부분적으로 형성된 RRAM 저항기가 제2 층에서 배치될 수 있다. 제2 층 위에, 제2 층간 절연층(244)이 형성되고, 제2 층간 절연층(244) 위에 제3 층이 형성된다. 제3 층은 각각의 제1 전극층(248), 가변 저항성 재료층(250), 및 제2 전극층(252)으로 둘러싸인 제3 더미 실린더(246)를 포함한다. 제3 층은 각각의 절연층(254), 유전체층(256), 및 제1 전극 접촉부(258)를 더 포함한다. 이와 같이, 제3 층에서 제1 전극층(248), 가변 저항성 재료층(250), 제2 전극층(252), 및 제1 전극 접촉부(258)에 의해 형성된 제3 부분적으로 형성된 RRAM 저항기는 제3 층에서 배치될 수 있다.
도 1c의 단계 128에 대응하여, 도 2n은 일부 실시예들에 따른 다양한 제조 단계들 중 하나에서 제1 더미 실린더(206), 제2 더미 실린더(228), 및 제3 더미 실린더(246)가 제거되는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제1 더미 실린더(206), 제2 더미 실린더(228), 제3 더미 실린더(246), 및 층간 절연층(224, 244)의 각 부분들(점선으로 도시됨)을 제거한 후에, 수직 트렌치(260)가 형성된다.
일부 실시예에서, 제3 더미 실린더(246)는 제1 습식 에칭 공정을 사용하여 제거되고, 제3 더미 실린더(246) 아래에 배치된 층간 절연층(244)의 부분은 제1 건식 에칭 공정을 사용하여 제거되고, 제2 더미 실린더(228)는 제2 습식 에칭 공정을 사용하여 제거되고, 제2 더미 실린더(228)는 제2 습식 에칭 공정을 사용하여 제거되고, 제2 더미 실린더(228) 아래에 배치된 층간 절연체(224)의 부분은 제2 건식 에칭 공정을 사용하여 제거되며, 제1 더미 실린더(206)는 제3 습식 에칭 공정을 사용하여 제거된다. 이와 같이, 도전성 피처(204)의 상부 표면은 재노출된다.
도 1c의 단계 130에 대응하여, 도 2o는 일부 실시예들에 따른 다양한 제조 단계들 중 하나에서 형성되는 공통 전극 접촉부(262)를 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 공통 전극 접촉부(262)는 이 공통 전극 접촉부(262)가 도전성 피처(204)에 전기적으로 결합되도록 수직 트렌치(260)(도 2n)를 금속 재료(예를 들어, 구리(Cu))로 재충전함으로써 형성된다.
위에서 볼 때, 일부 실시예들에 따르면, 공통 전극 접촉부(262)는 각각의 층에서 각각의 제1 전극층/가변 저항성 재료층/제2 전극층/제1 전극 접촉부에 의해 둘러싸일 수 있다. 예를 들어, 제1 층에서, 공통 전극 접촉부(262)는 제1 전극 층(208), 가변 저항성 재료층(210), 제2 전극층(212), 및 제1 전극 접촉부(222)에 의해 둘러싸이고; 제2 층에서, 공통 전극 접촉부(262)는 제1 전극층(230), 가변 저항성 재료층(232), 제2 전극층(234), 및 제1 전극 접촉부(240)에 의해 둘러싸이고; 제3 층에서, 공통 전극 접촉부(262)는 제1 전극층(248), 가변 저항성 재료층(250), 제2 전극층(252), 및 제1 전극 접촉부(258)에 의해 둘러싸인다.
또한, 일부 실시예들에 따르면, 공통 전극 접촉부(262)는 제1 전극층의 각각의 내부 측벽, 또는 더 구체적으로는 제1 전극층의 각각의 수직부의 내부 측벽을 각각의 층에 직접 접촉한다. 예를 들어, 제1 층에서, 공통 전극 접촉부(262)는 제1 전극층(208)의 수직부(208-2)의 내부 측벽(208-2S)과 직접 접촉하고; 제2 층에서, 공통 전극 접촉부(262)는 제1 전극층(230)의 수직부(230-2)의 내부 측벽(230-2S)과 직접 접촉하고; 제3 층에서, 공통 전극 접촉부(262)는 제1 전극층(248)의 수직부(248-2)의 내부 측벽(248-2S)과 직접 접촉한다.
이와 같이, 공통 전극 접촉부(262), 제1 전극층(208), 가변 저항성 재료층(210), 제2 전극층(212), 및 제1 전극 접촉부(222)의 각각의 부분에 의해 형성된 제1 완성된 RRAM 저항기는 제1 층에 배치되고; 공통 전극 접촉부(262), 제1 전극층(230), 가변 저항성 재료층(232), 제2 전극층(234), 및 제1 전극 접촉부(240)의 각각의 부분에 의해 형성된 제2 완성된 RRAM 저항기는 제2 층에 배치되고; 공통 전극 접촉부(262), 제1 전극층(248), 가변 저항성 재료층(250), 제2 전극층(252), 및 제1 전극 접촉부(258)의 각각의 부분에 의해 형성된 제3 완성된 RRAM 저항기는 제3 층에 배치된다.
일부 실시예들에서, 회로 설계 레벨에서, 공통 전극 접촉부(262)는 비트 라인(BL)에 결합될 수 있고, 각각의 상이한 RRAM 저항기들에 속하는 각각의 층들에서의 제1 전극 접촉부들(222/240/258)은 선택 트랜지스터로서도 알려진 각각의 트랜지스터에 결합된다. 이와 같이, 도 3에 도시된 바와 같이, 복수의 1 트랜지스터 1 저항기(1T1R) RRAM 비트 셀들이 형성될 수 있다.
특히, 도 3은, 제1 층에서의 제1 전극 접촉부(222)가 각각의 선택 트랜지스터(302)를 결합하기 위해 제2 층 및 제3 층을 통해 수직으로 더 연장되고; 제2 층에서의 제1 전극 접촉부(240)가 각각의 선택 트랜지스터(304)를 결합하기 위해 제3 층을 통해 수직으로 더 연장되고; 제3 층에서의 제1 전극 접촉부(258)가 각각의 선택 트랜지스터(306)를 결합하도록 더 연장되는 점을 제외하면 도 2o와 유사한 RRAM 디바이스(200)를 생성한다. 일부 실시예들에서, 제1 RRAM 저항기는 공통 전극 접촉부(262)를 통해 BL(308)에 결합되고, 제1 1T1R RRAM 비트 셀을 형성하는 제1 전극 접촉부(222)를 통해 선택 트랜지스터(302)의 드레인 또는 소스 피처에 결합된다. 마찬가지로, 제2 RRAM 저항기는 공통 전극 접촉부(262)를 통해 BL(308)에 결합되고, 제2 1T1R RRAM 비트 셀을 형성하는 제1 전극 접촉부(240)를 통해 선택 트랜지스터(304)의 드레인 또는 소스 피처에 결합되고; 제3 RRAM 저항기는 공통 전극 접촉부(262)를 통해 BL(308)에 결합되고, 제3 1T1R RRAM 비트 셀을 형성하는 제1 전극 접촉부(258)를 통해 선택 트랜지스터(306)의 드레인 또는 소스 피처에 결합된다.
도 3에서, 선택 트랜지스터들(302, 304, 및 306)은 층들 위에 배치되는 것으로 도시되어 있지만, 이는 단지 설명을 위한 것이다. 일부 실시예들에서, 이러한 선택 트랜지스터들(302, 304, 및 306)은 제1, 제2, 및 제3 RRAM 저항기들이 형성되는 층들 아래에 형성될 수 있다. 따라서, 각각의 제1 전극 접촉부들(222, 240, 258)은 더 아래쪽으로 연장되도록 형성될 수 있다.
전술한 바와 같이, 기존의 RRAM 디바이스들 및 이를 형성하는 방법에서, RRAM 비트 셀들은 2 차원적으로만 집적될 수 있기 때문에 주어진 영역 내에 집적될 수 있는 최대 RRAM 비트 셀들의 수가 제한된다. 대조적으로, 주어진 영역 내에 집적될 수 있는 RRAM 비트 셀들의 최대 수가 실질적으로 증가할 수 있도록 복수의 RRAM 비트 셀들은 공통 전극 접촉부(예컨대, 262)를 통해 추가의(예를 들어, 수직) 방향을 따라 개시된 RRAM 디바이스(예컨대, 200)에 집적될 수 있다. 또한, 이러한 수직으로 집적된 복수의 RRM 비트 셀들은 각각의 제1 전극 접촉부들(예컨대, 222, 240, 258 등)을 통해 측 방향으로 더 집적될 수 있다. 이와 같이, 개시된 RRAM 디바이스에 집적될 수 있는 총 RRAM 비트 셀들의 수가 더 증가할 수 있다.
도 4는 일부 실시예들에 따라 도 3에 도시된 RRAM 디바이스(200)의 대응하는 평면도를 도시한다. 도 4의 평면도는 제3 층에서의 RRAM 비트 셀들의 RRAM 저항기의 상부면 및 하부 층들에서의 RRAM 비트 셀들의 RRAM 저항기들의 각각의 제1 전극 접촉부들이 도시되도록 예시 목적을 위해 간략화된 것임을 알 수 있다. 도 4의 예시된 실시예에서, 제3 RRAM 저항기(공통 전극 접촉부(262), 제1 전극층(248), 가변 저항성 재료층(250), 제2 전극층(252), 및 제1 전극 접촉부(258)), 제2 RRAM 저항기의 제1 전극 접촉부(240), 및 제1 RRAM 저항기의 제1 전극 접촉부(222)는 제1 열을 따라 배열된다. 이러한 행은 RRAM 어레이를 형성하기 위해 RRAM 디바이스(200)를 가로 질러 반복적으로 형성될 수 있음을 알 수 있다. 예를 들어, 공통 전극 접촉부(462), 제1 전극 층(448), 가변 저항성 재료층(450), 제2 전극층(452), 및 제1 전극 접촉부(458) 뿐만 아니라 제1 전극 접촉부(440) 및 제1 전극 접촉부(422)는 도 4에 도시된 바와 같이 형성될 수 있다.
도 5는 도 2o에 도시된 RRAM 디바이스(200)의 다른 구조물을 도시한다. 명확성을 위해, RRAM 디바이스(200)의 다른 구조물은 본 명세서에서 "RRAM 디바이스(500)"로 지칭된다. 도시된 바와 같이, RRAM 디바이스(500)는 각 층에서의 제2 전극층(212/234/252)이 각각의 수직부(212-2/234-2/252-2)만을 갖는 점을 제외하고는 RRAM 디바이스(200)와 실질적으로 유사하다.
일 실시예에서, 메모리 셀은, 제1 방향을 따라 연장되는 원통형 모양으로 형성된 제1 전극 접촉부와; 제1 방향을 따라 연장되고 제1 전극 접촉부를 둘러싸는 제1 부분을 포함하는 저항성 재료층과; 그 저항성 재료층에 결합된 제2 전극 접촉부를 포함하고, 제2 전극 접촉부는 제1 전극 접촉부 및 저항성 재료층의 제1 부분을 둘러싼다.
다른 실시예에서, 메모리 셀은, 제1 방향을 따라 연장되는 원통형 모양으로 형성된 제1 전극 접촉부와; 제1 전극 접촉부를 둘러싸는 저항성 재료층 - 여기서, 저항성 재료층은 제1 방향을 따라 연장되는 제1 부분 및 제2 방향을 따라 연장되는 제2 부분을 포함함 - 과; 저항성 재료층을 둘러싸는 제2 전극 접촉부를 포함하고, 제2 전극 접촉부는 저항성 재료층의 제1 부분 및 제2 부분의 양쪽 모두에 결합된다.
또 다른 실시예에서, 메모리 디바이스는, 공통 전극 접촉부를 공유하는 제1 메모리 셀 및 제2 메모리 셀을 포함하고, 제1 메모리 셀은, 공통 전극 접촉부의 제1 부분과; 공통 전극 접촉부의 제1 부분을 둘러싸는 제1 부분을 포함하는 제1 저항성 재료층과; 공통 전극 접촉부의 제1 부분 및 제1 저항성 재료층의 제1 부분을 둘러싸는 적어도 일부를 포함하는 제1 전극 접촉부를 포함하며, 제2 메모리 셀은, 공통 전극 접촉부의 제2 부분과; 공통 전극 접촉부의 제2 부분을 둘러싸는 제1 부분을 포함하는 제2 저항성 재료층과; 공통 전극 접촉부의 제2 부분 및 제2 저항성 재료층의 제1 부분을 둘러싸는 적어도 일부를 포함하는 제2 전극 접촉부를 포함한다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇개의 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 공정들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
<부기>
1. 메모리 셀에 있어서,
제1 방향을 따라 연장되는 원통형 모양으로 형성된 제1 전극 접촉부;
상기 제1 방향을 따라 연장되고 상기 제1 전극 접촉부를 둘러싸는 제1 부분을 포함하는 저항성 재료층; 및
제2 전극 접촉부
를 포함하고,
상기 제2 전극 접촉부는 위에서 볼 때 상기 제1 전극 접촉부 및 상기 저항성 재료층의 제1 부분을 둘러싸는 것인 메모리 셀.
2. 제1항에 있어서, 상기 저항성 재료층은 가변 저항값을 나타내는 것인 메모리 셀.
3. 제1항에 있어서, 상기 저항성 재료층은 상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 연장되는 제2 부분을 더 포함하는 것인 메모리 셀.
4. 제3항에 있어서, 상기 저항성 재료층의 제2 부분은 상기 제1 전극 접촉부를 둘러싸는 것인 메모리 셀.
5. 제4항에 있어서, 상기 제2 전극 접촉부는 상기 제2 방향을 따라 연장되고 상기 저항성 재료층의 제1 부분 및 제2 부분의 양쪽 모두에 결합되는 것인 메모리 셀.
6. 제1항에 있어서,
상기 제1 전극 접촉부와 상기 저항성 재료층의 제1 부분 사이에 결합되는 적어도 일 부분을 포함하는 제1 전극층; 및
상기 저항성 재료층의 제1 부분과 상기 제2 전극 접촉부 사이에 결합되는 적어도 일 부분을 포함하는 제2 전극층
을 더 포함하는 메모리 셀.
7. 제6항에 있어서, 상기 제1 전극층의 일 부분 및 상기 제2 전극층의 일 부분은 상기 제1 방향을 따라 각각 연장되는 것인 메모리 셀.
8. 제1항에 있어서, 트랜지스터를 더 포함하고,
상기 제2 전극 접촉부는 상기 트랜지스터의 드레인 피처 또는 소스 피처에 결합되는 것인 메모리 셀.
9. 메모리 셀에 있어서,
제1 방향을 따라 연장되는 원통형 모양으로 형성된 제1 전극 접촉부;
상기 제1 전극 접촉부를 둘러싸는 저항성 재료층 - 상기 저항성 재료층은 상기 제1 방향을 따라 연장되는 제1 부분 및 제2 방향을 따라 연장되는 제2 부분을 포함함 -; 및
상기 저항성 재료층을 둘러싸는 제2 전극 접촉부
를 포함하고,
상기 제2 전극 접촉부는 상기 저항성 재료층의 제1 부분 및 제2 부분의 양쪽 모두에 결합되는 것인 메모리 셀.
10. 제9항에 있어서, 상기 제2 방향은 상기 제1 방향에 실질적으로 수직인 것인 메모리 셀.
11. 제9항에 있어서, 상기 저항성 재료층은 가변 저항값을 나타내는 것인 메모리 셀.
12. 제9항에 있어서, 상기 제2 전극 접촉부는 상기 제2 방향을 따라 연장되는 것인 메모리 셀.
13. 제9항에 있어서, 트랜지스터를 더 포함하고,
상기 제2 전극 접촉부는 상기 트랜지스터의 드레인 피처 또는 소스 피처에 결합되는 것인 메모리 셀.
14. 제9항에 있어서, 상기 제1 전극 접촉부와 상기 저항성 재료층의 제1 부분 사이에 결합되는 수직 부분과, 상기 저항성 재료층의 제2 부분과 기판 사이에 결합되는 수평 부분을 포함하는 제1 전극층; 및
상기 저항성 재료층의 제1 부분과 제2 전극 접촉부 사이에 결합된 수직 부분과, 상기 저항성 재료층의 제2 부분과 제2 전극 접촉부 사이에 결합되는 수평 부분을 포함하는 제2 전극층
을 더 포함하는 메모리 셀.
15. 메모리 디바이스에 있어서,
공통 전극 접촉부를 공유하는 제1 메모리 셀 및 제2 메모리 셀
을 포함하고,
상기 제1 메모리 셀은,
상기 공통 전극 접촉부의 제1 부분;
상기 공통 전극 접촉부의 제1 부분을 둘러싸는 제1 부분을 포함하는 제1 저항성 재료층; 및
상기 공통 전극 접촉부의 제1 부분 및 상기 제1 저항성 재료층의 제1 부분을 둘러싸는 적어도 일 부분을 포함하는 제1 전극 접촉부
를 포함하며,
상기 제2 메모리 셀은,
상기 공통 전극 접촉부의 제2 부분;
상기 공통 전극 접촉부의 제2 부분을 둘러싸는 제1 부분을 포함하는 제2 저항성 재료층; 및
상기 공통 전극 접촉부의 제2 부분 및 상기 제2 저항성 재료층의 제1 부분을 둘러싸는 적어도 일 부분을 포함하는 제2 전극 접촉부
를 포함하는 것인 메모리 디바이스.
16. 제15항에 있어서, 상기 제1 메모리 셀은 제1 층에 배치되고, 상기 제2 메모리 셀은 상기 제1 층 위의 제2 층에 배치되는 것인 메모리 디바이스.
17. 제16항에 있어서, 상기 제1 층과 제2 층 사이에 배치된 절연층을 더 포함하는 것인 메모리 디바이스.
18. 제15항에 있어서, 상기 제1 및 제2 저항성 재료층은 각각 가변 저항값을 나타내는 것인 메모리 디바이스.
19. 제15항에 있어서, 상기 공통 전극 접촉부, 및 상기 제1 및 제2 저항성 재료층의 각각의 제1 부분은 각각 제1 방향을 따라 연장되는 것인 메모리 디바이스.
20. 제19항에 있어서, 상기 제1 및 제2 저항성 재료층은 각각 상기 제1 방향에 실질적으로 수직인 제2 방향을 따라 연장되는 제2 부분을 포함하는 것인 메모리 디바이스.

Claims (10)

  1. 메모리 셀에 있어서,
    제1 방향을 따라 연장되는 원통형 모양으로 형성된 제1 전극 접촉부;
    상기 제1 방향을 따라 연장되고 상기 제1 전극 접촉부를 둘러싸는 제1 부분을 포함하는 저항성 재료층; 및
    제2 전극 접촉부
    를 포함하고,
    상기 제2 전극 접촉부는 위에서 볼 때 상기 제1 전극 접촉부 및 상기 저항성 재료층의 제1 부분을 둘러싸는 것인 메모리 셀.
  2. 제1항에 있어서, 상기 저항성 재료층은 가변 저항값을 나타내는 것인 메모리 셀.
  3. 제1항에 있어서, 상기 저항성 재료층은 상기 제1 방향에 수직인 제2 방향을 따라 연장되는 제2 부분을 더 포함하는 것인 메모리 셀.
  4. 제3항에 있어서, 상기 저항성 재료층의 제2 부분은 상기 제1 전극 접촉부를 둘러싸는 것인 메모리 셀.
  5. 제4항에 있어서, 상기 제2 전극 접촉부는 상기 제2 방향을 따라 연장되고 상기 저항성 재료층의 제1 부분 및 제2 부분의 양쪽 모두에 결합되는 것인 메모리 셀.
  6. 제1항에 있어서,
    상기 제1 전극 접촉부와 상기 저항성 재료층의 제1 부분 사이에 결합되는 적어도 일 부분을 포함하는 제1 전극층; 및
    상기 저항성 재료층의 제1 부분과 상기 제2 전극 접촉부 사이에 결합되는 적어도 일 부분을 포함하는 제2 전극층
    을 더 포함하는 메모리 셀.
  7. 제6항에 있어서, 상기 제1 전극층의 일 부분 및 상기 제2 전극층의 일 부분은 상기 제1 방향을 따라 각각 연장되는 것인 메모리 셀.
  8. 제1항에 있어서, 트랜지스터를 더 포함하고,
    상기 제2 전극 접촉부는 상기 트랜지스터의 드레인 피처 또는 소스 피처에 결합되는 것인 메모리 셀.
  9. 메모리 셀에 있어서,
    제1 방향을 따라 연장되는 원통형 모양으로 형성된 제1 전극 접촉부;
    상기 제1 전극 접촉부를 둘러싸는 저항성 재료층 - 상기 저항성 재료층은 상기 제1 방향을 따라 연장되는 제1 부분 및 제2 방향을 따라 연장되는 제2 부분을 포함함 -; 및
    상기 저항성 재료층을 둘러싸는 제2 전극 접촉부
    를 포함하고,
    상기 제2 전극 접촉부는 상기 저항성 재료층의 제1 부분 및 제2 부분의 양쪽 모두에 결합되는 것인 메모리 셀.
  10. 메모리 디바이스에 있어서,
    공통 전극 접촉부를 공유하는 제1 메모리 셀 및 제2 메모리 셀
    을 포함하고,
    상기 제1 메모리 셀은,
    상기 공통 전극 접촉부의 제1 부분;
    상기 공통 전극 접촉부의 제1 부분을 둘러싸는 제1 부분을 포함하는 제1 저항성 재료층; 및
    상기 공통 전극 접촉부의 제1 부분 및 상기 제1 저항성 재료층의 제1 부분을 둘러싸는 적어도 일 부분을 포함하는 제1 전극 접촉부
    를 포함하며,
    상기 제2 메모리 셀은,
    상기 공통 전극 접촉부의 제2 부분;
    상기 공통 전극 접촉부의 제2 부분을 둘러싸는 제1 부분을 포함하는 제2 저항성 재료층; 및
    상기 공통 전극 접촉부의 제2 부분 및 상기 제2 저항성 재료층의 제1 부분을 둘러싸는 적어도 일 부분을 포함하는 제2 전극 접촉부
    를 포함하는 것인 메모리 디바이스.
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