KR20130077374A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

가변 저항 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 일 방향으로 연장되는 소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판; 상기 소자분리막 및 상기 활성영역을 관통하여 상기 소자분리막과 교차하는 방향으로 연장되는 게이트 라인 및 상기 게이트 라인 상의 보호막; 상기 보호막 사이의 상기 활성영역 일부가 제거된 공간에 위치하는 콘택 플러그; 및 상기 콘택 플러그 일부와 접속되는 가변 저항 패턴을 포함한다.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 자기정렬 콘택(Self-Aligned Contact) 공정을 이용한 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는 외부 자극에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭(Switching)하는 특성을 이용하여 데이터를 저장하는 장치로서, ReRAM(Resistive Random Access Memory), PCRAM(Phase Change RAM), STT-RAM(Spin Transfer Torque-RAM) 등이 이에 포함된다.
도 1은 종래 기술에 따른 가변 저항 메모리 장치의 레이아웃(Layout)을 나타내는 평면도이고, 도 2a 내지 도 2d는 종래 기술에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 본 단면도들은 도 1의 A-A' 선 및 B-B' 선에 따른 단면을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(10) 상에 A-A' 방향(도 1 참조)으로 연장되는 라인 형태의 소자분리막(15)을 형성하여 활성영역(10A)을 정의한다.
이어서, 활성영역(10A) 및 소자분리막(15)을 관통하여 B-B' 방향(도 1 참조)으로 연장되는 게이트 라인(20) 및 게이트 라인(20) 상의 게이트 라인 보호막(25)을 형성한다.
도 2b를 참조하면, 상기 결과물 상에 제1 절연막(30)을 형성한 후, 제1 절연막(30)을 선택적으로 식각하여 활성영역(10A)을 노출시키는 제1 콘택홀을 형성한다.
이어서, 상기 제1 콘택홀에 오믹 콘택층(35A) 및 오믹 콘택층(35A) 상의 금속층(35B)으로 이루어지는 제1 콘택 플러그(35)를 형성한다.
도 2c를 참조하면, 제1 절연막(30) 및 제1 콘택 플러그(35) 상에 제2 절연막(40)을 형성한 후, 제2 절연막(40)을 선택적으로 식각하여 후술하는 소스 라인(55)과 접속될 제1 콘택 플러그(35)를 노출시키는 제2 콘택홀을 형성한다.
이어서, 상기 제2 콘택홀에 매립되는 제2 콘택 플러그(45)를 형성한 후, 제2 절연막(40) 및 제2 콘택 플러그(45) 상에 제3 절연막(50)을 형성한다.
이어서, 제3 절연막(50)을 선택적으로 식각하여 제2 콘택 플러그(45)를 노출시키면서 활성영역(10A)과 같은 방향으로 연장되는 라인 형태의 트렌치를 형성한 후, 상기 트렌치에 매립되는 소스 라인(55) 및 소스 라인(55) 상의 소스 라인 보호막(60)을 형성한다. 이때, 라인 저항 증가를 방지하기 위해 소스 라인(55)은 일정 수준 이상의 높이로 형성해야 한다.
도 2d를 참조하면, 상기 결과물 상에 제4 절연막(65)을 형성한 후, 제4 절연막(65)을 관통하여 제1 콘택 플러그(35) 일부와 접속되는 제3 콘택 플러그(70)를 형성한다.
이어서, 제3 콘택 플러그(70) 상에 가변 저항 패턴(75)을 형성한다.
그런데 종래 기술에 의하면 가변 저항 메모리 장치의 메모리 셀을 구성하는 가변 저항 패턴(75)과 연결되는 제3 콘택 플러그(70)가 높은 종횡비(Aspect ratio)를 가지므로 공정에 어려움이 있을 뿐만 아니라 높은 저항을 갖게 되며, 나아가 마스크 패턴의 오정렬(Misalignment)로 인해 접촉 저항이 급격히 증가하거나 콘택 낫 오픈(Contact Not Open) 등의 불량이 발생하는 문제가 있다.
본 발명이 해결하고자 하는 과제는, 제조 공정이 용이하고 단순할 뿐만 아니라 메모리 셀을 구성하는 가변 저항 패턴과 트랜지스터의 소스 또는 드레인 영역이 되는 활성영역 간의 저항이 감소된 가변 저항 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 일 방향으로 연장되는 소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판; 상기 소자분리막 및 상기 활성영역을 관통하여 상기 소자분리막과 교차하는 방향으로 연장되는 게이트 라인 및 상기 게이트 라인 상의 보호막; 상기 보호막 사이의 상기 활성영역 일부가 제거된 공간에 위치하는 콘택 플러그; 및 상기 콘택 플러그 일부와 접속되는 가변 저항 패턴을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 일 방향으로 연장되는 소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판을 제공하는 단계; 상기 소자분리막 및 상기 활성영역을 선택적으로 식각하여 상기 소자분리막과 교차하는 방향으로 연장되는 트렌치를 형성하는 단계; 상기 트렌치 내에 게이트 라인 및 상기 게이트 라인 상의 보호막을 형성하는 단계; 상기 보호막 사이의 상기 활성영역 일부를 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내에 콘택 플러그를 형성하는 단계; 및 상기 콘택 플러그 일부와 접속되는 가변 저항 패턴을 형성하는 단계를 포함한다.
본 발명에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 제조 공정을 용이하고 단순하게 하면서 메모리 셀을 구성하는 가변 저항 패턴과 트랜지스터의 소스 또는 드레인 영역이 되는 활성영역 간의 저항을 감소시킬 수 있다.
도 1은 종래 기술에 따른 가변 저항 메모리 장치의 레이아웃(Layout)을 나타내는 평면도이다.
도 2a 내지 도 2d는 종래 기술에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 제1 및 제2 실시예에 따른 가변 저항 메모리 장치의 레이아웃(Layout)을 나타내는 평면도이다.
도 4a 내지 도 4i는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 제1 및 제2 실시예에 따른 가변 저항 메모리 장치의 레이아웃(Layout)을 나타내는 평면도이고, 도 4a 내지 도 4i는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 4i는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이고, 도 4a 내지 도 4h는 도 4i의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다. 본 단면도들은 도 3의 A-A' 선 및 B-B' 선에 따른 단면을 도시한 것이다.
도 4a를 참조하면, 반도체 기판(100) 상에 A-A' 방향(도 3 참조)으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이를 식각마스크로 반도체 기판(100)을 일부 식각하여 소자분리용 트렌치(T1)를 형성한다. 반도체 기판(100)은 단결정 실리콘 기판일 수 있고, 소자분리용 트렌치(T1)는 복수개가 평행하게 배열될 수 있다.
이어서, 소자분리용 트렌치(T1)가 형성된 반도체 기판(100) 상에 반도체 기판(100)과 식각 선택비를 갖는 절연 물질을 SOD(Spin On Dielectric), HARP(High Aspect Ratio Process), HDP(High Density Plasma) 중 어느 하나 이상의 방식으로 소자분리용 트렌치(T1)를 매립하는 두께로 형성한 후, 반도체 기판(100) 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 소자분리막(105)을 형성한다. 한편, 본 공정 결과 소자분리막(105)에 의해 활성영역(100A)이 정의되며, 활성영역(100A)은 트랜지스터의 소스(Source) 또는 드레인(Drain) 영역이 될 수 있다.
특히, 활성영역(100A)의 폭은 후술하는 게이트 라인의 폭보다 더 넓게 형성할 수 있다. 이러한 경우 트랜지스터에 흐르는 전류의 크기를 증가시킬 수 있을 뿐만 아니라, 기생 저항을 감소시켜 후술하는 가변 저항 패턴 등으로 이루어지는 메모리 셀에 저장된 데이터의 센싱 마진(Sensing Margin)을 충분히 확보할 수 있게 된다.
도 4b를 참조하면, 활성영역(100A) 및 소자분리막(105) 상에 B-B' 방향(도 3 참조)으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이를 식각마스크로 활성영역(100A) 및 소자분리막(105)을 일부 식각하여 게이트 라인용 트렌치(T2)를 형성한다. 게이트 라인용 트렌치(T2)는 복수개가 평행하게 배열될 수 있으며, 후속 공정의 난이도를 고려하여 평면상에서 볼 때 활성영역(100A)과 예컨대 60° 내지 120°의 각도를 가지고 교차하도록 형성할 수 있다.
이어서, 게이트 라인용 트렌치(T2)의 표면에 게이트 절연막(미도시됨)을 형성한 후, 게이트 라인용 트렌치(T2)를 일부 매립하는 게이트 라인(110)을 형성한다. 상기 게이트 절연막은 예컨대 실리콘 산화막(SiO2), 실리콘 산화질화막(SiOxNy) 또는 고유전율(High-k) 박막을 포함할 수 있다.
구체적으로 게이트 라인(110)은 다음과 같은 과정에 의해 형성될 수 있다. 우선, 상기 게이트 절연막 상에 예컨대 티타늄 질화물(TiN)과 같은 금속 질화물을 콘포멀(Conformal)하게 증착하여 장벽 금속막(Barrier Metal)을 형성한 후, 게이트 라인용 트렌치(T2)를 매립하는 두께로 텅스텐(W), 구리(Cu), 알루미늄(Al) 등과 같은 금속 물질이나 비저항이 낮은 탄소화합물을 증착하여 게이트 도전막(미도시됨)을 형성한다. 이어서, 활성영역(100A) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행한 후, 상기 게이트 도전막을 추가로 에치백(Etch-back)하여 매립형 게이트 라인(110)을 형성할 수 있다.
이어서, 게이트 라인(110) 상에 보호막(115)을 형성한다. 보호막(115)은 게이트 라인(110)이 형성된 게이트 라인용 트렌치(T2)를 매립하는 두께로 반도체 기판(100)과 식각 선택비를 갖는 절연 물질을 증착한 후, 활성영역(100A) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 4c를 참조하면, 보호막(115) 사이의 활성영역(100A) 일부를 식각하여 자기정렬 콘택홀(H1)을 형성한다. 이때, 보호막(115) 및 소자분리막(105)과 활성영역(100A) 간의 식각 선택비를 이용하여 활성영역(100A) 일부를 선택적으로 제거할 수 있다.
특히, 가변 저항 메모리 장치의 경우 디램(DRAM) 등과 같이 전하를 축적하여 데이터를 저장하는 방식이 아니므로 트랜지스터의 누설전류에 대한 제약조건이 완화된다. 따라서 게이트 라인용 트렌치(T2)의 깊이 방향으로 채널과 소스/드레인 간의 거리를 짧게 하여 트랜지스터의 내부 저항을 감소시킬 수 있다.
도 4d를 참조하면, 자기정렬 콘택홀(H1)에 매립되는 콘택 플러그(120)를 형성한다. 콘택 플러그(120)는 오믹 콘택층(120A) 및 오믹 콘택층(120A) 상의 금속층(120B)을 포함할 수 있으며, 구체적으로 다음과 같은 과정에 의해 형성될 수 있다.
우선, 자기정렬 콘택홀(H1) 바닥면에 해당하는 활성영역(100A) 상에 오믹 콘택층(120A)을 형성한다. 오믹 콘택층(120A)은 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix) 등을 포함할 수 있으며, 이러한 금속 실리사이드는 티타늄(Ti), 코발트(Co), 니켈(Ni) 등의 금속 물질을 증착한 후, 급속 열처리(Rapid Thermal Annealing; RTA) 등의 공정을 수행하여 형성할 수 있다.
이어서, 오믹 콘택층(120A) 상에 금속층(120B)을 형성한다. 금속층(120B)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질 및 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있으며, 이러한 금속 물질 및/또는 금속 질화물을 오믹 콘택층(120A)이 형성된 자기정렬 콘택홀(H1)을 매립하는 두께로 증착한 후, 보호막(115) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 4e를 참조하면, 후술하는 제1 소스 라인 콘택 플러그와 접속될 일부의 콘택 플러그(120)를 제외한 나머지 콘택 플러그(120)와 접속되는 가변 저항 패턴(125)을 형성한다. 가변 저항 패턴(125)은 평면상에서 볼 때 매트릭스(Matrix) 형태로 배열되는 섬(Island) 모양을 가질 수 있다.
특히, 가변 저항 패턴(125)은 자기장(Magnetic Field)이나 스핀 전달 토크(Spin Transfer Torque; STT)에 의해 전기저항이 변하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조를 포함하거나, 산소 공공(Vacancy)이나 이온의 이동(Migration) 또는 물질의 상변화(Phase Change)에 의해 전기저항이 변하는 구조를 포함할 수 있다.
여기서, 자기 터널 접합(MTJ) 구조는 자성 자유층, 자성 고정층 및 이들 사이에 개재되는 장벽층을 포함할 수 있으며, 상기 자성 자유층 및 상기 자성 고정층은 강자성체, 예컨대 철(Fe), 니켈(Ni), 코발트(Co), 가돌리늄(Gd), 디스프로슘(Dy) 또는 이들의 화합물을 포함할 수 있으며, 상기 장벽층은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 실리콘 산화물(SiO2) 등을 포함할 수 있다.
또한, 물질의 상변화에 의해 전기저항이 변하는 구조는 열에 의해 결정질 또는 비정질 상태로 변화되는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe) 등의 칼코게나이드(Chalcogenide) 계열의 물질을 포함할 수 있으며, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 구조는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질이나 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물을 포함할 수 있다.
이어서, 가변 저항 패턴(125)과 후술하는 제1 소스 라인 콘택 플러그 간의 단락(Short)을 방지하기 위하여 가변 저항 패턴(125)이 형성된 결과물 상에 예컨대 질화막 계열의 물질을 포함하는 스페이서막(미도시됨)을 형성할 수 있다.
도 4f를 참조하면, 가변 저항 패턴(125)이 형성된 결과물 상에 제1 절연막(130)을 형성한다. 제1 절연막(130)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS(Tetra Ethyl Ortho Silicate), BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorinated Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass) 중 어느 하나 이상을 포함할 수 있다. 이때, 제1 절연막(130)의 상면은 가변 저항 패턴(125)의 상면보다 더 높게 형성하고, 화학적 기계적 연마(CMP) 등을 통해 평탄화할 수 있다.
이어서, 제1 절연막(130)을 선택적으로 식각하여 가변 저항 패턴(125)과 접속되지 않은 콘택 플러그(120) 상면을 노출시키는 제1 소스 라인 콘택홀(H2)을 형성한 후, 제1 소스 라인 콘택홀(H2)에 매립되는 제1 소스 라인 콘택 플러그(135)를 형성한다. 제1 소스 라인 콘택 플러그(135)는 도전 물질, 예컨대 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질 및 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있으며, 이러한 도전 물질을 제1 소스 라인 콘택홀(H2)을 매립하는 두께로 증착한 후, 제1 절연막(130) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 4g를 참조하면, 제1 절연막(130) 및 제1 소스 라인 콘택 플러그(135) 상에 제2 절연막(140)을 형성한다. 제2 절연막(140)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BSG, PSG, FSG, BPSG, SOG 중 어느 하나 이상을 포함할 수 있다.
이어서, 제2 절연막(140) 상에 비트 라인(145)이 형성될 영역을 노출시키는 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이를 식각마스크로 제1 및 제2 절연막(130, 140)을 일부 식각하여 비트 라인용 트렌치(T3)를 형성한다. 비트 라인용 트렌치(T3)는 가변 저항 패턴(125) 상면을 노출시키면서 활성영역(100A)과 같은 방향으로 연장될 수 있으며, 복수개가 평행하게 배열될 수 있다.
이어서, 비트 라인용 트렌치(T3)에 매립되는 비트 라인(145)을 형성한다. 비트 라인(145)은 도전 물질, 예컨대 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질 및 비저항이 낮은 탄소화합물로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있으며, 이러한 도전 물질을 비트 라인용 트렌치(T3)를 매립하는 두께로 증착한 후, 제2 절연막(140) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 4h를 참조하면, 비트 라인(145)이 형성된 결과물 상에 제3 절연막(150)을 형성한다. 제3 절연막(150)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BSG, PSG, FSG, BPSG, SOG 중 어느 하나 이상을 포함할 수 있다.
이어서, 제3 절연막(150)을 선택적으로 식각하여 제1 소스 라인 콘택 플러그(135) 상면을 노출시키는 제2 소스 라인 콘택홀(H3)을 형성한 후, 제2 소스 라인 콘택홀(H3)에 매립되는 제2 소스 라인 콘택 플러그(155)를 형성한다. 제2 소스 라인 콘택 플러그(155)는 도전 물질, 예컨대 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질 및 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있으며, 이러한 도전 물질을 제2 소스 라인 콘택홀(H3)을 매립하는 두께로 증착한 후, 제3 절연막(150) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
이어서, 제3 절연막(150) 및 제2 소스 라인 콘택 플러그(155) 상에 제4 절연막(160)을 형성한다. 제4 절연막(160)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BSG, PSG, FSG, BPSG, SOG 중 어느 하나 이상을 포함할 수 있다.
도 4i를 참조하면, 제4 절연막(160) 상에 소스 라인(165)이 형성될 영역을 노출시키는 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이를 식각마스크로 제4 절연막(160)을 식각하여 소스 라인용 트렌치(T4)를 형성한다. 소스 라인용 트렌치(T4)는 제2 소스 라인 콘택 플러그(155) 상면을 노출시키면서 활성영역(100A)과 같은 방향으로 연장될 수 있으며, 복수개가 평행하게 배열될 수 있다.
이어서, 소스 라인용 트렌치(T4)에 매립되는 소스 라인(165)을 형성한다. 소스 라인(165)은 도전 물질, 예컨대 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질 및 비저항이 낮은 탄소화합물로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있으며, 이러한 도전 물질을 소스 라인용 트렌치(T4)를 매립하는 두께로 증착한 후, 제4 절연막(160) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이며, 본 단면도는 도 3의 A-A' 선 및 B-B' 선에 따른 단면을 도시한 것이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예와 동일하게 도 4a 내지 도 4f의 공정을 수행한 후, 도 5의 공정을 수행한다.
도 5를 참조하면, 제1 절연막(130) 및 제1 소스 라인 콘택 플러그(135) 상에 제2 절연막(140)을 형성한다. 제2 절연막(140)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BSG, PSG, FSG, BPSG, SOG 중 어느 하나 이상을 포함할 수 있다.
이어서, 제2 절연막(140) 상에 비트 라인(200A) 및 소스 라인(200B)이 형성될 영역을 노출시키는 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이를 식각마스크로 제1 및 제2 절연막(130, 140)을 일부 식각하여 트렌치(T)를 형성한다. 트렌치(T)는 가변 저항 패턴(125) 또는 제1 소스 라인 콘택 플러그(135)를 노출시키면서 활성영역(100A)과 같은 방향으로 연장될 수 있으며, 복수개가 평행하게 배열될 수 있다.
이어서, 트렌치(T) 내에 가변 저항 패턴(125)과 접속되는 비트 라인(200A) 및 제1 소스 라인 콘택 플러그(135)와 접속되는 소스 라인(200B)을 형성한다. 비트 라인(200A) 및 소스 라인(200B)은 도전 물질, 예컨대 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 알루미늄(Al) 등의 금속 물질 및 비저항이 낮은 탄소화합물로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있으며, 이러한 도전 물질을 트렌치(T)를 매립하는 두께로 증착한 후, 제2 절연막(140) 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
이상의 제2 실시예에서는 비트 라인(200A)과 소스 라인(200B)을 동일 평면 상에 한번에 형성함으로써 공정을 더욱 단순화시킬 수 있다. 이때, 더욱 미세한 선폭을 가지는 라인을 패터닝하기 위해 EUV(Extreme Ultraviolet) 리소그래피 또는 스페이서(Spacer) 패터닝 기술을 이용할 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 3, 도 4i 및 도 5에 도시된 것과 같은 본 발명의 제1 및 제2 실시예에 따른 가변 저항 메모리 장치가 제조될 수 있다.
도 3, 도 4i 및 도 5를 참조하면, 본 발명의 제1 및 제2 실시예에 따른 가변 저항 메모리 장치는, A-A' 방향으로 연장되는 소자분리막(105)에 의해 정의된 활성영역(100A)을 갖는 반도체 기판(100), 소자분리막(105) 및 활성영역(100A)을 관통하여 B-B' 방향으로 연장되는 게이트 라인(110) 및 게이트 라인(110) 상의 보호막(115), 보호막(115) 사이의 활성영역(100A) 일부가 제거된 공간에 위치하는 콘택 플러그(120), 콘택 플러그(120)와 접속되는 가변 저항 패턴(125) 및 소스 라인 콘택 플러그, 가변 저항 패턴(125)과 접속되면서 A-A' 방향으로 연장되는 비트 라인(145), 및 소스 라인 콘택 플러그와 접속되면서 A-A' 방향으로 연장되는 소스 라인(165)을 포함한다.
활성영역(100A)은 게이트 라인(110)의 폭보다 더 넓은 폭을 가질 수 있으며, 게이트 라인(110)과 60° 내지 120°의 각도를 가지고 교차할 수 있다.
소자분리막(105) 및 보호막(115)은 활성영역(100A)과 식각 선택비를 갖는 물질로 이루어질 수 있으며, 콘택 플러그(120)는 오믹 콘택층(120A) 및 오믹 콘택층(120A) 상의 금속층(120B)을 포함할 수 있다.
가변 저항 패턴(125)은 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함하거나, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함할 수 있다.
상기 소스 라인 콘택 플러그는 제1 및 제2 소스 라인 콘택 플러그(135, 155)로 이루어질 수 있으며, 가변 저항 패턴(125)보다 더 높게 형성될 수 있다.
소스 라인(165)은 비트 라인(145)보다 높은 위치에 형성되거나, 비트 라인(145)과 동일 평면 상에 위치할 수 있다.
도 6은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템을 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 응용한 정보 처리 시스템(1000)은 메모리 시스템(1100), 중앙 처리 장치(1200), 사용자 인터페이스(1300) 및 전원 공급 장치(1400)를 포함할 수 있고, 이들은 버스(1500)를 통해 서로 데이터 통신을 할 수 있다.
여기서, 메모리 시스템(1100)은 가변 저항 메모리 장치(1110) 및 메모리 컨트롤러(1120)로 구성될 수 있으며, 가변 저항 메모리 장치(1110)에는 중앙 처리 장치(1200)에 의해서 처리된 데이터 또는 사용자 인터페이스(1300)를 통해 외부에서 입력된 데이터가 저장될 수 있다.
이러한 정보 처리 시스템(1000)은 데이터 저장을 필요로 하는 모든 전자 기기를 구성할 수 있으며, 예컨대 메모리 카드(Memory Card), 반도체 디스크(Solid State Disk; SSD) 또는 스마트폰(Smart Phone) 등의 각종 모바일 기기(Mobile Device) 등에 적용될 수 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 메모리 셀을 구성하는 가변 저항 패턴과 트랜지스터의 소스 또는 드레인 영역이 되는 활성영역 간의 콘택 플러그를 자기 정렬 방식으로 형성함으로써 마스크 공정을 줄일 수 있을 뿐만 아니라, 마스크 패턴의 오정렬로 인해 접촉 저항이 급격히 증가하거나 콘택 낫 오픈(Contact Not Open) 등의 불량이 발생하는 것을 방지할 수 있다. 또한, 상기 콘택 플러그가 낮은 종횡비를 가지게 됨에 따라 전기 저항이 감소되어 가변 저항 메모리 장치의 동작 전압을 낮출 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 기판 100A : 활성영역
105 : 소자분리막 110 : 게이트 라인
115 : 보호막 120 : 콘택 플러그
120A : 오믹 콘택층 120B : 금속층
125 : 가변 저항 패턴 130 : 제1 절연막
135 : 제1 소스 라인 콘택 플러그 140 : 제2 절연막
145 : 비트 라인 150 : 제3 절연막
155 : 제2 소스 라인 콘택 플러그 160 : 제4 절연막
165 : 소스 라인 H1 : 자기정렬 콘택홀
H2 : 제1 소스 라인 콘택홀 H3 : 제2 소스 라인 콘택홀
T1 : 소자분리용 트렌치 T2 : 게이트 라인용 트렌치
T3 : 비트 라인용 트렌치 T4 : 소스 라인용 트렌치

Claims (24)

  1. 일 방향으로 연장되는 소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판;
    상기 소자분리막 및 상기 활성영역을 관통하여 상기 소자분리막과 교차하는 방향으로 연장되는 게이트 라인 및 상기 게이트 라인 상의 보호막;
    상기 보호막 사이의 상기 활성영역 일부가 제거된 공간에 위치하는 콘택 플러그; 및
    상기 콘택 플러그 일부와 접속되는 가변 저항 패턴을 포함하는
    가변 저항 메모리 장치.
  2. 제1 항에 있어서,
    상기 콘택 플러그는, 오믹 콘택층을 포함하는
    가변 저항 메모리 장치.
  3. 제1 항에 있어서,
    상기 소자분리막 및 상기 보호막은, 상기 활성영역과 식각 선택비를 갖는 물질로 이루어지는
    가변 저항 메모리 장치.
  4. 제1 항에 있어서,
    상기 활성영역은, 상기 게이트 라인의 폭보다 더 넓은 폭을 갖는
    가변 저항 메모리 장치.
  5. 제1 항에 있어서,
    상기 게이트 라인은, 상기 활성영역과 60° 내지 120°의 각도를 가지고 교차하는
    가변 저항 메모리 장치.
  6. 제1 항에 있어서,
    상기 가변 저항 패턴과 접속되며, 상기 게이트 라인과 교차하는 방향으로 연장되는 비트 라인을 더 포함하는
    가변 저항 메모리 장치.
  7. 제1 항에 있어서,
    상기 가변 저항 패턴 사이에 위치하는 상기 콘택 플러그와 접속되는 소스 라인 콘택 플러그; 및
    상기 소스 라인 콘택 플러그와 접속되며, 상기 게이트 라인과 교차하는 방향으로 연장되는 소스 라인을 더 포함하는
    가변 저항 메모리 장치.
  8. 제1 항에 있어서,
    상기 가변 저항 패턴은, 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함하는
    가변 저항 메모리 장치.
  9. 제1 항에 있어서,
    상기 가변 저항 패턴은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하는
    가변 저항 메모리 장치.
  10. 제6 항에 있어서,
    상기 가변 저항 패턴 사이에 위치하는 상기 콘택 플러그와 접속되는 소스 라인 콘택 플러그; 및
    상기 소스 라인 콘택 플러그와 접속되며, 상기 비트 라인보다 높은 위치에 형성된 소스 라인을 더 포함하는
    가변 저항 메모리 장치.
  11. 제6 항에 있어서,
    상기 가변 저항 패턴 사이에 위치하는 상기 콘택 플러그와 접속되는 소스 라인 콘택 플러그; 및
    상기 소스 라인 콘택 플러그와 접속되며, 상기 비트 라인과 동일 평면 상에서 같은 방향으로 연장되는 소스 라인을 더 포함하는
    가변 저항 메모리 장치.
  12. 제7 항에 있어서,
    상기 소스 라인 콘택 플러그는, 상기 가변 저항 패턴보다 더 높게 형성된
    가변 저항 메모리 장치.
  13. 일 방향으로 연장되는 소자분리막에 의해 정의된 활성영역을 갖는 반도체 기판을 제공하는 단계;
    상기 소자분리막 및 상기 활성영역을 선택적으로 식각하여 상기 소자분리막과 교차하는 방향으로 연장되는 트렌치를 형성하는 단계;
    상기 트렌치 내에 게이트 라인 및 상기 게이트 라인 상의 보호막을 형성하는 단계;
    상기 보호막 사이의 상기 활성영역 일부를 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그 일부와 접속되는 가변 저항 패턴을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 콘택 플러그 형성 단계는,
    상기 콘택홀 바닥면에 해당하는 상기 활성영역 상에 오믹 콘택층을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 소자분리막 및 상기 보호막은, 상기 활성영역과 식각 선택비를 갖는 물질로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  16. 제13 항에 있어서,
    상기 활성영역은, 상기 게이트 라인의 폭보다 더 넓은 폭을 갖도록 형성하는
    가변 저항 메모리 장치의 제조 방법.
  17. 제13 항에 있어서,
    상기 게이트 라인은, 상기 활성영역과 60° 내지 120°의 각도를 가지고 교차하도록 형성하는
    가변 저항 메모리 장치의 제조 방법.
  18. 제13 항에 있어서,
    상기 가변 저항 패턴과 접속되며, 상기 게이트 라인과 교차하는 방향으로 연장되는 비트 라인을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  19. 제13 항에 있어서,
    상기 가변 저항 패턴 사이에 위치하는 상기 콘택 플러그와 접속되는 소스 라인 콘택 플러그를 형성하는 단계; 및
    상기 소스 라인 콘택 플러그와 접속되며, 상기 게이트 라인과 교차하는 방향으로 연장되는 소스 라인을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  20. 제13 항에 있어서,
    상기 가변 저항 패턴은, 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  21. 제13 항에 있어서,
    상기 가변 저항 패턴은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  22. 제18 항에 있어서,
    상기 가변 저항 패턴 사이에 위치하는 상기 콘택 플러그와 접속되는 소스 라인 콘택 플러그를 형성하는 단계; 및
    상기 비트 라인보다 높은 위치에 상기 소스 라인 콘택 플러그와 접속되는 소스 라인을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  23. 제18 항에 있어서,
    상기 가변 저항 패턴 사이에 위치하는 상기 콘택 플러그와 접속되는 소스 라인 콘택 플러그를 형성하는 단계; 및
    상기 소스 라인 콘택 플러그와 접속되며, 상기 비트 라인과 동일 평면 상에서 같은 방향으로 연장되는 소스 라인을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치.
  24. 제19 항에 있어서,
    상기 소스 라인 콘택 플러그는, 상기 가변 저항 패턴보다 더 높게 형성하는
    가변 저항 메모리 장치의 제조 방법.
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