KR102407740B1 - 저항성 메모리 아키텍처 및 디바이스들 - Google Patents
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Abstract
2-단자 메모리의 성능 이익들 및 상대적으로 낮은 제조 비용을 갖는 고밀도 2-단자 메모리 아키텍처(들)를 제공하는 것이 본원에서 설명된다. 예로서, 다양한 실시예들에 있어, 2-단자 메모리 아키텍처(들)가 기판 상에 구성될 수 있으며, 메모리 아키텍처의 전도성 층 리세스 구조들 내에 형성된 2-단자 메모리 셀들을 포함할 수 있다. 일 실시예에 있어, 전도성 층 리세스는 수직 관통 에칭과 함께 수평 에칭으로서 생성될 수 있다. 다른 실시예에 있어, 전도성 층 리세스는 2-단자 아키텍처의 각각의 전도성 층들에 대해 패턴화될 수 있다.
Description
관련 출원들에 대한 상호 참조
특허를 위한 본 출원은 RESISTIVE RAM AND DEVICES라는 명칭으로 2014년 5월 20일자로 출원된 미국 가특허출원 제62/000,952호에 대한 이익을 주장하며, 본 출원은, SELECTOR DEVICE FOR TWO-TERMINAL DEVICE라는 명칭으로 2014년 3월 11일자로 출원된 미국 가특허출원 제61/951,454호에 대한 이익을 주장하고 FAST APPLICATIONS라는 명칭으로 2014년 7월 7일자로 출원된 미국 가특허출원 제62/021,660호에 대한 이익을 주장하는 SELECTOR DEVICE FOR TWO-TERMINAL MEMORY라는 명칭으로 2014년 12월 31일자로 출원되고 함께 계류중인 미국 정규 특허출원 제14/588,185호와 연관되며, 이들의 각각은 모든 목적들을 위해 본원에 그 각각의 전체가 참조로써 포함된다.
기술분야
본 발명은 전반적으로 고체 상태 메모리에 관한 것으로서; 예를 들어, 개시된 다양한 실시예들은 절연된 반도체 기판 상에 2차원 및 3차원 메모리 어레이들의 제조를 가능하게 하는 아키텍처를 제공한다.
집적 회로 기술 분야에서의 최근의 혁신은 저항성 메모리이다. 저항성 메모리 기술 중 다수가 개발 단계에 있지만, 저항성 메모리에 대한 다양한 기술적 개념들이 본 발명(들)의 출원인에 의해 실증되었으며, 연관된 이론(들)을 입증하거나 또는 반증하기 위한 검증의 하나 이상의 단계들에 있다. 그렇기는 하지만, 저항성 메모리 기술은 반도체 전자기기 산업에서 경쟁 기술들을 뛰어넘는 실질적인 이점들을 유지하는 것을 약속한다.
저항성 랜덤 액세스 메모리(resistive random access memory: RRAM)는 저항성 메모리의 일 예이며, 랜덤 액세스 메모리는 역사적으로 휘발성의 암시를 전달하지만, 출원인은 RRAM의 비-휘발성 모델들을 제안해왔다. 추가로, 본 발명의 발명자들은 RRAM이 고밀도 비-휘발성 정보 저장 기술이 될 잠재력을 갖는다는 것을 믿는다. 일반적으로, RRAM은 별개의 저항 상태들 사이에서의 제어가능한 스위칭에 의해 정보를 저장한다. 단일 저항성 메모리는 정보의 단일 비트, 또는 다수의 비트들을 저장할 수 있으며, 출원인이 제공하는 실증된 다양한 메모리 모델로서 1회 프로그램가능 셀, 또는 프로그램가능 및 소거가능 디바이스로서 구성될 수 있다.
저항성 스위칭의 현상을 설명하기 위하여 다양한 이론들이 발명자들에 의해 제안되어 왔다. 이러한 하나의 이론에 있어, 저항성 스위칭은 그렇지 않으면 전기적으로 절연성인 매체 내의 전도성 구조의 형성의 결과이다. 전도성 구조가 적절한 환경들(예를 들어, 적합한 전기장) 하에서 이온화될 수 있는 이온들, 원자들 또는 다른 전하 전달 메커니즘들로부터 형성될 수 있다. 이러한 다른 이론에 있어, 저항성 메모리 셀에 인가되는 적합한 전기 전위에 응답하여 원자들의 전계 보조 확산(field-assisted diffusion)이 발생할 수 있다. 발명자들에 의해 제안된 또 다른 이론들에 있어, 전도성 필라멘트의 형성이 2가 산화물(binary oxide)(예를 들어, NiO, TiO2 또는 유사한 것)의 전기화학적 프로세스 및 줄 가열에 응답하여, 또는 산화물들, 칼코게나이드(chalcogenide), 폴리머들 등을 포함하는 이온 전도체들에 대한 산화환원 프로세스에 의해 발생할 수 있다.
이상의 관점에서, 발명자들은 메모리 기술, 및 저항성 메모리에 있어 추가적인 개선을 만드는 것을 시도한다.
다음은 명세서의 일부 측면들의 기본적인 이해를 제공하기 위해 명세서의 간략화된 요약을 제공한다. 이러한 요약이 명세서의 포괄적인 개괄은 아니다. 이는 명세서의 핵심적인 또는 중요한 엘러먼트들을 식별하거나 또는 명세서의 임의의 특정 실시예들의 범위 또는 청구항들의 임의의 범위를 기술하도록 의도되지 않는다. 이의 목적은 본 개시에서 제공되는 더 상세화된 설명에 대한 서론으로서 간략화된 형태로 명세서의 일부 개념들을 제공하는 것이다.
본 발명의 실시예들은 2-단자 메모리의 성능 이익 및 상대적으로 낮은 제조 비용을 갖는 고-밀도 2-단자 메모리 아키텍처(들)를 제공한다. 다양한 실시예들에 있어 2-단자 메모리 아키텍처(들)가 기판 상에 구성될 수 있으며, 메모리 아키텍처의 전도성 층 리세스(recess) 구조들 내에 형성된 2-단자 메모리 셀들을 포함할 수 있다. 일 실시예에 있어, 전도성 층 리세스는 수직적 비아(via) 에치(etch)와 함께 수평적 에치로서 생성될 수 있다. 다른 실시예에 있어, 전도성 층 리세스는 2-단자 아키텍처의 각각의 전도성 층들에 대해 패턴화될 수 있다.
추가적인 실시예들에 있어, 2-단자 메모리 셀들은 기판의 법선 방향에 대해 빗각(oblique angle)을 따라 배열되거나 또는 적층된 층들을 포함할 수 있다. 빗각 배열은 다양한 실시예들에서 증가된 메모리 밀도를 제공하는 3-차원 아키텍처를 가능하게 할 수 있다. 추가적인 실시예들에 있어, 빗각 배열이 기술 노드 스케일러빌러티(scalability)를 가능하게 할 수 있으며, 여기에서 필름의 두께가 적어도 부분적으로 2-단자 메모리 셀들의 임계 치수(critical dimension)를 제어할 수 있다.
다양한 실시예들에 있어, 2-단자 메모리 아키텍처는 집적 칩과 함께 제조될 수 있다. 일부 실시예들에 있어, 2-단자 메모리 아키텍처들이 모놀리식(monolithic) 프로세스로서 집적 칩 상에 제조될 수 있다. 또한, 프로세스는 집적 칩 내의 또는 집적 칩 상의 메모리 아키텍처의 서브세트들과 CMOS 디바이스들의 서브세트들 간의 전자 상호연결을 포함할 수 있다. 추가적인 실시예들에 따르면, 2-단자 메모리 아키텍처 및 CMOS 디바이스들을 포함하는 하나 이상의 전자 디바이스들이 개시된다.
추가적인 실시예(들)에 있어, 본 발명은 3-차원 메모리 디바이스를 포함하는 디바이스를 형성하기 위한 방법을 제공한다. 방법은, 절연된 반도체 기판 상에 제 1 워드라인(wordline) 재료 층을 배치하는 단계, 제 1 워드라인 재료 층 상에 제 1 절연 재료 층을 배치하는 단계, 제 1 절연 재료 층 상에 제 2 워드라인 재료 층을 배치하는 단계, 및 제 2 워드라인 재료 층 상에 제 2 절연 재료 층을 배치하는 단계를 포함한다. 추가로, 방법은, 제 1 워드라인 재료 층, 제 1 절연 재료 층, 제 2 워드라인 재료 층 및 제 2 절연 재료 층을 관통하는 비아를 형성하는 단계를 더 포함할 수 있으며, 제 1 워드라인 재료 층 및 제 2 워드라인 재료 층은 제 1 워드라인 재료 층 내에 제 1 리세스를 형성하고 제 2 워드라인 재료 층 내에 제 2 리세스를 형성하기 위하여 비아 내에서 과도 에칭(over etch)된다. 또한, 방법은, 비아의 제 1 리세스 및 제 2 리세스 내에 선택 재료를 증착하는 단계로서, 선택 재료는 제 1 워드라인 재료 층 및 제 2 워드라인 재료 층과 전기적으로 접촉하는 단계, 및 비아의 제 1 리세스 및 제 2 리세스 내에 접촉 재료를 형성하는 단계로서, 접촉 재료는 선택 재료와 전기적으로 접촉하는, 단계를 포함할 수 있다. 추가로, 방법은, 비아의 제 1 리세스 및 제 2 리세스 내의 선택 재료와 전기적으로 접촉하고 비아의 제 1 리세스 및 제 2 리세스 내의 접촉 재료와 전기적으로 접촉하는 스위칭 재료 층을 비아 내에 증착하는 단계, 및 스위칭 재료와 전기적으로 접촉하는 비트라인(bitline) 재료 층을 비아 내에 증착하는 단계를 포함할 수 있다.
추가적인 실시예들에 있어, 3-차원 메모리 디바이스를 포함하는 디바이스가 제공된다. 디바이스는, 절연된 반도체 기판 상에 배치된 제 1 워드라인 재료 층, 제 1 워드라인 재료 층 상에 배치된 제 1 절연 재료 층, 제 1 절연 재료 층 상에 배치된 제 2 워드라인 재료 층, 및 제 2 워드라인 재료 층 상에 배치된 제 2 절연 재료 층을 포함할 수 있다. 이상에 더하여, 디바이스는, 제 1 워드라인 재료 층, 제 1 절연 재료 층, 제 2 워드라인 재료 층 및 제 2 절연 재료 층을 관통하여 형성된 비아를 포함할 수 있으며, 제 1 워드라인 재료 층 및 제 2 워드라인 재료 층은 제 1 워드라인 재료 층 내에 제 1 리세스를 형성하고 제 2 워드라인 재료 층 내에 제 2 리세스를 형성하기 위하여 과도 에칭된다. 추가로, 디바이스는, 비아의 제 1 리세스 및 제 2 리세스 내에 배치된 선택 재료로서, 선택 재료는 제 1 워드라인 재료 층 및 제 2 워드라인 재료 층과 전기적으로 접촉하는, 선택 재료, 및 비아의 제 1 리세스 및 제 2 리세스 내에 배치된 접촉 재료로서, 접촉 재료는 선택 재료와 전기적으로 접촉하는, 접촉 재료를 포함할 수 있다. 또한, 디바이스는, 비아의 제 1 리세스 및 제 2 리세스 내의 선택 재료와 전기적으로 접촉하고 비아의 제 1 리세스 및 제 2 리세스 내의 접촉 재료와 전기적으로 접촉하는 비아 내에 배치된 스위칭 재료 층, 및 스위칭 재료와 전기적으로 접촉하는 비아 내에 배치된 비트라인 재료 층을 포함할 수 있다.
다음의 설명 및 도면들은 명세서의 특정 예시적인 측면들을 기술한다. 그러나, 이러한 측면들은 명세서의 원리들이 이용될 수 있는 다양한 방식들 중 몇몇을 나타낸다. 도면들과 함께 고려될 때 명세서의 다른 이점들 및 진보적인 특징들이 다음의 명세서의 상세한 설명으로부터 자명해질 것이다.
본 발명의 다양한 측면들이 도면들을 참조하여 설명되며, 전체에 걸쳐 동일한 참조 부호들이 동일한 엘러먼트들을 지칭하기 위해 사용된다. 이러한 명세서에 있어, 다양한 특정 상세내용들이 본 발명의 철저한 이해를 제공하기 위해 기술된다. 그러나, 본 발명의 특정 측면들이 이러한 특정 상세내용들 없이, 또는 다른 방법들, 컴포넌트들, 재료들 등을 이용하여 실시될 수 있다는 것이 이해되어야만 한다. 다른 경우들에 있어, 잘 알려진 구조들 및 디바이스들은 본 발명의 설명을 용이하게 하기 위하여 블록도 형태로 도시된다.
도 1은 하나 이상의 개시된 실시예들에 따른 샘플 메모리 아키텍처의 블록도를 도시한다.
도 2는 추가적인 실시예들에 있어, 어레이로 제조하기에 적합한 예시적인 2-단자 메모리 셀의 도면을 예시한다.
도 3은 도 2의 예시적인 2-단자 메모리 셀의 단면의 도면을 도시한다.
도 4는 다른 실시예에 있어, 부분적인 비아 에칭으로 제조된 예시적인 2-단자 메모리 셀들의 어레이의 블록도를 예시한다.
도 5는 또 다른 실시예(들)에 있어, 개별적인 워드라인들의 전기적 제어를 제공하는 메모리 디바이스의 샘플 측면도의 블록도를 도시한다.
도 6a 내지 도 6f는 추가적인 실시에들에 있어 메모리 디바이스를 제조하기 위한 리세스 에칭을 포함하는 샘플 프로세스(들)의 블록도들을 도시한다.
도 7은 개시된 프로세스들에 따른 대안적인 메모리 디바이스의 블록도를 도시한다.
도 8 및 도 9는 실시예(들)에 있어, 메모리 디바이스를 제조하기 위한 리세스 에칭(들)을 포함하는 대안적인 프로세스(들)의 블록도를 예시한다.
도 10 및 도 11은 하나 이상의 추가적인 실시예들에 따른 메모리 어레이를 제공하기 위한 샘플 방법의 순서도를 도시한다.
도 12 내지 도 14는 다른 실시예들에 따른 메모리 어레이를 제공하기 위한 대안적인 또는 추가적인 방법의 순서도를 예시한다.
도 13은 개시된 다양한 실시예들에 따른 메모리 디바이스에 대한 샘플 제어 시스템의 블록도를 도시한다.
도 14는 다양한 실시예들과 함께 구현될 수 있는 예시적인 컴퓨팅 환경의 블록도를 예시한다.
도 1은 하나 이상의 개시된 실시예들에 따른 샘플 메모리 아키텍처의 블록도를 도시한다.
도 2는 추가적인 실시예들에 있어, 어레이로 제조하기에 적합한 예시적인 2-단자 메모리 셀의 도면을 예시한다.
도 3은 도 2의 예시적인 2-단자 메모리 셀의 단면의 도면을 도시한다.
도 4는 다른 실시예에 있어, 부분적인 비아 에칭으로 제조된 예시적인 2-단자 메모리 셀들의 어레이의 블록도를 예시한다.
도 5는 또 다른 실시예(들)에 있어, 개별적인 워드라인들의 전기적 제어를 제공하는 메모리 디바이스의 샘플 측면도의 블록도를 도시한다.
도 6a 내지 도 6f는 추가적인 실시에들에 있어 메모리 디바이스를 제조하기 위한 리세스 에칭을 포함하는 샘플 프로세스(들)의 블록도들을 도시한다.
도 7은 개시된 프로세스들에 따른 대안적인 메모리 디바이스의 블록도를 도시한다.
도 8 및 도 9는 실시예(들)에 있어, 메모리 디바이스를 제조하기 위한 리세스 에칭(들)을 포함하는 대안적인 프로세스(들)의 블록도를 예시한다.
도 10 및 도 11은 하나 이상의 추가적인 실시예들에 따른 메모리 어레이를 제공하기 위한 샘플 방법의 순서도를 도시한다.
도 12 내지 도 14는 다른 실시예들에 따른 메모리 어레이를 제공하기 위한 대안적인 또는 추가적인 방법의 순서도를 예시한다.
도 13은 개시된 다양한 실시예들에 따른 메모리 디바이스에 대한 샘플 제어 시스템의 블록도를 도시한다.
도 14는 다양한 실시예들과 함께 구현될 수 있는 예시적인 컴퓨팅 환경의 블록도를 예시한다.
본 발명은 디지털 정보 저장을 위해 이용되는 2-단자 메모리 셀들에 관한 것이다. 일부 실시예들에 있어, 2-단자 메모리 셀들은 저항성-스위칭 2-단자 메모리 셀과 같은 저항성 기술을 포함할 수 있다. 본원에서 사용되는 바와 같은 저항성-스위칭 2-단자 메모리 셀들(저항성-스위칭 메모리 셀들 또는 저항성-스위칭 메모리로도 지칭되는)은 2개의 전도성 접촉부들 사이에 활성 영역을 구비한 전도성 접촉부들을 갖는 회로 컴포넌트들을 포함한다. 저항성-스위칭 메모리의 맥락에서, 2-단자 메모리 디바이스의 활성 영역은 복수의 안정 또는 준-안정 저항 상태들을 나타내며, 각각의 저항 상태가 별개의 전기적 저항을 갖는다. 또한 복수의 상태들의 각각의 상태가 2개의 전도성 접촉부들에 인가되는 적합한 전기적 신호에 응답하여 형성되거나 또는 활성화될 수 있다. 적합한 전기적 신호는 전압 값, 전류 값, 전압 또는 전류 극성, 또는 이와 유사한 것, 또는 이들의 적합한 조합일 수 있다. 철저한 것은 아니지만 저항성 스위칭 2-단자 메모리 디바이스의 일 예는 저항성 랜덤 액세스 메모리(RRAM)를 포함할 수 있다.
본 발명의 실시예들은 필라멘트-기반 메모리 셀을 제공할 수 있다. 필라멘트-기반 메모리 셀의 일 예는: 전도성 재료, (예를 들어, p-형 또는 n-형 폴리실리콘과 같은 도핑된 p-형 또는 n-형 실리콘(Si) 함유 층, p-형 또는 n-형 다결정 SiGe와 같은 도핑된 다결정 화합물, 등을 포함하는 접촉 층), 저항성 스위칭 층(resistive switching layer: RSL), 예를 들어, 복수의 결함 위치(defect location)들을 포함하는 저항성 재료, 및 이온화될 수 있는 활성 금속 층(예를 들어, RSL 내에서 또는 그 경계에서 금속 이온들을 포함하는 입자들의 생성을 가능하게 하기 위한)을 포함할 수 있다. 적합한 바이어스 조건들 하에서, 입자들이 RSL의 전도성 영역(예를 들어, 전도성 필라멘트(들))을 제공하기 위하여 RSL 내의 결함 위치들을 점유할 수 있다. 바이어스 조건의 제거시(예를 들어, 휘발성 디바이스에서) 또는 제 2 바이어스 조건에 응답하여(예를 들어, 비-휘발성 디바이스에서), RSL의 전도성 영역이 비-전도성이 될 수 있다. 이는, 예를 들어, 입자들이 중성(비-이온화된)이 되는 것(예를 들어, 이후의 바이어스 조건의 제거), 입자들이 적어도 부분적으로 결함 위치들을 떠나는 것(예를 들어, 제 2 바이어스 조건에 응답하여), 또는 다른 적합한 메커니즘에 응답하여 발생할 수 있다.
RSL(당업계에서 저항성 스위칭 매체(resistive switching media: RSM)라고도 지칭될 수 있는)은, 예를 들어, 도핑되지 않은 비정질 Si 층, 고유(intrinsic) 특성을 갖는 반도체 층, Si 아산화물(sub-oxide)(예를 들어, SiOx, 여기에서 x는 0.1 내지 2 사이의 값을 갖는다), 비-화학량론적 산화물(non-stoichiometric oxide), 금속 산화물(예를 들어, 아연 산화물) 등등을 포함할 수 있다. RSL에 대해 적합한 재료들의 다른 예들은 SiXGeYOZ(여기에서 X, Y 및 Z는 각기 적합한 양수), 실리콘 산화물(예를 들어, SiON, 여기에서 N은 적합한 양수), 비정질 Si(a-Si), 비정질 SiGe(a-SiGe), TaOB(여기에서 B는 적합한 양수), HfOC(여기에서 C는 적합한 양수), TiOD(여기에서 D는 적합한 양수), AlOE(여기에서 E는 적합한 양수) 등등, 또는 이들의 적합한 조합을 포함할 수 있다.
필라멘트-기반 메모리 셀에 대한 활성 금속 층은, 다른 것들 중에서도: 은 (Ag), 금(Au), 티타늄(Ti), 질화티타늄(TiN) 또는 티타늄의 다른 적합한 화합물들, 니켈(Ni), 구리(Cu), 알루미늄(Al), 크롬(Cr), 탄탈럼(Ta), 질화탄탈럼(TaN), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 하프늄(Hf), 코발트(Co), 백금(Pt), 팔라듐(Pd), 및 이들의 적합한 합금을 포함할 수 있다. 전술한 또는 이와 유사한 재료들의 화합물들 또는 조합들뿐만 아니라 다른 적합한 전도성 재료들이 본 발명의 일부 측면들에서 활성 금속 재료를 위해 이용될 수 있다. 일부 실시예들에 있어, Ti, TiOx, TiN, 또는 이와 유사한 것으로 구성된 장벽 재료의 비교적 얇은 층(예를 들어, 20 나노미터 이하, 10 나노미터 이하, 등)이 RSL과 활성 금속 층 사이에 배치될 수 있다. 이상의 예(들)와 유사한 본 발명의 추가적인 실시예들이, 특허에 대해 본 출원의 출원인에게 라이센싱된 다음의 미국 특허 출원들에서 발견될 수 있다: 2007년 10월 19일자로 출원된 출원번호 제11/875,541호 및 2009년 10월 8일자로 출원된 출원번호 제12/575,921호 및 본원에서 언급된 다른 출원들로서, 이들의 각각은 모든 목적들을 위해 그들 각각의 전체가 본원에 참조로써 포함된다.
필라멘트-기반 저항성 스위치 메모리 셀을 프로그래밍하기 위하여, 적합한 프로그램 전압이 메모리 셀에 걸쳐 인가될 수 있으며, 이는 전도성 경로 또는 필라멘트가 RSL와 같은 메모리 셀의 상대적으로 높은 저항 부분 내에 형성되게끔 한다. 필라멘트 형성은, RSL이 상대적은 높은 저항 상태로부터 상대적으로 낮은 저항 상태로 스위칭하게끔 하기에 적합한, RSL의 일 부분을 통한 이온화된 입자들의 그룹의 폭 또는 길이의 동적 변화를 포함할 수 있다. 일부 저항성-스위칭 디바이스들에 있어, 소거 프로세스는, 적어도 부분적으로 메모리 셀이 낮은 저항 상태로부터 높은 저항 상태로 복귀하게끔 전도성 필라멘트를 변형(deform)하도록 구현될 수 있다. 이러한 상태의 변화는, 메모리의 맥락에서, 2진 비트의 각각의 상태들과 연관될 수 있다. 복수의 메모리 셀들의 어레이에 대하여, 메모리 셀들의 워드(들), 바이트(들), 페이지(들), 블록(들), 등이 2진 정보의 0들 또는 1들을 나타내도록 프로그래밍되거나 또는 소거될 수 있으며, 시간에 걸쳐 이러한 상태들을 유지함으로써 2진 정보를 실제로 저장할 수 있다. 다양한 실시예들에 있어, 다중-레벨 정보(예를 들어, 복수의 비트들)가 이러한 메모리 셀들에 저장될 수 있다.
본 출원의 발명자들은 저항성 메모리에 더하여 추가적인 비-휘발성 2-단자 메모리 구조들에 익숙하다. 예를 들어, 강유전체 랜덤 액세스 메모리(RAM)이 일 예이다. 일부 다른 것들은 자기-저항성 RAM, 유기 RAM, 상변화 RAM 및 전도성 브리징 RAM 등등을 포함한다. 개시된 다수의 실시예들에 대하여 저항성-스위칭 메모리 기술이 언급되지만, 다른 2-단자 메모리 기술들이 당업자에게 적합할 수 있는 개시된 실시예들 중 일부에 대해 사용될 수 있다.
본 발명의 다양한 실시예들은 절연된 반도체 기판 상에 제조될 수 있는 고-밀도 고체-상태 메모리 아키텍처들을 제공한다. 다양한 실시예들에 있어, 개시된 메모리 아키텍처(들)는 28 나노미터(nm) 또는 더 작은 기술 노드들과 같은 진보된 기술 노드들을 사용하여 저-비용 모놀리식 프로세스로서 제조될 수 있으며, 적어도 하나의 리세스 에치(recess etch)를 포함할 수 있다. 일 실시예에 있어, 리세스 에치(들)가 비아 에치 및 리세스 에치를 가지고 제공될 수 있으며, 이들은 단일 에치로서 결합될 수 있거나 또는 복수의 에치들로서 구현될 수 있다. 다른 실시예에 있어, 리세스 에칭(들)은 고체 상태 프로세스의 전도성 층 내에 파손부(break) 또는 불연속부(discontinuity)들을 형성하는 패턴화된 전도체 프로세스일 수 있다.
적어도 일부의 개시된 실시예들에 있어, 본 발명은 누설 전류를 완화하도록 구성된 메모리 셀을 제공한다. 적어도 하나의 개시된 실시예에 있어, 메모리 셀은 1 트랜지스터 - n 메모리 셀 아키텍처에서 사용될 수 있으며, 여기에서 n은 1보다 큰 정수(예를 들어, 128, 256, 512, 1024, 등등)일 수 있다. 본 발명의 발명자들은, 메모리 어레이 내의 트랜지스터 당 증가된 수 n의 2-단자 메모리 셀들이 1 트랜지스터 - 1 메모리 셀 아키텍처를 뛰어넘는 크게 증가된 메모리 밀도를 야기할 수 있으며, 특히 개시된 3-차원 아키텍처들에서 그러할 수 있다고 생각한다. 본 발명자들은, 일부 아키텍처들에 있어, 증가된 n이 큰 전도성 라인들 상의 누설 전류(예를 들어, 아래의 도 8을 참조), 감소된 센싱 마진(margin), 전력 소모의 증가, 및 유사한 것을 야기한다고 생각한다. 이는, 일 예로서, 저 저항 상태로 프로그래밍된 이웃하는 메모리 셀들에 대해 명확할 수 있다. 메모리 셀과 직렬로 그리고 1 트랜지스터 - n 메모리 셀 아키텍처로 모놀리식 프로세스의 부분으로서 제조될 수 있는 선택기(selector) 디바이스를 갖는 메모리가 개시되며, 이는, 개시된 다양한 실시예들에 있어, 1000배, 10,000배, 100,000배, 1,000,000배, 또는 10,000,000배만큼 누설 전류를 감소시킬 수 있다.
다른 실시예들에 있어, 개시된 메모리 아키텍처들은 저항성-스위칭 메모리 셀들과 같은 고성능 2-단자 고체 상태 메모리를 통합할 수 있으며, 이는, 절연된 반도체 기판 상의 다른 전자 회로부(circuitry)와 함께 집적되거나 또는 부분적으로 집적된, 높은 밀도뿐만 아니라 매우 높은 성능의 메모리를 산출한다. 이러한 다른 회로부는, 예를 들어, 하나 이상의 프로세서들, 로직 어레이들, 버퍼들, 제어기들, 비트라인 제어기들, 워드라인 제어기들 등등을 포함할 수 있다. 대안적으로 또는 추가적으로, 개시된 다양한 메모리 아키텍처들이 기능들을 수행하기 위한 명령들에 응답하여 개시된 메모리 아키텍처(들)와 전기적으로 또는 디지털적으로 상호작용할 수 있는 추가적인 컴포넌트들을 갖는 가요성 또는 강성 회로 보드 상에 배치될 수 있다. 추가적인 컴포넌트들의 예들은, 예를 들어, 통신 인터페이스, 무선 인터페이스, 디스플레이 드라이버, 파워 제어 드라이버, 사용자 인터페이스 제어기, 가속도계, 자이로, 자기 센서, 압력 센서, 코일, 인덕터, 커패시터, 적합한 마이크로-전자기계 시스템들(micro-electromechanical systems: MEMS), 메모리 제어기, 매체 입력 또는 출력 제어기, 또는 이와 유사한 것, 또는 이들의 적합한 조합을 포함할 수 있다. 또 다른 실시예들에 있어, 본 발명은, 회로 보드 상에 배치되고, 하나 이상의 출력 인터페이스들(예를 들어, 디스플레이, 프린터, 오디오 출력, 스피커, 등), 하나 이상의 입력 인터페이스들(예를 들어, 키보드, 키패드, 마우스, 터치패드, 마이크로폰, 카메라, 비디오 카메라, 트랙볼, 디지털 펜, 등등), 하나 이상의 입력/출력 인터페이스들(예를 들어, 물리적 통신 인터페이스, 생체 측정 센서 인터페이스, 또는 유사한 것), 하나 이상의 전원들(예를 들어, 배터리, 커패시터), 등등을 갖는 하우징 내에 패키징되는, 기판-상-다차원 메모리(multi-dimensional memory-on-substrate)를 제공한다. 적어도 하나의 실시예에 있어, 기판-상-메모리, 회로 보드, 하우징, 인터페이스(들), 전원(들) 등이 스마트 폰들, 태블릿 컴퓨팅 디바이스들, 웨어러블 전자기기들, 메모리 스틱(들), 외부 메모리(들), 등과 같은 외부 디바이스들에 연결될 수 있다(직접 연결 또는 하나 이상의 네트워크들 등을 통해서, 유선으로 또는 무선으로).
도 1은 본 발명의 실시예들에 따른 예시적인 메모리 아키텍처(100)의 블록도를 예시한다. 메모리 아키텍처(100)는 2-차원 아키텍처(예를 들어, z축 상의 단일 층을 갖는)이거나, 또는 도 1에 도시된 바와 같은 3-차원 아키텍처일 수 있다. 메모리 아키텍처(100)는 y축(페이지를 가로질러 수평적으로 좌측 및 우측)을 따라, x축(페이지 내로 및 밖으로)을 따라 추가로 연장할 수 있거나, 또는 z축 상에 더 많거나 또는 적은 층들을 가질 수 있다는 것이 이해되어야 한다.
메모리 아키텍처(100)는 상보형 금속 산화물 반도체(complementary metal oxide semiconductor: CMOS) 기판(102)과 같은 제어 로직 기판 상에 형성될 수 있다. 개시된 다양한 실시예들에 있어, CMOS 기판(102)은 적어도 부분적으로 프런트-엔드-오브-라인 프로세싱(front-end-of-line processing)으로 제조될 수 있으며, 트랜지스터(들), 저항기(들), 커패시터(들), 인덕터(들) 또는 유사한 것과 같은 하나 이상의 능동 또는 수동 디바이스들을 포함할 수 있다. 추가적인 실시예들에 있어, 메모리 아키텍처(100)의 다른 컴포넌트들(예를 들어, 산화물(104), 메모리 셀들(110), 워드라인들(114), 비트라인(112), 전도체(106), 등등)이 적어도 부분적으로 백-엔드-오브-라인 프로세싱(back-end-of-line processing)으로 제조될 수 있다. 그러나, 본 발명이 이에 한정되지 않으며; 반도체 내에 또는 반도체 상에 전자 컴포넌트들을 제조하거나 또는 마련하기 위한 다른 메커니즘들이 본 발명의 범위 내에서 고려될 수 있다는 것이 이해되어야만 한다.
CMOS 기판(102) 위에 산화물(104)과 같은 절연체가 존재할 수 있다. 산화물(104)은, 일부 실시에들에 있어 실리콘 산화물일 수 있지만, 다른 산화물들을 포함하는 다른 적합한 전기 절연체들이 추가로 또는 그 대신에 사용될 수 있다. 비아(via)들(105)이, 예를 들어, 비아들(105)로부터 산화물 재료를 에칭, 제거, 패턴화 등을 함으로써 산화물(104) 내에 형성될 수 있다. 워드라인들(114)의 세트가 비아들(105)에 인접하여 형성될 수 있으며, 이들은 도 1의 x축(페이지의 안으로 및 밖으로)을 따라 연장한다. 메모리 셀들(110)의 하나 이상의 층들이 워드라인들(114)의 각각의 하나와 비아들(105)의 각각의 하나 사이에서 리세스 에치(recess etch)들(예를 들어, 비아들(105)로부터 산화물(104) 내로 수평적으로 연장하는) 내에 형성될 수 있다. 예를 들어, 선택 층(116)이, 워드라인들(114)의 각각의 하나와 전기적으로 접촉하는 비아들(105)에 인접한 리세스 에치들의 서브세트들 내에 형성될 수 있다. 하나 이상의 실시예들에 있어, 각각의 선택 층들(116)과 전기적으로 접촉하는 전도체(예를 들어, 중간 전극)가 형성될 수 있으며, 예를 들어, 이는 각각의 리세스 에치들의 나머지 공간을 충진한다. 추가로, 스위칭 재료(108)가 산화물(104) 위에 그리고 비아들(105)의 에지(들)를 따르는 층으로서 형성될 수 있다. 스위칭 재료(108)는 각각의 로직 상태들을 나타내는 2 이상의 별개의 그리고 측정가능한 특성을 유지할 수 있는 비-휘발성 스위칭 특성을 갖도록 선택될 수 있다. 예들은, 저항성 특성, 전류 운반 특성, 전압 특성, 자기 특성 등등과 같은 다양한 별개의 그리고 측정가능한 전기적 특성을 포함한다.
비아들(105)은 스위칭 재료(108)에 인접한 전도체 재료(106)로 충진될 수 있다(비아들(105), 스위칭 재료(108), 비트라인(112) 및 워드라인들(114)에 대한 적합한 재료들뿐만 아니라 메모리 셀들(110)의 다른 컴포넌트들에 대한 적합한 재료들의 예들에 대해, 아래의 도 3을 참조). 다양한 실시예들에 있어, 전도체(106)는 메모리 아키텍처(100)의 비트라인(112)을 포함할 수 있으며, 이는 산화물(104) 위에서 수평적으로 연장하며, 일부 실시예들에서 비아들(105) 내로 수직적으로 아래로 그리고 메모리 셀들(110)의 서브세트들 사이에서 연장한다.
비트라인(112)과 워드라인들(114) 중 하나 사이에 전위를 인가함으로써, 전기장이 메모리 셀들(110) 중 선택된 메모리 셀에 걸쳐 인가될 수 있으며, 이는 메모리 셀들을 개별적으로 어드레싱될 수 있게 만든다. 일부 실시예들에 있어, 적합한 전위가 복수의 선택된 워드라인들(114)과 비트라인(112)에 걸쳐 인가될 수 있으며, 이는 복수의 메모리 셀들(110)의 동시 선택을 가능하게 한다. 따라서, 메모리 아키텍처(100)는 그룹 어드레싱뿐만 아니라 메모리 셀들(110)의 개별적인 어드레싱을 가능하게 할 수 있다. 이는 결과적으로 얼마나 많은 수의 그리고 어떠한 메모리 셀들(110)이 특정 메모리 동작(예를 들어, 판독, 기입, 소거, 등)에 의해 영향을 받게 되는지를 제어함에 있어 큰 유연성을 제공한다. 이러한 유연성은 2-단자 메모리 기술들의 고 성능 능력들을 이용하면서 전력 소모를 개선할 수 있다(예를 들어, 목적되지 않은 셀들을 동작으로부터 배제함으로써). 추가적으로, 메모리 아키텍처(100)는 스케일러블(scalable) 기술 노드들(예를 들어, 5 나노미터[nm] 최소 특징 크기, 또는 심지어 더 작은 특징 크기로의 하향)과 함께, 매우 높은 밀도의 메모리 어레이들, 예로서 2-차원 또는 3-차원 배열(예를 들어, x, y 및 z 축들의 각각을 따라 복수의 메모리 셀들을 갖는)을 제공할 수 있다. 또한, 메모리 아키텍처(100)는, 개시된 다양한 실시예들에서, 대부분의 CMOS 디바이스들의 열적 예산 내의 온도들에서(예를 들어, 섭씨 400도 아래에서) 및 적어도 개시된 일부 실시예들에서 상대적으로 적은 마스크들을 이용하여(예를 들어, 층 당 1개 내지 4개의 마스크들), 백-엔드-오브-라인 프로세스들을 사용하여 저 비용으로 제조될 수 있다. 따라서, 메모리 아키텍처(100)는 고체 상태 메모리 분야에서 상당한 이점들을 제공할 수 있다.
적어도 하나의 대안적인 실시예에 있어, 스위칭 재료(108)가 위치적으로 선택 층(116)과 스왑(swap)될 수 있다. 추가로, 선택 층(116)이 산화물(104) 및 비아들(105)에 의해 생성된 산화물(104) 내의 홀(hole)들의 노출된 표면 위에 증착될 수 있다. 이러한 실시예에 있어, 메모리 셀들(110)은 이상에서(또는 본원의 다른 곳에서) 설명된 바와 유사한 방식으로 동작가능할 수 있다.
도 2는 추가적인 개시된 실시예들에 따른 메모리 셀의 직교 뷰(orthogonal view)의 블록도들을 예시한다. 일부 실시예들에 있어, 본 발명이 이에 한정되지는 않더라도, 직교 뷰들이 이상의 메모리 아키텍처(100)의 메모리 셀들(100) 중 하나의 z-y 뷰(200A) 및 y-x 뷰(200B)를 포함할 수 있다. 추가적인 실시예들에 있어, 메모리 셀들(100)이 도 2에 도시된 것과 상이한 형상들을 가질 수 있다. 예를 들어, 일부 실시예들에 있어 메모리 셀들(100)의 x-y 평면 단면들이 x-y 뷰(200A)에서 보여지는 바와 같이 직사각형 형상일 수 있으며, 반면 다른 실시예들에 있어 메모리 셀들(100)의 x-y 평면 단면들이 대략 직사각형, 평행사변형 또는 대략 평행사변형, 사다리꼴 또는 사다리꼴의 근사형, 또는 다른 적합한 단면 형상, 또는 이상의 적절한 조합일 수 있다. 또 다른 실시예들에 있어, 메모리 셀들(100)의 단면들이 규칙적인 기하학적 형상을 갖지 않거나, 또는 불규칙적인 기하학적 형상을 가질 수 있다(예를 들어, 메모리 셀들(100)의 컴포넌트들이 다른 층들과 상이한 단면 치수들을 갖거나, 하나 이상의 층들이 비-균일한 측면들 또는 에지들을 갖거나, 또는 라운딩된 또는 곡선진 코너들을 갖는 등). 유사하게, y-x 뷰(200B)의 y-x 평면으로부터 바라봐지면, 메모리 셀들(100)의 단면들이, 일부 실시예들에 있어 원형 또는 거의 원형, 다른 실시예들에 있어 다각형 또는 거의 다각형, 추가적인 실시예들에 있어 타원형 또는 거의 타원형, 또는 추가적인 실시예들에 있어 다른 적합한 기하구조 또는 그 근사형이거나, 또는 또 다른 실시예들에 있어 불규칙적인 기하학적 형상 또는, 규정(define)되지 않은 또는 균일하지 않은 기하학적 형상을 가질 수 있다. 따라서, 도면들에 걸쳐 도시된 단면 뷰들에 개시되고 본 명세서에서 설명되는 기하학적 형상들이 제한적으로 간주되지 않아야 하며; 오히려, 당업자에게 공지된 또는 본원에서 제공되는 맥락을 이용하여 만들어지는 다른 적합한 배열들, 배향들 또는 기하구조들이 본 발명의 범위 내에 속하는 것으로 간주된다.
y-x 뷰(200B)를 참조하면, 도시된 메모리 셀은 메모리 디바이스(202) 및 선택기 디바이스(204)를 포함할 수 있다. 메모리 디바이스(202) 및 선택기 디바이스(204)는 적어도 부분적으로 산화물(216)에 의해 둘러싸일 수 있다.
메모리 디바이스(202)는 제 1 전극인 전극1(206), 스위칭 층(208), 및 전도체(210)를 포함할 수 있다. 메모리 디바이스(202)는, 다양한 실시예들에서, 인가되는 신호(예를 들어, 프로그램 신호)에 응답하여 제 1 상태로부터 제 2 상태로 스위칭하고 인가되는 신호가 없는 경우 제 2 상태를 유지할 수 있는 비-휘발성 메모리 디바이스일 수 있다. 저항성-스위칭 메모리(예를 들어, 전도성 필라멘트 기반 디바이스)의 맥락에서, 전극1(206)은, 인가되는 신호에 응답하여, 스위칭 층(208) 내에서 이동되거나 또는 형성되고, 스위칭 층(208)의 적어도 서브세트를 통해 전도성 경로(들) 또는 필라멘트(들)를 형성하는 입자들을 제공할 수 있다. 그럼으로써 전도성 경로(들)/필라멘트(들)가 스위칭 층(208) 및 메모리 디바이스(202)(예를 들어, 전극1(206)과 전도체(210) 사이의)의 전기 저항을 감소시킬 수 있다. 일부 실시예들에 있어, 인가되는 신호에 응답하여 전도성 경로(들)/필라멘트(들)를 형성하기 위하여 입자들이 부분적으로 스위칭 층(208) 내에서 이동/형성될 수 있거나 또는 스위칭 층(208) 내의 입자들이 이온화될 수 있다. 또한, 제 2 신호에 응답하여, 전도성 경로(들)/필라멘트(들)가 적어도 부분적으로 변형되거나 또는 비-이온화될 수 있으며, 이는 메모리 디바이스(202)를 고 저항 상태로 변경한다.
선택기 디바이스(204)는 전도체(210), 선택 층(212) 및 제 2 전극인 전극2(214)를 포함할 수 있다. 다양한 실시예들에 있어, 선택기 디바이스(204)는 휘발성 스위칭 디바이스일 수 있다. 이러한 실시예들에 따르면, 선택 층(212)은 인가되는 자극에 응답하여 고유 특성과 측정가능하게 구별되는 제 2 특성으로 변경될 수 있는 고유 특성을 가질 수 있다. 특성의 물리적 속성들 및 인가되는 자극은 선택기 디바이스(204)에 대해 이용되는 기술(예를 들어, 전도체(210), 선택기(212), 또는 전극2(214)에 대해 사용되는 재료들)에 기초하여 변화할 수 있다. 적어도 일 실시예에 있어, 선택기 디바이스(204)는 휘발성 저항성 스위칭 디바이스일 수 있다. 이러한 실시예(들)에 있어, 선택 층(212)이 인가되는 적합한 자극(예를 들어, 임계 전압을 충족시키거나 또는 이를 초과하는 전압, 임계 암페어를 충족시키거나 또는 이를 초과하는 전류, 임계 열 또는 에너지를 충족시키거나 또는 이를 초과하는 줄 가열, 임계 필드 크기를 충족시키거나 또는 이를 초과하는 필드, 또는 이들의 적합한 조합)에 응답하여 제 2 전기 저항으로 변경될 수 있는 고유 전기 저항을 가질 수 있다.
예시적인 예로서, 선택기 디바이스(204)와 연관된 임계 전압을 충족시키거나 또는 초과하는 전압에 응답하여, 전극2(214)로부터의 입자들(전극2(214)에 인가되는 바이어스에 응답하여)이 선택 층(212) 내에서 이동하거나 또는 이온화될 수 있으며, 이는 선택기(212) 내에서 전도성 경로(들)/필라멘트(들)을 형성하고 선택기(212)를 고 저항으로부터 고 전도도(예를 들어, 전극2(214)와 전도체(210) 사이의)로 변경한다. 선택기(212)가 휘발성 스위칭 디바이스이기 때문에, 전도성 경로(들)/필라멘트(들)이 선택기 디바이스(204)와 연관된 임계 전압 아래로 떨어지는 전압에 응답하여 적어도 부분적으로 변형(예를 들어, 분리, 전극2(214)을 향한 이동, 비-이온화, 등)될 수 있다.
추가적인 실시예에 있어, 선택기 디바이스(204)가 바이폴라(bipolar) 스위칭 디바이스일 수 있다. 이러한 실시예들에 있어, 선택기 디바이스(204)가 전극2(214)에 대한 전도체(210)에서의 제 2 자극(예를 들어, 전기적인 맥락에서, 이상에서 논의된 전극2(214)에 인가되는 것과 상이한 극성을 갖는)에 응답하여 고 전도성이 될 수 있다. 일부 실시예들에 있어, 전도체(210)가, 예를 들어, 외부 전원 공급장치에 연결되지 않은 분리된(예를 들어, 플로팅(floating)) 전도체일 수 있다. 이러한 실시예들에 있어, 자극이 전도체(210)에 직접적으로 인가되지 않는다. 오히려, 전도체(210)가 전극2(214) 또는 전극1(206)에 인가되는 자극에 응답하는 그와 연관된 자극을 가질 수 있다. 예를 들어, 전극1(206)이 전극2(214) 보다 더 낮은 전위에 있도록 전극1(206)과 전극2(214) 사이에 전압이 인가되는 경우, 중간(moderate) 전위(예를 들어, 전극1(206)의 전위와 전극2(214)의 전위 사이의 크기를 갖는)가 전도체(210)에서 형성된다. 이러한 방식으로, 전도체(210)가 선택 층(212)에 걸쳐 전위를 가능하게 하거나 또는 조절할 수 있다. 저항성 스위치 선택기 디바이스(204)의 맥락에서 이러한 예를 계속하면, 전도체(210)의 입자들이, 연관된 제 2 임계 크기(전극2(214)에 인가되는 임계 전압과 비교하여 네거티브(negative) 극성의 제 2 임계 전압)를 충족시키거나 또는 이를 초과하는 인가되는 제 2 자극에 응답하여, 전도성 경로(들)/필라멘트(들)를 형성하기 위해 선택기(212) 내에서 이동 또는 이온화될 수 있다. 다시, 선택기(212)가 휘발성이기 때문에, 전도성 경로(들)/필라멘트(들)가 그 후 제 2 임계 크기를 갖는 인가되는 제 2 자극의 부재시 변형되거나 또는 비-이온화될 수 있다. 일부 실시예들에 있어, 인가되는 자극 및 인가되는 제 2 자극의 임계 크기가 동일하거나 또는 거의 동일할 수 있으며, 반면 다른 실시예들에 있어, 각각의 임계 크기들이 상이할 수 있다. 일부 실시예들에 있어, 전도체(210), 선택기(212) 또는 전극2(214)에 대한 재료들이 적어도 부분적으로 목표 임계 크기 또는 제 2 임계 크기를 달성하도록 선택될 수 있다(예를 들어, 아래의 도 3을 참조).
다른 실시예에 있어, 선택기 디바이스(204) 내의 휘발성 스위칭이 선택 층(212)의 소프트-항복(soft-breakdown) 필드 임계를 초과하는 선택 층(212)에 걸친 전기장에 응답하는 선택 층(212)의 전기적 소프트-항복에 기인할 수 있다. 이상에서 언급된 바와 같이, 선택 층(212) 내의 전기장은 전극1(206)과 전극2(214)에 인가되는 전압들에 의해 결정될 수 있다.
선택기 디바이스(204)의 바이폴라 동작이 바이폴라 메모리 디바이스(202)와 함께하는 동작에 적합할 수 있다. 예를 들어, 바이폴라 선택기 디바이스(204)는 상대적으로 작은(예를 들어, 연관된 임계 크기보다 더 낮은) 포지티브(positive) 또는 네거티브 전압들에 응답하여 저항성-스위칭 메모리 셀에 대한 누설 전류를 크게 감소시킬 수 있다. 따라서, 선택기 디바이스(204)는, 바이폴라 맥락에서, 저항성-스위칭 메모리 셀 상에 포지티브 기생 전압을 야기하는 프로그램 동작들, 또는 저항성-스위칭 메모리 셀 상에 네거티브 기생 전압을 야기하는 소거 동작들에 대한 기생 전류를 완화할 수 있다. 이는 바이폴라 저항성-스위칭 메모리 셀들로 구성되는 1T-nR 메모리 아키텍처에서 상당한 이점을 제공할 수 있으며, 심지어 큰 값의 n에 대해서도 그러하다. 선택기 디바이스(204)의 연관된 임계 전압을 초과하는 포지티브 또는 네거티브 전압이 선택기 디바이스(204)가 전도성이 되게끔 활성화한다. 개시된 일부 실시예들에 있어, 선택기(212)는 활성화될 때 스위칭 층(208)보다 더 높은 전도도를 가질 수 있으며, 그에 따라 포지티브/네거티브 전압이 주로 메모리 디바이스(202)에 걸쳐 강하된다. 따라서, 선택기 디바이스(204)가 활성화될 때, 전압이 메모리 디바이스(202) 상에 메모리 동작을 수행하도록 구성될 수 있다. 선택기 디바이스(204)가 비활성화(전기적으로 저항성)될 때, 메모리 디바이스(202)는, 포지티브 프로그램 동작이든 또는 네거티브 소거 동작이든, 메모리 동작으로부터 절연된다.
도 3은 본 발명의 추가적인 실시예에 따른 예시적인 메모리 셀(300)의 블록도를 예시한다. 메모리 셀(300)은 개시된 일부 실시예들에서 모놀리식 프로세스(예를 들어, 백-엔드-오브-라인 프로세스)의 부분으로서 제조될 수 있는 재료 층들의 세트를 포함한다. 추가적인 실시예들에 있어, 메모리 셀(300)이 절연된 기판의 상단 표면에 수직하지 않는 방향을 따라 배열(예를 들어, 적층)될 수 있다. 방향은 추가적인 실시예들에 있어 상단 표면의 법선 벡터에 대해 빗각(oblique angle)에 있을 수 있다. 또 다른 실시예들에 있어, 방향이 법선 벡터에 수직이거나 또는 거의 수직일 수 있다. 또 다른 실시예들에 있어, 방향은 법선 벡터에 대략 평행한 각도와 법선 벡터에 대략 수직인 각도 사이의 각도들의 범위로부터 선택될 수 있다. 메모리 셀(300)에 대한 배향들의 추가적인 예들은 2014년 2월 28일자로 출원된 미국 특허 출원 일련번호 14/194,499호를 참조하여, 또는 2014년 12월 31일자로 출원된 미국 특허 출원 일련번호 14/588,202호를 참조하여 발견될 수 있으며; 이들의 각각은 공통적으로 특허를 위한 본 출원의 출원인의 소유이며, 모든 목적들을 위해 그들의 전체가 본원에 참조로써 포함된다.
메모리 셀(300)은 메모리 디바이스(302) 및 선택기 디바이스(310)를 포함할 수 있다. 다양한 실시예들에 있어, 메모리 디바이스(302)는 선택기 디바이스(310)와 전기적으로 직렬일 수 있다. 개시된 일부 측면들에 있어, 메모리 디바이스(302) 또는 선택기 디바이스(204)가 각기, 아래의 도 2의 메모리 디바이스(202) 또는 선택기 디바이스(204)와 실질적으로 유사할 수 있다. 그러나, 본 발명이 이러한 특징들에 한정되는 것은 아니다.
메모리 디바이스(302)는 제 1 접촉부(304) 및 스위칭 재료(306)를 포함할 수 있다. 적어도 하나의 실시예에 있어, 메모리 디바이스(302)는 또한 스위칭 재료(306)에 인접한 전도체(308)를 포함할 수 있다. 다른 실시예에 있어, 제 1 접촉부(304)는 메모리 디바이스의 비트라인, 또는 다른 적합한 금속 전도체(예를 들어, 워드라인, 데이터라인, 소스라인, 등등)을 포함할 수 있다. 일부 실시예들에서, 제 1 접촉부(304)는 활성 금속일 수 있다. 다른 실시예들에 있어, 제 1 접촉부(304)는, W, Ti, Cu, Al, Ag, Cu, Pt, Pd, Ta, Ni, Cr, 금속 질화물, TiN, TaN, 또는 유사한 것, 또는 이들의 적합한 조합일 수 있다. 스위칭 재료(306)는 비정질 Si(a-Si), 비-화학량론적 산화물, TiOx, AlOx, HfOx, SiOx, TaOx, CuOx, NbOx, 진성 반도체 재료, 칼코게나이드, 이들의 적합한 합금, 또는 유사한 것, 또는 이들의 적합한 조합을 포함할 수 있다.
선택기 디바이스(310)는 선택 재료(312) 및 제 2 접촉부(314)를 포함할 수 있으며, 적어도 하나의 실시예에 있어, 전도체(308)를 포함할 수 있다. 선택 재료(312)는, 일부 실시예에 있어, 비-선형 활성화 응답(예를 들어, 비-선형 전류-전압 응답)을 갖는 휘발성 스위칭 디바이스일 수 있다. 예를 들어, 선택 재료(321)는 a-Si, 비-화학량론적 산화물, SiOx, TiOx, AlOx, HfOx, WOx, TixNyOz, HfOx, SiOx, TaOx, CuOx, NbOx, 진성 반도체 재료, 칼코게나이드, 이들의 합금, 또는 유사한 것, 또는 이들의 적합한 조합을 포함할 수 있으며, 여기에서, x, y, 및 z는 적합한 비-화학량론적 값들일 수 있다. 다른 실시예들에 있어, 선택 재료(312)는 Ge, Sb, S 또는 Te 중 하나 이상을 함유하는 고체-전해질 재료 또는 칼코게나이드일 수 있다. 또 다른 실시예에 있어, 선택 재료(312)는 이상에서 언급된 복수의 재료들의 적층(예를 들어, SiOx/GeTe, TiOx/AlOx)을 포함할 수 있다. 본 발명의 적어도 하나의 실시예에 있어, 선택 재료(312)는 제조 동안, 예를 들어, 전도체(308) 또는 제 2 접촉부(314)로부터의 금속 이온 주입을 가능하게 하기 위하여 금속(들)으로 도핑될 수 있다.
대안적인 또는 추가적인 실시예들에 따르면, 제 2 접촉부(314)가 메모리 디바이스의 전도성 라인, 예를 들어, 워드라인, 비트라인, 소스라인, 데이터라인, 등으로서 제공될 수 있다. 추가적인 실시예들에 있어, 제 2 접촉부(314)는 귀금속(예를 들어, Ag, Pd, Pt, Au, 등)이거나 또는 적어도 부분적으로 귀금속을 포함하는 금속 합금(예를 들어, Ag-Al, Ag-Pd-Cu, Ag-W, Ag-Ti, Ag-TiN, Ag-TaN, 등등)을 포함할 수 있다. 귀금속 또는 이의 합금은 제 2 접촉부(314)와 선택 재료(312) 사이의 화학적 상호작용 또는 이온 결합을 완화시키는 데 사용될 수 있다. 완화된 화학적 상호작용이, 일 예로서, 선택기 디바이스(310)의 개선된 신뢰성 및 수명을 가능하게 할 수 있다. 추가적인 실시예들에 있어, 제 2 접촉부(314)는 상대적으로 빠른 확산 입자들을 갖는 재료를 포함할 수 있다. 예를 들어, 재료는 그 분자 재료 내의 공극(void)들 또는 간극(gap)들과 같은 선택기 재료(312) 내의 결함 사이트(site)들로 또는 그 사이에서 상대적으로 높은 이동도(mobility)를 갖는 입자들을 포함할 수 있다. 일부 실시예들에 있어, 빠른 확산 입자들이 선택기 디바이스(310)의 빠른 활성화/비활성화를 가능하게 하며, 추가적인 실시예들에 있어 더 낮은 바이어스 값으로 이를 가능하게 한다. 적합한 빠른 확산 재료들은 Ag, Cu, Au, Co, Ni, Al, Fe, 또는 유사한 것, 이들의 적합한 합금들, 또는 이들의 적합한 조합을 포함할 수 있다.
추가적인 실시예에 있어, 전도체(308)는 제 2 접촉부(314)에 대해 이상에서 설명된 것들로부터 선택된 재료를 포함할 수 있다. 적어도 하나의 실시예에 있어, 전도체(308)는 제 2 접촉부(314)와 동일하거나 또는 실질적으로 동일한 재료를 포함할 수 있다. 추가적인 실시예들에 있어, 전도체(308) 및 제 2 접촉부(314)가 상이한 재료들을 포함할 수 있다. 또 다른 실시예들에 있어, 전도체(308) 및 제 2 접촉부(314)가 적어도 부분적으로 동일한 재료이고 그리고 적어도 부분적으로 상이한 재료일 수 있다. 예를 들어, 전도체(308)는 적합한 전도성 재료를 포함할 수 있으며, 제 2 접촉부(314)는, 일 예로서, 적합한 전도성 재료의 합금, 또는 다른 적합한 전도체와 조합된 적합한 전도성 재료를 포함할 수 있다. 적어도 하나의 추가적인 실시예에 있어, 메모리 셀(300)은 전도체(308)를 포함하지 않을 수 있으며, 스위칭 재료(306)가 선택 재료(312)에 인접할 수 있다. 다른 실시예에 있어, 전도체(308)는 복수의 재료들의 적층일 수 있다. 복수의 재료들의 적층을 위해 이용되는 재료들이 메모리 디바이스(302) 또는 선택기 디바이스(310)의 스위칭 특성 또는 재료(들) 상에서 적어도 부분적으로 선택될 수 있다. 일 예로서, 메모리 디바이스(302)가 TiN 이온들로 동작하기 위해 구성되고, 선택기 디바이스(310)가 Ag 이온들로 동작하기 위해 구성된 경우, 전도체(308)는 TiN 및 Ag의 적층을 포함할 수 있다.
본 발명의 대안적인 또는 추가적인 실시예들에 있어, 메모리 셀(300)은 도시된 것들에 더하여 하나 이상의 추가적인 층들 또는 재료들을 포함할 수 있다. 예를 들어, 메모리 셀(300)은, 메모리 셀(300)의 하나 이상의 층들 사이에 장벽 층(예를 들어, 산소 또는 반응성 가스를 차단하는) 또는 패시베이션(passivation) 층(예를 들어, 도시된 하나 이상의 층들의 화학적 결합을 방지하는)을 포함할 수 있다. 다른 실시예에 있어, 메모리 셀(300)은 적합하게 층 경계들에 걸친 이온들의 이동을 촉진하거나 또는 저하시키기 위한 층을 포함할 수 있다. 적어도 하나의 실시예에 있어, 메모리 셀(300)은 도 3에 도시된 것보다 더 적은 층들을 포함할 수 있다.
도 4는 하나 이상의 추가적인 실시예들에 따른 예시적인 크로스바 메모리 어레이(400)의 블록도를 예시한다. 적어도 하나의 실시예에 있어, 크로스바 메모리 어레이(400)는 메모리 아키텍처(100) 또는 개시된 다른 메모리 아키텍처의 상단-하단 뷰(예를 들어, z 축을 따른 y-x 뷰)일 수 있다. 그러나, 본 발명이 이러한 실시예(들)에 한정되는 것은 아니다.
크로스바 메모리 어레이(400)는 비트라인들(404)(파선 외곽선들을 갖는 회색 음영)의 세트에 수직으로 연장하는 워드라인들(402)(수평으로 음영진 라인들)의 세트를 포함할 수 있다. 아래의 도 1에 도시된 바와 같이, 워드라인들(402)의 세트는 z 방향(페이지 안으로 또는 밖으로)을 따라 워드라인들(402)의 복수의 층들을 포함할 수 있다. 추가적으로, 산화물 재료(406)(어두운 회색으로 음영진), 또는 다른 적합한 절연체가 적어도 비트라인들(404) 사이의 공간의 서브세트, 및 적어도 워드라인들(402) 사이의 공간의 서브세트를 충진할 수 있다. 비트라인들(404) 중 하나가 워드라인들(402) 중 하나와 중첩하는 곳에서, 메모리 층들(410)로 충진된 비아에서 도시되는 바와 같이, 메모리 셀들의 층들을 포함하는 비아가 형성될 수 있다.
메모리 셀(412)의 컷아웃(cutout)이 도 4의 우측 하단에 도시된다. 메모리 셀(412)은 일부 실시예들에서 메모리 셀(300)과 실질적으로 유사할 수 있지만, 본 발명이 이러한 실시예들에 한정되는 것은 아니다. 예를 들어, 메모리 셀(412)은 비트라인들(404) 중 하나의 일 부분을 포함하는 제 1 접촉부(414)를 포함할 수 있다. 스위칭 재료 층(416)은 제 1 접촉부(414)에 인접할 수 있다. 스위칭 재료 층(416)은 개시된 하나 이상의 실시예들에서 비-휘발성 필라메트-기반 스위칭 디바이스를 포함할 수 있다. 적어도 하나의 실시예에 있어, 전도체(418)가 스위칭 재료 층(416)에 인접하여 위치될 수 있다. 추가로, 휘발성 스위칭 층(420)이 전도체(418)와 제 2 접촉부(422) 사이에 위치될 수 있다. 일부 실시예들에 있어, 제 2 접촉부(422)는 워드라인들(402) 중 하나를 포함할 수 있거나, 또는 워드라인들(402) 중 하나와의 전기적 접촉부를 포함할 수 있다. 다른 실시예들에 있어, 제 1 접촉부(414)는 비트라인들(404) 중 하나를 포함할 수 있거나, 또는 비트라인들(404) 중 하나와의 전기적 접촉부를 포함할 수 있다. 추가적인 실시예(들)에 있어, 스위칭 층(416)과 선택 층(420)의 위치들이 스왑될 수 있다. 이러한 실시예(들)에 있어, 제 1 전극(414)은 워드라인들(402) 중 하나일 수 있으며, 제 2 전극(422)는 비트라인들(404) 중 하나일 수 있다(예를 들어, 여기에서, 대안적인 메모리 아키텍처 내에서 비트라인들(402)이 워드라인들(404)과 스왑된다).
도 5는 추가적인 실시예들에 따른 예시적인 메모리 아키텍처(500)의 블록도를 예시한다. 일부 실시예들에 있어, 메모리 아키텍처(500)는 기판(502) 위의 복수의 워드라인들(506)의 적층의 각각의 워드라인들에 대한 독립적인 제어를 가능하게 할 수 있다. 비트라인들의 세트의 각각의 비트라인들(514)에 대한 개별적인 제어와 함께, 메모리 아키텍처(500)는 메모리 동작들에 대한 미세 제어(단일 셀 어드레스가능성(addressability)만큼 작은)를 가능하게 할 수 있다.
메모리 아키텍처(500)는 기판(502) 위에 산화물(504)을 갖는 기판(502)을 포함할 수 있다. 산화물(504)은 단일 블록으로서 기판(502) 위에 제공될 수 있으며, 이는 일 실시예에서 메모리 아키텍처의 다른 컴포넌트들을 형성하기 위해 에칭되고 리세스 에칭될 수 있다. 다른 실시예들에 있어, 산화물(504)이 메모리 아키텍처(500)의 하나 이상의 다른 컴포넌트들과 점재(intersperse)된 층들 내에 제공될 수 있으며, 또 다른 실시예(들)에서 이들 중 적어도 일부가 이들 위에 층들을 제공하기 이전에 패턴화될 수 있다.
워드라인들(506)의 2개의 세트들이 스위칭 재료(512) 및 비트라인(514)을 포함하는 비아의 대향 면들 상에 예시된다. 워드라인들(506)의 세트들은 각기 도 5의 z 축(예를 들어, 수직 방향)으로 적층된 복수의 개별적인 워드라인들을 포함한다. 메모리 셀들(515)의 세트들은 워드라인들(506)의 세트들의 각각의 하나에 인접하여 형성될 수 있거나, 또는 일부 실시예들에 있어 이들의 서브세트에 인접하여 형성될 수 있다. 적어도 하나의 실시예에 있어, 각각의 메모리 셀들(515)은 워드라인들(506)의 세트들의 각각의 하나, 스위칭 재료(512) 및 비트라인(514)의 각각의 서브세트들을 포함할 수 있다. 다른 실시예들에 있어, 메모리 셀들(515) 중 하나 이상이 본원에서 설명되는 바와 같은 각각의 선택기 디바이스들을 포함할 수 있다.
하나 이상의 실시예들에 따르면, 수직적 전도성 상호연결부들(516)의 세트가 메모리 아키텍처(500) 내에 형성될 수 있다. 수직적 전도성 상호연결부들(516)의 각각의 하나는 워드라인들(506)의 세트들의 각각의 하나와 전기적으로 접촉할 수 있다. 따라서, 수직적 전도성 상호연결부들 중 하나에 전기적 신호를 인가하는 것이 워드라인들(506)의 세트들 중 연관된 하나로 전파되는 전기 신호를 야기할 수 있다. 따라서, 비트라인(514) 및 수직적 전도성 상호연결부들(516) 중 하나(또는 그 이상)에 전압을 인가함으로써, 목표 신호(예를 들어, 메모리 동작 신호)가 수직적 전도성 상호연결부들(516) 중 하나(또는 그 이상)와 연관된 메모리 셀들(515)의 목표 메모리 셀(들)에 인가될 수 있다. 또한, 목표 신호에 의해 비-목표 메모리 셀(들)(515)이 영향을 받는 것은 완화하거나 또는 회피하도록 구성된 비활성화 전압이 비-목표 메모리 셀(들)(515)과 연관된 수직적 전도성 상호연결부들(516)의 하나(또는 이 이상)에 인가될 수 있다. 다른 실시예들에 있어, 연관된 메모리 칩 아키텍처의 상호연결 기법(scheme)에 따라 수직적 전도성 상호연결부들(516)의 적어도 하나의 서브세트가 기판(502)으로 또는 기판 내로 라우팅될 수 있다.
전술한 바에 기초하여, 메모리 아키텍처(500)는 메모리 동작을 위하여 선택된 복수의 메모리 셀들에 대한 유연한 제어를 제공하도록 구성될 수 있다. 예를 들어, 메모리 아키텍처(500)는 일부 실시예들에서 개별적인 어드레싱성능(addressability)을 가능하게 할 수 있다. 다른 실시예들에 있어, 메모리 아키텍처(500)는 단일 워드, 더블 워드, 페이지, 페이지의 서브세트, 블록, 블록의 서브세트, 또는 유사한 것, 또는 이들의 적합한 조합의 어드레싱을 가능하게 할 수 있다. 예를 들어, 메모리 아키텍처(500)가 저항성-스위칭 메모리 셀들을 포함하는 경우, 단일 워드, 페이지, 더블 워드, 등이 프로그래밍되거나, 소거되거나 또는 기입될 수 있다. 비-휘발성 메모리 구조들의 맥락에서, 이는 페이지 기입, 블록 소거, 등등에 한정된 다른 시스템들을 뛰어 넘는 큰 이점을 제공할 수 있다.
도 6a 내지 도 6f는 본 발명의 추가적인 실시예들에 따른 메모리 아키텍처의 제조와 연관된 블록도들을 도시한다. 예를 들어, 일 실시예에 있어, 제조는, 메모리 셀들의 층을 형성하기 위한 하나 이상의 리세스 에칭 프로세스들을 포함하거나 또는 이와 함께 제공되는 비아 에칭 프로세스를 포함할 수 있다. 다른 실시예에 있어, 에칭 프로세스 및 리세스 에칭 프로세스(들)가 메모리 셀들의 복수의 층들을 수직적 배열로 형성할 수 있다.
도 6a를 참조하면, 기판(606A)이 제공된다. 기판(606A)은, 일부 실시예들에서, CMOS 회로들을 갖는 Si와 같은 반도체 재료이거나, 또는 다른 적합한 기판 재료일 수 있다. 회색 음영으로 도시된 바와 같이, 기판(606A) 위에 절연체 층(602A)(예를 들어, 산화물, 또는 다른 적합한 전기 절연체 재료)이 존재한다. 수평 라인들에 의해 도시된 바와 같이, 절연체 층(602A) 위에 전도체 층(604A)이 존재한다. 일부 실시예들에 있어, 전도체 층들(604A) 사이에 점재된 절연체 층들(602A)의 복수의 세트들이 제공될 수 있다. 다양한 실시예들에 있어, 전도체 층(들)(604A)이 메모리 아키텍처의 워드라인들일 수 있다.
도 6b는 기판(606B) 위의 각각의 전도체 층들(604B)과 점재된 복수의 절연체 층들(602B)의 적층을 도시한다. 비아 에칭 및 워드라인 리세스 에칭(608B)이 기판(606B) 위의 절연체 재료 및 전도체 재료를 제거한다. 적어도 하나의 실시예에 있어, 비아 에칭은 기판(606B)까지 연장하지 않으며, 비아 에치들의 하단에서 기판(606B)의 상단 상에 적어도 일부 절연체 층(602B)을 남겨둔다(예를 들어, 파선 화살표들 아래로). 비아 에칭 및 워드라인 리세스 에칭(608B)은 추가적으로 수평적인 파선 화살표들에 의해 묘사되는 바와 같이 비아 에치의 폭으로부터 좌측 및 우측으로 전도체 층(604B)을 측방으로 제거한다. 일 실시예에 있어, 리세스 에칭은 조합된 에칭 프로세스에서 비아 에칭의 부분으로서 제공될 수 있다. 다른 실시예들에 있어, 리세스 에칭은 비아 에칭 다음에 전도체 층(604B) 재료를 측방으로 제거하도록 수행될 수 있다. 비아 에칭 및 워드라인 리세스 에칭(608B)이 완료된 후, 수직적 비아들이 각각의 전도성 층(604B)과 점재된 복수의 절연체 층들(602B)의 적층 내에 생성되고, 측방 리세스들이 각각의 전도체 층들(604B) 내에 생성되며, 이는 각각의 절연체 층들(602B) 사이에 빈 공간의 서브세트들을 남겨둔다.
도 6c에서, 스위칭 층(602C)이 비아 에칭 및 워드라인 리세스 에칭(608B)에 의해 노출된 표면들 위에 증착된다. 스위칭 층(602C)이 다양한 실시예들에서 박막으로서 증착될 수 있다. 따라서, 일부 실시예들에 있어, 스위칭 층(602C)은 상대적으로 얇은, 예를 들어, 약 1nm 내지 20nm 사이로부터 선택된 두께를 가질 수 있다. 다른 실시예에 있어, 스위칭 층(602C)이 부분적 에치-백(etch-back)(606C)에서 묘사된 바와 같이 기판 바로 위에서 비아 에치의 하단으로부터 제거될 수 있다. 스위칭 층(602C)을 증착한 후, 나머지 비아 및 리세스 에치가 전도성 재료로 충진될 수 있다. 일 실시예에 있어, 전도성 재료는 이상의 도 3의 전도체(308)와 실질적으로 유사할 수 있다.
도 6d에서, 워드라인들(602D)이 전도체 층들로부터 패턴화될 수 있다. 적어도 하나의 실시예에 있어, 라인 에칭이 메모리 아키텍처의 전도체 층들(예를 들어, 도 6b의 전도체 층들(604B))을 통해 아래로 수행될 수 있다. 에칭된 전도체들 사이의 간극들이 패턴화된 워드라인들(602D)의 각각의 워드라인을 그것의 다른 워드라인들로부터 전기적으로 분리하기 위하여 산화물 또는 다른 적합한 절연체로 재-충진(back-fill)될 수 있다. 추가적으로, 상단 표면이 상단 표면으로부터 스위칭 재료(602C)를 제거하고, 메모리 아키텍처의 상단 표면을 따라 전도성 재료 및 산화물을 레벨링(level)하기 위하여 폴리싱(polish)(예를 들어, 화학적 기계적 폴리시(chemical mechanical polish: CMP) 등)될 수 있다(604D).
도 6e는 전도체 재료를 에칭하기 위한 대안적인 실시예들을 예시한다. 제 1 실시예에 있어, 전도체 에칭(600E)은 산화물의 하단까지 아래로 전도체 재료를 제거할 수 있으며, 일부 실시예들에 있어, 기판 위에 산화물을 남겨둘 수 있다. 이러한 실시예에 따르면, 전도체 에칭(600E)은 전도체 에치(600E)의 내부 직경 상에 스위칭 층(602E)을 남겨둘 수 있다. 대안적인 실시예에 있어, 전도체 에칭 및 스위칭 층 에칭(604E)이 산화물(606E)에 맞닿은(flush) 전도체 재료를 제거할 수 있다.
도 6f는 비-휘발성 층 및 비트라인(600F)의 형성을 도시한다. 비-휘발성 스위칭 층(602F)이 전도체 에칭(600E)에 의해 노출된 표면들 위에 필름으로서 형성된다. 따라서, 비-휘발성 스위칭 층(602F)의 각각의 서브세트들이 각기 도 6c 및 도 6b에서 형성된 리세스 에치들 내의 전도체 재료들의 각각의 하나와 인접할 수 있다. 활성 금속(604F)이 전도체 에칭(600E)에 의해 노출된 나머지 영역의 적어도 서브세트 내에 충진된다. 일 실시예에 있어, 활성 금속(604F)이 나머지 공간 전체를 충진할 수 있으며, 활성 금속은 비-휘발성 스위칭 층(602F)의 상단 표면 위에 비트라인을 형성하거나 또는 이와 접촉한다. 따라서, 패턴화된 워드라인들(602D) 중 하나와 비트라인(604F) 사이의 메모리 아키텍처의 영역들이 메모리 셀을 포함한다. 다양한 실시예들에 있어, 메모리 셀이 이상의 도 3의 메모리 셀(300)과 실질적으로 유사할 수 있으며; 반면 다른 실시예들에 있어, 메모리 셀이 개시된 다른 메모리 셀일 수 있거나, 또는 당업자에게 공지된 이들의 변형일 수 있거나, 또는 본원에서 제공된 맥락을 통해 당업자에게 공지된 것들의 변형일 수 있다.
도 7은 본 발명의 추가적인 실시예들에 따른 대안적인 메모리 아키텍처(700)를 예시한다. 메모리 아키텍처(700)는 도 6a 내지 도 6f의 프로세스들을 따라 제조된 메모리 아키텍처와 실질적으로 유사할 수 있다. 따라서, 메모리 아키텍처(700)는 휘발성 스위칭 재료 및 전도성 재료로 계층화된(layered), 패턴화된 워드라인들 및 리세스 에치들의 적층들을 가질 수 있다. 비-휘발성 스위칭 층(702)은 충진된 리세스 에치들 사이의 재료를 제거하는 전도체 에칭에 의해 노출된 표면들 위에 증착될 수 있다. 비-휘발성 스위칭 층(702)은 메모리 아키텍처(700)의 산화물 재료(어두운 회색) 위에서, 메모리 아키텍처(700)의 상단 표면의 적어도 일 부분 위에서 연장할 수 있다. 추가적으로, 활성 금속 층(704)이 비-휘발성 스위칭 층(702) 위에 증착될 수 있다. 활성 금속 층(704)의 증착은 전도성 에치의 나머지 공간을 활성 금속 층(704)으로 충진하는 것에 대한 대안일 수 있다. 대신, 활성 금속 층(704)의 증착 후 나머지 빈 공간이 전도성 와이어 재료로 충진될 수 있으며, 전도성 와이어 재료는, W, Ti, Cu, Al, Ag, Cu, Pt, Pd, Ta, Ni, Cr, 금속 질화물, TiN 또는 TaN, 또는 유사한 것, 또는 이들의 적합한 조합(예를 들어, 합금 등)을 포함한다.
도 8은 본 발명의 추가적인 실시예들에 따른 메모리 디바이스를 제조하기 위한 대안적인 세그먼트형(segmented) 워드라인 프로세스(800)를 예시한다. 대안적인 세그멘트형 워드라인 프로세스(800)는 전도체 층(들)의 패턴화 및 에칭 프로세스를 포함할 수 있다. 교번하는 전도체들 및 절연체 층들의 적층에 대해 반복되는 패턴화 및 에칭 프로세스는 패턴화된 워드라인들(예를 들어, 깨진, 또는 세그멘트화된 워드라인들)을 갖는 메모리 디바이스를 제공할 수 있다.
802에서, 기판이 제공되며, 절연체 층(802A)이 기판 위에 형성되고, 전도체 층(802B)이 절연체 층(802A) 위에 형성된다. 804에서, 하나 이상의 마스크들(804A)이 워드라인 패턴들을 보유할 전도체 층(802B)의 영역들 위에 제공될 수 있다. 에칭(804B)이 적어도 절연체 층(802A)까지 전도체 재료를 제거하도록 수행될 수 있다. 일부 실시예들에 있어, 에칭(804B)은 절연체 층(802A)의 적어도 일 부분을 제거할 수 있으며, 반면 다른 실시예에 있어, 에칭(804B)이 절연체 층(802A)에서 중단되고 절연체 층(802A)을 온전히 남길 수 있다. 806에서, 휘발성 스위칭 층(806A)이 에칭(804B)에 의해 노출된 표면들 위에 증착될 수 있으며, 전도체 충진부(806B)가 에칭(804B)에 의해 제거된 나머지 공간을 충진할 수 있다.
도 9를 참조하면, 대안적인 세그멘트형 워드라인 프로세스(800)가 도 8의 806으로부터 계속된다. 808에서, 단계들 802, 804 및 806이 교번하는 절연체 층들 및 패턴화된 전도체 층들의 적층을 달성하기 위하여 추가적인 절연체/전도체 층들에 대해 반복될 수 있다. 810에서, 패턴화 및 에칭 단계가 절연체 및 패턴화된 전도체 층들의 적층을 관통해 에치(810B)를 형성할 수 있다. 비-휘발성 스위칭 층(810A)이 에칭(810B)에 의해 노출된 패턴화된 전도체 및 절연체 층들의 적층의 표면들 위에 증착될 수 있다. 추가적으로 워드라인 에칭(810C) 및 산화물 충진이 별개의 그리고 전기적으로 분리된 워드라인들(810D)을 형성하기 위해 수행될 수 있다.
812 및 814에서, 대안적인 세그멘트형 워드라인 프로세스(800)의 메모리 디바이스를 완료하기 위한 대안적인 실시예들이 제공된다. 812에서, 활성 금속(812A)이 에칭(810B)에 의해 개방된 나머지 공간을 충진할 수 있다. 활성 금속(812A)은 메모리 디바이스의 비트라인 또는 비트라인의 세브세트를 형성할 수 있다. 대안적인 실시예에 있어, 814에서, 활성 금속 층(814A)이 비-휘발성 스위칭 층(810A) 위에 증착될 수 있다. 충진(814B)이 활성 금속 층(814A) 위의 에칭(810B)에 의해 개방된 나머지 공간 내에서 수행될 수 있으며, 충진부(814B)는 비트라인 와이어 재료(814C)를 포함한다.
대안적인 세그멘트형 워드라인 프로세스(800)는 도 6a 내지 도 6f의 비아 에칭에 대한 대안으로서 마스크 및 패턴에 의해 형성된 세그멘트화된, 또는 깨진 워드라인들 및 리세스 에치를 갖는 메모리 디바이스를 제공할 수 있다. 리세스 에치는 스위칭 재료 층들로 충진될 수 있으며, 복수의 패턴화된 워드라인들이 패턴화된 워드라인들 및 메모리 셀 층들의 수직적 적층을 형성하기 위해 생성될 수 있다. 최종 패턴 및 에칭이 각각의 메모리 셀들에 대한 비트라인 또는 제 2 접촉부 및 비-휘발성 메모리 층을 제공하기 위해 사용될 수 있다.
전술된 도면들이 메모리 셀의 몇몇 컴포넌트들(예를 들어, 층들) 사이의 상호연결, 그들의 컴포넌트들(예를 들어, 메모리 컴포넌트, 선택기 컴포넌트), 또는 이러한 메모리 셀 또는 컴포넌트들로 구성된 메모리 아키텍처에 관하여 설명되었다. 본 발명의 일부 적합한 대안적인 측면들에 있어, 이러한 도면들이 본원에 명시된 이러한 컴포넌트들 및 층들, 명시된 컴포넌트들/층들의 일부, 또는 추가적인 컴포넌트들/층들을 포함할 수 있다는 것이 이해되어야만 한다. 서브-컴포넌트들이 부(parent) 컴포넌트/층 내에 포함되는 대신 다른 서브-컴포넌트들에 전기적으로 연결되는 것으로서 또한 구현될 수 있다. 예를 들어, 중간 층(들)이 개시된 층들 중 하나 이상에 인접하여 도입될 수 있다. 일 예로서, 의도되지 않은 산화를 완화하거나 또는 제어하는 적합한 장벽 층이 하나 이상의 개시된 층들 사이에 위치될 수 있다. 다른 예로서, 하나의 층의 입자들이 인접한 층으로 이동하는 것은 완화하기 위하여 입자 또는 이온 경감 층이 위치될 수 있다. 또 다른 예로서, 각각의 층들의 입자들의 화학적 결합을 완화하기 위하여 패시베이션 층이 하나 이상의 개시된 층들 사이에 위치될 수 있다. 또 다른 실시예들에 있어, 개시된 필름 층들의 세트 또는 메모리 적층이 도시된 것보다 더 적은 층들을 가질 수 있다. 예를 들어, 스위칭 층은 그 사이에 전극 층을 갖는 대신 전도성 와이어와 직접적으로 전기적으로 접촉할 수 있다. 추가적으로, 개시된 하나 이상의 프로세스들이 집합적인 기능성을 제공하는 단일 프로세스로 결합될 수 있다. 개시된 아키텍처들의 컴포넌트들이 또한 본원에서 특별하게 설명되지는 않았지만 당업자들에게 공지된 하나 이상의 다른 컴포넌트들과 상호작용할 수 있다.
이상에서 설명된 예시적인 도면들을 고려하면, 개시된 주제에 따라 구현될 수 있는 프로세스 방법들이 도 10 내지 도 14의 순서도들을 참조하여 더 양호하게 이해될 수 있을 것이다. 설명의 간명함을 위하여, 도 10 내지 도 14의 방법들이 일련의 블록들로서 도시되고 설명되지만, 일부 블록들이 본원에 도시되고 설명된 것과 상이한 순서로 또는 다른 블록들과 동시에 일어날 수 있음에 따라, 청구된 주제가 블록들의 순서에 의해 제한되지 않는다는 것이 이해되고 인식될 것이다. 또한, 본원에 설명되는 방법들을 구현하기 위하여 요구되는 모든 블록들이 필수적으로 예시되어야만 하는 것은 아니다. 추가적으로, 본 명세서 도처에 개시된 방법들(또는, 예를 들어, 이러한 방법들의 단계(들)를 수행하기 위해 장치, 머신 또는 컴퓨터 등을 자동화하기 위한 명령들) 중 전부 또는 그 일부가 이러한 방법들을 전자 디바이스에 전송하고 운반하는 것을 용이하게 하기 위한 제조 물품 상에 저장될 수 있다는 것이 추가로 이해되어야만 한다. 사용되는 바와 같은 용어 제조 물품(article of manufacture)은 캐리어 또는 저장 매체를 갖는 디바이스인, 임의의 컴퓨터-판독가능 디바이스로부터 액세스가능한 컴퓨터 프로그램을 포괄하도록 의도된다.
도 10 및 도 11은 본 발명의 대안적인 또는 추가적인 측면들에 따른, 모놀리식 제조 프로세스에 따라 메모리 아키텍처를 제공하기 위한 예시적인 방법(1000)의 순서도를 예시한다. 일부 실시예들에 있어, 모놀리식 제조 프로세스가 하나 이상의 CMOS 디바이스들을 포함하는 기판 상에서, 그리고 CMOS 디바이스들의 열 예산 내에서 형성될 수 있다. 대안적인 또는 추가적인 실시예들에 있어, 모놀리식 제조 프로세스는 백-엔드-오브-라인 제조 프로세스들을 사용하여 수행될 수 있다.
1002에서, 방법(1000)은 절연된 반도체 기판 상에 제 1 워드라인 재료 층을 배치하는 단계를 포함할 수 있다. 1004에서, 방법(1000)은 제 1 워드라인 재료 층 상에 제 1 절연 재료 층을 배치하는 단계를 포함할 수 있다. 1006에서, 방법(1000)은 제 1 절연 재료 층 상에 제 2 워드 재료 층을 배치하는 단계를 포함할 수 있다. 전술한 것에 더하여, 1008에서, 방법(1000)은 제 2 워드 재료 층 상에 제 2 절연 재료 층을 배치하는 단계를 포함할 수 있다.
이상에 대해 추가로, 방법은(1000), 1010에서, 제 1 워드라인 재료 층, 제 1 절연 재료 층, 제 2 워드라인 재료 층 및 제 2 절연 재료 층을 관통하는 비아를 형성하는 단계를 포함할 수 있다. 일부 실시예들에 있어, 제 1 워드라인 재료 층 및 제 2 워드라인 재료 층이 비아 내에서 과도-에칭될 수 있다(예를 들어, 측방으로 비아의 수평적 치수 또는 폭을 지나). 추가적인 실시예들에 있어, 비아 내의 과도-에칭은 제 1 워드라인 재료 층 내에 제 1 리세스를 형성할 수 있으며, 제 2 워드라인 재료 층 내에 제 2 리세스를 형성한다.
1012에서, 방법(1000)은 비아의 제 1 리세스 및 제 2 리세스 내에 선택 재료를 증착하는 단계를 포함할 수 있다. 실시예(들)에 있어, 선택 재료의 각각의 서브세트들이 제 1 워드라인 재료 층 및 제 2 워드라인 재료 층과 전기적으로 접촉할 수 있다. 1014에서, 방법(1000)은 비아의 제 1 리세스 및 제 2 리세스 내에 접촉 재료를 형성하는 단계를 포함할 수 있다. 추가적인 실시예들에 있어, 접촉 재료는 선택 재료와 전기적으로 접촉할 수 있다. 방법(1000)은, 1016에서, 도 11 상에서 계속된다.
이제 도 11을 참조하면, 1016에서, 방법(1000)은 비아 내에 스위칭 재료 층을 증착하는 단계를 포함할 수 있다. 일 실시예에 있어, 스위칭 재료 층은 비아의 제 1 리세스 및 제 2 리세스 내의 선택 재료와 접촉할 수 있다. 추가적인 실시예에 있어, 스위칭 재료 층이 비아의 제 1 리세스 및 제 2 리세스 내의 접촉 재료와 전기적으로 접촉할 수 있다. 다른 실시예에 있어, 전술한 것의 조합이 달성될 수 있다(예를 들어, 스위칭 재료 층이 비아의 제 1 리세스 및 제 2 리세스 내의 접촉 재료 및 선택 재료와 접촉한다). 1018에서, 방법(1000)은 비아 내에 스위칭 재료와 전기적으로 접촉하는 비트라인 재료 층을 증착하는 단계를 포함할 수 있다.
일 실시예에 있어, 방법(1000)은, 선택 재료를 증착하는 단계 이전에, 제 1 워드라인 재료 층, 제 1 절연 재료 층, 제 2 워드라인 재료 층 및 제 2 절연 재료 층을 에칭하는 단계를 더 포함할 수 있다. 선택 재료를 증착하는 단계 이전의 에칭하는 단계는 추가적인 실시예에서 제 1 워드라인 및 제 2 워드라인을 형성할 수 있다. 또 다른 실시예에 있어, 비아를 형성하는 단계는 제 1 워드라인 및 제 2 워드라인을 관통하는 비아를 형성하는 단계를 더 포함할 수 있다.
본 발명의 적어도 하나의 실시예에 있어, 절연된 반도체 기판이 그 안에 제조된 복수의 CMOS 디바이스들을 포함할 수 있다. 다른 실시예에 있어, 복수의 CMOS 디바이스들은 다음으로 구성된 그룹으로부터 선택될 수 있다: 프로세서, 로직 어레이, 버퍼, 비트라인 제어기, 워드라인 제어기 및 제어기. 추가적인 측면에 있어, 제 1 워드라인은 복수의 CMOS 디바이스들의 적어도 제 1 부분에 연결된다. 다른 실시예에 있어, 방법(1000)은 외부 메모리 인터페이스 제어기를 절연된 반도체 기판에 연결하는 단계를 더 포함할 수 있다. 또 다른 실시예들에 있어, 방법(1000)은 인쇄 회로 보드 상에 절연된 반도체 기판 및 외부 메모리 인터페이스를 배치하는 단계를 포함할 수 있다. 추가적인 실시예들에 있어, 방법(1000)은 인클로저(enclosure) 내에 절연된 반도체 기판, 외부 메모리 인터페이스, 및 인쇄 회로 보드를 배치하는 단계를 포함할 수 있다. 또 다른 실시예에 있어, 인쇄 회로 보드는 다음으로 구성되는 그룹으로부터 선택될 수 있다: 가요성 인쇄 회로 보드 및 강성 인쇄 회로 보드. 하나 이상의 다른 실시예들에 있어, 방법(1000)은, 시각적 디스플레이를 복수의 CMOS 디바이스들의 적어도 제 2 부분에 연결하는 단계, 무선 통신 인터페이스를 복수의 CMOS 디바이스들의 적어도 제 3 부분에 연결하는 단계, 전원을 복수의 CMOS 디바이스들의 적어도 제 4 부분에 연결하는 단계, 또는 인클로저 내에 절연된 반도체 기판, 시각적 디스플레이, 무선 통신 인터페이스, 및 전원을 배치하는 단계를 포함할 수 있다.
추가적인 실시예들에 따르면, 방법은, 적어도 제 1 비트라인을 형성하기 위해 비트라인 재료 층을 에칭하는 단계로서, 제 1 비트라인은 제 1 워드라인에 직교하거나 또는 거의 직교하는, 단계를 포함할 수 있다. 다른 실시예에 있어, 방법은, 제 1 비트라인을 절연된 반도체 기판 내에 형성된 복수의 CMOS 디바이스들에 연결하는 단계를 포함할 수 있다. 추가적인 실시예에 있어, CMOS 디바이스들은 다음으로 구성된 그룹으로부터 선택될 수 있다: 프로세서, 로직 어레이, 버퍼, 비트라인 드라이버, 워드라인 드라이버, 및 제어기.
추가적인 실시예에 있어, 제 1 워드라인 재료는 다음으로 구성된 그룹으로부터 선택될 수 있다: W, Ti, Cu, Al, Ag, Cu, Pt, Pd, Ta, Ni, Cr, 금속 질화물, TiN 및 TaN. 또 다른 실시예에 있어, 선택 재료는 다음으로 구성된 그룹으로부터 선택된 재료를 포함할 수 있다: a-Si, 비-화학량론적 산화물, TiOx, AlOx, HfOx, SiOx, TaOx, CuOx, 및 진성 반도체 재료. 또 다른 실시예들에 있어, 접촉 재료는 다음으로 구성된 그룹으로부터 선택될 수 있다: W, Ti, Cu, Al, Ag, Cu, Pt, Pd, Ta, Ni, Cr, 금속 질화물, TiN, TaN, 전도성 반도체 재료, SiGe, 도핑된 다결정 Si, 도핑된 SiGe 및 Si. 추가적인 실시예에 있어, 스위칭 재료 층은 다음으로 구성된 그룹으로부터 선택된 재료를 포함할 수 있다: a-Si, 비-화학량론적 산화물, TiOx, AlOx, HfOx, SiOx, TaOx, CuOx, 및 진성 반도체 재료. 또 다른 실시예에 있어, 비트라인 재료 층은 다음으로 구성된 그룹으로부터 선택될 수 있다: W, Ti, Cu, Al, Ag, Cu, Pt, Pd, Ta, Ni, Cr, 금속 질화물, TiN 및 TaN.
하나 이상의 추가적인 실시예들에 있어, 방법(1000)은 비트라인 재료 층의 상단 위에 패시베이팅(passivating) 재료 층을 증착하는 단계를 포함할 수 있다. 다른 실시예에 있어, 방법(1000)은 다음으로 구성된 그룹으로부터 선택된 형상의 비아를 형성하는 단계를 포함할 수 있다: 원통, 대략적인 원통, 직각 프리즘, 대략적인 직각 프리즘, 원뿔대(truncated cone) 및 대략적인 원뿔대.
추가적인 실시예에 있어, 방법(1000)은 제 1 메모리 디바이스를 형성하는 단계를 포함할 수 있다. 제 1 메모리 디바이스는, 비아의 제 1 리세스 내의 선택 재료, 바이의 제 1 리세스 내의 접촉 재료, 제 1 워드라인 재료 층의 일 부분을 포함할 수 있다. 추가적으로, 제 1 메모리 디바이스는, 비아의 제 1 리세스 내의 선택 재료와 측방으로 인접하고, 비아의 제 1 리세스 내의 접촉 재료와 측방으로 인접한, 비아 내의 스위칭 재료 층의 제 1 부분을 포함할 수 있다. 추가로, 제 1 메모리 디바이스는 스위칭 재료 층의 제 1 부분과 측방으로 인접한 비아 내의 비트라인 재료 층의 제 1 부분을 포함할 수 있다. 추가적인 실시예에 있어, 방법(1000)은 제 2 메모리 디바이스를 형성하는 단계를 포함할 수 있다. 제 2 메모리 디바이스는 비아의 제 2 리세스 내의 선택 재료, 바이의 제 2 리세스 내의 접촉 재료, 제 2 워드라인 재료 층의 일 부분을 포함할 수 있다. 추가적으로, 제 2 메모리 디바이스는, 비아의 제 2 리세스 내의 선택 재료와 측방으로 인접하고, 비아의 제 2 리세스 내의 접촉 재료와 측방으로 인접한, 비아 내의 스위칭 재료 층의 제 2 부분 및, 스위칭 재료 층의 제 2 부분과 측방으로 인접한 비아 내의 비트라인 재료 층의 제 2 부분을 포함할 수 있다. 추가적인 실시예에 있어, 제 2 메모리 디바이스는 제 1 메모리 디바이스에 대해 수직적으로 적층될 수 있다.
또 다른 실시예에 있어, 방법(1000)은, 비아를 형성하는 단계 이전에, 제 1 워드라인 재료 층으로부터 제 3 워드라인을 형성하는 단계, 제 2 워드라인 재료 층으로부터 제 4 워드라인을 형성하는 단계, 및 제 3 워드라인 및 제 4 워드라인을 관통하는 제 2 비아를 형성하는 단계를 포함할 수 있다. 대안적인 또는 추가적인 실시예들에 있어, 제 1 워드라인 재료 층 및 제 2 워드라인 재료 층이 제 3 워드라인 내에 제 3 리세스를 형성하고 제 4 워드라인 내에 제 4 리세스를 형성하기 위하여 제 2 비아 내에서 과도-에칭될 수 있다. 추가적인 실시예(들)에 있어, 제 1 워드라인이 제 3 워드라인에 대하여 측방으로 위치될 수 있으며, 제 2 워드라인이 제 4 워드라인에 대하여 측방으로 위치되고, 제 2 워드라인이 제 1 워드라인 위에 수직적으로 위치되며, 제 4 워드라인이 제 3 워드라인 위에 수직적으로 위치된다.
도 12, 도 13 및 도 14는 추가적인 실시예들에 따른 메모리 디바이스를 제조하기 위한 샘플 방법(1200)의 순서도를 예시한다. 1202에서, 방법(1200)은 CMOS 디바이스를 포함하는 기판 상에 제 1 워드라인 재료 층을 배치하는 단계를 포함할 수 있다. 1204에서, 방법(1200)은 워드라인들의 제 1 세트를 형성하기 위해 제 1 워드라인 재료 층을 패턴화하는 단계를 포함할 수 있다. 1206에서, 방법(1200)은 그 사이의 간극들 및 워드라인들의 제 1 세트 위에 선택 층을 배치하는 단계를 포함할 수 있다. 1208에서, 방법(1200)은 워드라인들의 제 1 세트의 하나들 사이의 간극들 내에 전도성 충진부를 배치하는 단계를 포함할 수 있다. 1210에서, 방법(1200)은 제 1 워드라인 재료 층, 선택 층 및 전도성 충진부 위에 제 1 절연 층을 배치하는 단계를 포함할 수 있다.
전술한 것에 추가로, 방법(1200)은, 1212에서, 제 1 절연 층 상에 제 2 워드라인 재료 층을 배치하는 단계를 포함할 수 있다. 1214에서, 방법(1200)은 워드라인들의 제 2 세트를 형성하기 위하여 제 2 워드라인 재료 층을 패턴화하는 단계를 포함할 수 있다. 1216에서, 방법(1200)은 그 사이의 간극들 및 워드라인들의 제 2 세트 위에 제 2 선택 층을 배치하는 단계를 포함할 수 있다. 1218에서, 방법(1200)은 워드라인들의 제 2 세트의 하나들 사이의 간극들 내에 제 2 전도성 충진부를 배치하는 단계를 포함할 수 있다.
추가적으로, 1220에서, 방법(1200)은 제 2 워드라인 재료 층, 제 2 선택 층 및 제 2 전도성 충진부 위에 제 2 절연 층을 배치하는 단계를 포함할 수 있다. 1220으로부터, 방법(1200)은 도 13의 1222에서 계속할 수 있다.
이제 도 13을 참조하면, 1222에서, 방법(1200)은 제 2 절연 층, 제 2 전도성 충진부, 제 1 절연 층 및 제 1 전도성 충진부의 서브세트를 관통하는 비아를 배치하는 단계를 포함할 수 있다. 1224에서, 방법(1200)은 비아 위에 비-휘발성 스위칭 층을 배치하는 단계를 포함할 수 있다. 1226에서, 방법(1200)은 비아 내의 비-휘발성 스위칭 층 위에 전극을 배치하는 단계를 포함할 수 있다. 추가로, 1228에서, 방법(1200)은 제 2 절연 층 및 전극 위에 비트라인을 배치하는 단계를 포함할 수 있으며, 1230에서, 방법(1200)은 비트라인 상에 패시베이팅 재료 층을 형성하는 단계를 포함할 수 있다.
1232에서, 방법(1200)은, 비트라인과 CMOS 디바이스 사이에, 워드라인들의 제 1 세트 중 하나와 CMOS 디바이스 사이에, 또는 워드라인들의 제 2 세트와 CMOS 디바이스 사이에, 또는 이들의 적합한 조합 사이에 전기적 연결을 제공하는 단계를 포함할 수 있다. 1234에서, 방법(1200)은 외부 메모리 인터페이스 제어기를 기판에 연결하는 단계를 포함할 수 있다. 1236에서, 방법(1200)은 회로 보드 상에 기판 또는 외부 메모리 인터페이스 제어기를 배치하는 단계를 포함할 수 있다. 1238에서, 방법(1200)은 시각적 디스플레이를 기판 내의 제 2 CMOS 디바이스에 연결하는 단계를 포함할 수 있다. 방법(1200)은 1238로부터 도 13 상의 1240으로 계속할 수 있다.
이제 도 13을 참조하면, 방법(1200)은 1240에서 계속할 수 있다. 예를 들어, 1240에서 방법(1200)은 무선 통신 인터페이스를 기판 내의 제 3 CMOS 디바이스에 연결하는 단계를 포함할 수 있다. 1242에서, 방법(1200)은 전원을 기판 내의 제 4 CMOS 디바이스에 연결하는 단계를 포함할 수 있다. 1244에서, 방법(1200)은 기판, 외부 메모리 인터페이스 제어기, 회로 보드, 시각적 디스플레이, 무선 통신 인터페이스 또는 전원을 인클로저 내에 배치하는 단계를 포함할 수 있다.
본 발명의 다양한 실시예들에 있어, 개시된 메모리 또는 메모리 아키텍처는 독립형 메모리 디바이스로서 또는 CPU 또는 마이크로컴퓨터와 통합된 내장형 메모리 디바이스로서 이용될 수 있다. 예를 들어, 일부 실시예들은 컴퓨터 메모리(예를 들어, 랜덤 액세스 메모리, 캐시 메모리, 판독-전용 메모리, 저장 메모리, 또는 유사한 것)의 부분으로서 구현될 수 있다. 다른 실시예들은, 예를 들어, 휴대용 메모리 디바이스로서 구현될 수 있다. 적합한 휴대용 메모리 디바이스들의 예들은, SD(secure digital) 카드, USB(universal serial bus) 메모리 스틱, CF(compact flash) 카드, 또는 유사한 것, 또는 이들의 적합한 조합과 같은 착탈가능 메모리를 포함할 수 있다(아래의 도 14 및 도 15를 참조).
NAND FLASH가 콤팩트 FLASH 디바이스들, USB 디바이스들, SD 카드들, 고체 상태 드라이브들(SSD들), 및 저장 클래스 메모리뿐만 아니라, 다른 폼-팩터들에 대해 이용될 수 있다. NAND가 과거의 25 나노미터(nm) 메모리 셀 기술을 스케일 다운(scale down)한 기술로서, 지난 10년을 뛰어넘는 더 높은 칩 밀도 및 더 작은 디바이스들로의 스케일 다운하기 위한 드라이브를 가속하는데 성공적인 기술로 판명되었지만, 몇몇 구조적, 성능, 및 신뢰성 문제들이 명확해졌다. 이러한 또는 유사한 고려사항들의 서브세트가 개시된 측면들에 의해 처리된다.
개시된 주제의 다양한 측면들에 대한 맥락을 제공하기 위하여, 다음의 논의뿐만 아니라 도 14가 개시된 주제의 다양한 측면들이 구현되거나 또는 프로세싱될 수 있는 적합한 환경의 간략하고 일반적인 설명을 제공하도록 의도된다. 주제가 이상에서 고체 상태 메모리 및 반도체 아키텍처들, 및 이러한 메모리를 제조하고 동작시키기 의한 프로세스 방법론들의 맥락에서 설명되었지만, 당업자들은 본 발명이 또한 다른 아키텍처들 또는 프로세스 방법론들과 결합되어 구현될 수 있다는 것을 인식할 것이다. 또한, 당업자들은 개시된 프로세스들이, 독립적으로 또는 호스트 컴퓨터(예를 들어, 아래의 도 15의 컴퓨터)와 함께, 프로세싱 시스템 또는 컴퓨터 프로세서로 실시될 수 있음을 이해할 것이며, 호스트 컴퓨터는, 개인용 컴퓨터들, 핸드-헬드 컴퓨팅 디바이스들(예를 들어, PDA, 스마트 폰, 시계), 마이크로프로세서-기반 또는 프로그램가능 소비자 또는 산업 전자기기들, 및 이와 유사한 것뿐만 아니라, 단일-프로세서 또는 다중프로세서 컴퓨터 시스템들, 미니-컴퓨팅 디바이스들, 메인프레임 컴퓨터들을 포함할 수 있다. 예시된 측면들이 또한 태스크(task)들이 통신 네트워크를 통해 링크된 원격 프로세싱 디바이스들에 의해 수행되는 분산형 컴퓨팅 환경들에서 실시될 수 있다. 그러나, 본 혁신의 모든 측면은 아니지만 일부는 메모리 카드, 플래시 메모리 모듈, 착탈가능 메모리, 또는 유사한 것과 같은 독립형 전자 디바이스들 상에서 실시될 수 있다. 분산형 컴퓨팅 환경에서, 프로그램 모듈들이 로컬 및 원격 메모리 저장 모듈들 또는 디바이스들 둘 모두에 위치될 수 있다.
도 14는 본 발명의 측면들에 따른 메모리 셀 어레이(1402)에 대한 예시적인 운영 및 제어 환경(1400)의 블록도를 예시한다. 본 발명의 적어도 일 측면에 있어, 메모리 셀 어레이(1402)가 다양한 메모리 셀 기술을 포함할 수 있다. 적어도 하나의 실시예에 있어, 메모리 셀 기술의 메모리 셀들은 본원에서 설명된 바와 같은 소형 2 차원 또는 3차원 아키텍처로 배열된, 비-선형 I-V 응답(들)을 갖는 2-단자 메모리를 포함할 수 있다. 다른 실시예에 있어, 메모리 셀 어레이(1402)는 디바이스가 선택기 디바이스와 전기적으로 직렬인 2-단자 메모리 셀을 제조하도록 하게끔 구성된 동작들을 저장할 수 있다.
컬럼(column) 제어기(1406)는 메모리 셀 어레이(1402)에 인접하여 형성될 수 있다. 또한, 컬럼 제어기(1406)는 메모리 셀 어레이(1402)의 비트 라인들과 전기적으로 연결될 수 있다. 컬럼 제어기(1406)는 각각의 비트라인들, 선택된 비트라인들로의 적합한 프로그램, 소거 또는 판독 전압들의 인가를 제어할 수 있다.
이에 더하여, 운영 및 제어 환경(1400)은 로우(row) 제어기(1404)를 포함할 수 있다. 로우 제어기(1404)는 컬럼 제어기(1406)에 인접하여 형성될 수 있으며, 메모리 셀 어레이(1402)의 워드 라인들과 전기적으로 연결될 수 있다. 로우 제어기(1404)는 적합한 선택 전압으로 메모리 셀들의 특정 로우들을 선택할 수 있다. 또한, 로우 제어기(1404)는 선택된 워드 라인들에 적합한 전압들을 인가함으로써 프로그램, 소거 또는 판독 동작들을 가능하게 할 수 있다.
클럭 소스(들)(1408)는 로우 제어기(1404) 및 컬럼 제어기(1406)의 판독, 기입, 및 프로그램 동작들에 대한 타이밍(timing)을 가능하게 하기 위한 각각의 클럭 펄스들을 제공할 수 있다. 클럭 소스(들)(1408)는 운영 및 제어 환경(1400)에 의해 수시되는 외부 또는 내부 명령들에 응답하여 워드 라인들 또는 비트 라인들의 선택을 추가로 가능하게 할 수 있다. 입력/출력 버퍼(1412)는 I/O 버퍼 또는 다른 I/O 통신 인터페이스를 통해 컴퓨터 또는 다른 프로세싱 디바이스(도시되지는 않았지만, 예를 들어, 아래의 도 12의 컴퓨터(802)를 참조)와 같은 외부 호스트 장치에 연결될 수 있다. 입력/출력 버퍼(1412)는 기입 데이터를 수신하고, 소거 명령을 수신하며, 판독 데이터를 출력하고, 각각의 명령들에 대한 어드레스 데이터뿐만 아니라 어드레스 데이터 및 명령 데이터를 수신하도록 구성될 수 있다. 어드레스 데이터는 어드레스 레지스터(1410)에 의해 로우 제어기(1404) 및 컬럼 제어기(1406)로 전송될 수 있다. 이에 더하여, 입력 데이터가 신호 입력 라인들을 통해 메모리 셀 어레이(1402)로 송신되며, 출력 데이터가 신호 출력 라인들을 통해 메모리 셀 어레이(1402)로부터 수신된다. I/O 버퍼를 통해 입력 데이터가 호스트 장치로부터 수신될 수 있으며, 출력 데이터가 호스트 장치로 전달될 수 있다.
호스트 장치로부터 수신된 명령들이 명령 인터페이스(1414)에 제공될 수 있다. 명령 인터페이스(1414)는 호스트 장치로부터 외부 제어 신호를 수신하고, 입력/출력 버퍼(1412)에 대한 데이터 입력이 기입 데이터, 명령, 또는 어드레스인지 여부를 결정하도록 구성될 수 있다. 입력 명령들이 상태 머신(state machine)(1416)으로 전송될 수 있다.
상태 머신(1416)은 메모리 셀 어레이(1402)의 프로그래밍 및 재프로그래밍을 관리하도록 구성될 수 있다. 상태 머신(1416)은 입력/출력 버퍼(1412) 및 명령 인터페이스(1414)를 통해 호스트 장치로부터 명령들을 수신하고, 메모리 셀 어레이(1402)와 연관된 판독, 기입, 소거, 데이터 입력, 데이터 출력 및 유사한 기능을 관리한다. 일부 측면들에 있어, 상태 머신(1416)은 성공적인 수신 또는 다양한 명령들의 실행에 관한 확인(acknowledge) 또는 부정 확인(negative acknowledge)을 전송하고 수신할 수 있다.
판독, 기입, 소거, 입력, 출력 등의 기능을 구현하기 위하여, 상태 머신(1416)은 클럭 소스(들)(1408)를 제어할 수 있다. 클럭 소스(들)(1408)의 제어는 특정 기능을 구현하는 로우 제어기(1404) 및 컬럼 제어기(1406)을 가능하게 하도록 구성된 출력 펄스들을 야기할 수 있다. 출력 펄스들이, 예를 들어, 컬럼 제어기(1406)에 의해 선택된 비트 라인들, 또는 예를 들어, 로우 제어기(1404)에 의한 워드 라인들에 전송될 수 있다.
도 15와 관련하여, 이하에서 설명되는 시스템들 및 프로세스들은 단일 집적 회로(IC), 복수의 IC들, 응용 특정 집적 회로(ASIC), 또는 유사한 것과 같은 하드웨어 내에 내장될 수 있다. 추가로, 각각의 프로세스에서 프로세스 블록들의 일부 또는 전부가 나타나는 순서가 제한적으로 간주되지 않아야 한다. 오히려, 프로세스 블록들의 일부가 다양한 순서들로 실행될 수 있으며, 이들의 전부가 본원에서 명시적으로 예시되지 않을 수 있다는 것이 이해되어야만 한다.
도 15를 참조하면, 청구된 주제의 다양한 측면들을 구현하기 위한 적합한 운영 환경(1500)은 컴퓨터(1502)를 포함한다. 컴퓨터(1502)는 프로세싱 유닛(1504), 시스템 메모리(1506), 코덱(1535), 및 시스템 버스(1508)를 포함한다. 시스템 버스(1508)는 비제한적으로 시스템 메모리(1506) 내지 프로세싱 유닛(1504)을 포함하는 시스템 컴포넌트들을 연결한다. 프로세싱 유닛(1504)은 다양한 이용가능한 프로세스들 중 임의의 것일 수 있다. 듀얼 마이크로프로세서들 및 다른 다중 프로세서 아키텍처들이 또한 프로세싱 유닛(1504)으로서 이용될 수 있다.
시스템 버스(1508)는, 비제한적으로 ISA(Industrial Standard Architecture), MSA(Micro-Channel Architecture), EISA(Extended ISA), IDE(Intelligent Drive Electronics), VLB(VESA Local Bus), PCI(Peripheral Component Interconnect), 카드 버스, USB(Universal Serial Bus), AGP(Advanced Graphics Port), PCMCIA(Personal Computer Memory Card International Association bus), 파이어와이어(IEEE 1394), 및 SCSI(Small Computer Systems Interface)를 포함하는, 다양한 이용가능한 버스 아키텍처들 중 임의의 버스 아키텍처를 사용하는 메모리 버스 또는 메모리 제어기, 주변기기 버스 또는 외부 버스, 및/또는 로컬 버스를 포함하는 몇몇 유형들의 버스 구조(들) 중 임의의 버스 구조일 수 있다.
시스템 메모리(1506)는, 다양한 실시예들에서 개시된 메모리 아키텍처들 중 하나 이상을 이용할 수 있는 비-휘발성 메모리(1514) 및 휘발성 메모리(1510)를 포함한다. 기동(start-up) 동안과 같이, 컴퓨터(1502) 내의 엘러먼트들 사이에서 정보를 전송하기 위한 기본 루틴들을 포함하는 기본 입력/출력 시스템(BIOS)이 비-휘발성 메모리(1512) 내에 저장된다. 이에 더하여, 본 발명에 따르면, 코덱(1535)이 인코더 또는 디코더 중 적어도 하나를 포함할 수 있으며, 여기에서 인코더 또는 디코더 중 적어도 하나는 하드웨어, 소프트웨어 또는 하드웨어 및 소프트웨어의 조합으로 구성될 수 있다. 코덱(1535)이 별도의 컴포넌트로서 도시되었지만, 코덱(1535)이 비-휘발성 메모리(1512) 내에 포함될 수도 있다. 예시로서 그리고 비제한적으로, 비-휘발성 메모리(1512)는 ROM(read only memory), PROM(programmable ROM), EPROM(electrically programmable ROM), EEPROM(electrically erasable programmable ROM), 또는 플래시 메모리를 포함할 수 있다. 비-휘발성 메모리(1512)는, 개시된 적어도 일부 실시예에 개시된 메모리 아키텍처들 중 하나 이상을 이용할 수 있다. 또한, 비-휘발성 메모리(1512)는 컴퓨터 메모리(예를 들어 컴퓨터 또는 컴퓨터 메인보드에 물리적으로 통합된)이거나, 또는 착탈가능 메모리일 수 있다. 개시된 실시예들이 구현될 수 있는 적합한 착탈가능 메모리의 예들은 SD(secure digital) 카드, CF(compact Flash) 카드, USB(universal serial bus) 메모리 스틱, 또는 이와 유사한 것을 포함할 수 있다. 휘발성 메모리(1510)는 외부 캐시 메모리로서 동작하는 RAM(random access memory)을 포함하며, 이는 또한 다양한 실시예들에 개시된 하나 이상의 메모리 아키텍처들을 이용할 수 있다. 예시로서 그리고 비제한적으로, RAM은 SRAM(static RAM), DRAM(dynamic RAM), SDRAM(synchronous DRAM), DDR SDRAM(double data rate SDRAM), 및 ESDRAM(enhanced SDRAM) 등등과 같은 다양한 형태들로 이용가능하다.
컴퓨터(1502)는 또한 착탈가능/비-착탈가능, 휘발성/비-휘발성 컴퓨터 저장 매체를 포함할 수 있다. 도 15는 예를 들어, 디스크 저장부(1514)를 예시한다. 디스크 저장부(1514)는 비제한적으로 자기 디스크 드라이브, 고체 상태 디스크(SSD) 플로피 디스크 드라이브, 테이프 드라이브, 재즈 드라이브, 집 드라이브, LS-100 드라이브, 플래시 메모리 카드, 또는 메모리 스틱과 같은 디바이스들을 포함한다. 이에 더하여, 디스크 저장부(1514)는, 비제한적으로 CD-ROM(compact disk ROM) 디바이스, CD-R(CD recordable) 드라이브, CD-RW(CD rewritable) 드라이브 또는 DVD-ROM(digital versatile disk ROM) 드라이브와 같은 광 디스크 드라이브를 포함하는 다른 저장 매체와 조합으로 또는 이와 독립적인 저장 매체를 포함할 수 있다. 시스템 버스(1508)로의 디스크 저장부(1514)의 연결을 가능하게 하기 위하여, 인터페이스(1516)와 같은 착탈가능 또는 비-착탈가능 인터페이스가 전형적으로 사용된다. 디스크 저장부(1514)가 사용자와 연관된 정보를 저장할 수 있다는 것이 이해될 것이다. 이러한 정보는 사용자 디바이스 상에서 구동되는 애플리케이션으로 또는 서버로 제공되거나 또는 이에 저장될 수 있다. 일 실시예에 있어, 사용자는 디스크 저장부(1514)에 저장되거나 및/또는 서버 또는 애플리케이션으로 송신되는 정보의 유형을 통지 받을 수 있다(예를 들어, 출력 디바이스(들)(1536)를 통해). 이러한 정보가 서버 또는 애플리케이션에 수집되거나 및/또는 공유되는 것을 동의하거나 또는 거부할 기회가 사용자에게 제공될 수 있다(예를 들어, 입력 디바이스(들)(1528)를 통해).
도 15가 적합한 운영 환경(1500)에서 설명되는 기본 컴퓨터 자원들과 사용자들 사이에서 중개자로서 역할하는 소프트웨어를 설명한다는 것이 이해될 것이다. 이러한 소프트웨어는 운영 시스템(1518)을 포함한다. 디스크 저장부(1514) 상에 저장될 수 있는 운영 시스템(1518)은 컴퓨터(1502)의 자원들을 제어하고 할당하도록 동작한다. 애플리케이션들(1520)이, 시스템 메모리(1506) 내에 또는 디스크 저장부(1514) 상에 저장된, 부트/셧다운 트랜잭션 테이블 및 유사한 것과 같은 프로그램 데이터(1526) 및 프로그램 모듈들(1524)을 통해 운영 시스템(1518)에 의한 자원들의 관리를 이용한다. 청구된 주제가 다양한 운영 시스템들 또는 운영 시스템들의 조합으로 구현될 수 있다는 것이 이해될 것이다.
사용자는 입력 디바이스(들)(1528)를 통해 명령들 또는 정보를 컴퓨터(1502)로 입력한다. 입력 디바이스들(1528)은 비제한적으로 마우스, 트랙볼, 스타일러스, 터치 패드, 키보드, 마이크로폰, 조이스틱, 게임 패드, 위성 접시, 스캐너, TV 튜너 카드, 디지털 카메라, 디지털 비디오 카메라, 웹 카메라, 및 이와 유사한 것과 같은 포인팅 디바이스를 포함한다. 이러한 그리고 다른 입력 디바이스들이 인터페이스 포트(들)(1530)를 통해서 시스템 버스(1508)를 통해 프로세싱 유닛(1504)에 연결된다. 인터페이스 포트(들)(1530)는, 예를 들어, 직렬 포트, 병렬 포트, 게임 포트, 및 USB(universal serial bus)를 포함한다. 출력 디바이스(들)(1536)는 입력 디바이스(들)(1528)로서 동일한 유형의 포트들 중 일부를 사용한다. 따라서, 예를 들어, USB 포트가 컴퓨터(1502)에 입력을 제공하고 컴퓨터(1502)로부터 출력 디바이스(1536)로 정보를 출력하기 위해 사용될 수 있다. 출력 어댑터(1534)는 다른 출력 디바이스들 중에서도 특별한 어댑터들을 요구하는 모니터들, 스피커들, 및 프린터들과 같은 일부 출력 디바이스들이 존재한다는 것을 예시하기 위해 제공된다. 출력 어댑터(1534)는 비제한적인 예시로서 출력 디바이스(1536)와 시스템 버스(1508) 사이의 연결 수단을 제공하는 비디오 및 사운드 카드들을 포함할 수 있다. 다른 디바이스들 및/또는 디바이스들의 시스템들이 원격 컴퓨터(들)(1538)과 같이 입력 및 출력 성능들 둘 모두를 제공할 수 있다는 것이 주목되어야 한다.
컴퓨터(1502)는 원격 컴퓨터(들)(1538)과 같은 하나 이상의 원격 컴퓨터들에 대한 논리적 연결들을 사영하는 네트워크화된 환경에서 동작할 수 있다. 원격 컴퓨터(들)(1538)은 개인용 컴퓨터, 서버, 라우터, 네트워크 PC, 워크스테이션, 마이크로프로세서 기반 기기, 피어 디바이스, 스마트 폰, 태블릿, 또는 다른 네트워크 노드일 수 있으며, 전형적으로 컴퓨터(1502)에 관해 설명된 엘러먼트들 중 다수를 포함한다. 간명함을 위하여, 오로지 메모리 저장 디바이스(1540)만이 원격 컴퓨터(들)(1538)와 함께 예시된다. 원격 컴퓨터(들)(1538)가 네트워크 인터페이스(1542)를 통해 그리고 그 뒤 연결된 통신 연결(들)(1544)을 통해 컴퓨터(1502)에 논리적으로 연결된다. 네트워크 인터페이스(1542)는 LAN(local-area networks) 및 WAN(wide-area networks) 및 셀룰러 네트워크들과 같은 유선 및/또는 무선 통신 네트워크들을 포괄한다. LAN 기술들은 FDDI(Fiber Distributed Data Interface), CDDI(Copper Distributed Data Interface). 이더넷, 토큰 링, 및 유사한 것을 포함한다. WAN 기술들은 비제한적으로, 점-대-점 링크들, ISDN(Integrated Services Digital Networks) 및 그 변형들과 같은 회로 스위칭 네트워크들, 패킷 스위칭 네트워크들, 및 DSL(Digital Subscriber Lines)을 포함한다.
통신 연결(들)(1544)은 네트워크 인터페이스(1542)를 시스템 버스(1508)에 연결하는데 이용되는 하드웨어/소프트웨어를 지칭한다. 예시적인 명료성을 위하여 통신 연결(1544)이 컴퓨터(1502) 내부에 있는 것으로 도시되지만, 이는 또한 컴퓨터(1502) 외부에 있을 수도 있다. 네트워크 인터페이스(1542)로의 연결을 위해 필요한 하드웨어/소프트웨어는, 오로지 예시적인 목적으로, 표준 전화기 등급 모뎀, 케이블 모뎀 및 DSL 모뎀, ISDN 어댑터, 및 유선 및 무선 이더넷 카드들, 허브들, 및 라우터들을 포함하는 모뎀들과 같은 내부 및 외부 기술들을 포함한다.
본 발명의 예시된 측면들이 또한 특정 태스크들이 통신 네트워크를 통해 링크된 원격 프로세싱 디바이스들에 의해 수행되는 분산형 컴퓨팅 환경들에서 실시될 수도 있다. 분산형 컴퓨팅 환경에서, 프로그램 모듈들 또는 저장된 정보, 명령들, 또는 유사한 것이 로컬 또는 원격 메모리 저장 디바이스들에 위치될 수 있다.
또한, 본원에서 설명된 다양한 컴포넌트들이 본 발명의 실시예들을 구현하기 위해 적합한 값의 회로 엘러먼트들 및 컴포넌트들을 포함할 수 있는 전기 회로(들)을 포함할 수 있다는 것이 이해될 것이다. 추가로, 다수의 다양한 컴포넌트들이 하나 이상의 IC 칩들 상에 구현될 수 있다는 것이 이해될 수 있을 것이다. 예를 들어, 일 실시예에 있어, 컴포넌트들의 세트가 단일 IC 칩으로 구현될 수 있다. 다른 실시예들에 있어, 각각의 컴포넌트들 중 하나 이상이 별개의 IC 칩들 상에 제조되거나 또는 구현된다.
본원에서 사용되는 바와 같은 용어들 "컴포넌트", "시스템", "아키텍처" 및 유사한 것은 컴퓨터 또는 전자-연관형 엔터티, 또한 하드웨어, 하드웨어 및 소프트웨어의 조합, 소프트웨어(예를 들어, 실행중인), 또는 펌웨어를 지칭하도록 의도된다. 예를 들어, 컴포넌트는 하나 이상의 트랜지스터들, 메모리 셀, 트랜지스터들 또는 메모리 셀들의 배열, 게이트 어레이, 프로그램가능 게이트 어레이, 애플리케이션 특정 집적 회로, 제어기, 프로세서, 프로세서 상에서 구동되는 프로세스, 객체, 실행가능, 프로그램 또는 반도체 메모리에 대한 애플리케이션 액세싱 또는 인터페이싱, 컴퓨터, 또는 유사한 것, 또는 이들의 적합한 조합일 수 있다. 컴포넌트는 소거가능 프로그래밍(예를 들어, 소거가능 메모리에 적어도 부분적으로 저장된 프로세스 명령들) 또는 하드 프로그래밍(예를 들어, 제조시 비-소거가능 메모리에 버닝(burn)된 프로세스 명령들)을 포함한다.
예시로서, 메모리로부터 실행되는 프로세스 및 프로세서 둘 모두가 컴포넌트일 수 있다. 다른 예로서, 아키텍처는, 전자 하드웨어의 배열에 적합한 방식으로 프로세싱 명령들을 구현하는, 전자 하드웨어의 배열(예를 들어, 병렬 또는 직렬 트랜지스터들), 프로세싱 명령들 및 프로세서를 포함할 수 있다. 이에 더하여, 아키텍처는 단일 컴포넌트(예를 들어, 트랜지스터, 게이트 어레이,...) 또는 컴포넌트들의 배열(예를 들어, 트랜지스터들의 직렬 또는 병렬 배열, 파워 리드들, 전기 접지, 입력 신호 라인들, 출력 신호 라인들, 및 프로그램 회로부와 연결된 게이트 어레이, 등등)을 포함할 수 있다. 시스템은 하나 이상의 컴포넌트들뿐만 아니라 하나 이상의 아키텍처들을 포함할 수 있다. 예시적인 일 시스템은, 전원(들), 신호 생성기(들), 통신 버스(들), 제어기들, I/O 인터페이스, 어드레스 레지스터들 등 뿐만 아니라 교차된 입력/출력 라인들 및 패스 게이트 트랜지스터들을 포함하는 스위칭 블록 아키텍처를 포함할 수 있다. 일부 중첩되는 정의들이 예상되며, 시스템 또는 아키텍처가 독립형 컴포넌트, 또는 다른 아키텍처, 시스템 등의 컴포넌트일 수 있다는 것이 이해될 것이다.
전술한 바에 더하여, 개시된 주제는, 전자 디바이스가 개시된 주제를 구현하도록 제어하기 위한, 하드웨어, 펌웨어, 소트프웨어, 또는 이들의 임의의 적합한 조합을 생산하기 위한 전형적인 제조, 프로그래밍 또는 엔지니어링 기술들을 사용하는 방법, 장치, 또는 제조 물품으로서 구현될 수 있다. 본원에서 사용되는 용어들 "장치" 및 "제조 물품"은 전자 디바이스, 반도체 디바이스, 컴퓨터, 또는 임의의 컴퓨터-판독가능 디바이스, 캐리어, 또는 매체로부터 액세스가능한 컴퓨터 프로그램을 포괄하도록 의도된다. 컴퓨터-판독가능 매체는 하드웨어 매체, 또는 소프트웨어 매체를 포함할 수 있다. 이에 더하여, 매체는 비-일시적 매체, 또는 운반 매체를 포함할 수 있다. 일 예에 있어, 비-일시적 매체는 컴퓨터 판독가능 하드웨어 매체를 포함할 수 있다. 컴퓨터 판독가능 매체의 특정 예들은 비제한적으로 자기 저장 디바이스들(예를 들어, 하드 디스크, 플로피 디스크, 자기 스트립들...), 광 디스크들(예를 들어, CD(compact disk), DVD(digital versatile disk)...), 스마트 카드들, 및 플래시 메모리 디바이스들(예를 들어, 카드, 스택, 키 드라이브...)을 포함할 수 있다. 컴퓨터-판독가능 운반 매체는 반송파, 또는 이와 유사한 것을 포함할 수 있다. 물론, 당업자들은 개시된 주제의 범위 및 사상으로부터 벗어나지 않고 이러하나 구성에 대해 다수의 수정들이 이루어질 수 있음을 인식할 것이다.
이상에서 설명된 것들은 본 혁신의 예들을 포함한다. 물론, 본 혁신을 설명하기 위하여 컴포넌트들 또는 방법론들의 상상할 수 있는 모든 조합을 설명하는 것이 불가능할 수도 있지만, 당업자는 본 혁신의 다수의 추가적인 조합들 및 치환들이 가능하다는 것을 인식할 것이다. 따라서, 개시된 주제는 본 발명의 사상 및 범위 내에 속하는 이러한 모든 수정들, 변형들, 및 변용들을 포괄하도록 의도된다. 또한, 용어 "포함한다", "포함하는", "갖는다" 또는 "갖는" 및 이의 변형들이 상세한 설명 또는 청구항들에서 사용되는 정도까지, 이러한 용어는 청구항에서 전이어로서 사용될 때 "구성되는"이 해석되는 것과 같이 용어 "구성되는"과 유사한 방식으로 포괄적이도록 의도된다.
또한, 본원에서 사용되는 단어 "예시적인"은 예, 사례, 또는 예시로서 기능하는 것을 의미한다. "예시적인"으로서 본원에 설명된 임의의 측면 또는 설계가 반드시 다른 측면들 또는 설계들을 넘는 선호되는 또는 이점이 있는 것으로 간주되지는 않는다. 오히려, 단어 예시적인의 사용은 명확한 방식으로 개념을 제공하도록 의도된다. 본 출원에서 사용되는 바와 같은 용어 "또는"은 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미하도록 의도된다. 즉, 달리 명시되지 않거나 또는 문맥으로부터 명확하지 않은 경우, "X가 A 또는 B를 이용한다"는 자연적인 포괄적 치환들 중 임의의 것을 의미하도록 의도된다. 즉, X가 A를 이용하거나; X가 B를 이용하거나; 또는 X가 A 및 B 둘 모두를 이용하는 경우, "X가 A 또는 B를 이용한다"가 전술한 사례들 중 임의 사례 하에서 충족된다. 이에 더하여, 본 출원 및 첨부된 청구항들에서 사용되는 바와 같은 관사들 "일(a 및 an)"은, 달리 명시되거나 또는 문맥으로부터 단수형을 지시하는 것이 명확하지 않은 한, "하나 이상"을 의미하는 것으로 해석되어야 한다.
추가적으로, 상세한 설명의 일부 부분들이 전자 메모리 내에서 데이터 비트들에 대한 알고리즘들 또는 프로세스 동작들과 관련되어 제공되었다. 이러한 프로세스 설명들 또는 표현들은 당업자들이 작업의 본질을 다른 당업자들에게 효율적으로 전달하기 위해 당업자들에 의해 이용되는 메커니즘들이다. 본원에서 프로세스는 일반적으로 희망되는 결과를 야기하는 행동들의 자기-부합(self-consistent) 시퀀스로 여겨진다. 행동들은 물리적 수량들의 물리적 조작들을 필요로 한다. 필수적이지는 않더라도, 전형적으로, 이러한 수량들은 저장되거나, 전송되거나, 결합되거나, 비교되거나, 및/또는 달리 조작될 수 있는 전기 및/또는 자기 신호들의 형태를 취한다.
원칙적으로 일반적인 용법을 위하여, 이러한 신호들을 비트들, 값들, 엘러먼트들, 심볼들, 문자들, 용어들, 수들, 또는 유사한 것으로 지칭하는 것이 편리하다는 것이 증명되었다. 그러나, 이러한 그리고 유사한 용어들 모두가 적절한 물리적 수량들과 연관될 것이며 이들이 단지 이러한 수량들에 적용된 편의적인 라벨들이라는 것을 명심해야만 한다. 특별히 달리 언급되거나 또는 이상의 논의로부터 명백하지 않은 경우, 개시된 주제 전체에 걸쳐 프로세싱, 컴퓨팅, 복제, 모방, 결정, 또는 송신, 및 유사한 것과 같은 용어들을 사용하는 논의들은, 전자 디바이스(들)의 회로들, 레지스터들 또는 메모리들 내의 물리적(전기적 또는 전자적) 수량들로 표현된 데이터 또는 신호들을 조작하거나 또는 이들을 머신 또는 컴퓨터 시스템 메모리들 또는 레지스터들 또는 이러한 다른 정보 저장, 송신 및/또는 디스플레이 디바이스들 내의 물리적 수량들로서 유사하게 표현되는 다른 데이터 또는 신호들로 변환하는 프로세싱 시스템들, 및/또는 유사한 소비자 또는 산업 전자 디바이스들 또는 머신들의 액션들 및 프로세스들을 지칭한다는 것이 이해될 것이다.
이상에서 설명된 컴포넌트들, 아키텍처들, 회로들, 프로세스들 및 유사한 것에 의해 수행되는 다양한 기능들과 관련하여, 이러한 컴포넌트들을 설명하기 위해 사용되는 용어들("수단"에 대한 언급을 포함하는)은, 달리 표현되지 않으면, 설명된 컴포넌트의 특정 기능(예를 들어, 기능적 등가물)을 수행하는 임의의 컴포넌트에 대응되도록 의도되며, 이는 심지어 본원에 예시된 실시예들의 예시적인 측면들의 기능을 수행하는 개시된 구조와 구조적으로 균등하지 않은 경우에도 그러하다. 이에 더하여, 특정 특징이 몇몇 구현예들 중 오직 하나에 관해서만 개시되었지만, 이러한 특징이 희망될 수 있으며 임의의 주어진 또는 특정 애플리케이션에 대해 유리할 수 있는 바와 같이 다른 구현예들의 하나 이상의 다른 특징들과 결합될 수 있다. 실시예들이 다양한 프로세스들의 행동들 및/또는 이벤트를 수행하기 위한 컴퓨터-실행가능 명령들을 갖는 컴퓨터-판독가능 매체뿐만 아니라 시스템을 포함한다는 것이 또한 인식될 것이다.
Claims (20)
- 3차원 메모리 디바이스를 포함하는 디바이스를 형성하기 위한 방법으로서,
절연된 반도체 기판 상에 제 1 워드라인 재료 층을 배치하는 단계;
상기 제 1 워드라인 재료 층 상에 제 1 절연 재료 층을 배치하는 단계;
상기 제 1 절연 재료 층 상에 제 2 워드라인 재료 층을 배치하는 단계;
상기 제 2 워드라인 재료 층 상에 제 2 절연 재료 층을 배치하는 단계;
상기 제 1 워드라인 재료 층, 상기 제 1 절연 재료 층, 상기 제 2 워드라인 재료 층 및 상기 제 2 절연 재료 층을 관통하는 비아(via)를 형성하는 단계로서, 상기 제 1 워드라인 재료 층 및 상기 제 2 워드라인 재료 층은 상기 제 1 워드라인 재료 층 내에 제 1 리세스(recess)를 형성하고 상기 제 2 워드라인 재료 층 내에 제 2 리세스를 형성하기 위하여 과도 에칭(over etch)되는, 단계;
상기 비아의 상기 제 1 리세스 및 상기 제 2 리세스 내에 선택 재료를 증착하는 단계로서, 상기 선택 재료는 상기 제 1 워드라인 재료 층 및 상기 제 2 워드라인 재료 층과 전기적으로 접촉하는, 단계;
상기 비아의 상기 제 1 리세스 및 상기 제 2 리세스 내에 접촉 재료를 형성하는 단계로서, 상기 접촉 재료는 상기 선택 재료와 전기적으로 접촉하며, 상기 선택 재료는 상기 제 1 워드라인 재료 층, 상기 제 2 워드라인 재료 층 또는 상기 접촉 재료의 입자들에 대해 투과성이며, 상기 입자들은 상기 디바이스에 인가되는 전기 자극에 응답하여 상기 선택 재료 내에 전도성 필라멘트를 형성하는, 단계;
상기 비아의 상기 제 1 리세스 및 상기 제 2 리세스 내의 선택 재료와 전기적으로 접촉하며 상기 비아의 상기 제 1 리세스 및 상기 제 2 리세스 내의 접촉 재료와 전기적으로 접촉하는, 스위칭 재료 층을 상기 비아 내에 증착하는 단계; 및
상기 스위칭 재료와 전기적으로 접촉하는, 비트라인 재료 층을 상기 비아 내에 증착하는 단계를 포함하는, 방법.
- 청구항 1에 있어서,
상기 선택 재료를 증착하기 이전에,
상기 방법은:
제 1 워드라인 및 제 2 워드라인을 형성하기 위하여 상기 제 1 워드라인 재료 층, 상기 제 1 절연 재료 층, 상기 제 2 워드라인 재료 층 및 상기 제 2 절연 재료 층을 에칭하는 단계를 더 포함하며,
상기 비아를 형성하는 단계는 상기 제 1 워드라인 및 상기 제 2 워드라인을 관통하는 비아를 형성하는 단계를 더 포함하는, 방법.
- 청구항 2에 있어서,
상기 절연된 반도체 기판은 그 안에 제조된 복수의 CMOS 디바이스들을 포함하며;
상기 복수의 CMOS 디바이스들은 프로세서, 로직 어레이, 버퍼, 비트라인 제어기, 워드라인 제어기, 및 제어기로 구성된 그룹으로부터 선택되고;
상기 제 1 워드라인은 상기 복수의 CMOS 디바이스들의 적어도 제 1 부분에 연결되며,
상기 방법은:
시각적 디스플레이를 상기 복수의 CMOS 디바이스들의 적어도 제 2 부분에 연결하는 단계;
무선 통신 인터페이스를 상기 복수의 CMOS 디바이스들의 적어도 제 3 부분에 연결하는 단계;
전원을 상기 복수의 CMOS 디바이스들의 적어도 제 4 부분에 연결하는 단계; 및
상기 절연된 반도체 기판, 상기 시각적 디스플레이, 상기 무선 통신 인터페이스, 및 상기 전원을 인클로저(enclosure) 내에 배치하는 단계를 더 포함하는, 방법.
- 청구항 3에 있어서,
상기 절연된 반도체 기판을 회로 보드 상에 배치하는 단계를 더 포함하며,
상기 회로 보드는 가요성 인쇄 회로 보드, 및 강성 인쇄 회로 보드로 구성된 그룹으로부터 선택되는, 방법.
- 청구항 1에 있어서,
상기 제 1 워드라인 재료가 W, Ti, Cu, Al, Ag, Cu, Pt, Pd, Ta, Ni, Cr, 금속 질화물, TiN, TaN, 및 이들의 합금으로 구성된 그룹으로부터 선택되거나;
상기 선택 재료가 비정질 실리콘, 비-화학량론적(non-stoichiometric) 산화물, TiOx, AlOx, HfOx, SiOx, TaOx, CuOx, NbOx, 진성 반도체 재료, 칼코게나이드(chalcogenide), 및 이들의 합금으로 구성된 그룹으로부터 선택되거나;
상기 접촉 재료가 W, Ti, Cu, Al, Ag, Cu, Pt, Pd, Ta, Ni, Cr, 금속 질화물, TiN, TaN, 전도성 반도체 재료, SiGe, 도핑된 다결정 Si, 도핑된 SiGe, Si 및 이들의 합금으로 구성된 그룹으로부터 선택되거나;
상기 스위칭 재료가 비정질 실리콘, 비-화학량론적 산화물, TiOx, AlOx, HfOx, SiOx, TaOx, CuOx, NbOx, 및 진성 반도체 재료로 구성된 그룹으로부터 선택되거나; 또는
상기 비트라인 재료가 W, Ti, Cu, Al, Ag, Cu, Pt, Pd, Ta, Ni, Cr, 금속 질화물, TiN, 및 TaN으로 구성된 그룹으로부터 선택되는 것 중 적어도 하나인, 방법.
- 청구항 1에 있어서,
상기 비트라인 재료 층의 상단 상에 패시베이팅(passivating) 재료 층을 증착하는 단계를 더 포함하는, 방법.
- 청구항 1에 있어서,
상기 비아는 원통, 직각 프리즘, 및 원뿔대(truncated cone)로 구성된 그룹으로부터 선택된 형상을 포함하는, 방법.
- 청구항 1에 있어서,
제 1 메모리 디바이스는:
상기 비아의 상기 제 1 리세스 내의 상기 선택 재료, 상기 비아의 상기 제 1 리세스 내의 상기 접촉 재료, 상기 제 1 워드라인 재료 층의 일 부분;
상기 비아의 상기 제 1 리세스 내의 상기 선택 재료와 측방으로 인접하며 상기 비아의 상기 제 1 리세스 내의 상기 접촉 재료와 측방으로 인접한, 상기 비아 내의 상기 스위칭 재료 층의 제 1 부분; 및
상기 스위칭 재료 층의 상기 제 1 부분과 측방으로 인접한 상기 비아 내의 상기 비트라인 재료 층의 제 1 부분을 포함하며,
제 2 메모리 디바이스는:
상기 비아의 상기 제 2 리세스 내의 상기 선택 재료, 상기 비아의 상기 제 2 리세스 내의 상기 접촉 재료, 상기 제 2 워드라인 재료 층의 일 부분;
상기 비아의 상기 제 2 리세스 내의 상기 선택 재료와 측방으로 인접하며 상기 비아의 상기 제 2 리세스 내의 상기 접촉 재료와 측방으로 인접한, 상기 비아 내의 상기 스위칭 재료 층의 제 2 부분; 및
상기 스위칭 재료 층의 상기 제 2 부분과 측방으로 인접한 상기 비아 내의 상기 비트라인 재료 층의 제 2 부분을 포함하는, 방법.
- 청구항 8에 있어서,
상기 제 2 메모리 디바이스는 상기 제 1 메모리 디바이스에 대해 수직적으로 적층되는, 방법.
- 청구항 1에 있어서,
상기 비아를 형성하는 단계 이전에,
상기 방법은:
상기 제 1 워드라인 재료 층으로부터 제 1 워드라인을 형성하는 단계; 및
상기 제 2 워드라인 재료 층으로부터 제 2 워드라인을 형성하는 단계를 더 포함하며,
상기 비아를 형성하는 단계는 상기 제 1 워드라인 및 상기 제 2 워드라인을 관통하는 비아를 형성하는 단계를 포함하고,
상기 제 1 리세스는 상기 제 1 워드라인으로부터 형성되며, 상기 제 2 리세스는 상기 제 2 워드라인으로부터 형성되는, 방법.
- 청구항 10에 있어서,
상기 비아를 형성하는 단계 이전에,
상기 방법은:
상기 제 1 워드라인 재료 층으로부터 제 3 워드라인을 형성하는 단계;
상기 제 2 워드라인 재료 층으로부터 제 4 워드라인을 형성하는 단계; 및
상기 제 3 워드라인 및 상기 제 4 워드라인을 관통하는 제 2 비아를 형성하는 단계를 더 포함하며,
상기 제 1 워드라인 재료 층 및 상기 제 2 워드라인 재료 층은 상기 제 3 워드라인 내에 제 3 리세스를 형성하고 상기 제 4 워드라인 내에 제 4 리세스를 형성하기 위하여 상기 제 2 비아 내에서 과도 에칭되는, 방법.
- 청구항 11에 있어서,
상기 제 1 워드라인은 상기 제 3 워드라인에 대해 측방으로 위치되며;
상기 제 2 워드라인은 상기 제 4 워드라인에 대해 측방으로 위치되고;
상기 제 2 워드라인은 상기 제 1 워드라인 위에 수직적으로 위치되며; 및
상기 제 4 워드라인은 상기 제 3 워드라인 위에 수직적으로 위치되는, 방법.
- 3차원 메모리 디바이스를 포함하는 디바이스로서,
절연된 반도체 기판 상에 배치된 제 1 워드라인 재료 층;
상기 제 1 워드라인 재료 층 상에 배치된 제 1 절연 재료 층;
상기 제 1 절연 재료 층 상에 배치된 제 2 워드라인 재료 층;
상기 제 2 워드라인 재료 층 상에 배치된 제 2 절연 재료 층;
상기 제 1 워드라인 재료 층, 상기 제 1 절연 재료 층, 상기 제 2 워드라인 재료 층 및 상기 제 2 절연 재료 층을 관통하여 형성된 비아로서, 상기 제 1 워드라인 재료 층 및 상기 제 2 워드라인 재료 층은 상기 제 1 워드라인 재료 층 내에 제 1 리세스를 형성하고 상기 제 2 워드라인 재료 층 내에 제 2 리세스를 형성하기 위하여 과도 에칭되는, 상기 비아;
상기 비아의 상기 제 1 리세스 및 상기 제 2 리세스 내에 배치된 선택 재료로서, 상기 선택 재료는 상기 제 1 워드라인 재료 층 및 상기 제 2 워드라인 재료 층과 전기적으로 접촉하는, 상기 선택 재료;
상기 비아의 상기 제 1 리세스 및 상기 제 2 리세스 내에 배치된 접촉 재료로서, 상기 접촉 재료는 상기 선택 재료와 전기적으로 접촉하고, 상기 선택 재료는 상기 제 1 워드라인 재료 층, 상기 제 2 워드라인 재료 층 또는 상기 접촉 재료의 입자들에 대해 투과성이며, 상기 입자들은 상기 디바이스에 인가되는 전기 자극에 응답하여 상기 선택 재료 내에 전도성 필라멘트를 형성하는, 상기 접촉 재료;
상기 비아의 상기 제 1 리세스 및 상기 제 2 리세스 내의 상기 선택 재료와 전기적으로 접촉하고 상기 비아의 상기 제 1 리세스 및 상기 제 2 리세스 내의 상기 접촉 재료와 전기적으로 접촉하는 상기 비아 내에 배치된 스위칭 재료 층; 및
상기 스위칭 재료와 전기적으로 접촉하는 상기 비아 내에 배치된 비트라인 재료 층을 포함하는, 디바이스.
- 청구항 13에 있어서,
상기 제 1 워드라인 재료가 W, Ti, Cu, Al, Ag, Cu, Pt, Pd, Ta, Ni, Cr, 금속 질화물, TiN, TaN, 및 이들의 합금으로 구성된 그룹으로부터 선택되거나;
상기 선택 재료가 비정질 실리콘, 비-화학량론적 산화물, TiOx, AlOx, HfOx, SiOx, TaOx, CuOx, NbOx, 진성 반도체 재료, 칼코게나이드, 및 이들의 합금으로 구성된 그룹으로부터 선택되거나;
상기 접촉 재료가 W, Ti, Cu, Al, Ag, Cu, Pt, Pd, Ta, Ni, Cr, 금속 질화물, TiN, TaN, 전도성 반도체 재료, SiGe, 도핑된 다결정 Si, 도핑된 SiGe, Si 및 이들의 합금으로 구성된 그룹으로부터 선택되거나;
상기 스위칭 재료가 비정질 실리콘, 비-화학량론적 산화물, TiOx, AlOx, HfOx, SiOx, TaOx, CuOx, NbOx, 및 진성 반도체 재료로 구성된 그룹으로부터 선택되거나; 또는
상기 비트라인 재료가 W, Ti, Cu, Al, Ag, Cu, Pt, Pd, Ta, Ni, Cr, 금속 질화물, TiN, 및 TaN으로 구성된 그룹으로부터 선택되는 것 중 적어도 하나인, 디바이스.
- 청구항 13에 있어서,
상기 비아는 원통, 직각 프리즘, 및 원뿔대로 구성된 그룹으로부터 선택된 형상을 포함하는, 디바이스.
- 청구항 13에 있어서,
제 1 메모리 디바이스는:
상기 비아의 상기 제 1 리세스 내의 상기 선택 재료, 상기 비아의 상기 제 1 리세스 내의 상기 접촉 재료, 상기 제 1 워드라인 재료 층의 일 부분;
상기 비아의 상기 제 1 리세스 내의 상기 선택 재료와 측방으로 인접하며 상기 비아의 상기 제 1 리세스 내의 상기 접촉 재료와 측방으로 인접한, 상기 비아 내의 상기 스위칭 재료 층의 제 1 부분; 및
상기 스위칭 재료 층의 상기 제 1 부분과 측방으로 인접한 상기 비아 내의 상기 비트라인 재료 층의 제 1 부분을 포함하며,
제 2 메모리 디바이스는:
상기 비아의 상기 제 2 리세스 내의 상기 선택 재료, 상기 비아의 상기 제 2 리세스 내의 상기 접촉 재료, 상기 제 2 워드라인 재료 층의 일 부분;
상기 비아의 상기 제 2 리세스 내의 상기 선택 재료와 측방으로 인접하며 상기 비아의 상기 제 2 리세스 내의 상기 접촉 재료와 측방으로 인접한, 상기 비아 내의 상기 스위칭 재료 층의 제 2 부분; 및
상기 스위칭 재료 층의 상기 제 2 부분과 측방으로 인접한 상기 비아 내의 상기 비트라인 재료 층의 제 2 부분을 포함하는, 디바이스.
- 청구항 16에 있어서,
상기 제 2 메모리 디바이스는 상기 제 1 메모리 디바이스에 대해 수직적으로 적층되는, 디바이스.
- 청구항 17에 있어서,
상기 제 1 리세스는 상기 제 1 워드라인으로부터 형성되며; 및
상기 제 2 리세스는 상기 제 2 워드라인으로부터 형성되는, 디바이스.
- 청구항 18에 있어서,
상기 제 1 워드라인 재료 층의 일 부분을 포함하는 제 3 워드라인;
상기 제 2 워드라인 재료 층을 포함하는 제 4 워드라인; 및
상기 제 3 워드라인 및 상기 제 4 워드라인을 관통하는 제 2 비아를 더 포함하며,
상기 제 1 워드라인 재료 층 및 상기 제 2 워드라인 재료 층은 상기 제 3 워드라인 내에 제 3 리세스를 형성하고 상기 제 4 워드라인 내에 제 4 리세스를 형성하기 위하여 상기 제 2 비아 내에서 과도 에칭되는, 디바이스.
- 청구항 19에 있어서,
상기 제 1 워드라인은 상기 제 3 워드라인에 대해 측방으로 위치되며;
상기 제 2 워드라인은 상기 제 4 워드라인에 대해 측방으로 위치되고;
상기 제 2 워드라인은 상기 제 1 워드라인 위에 수직적으로 위치되며; 및
상기 제 4 워드라인은 상기 제 3 워드라인 위에 수직적으로 위치되는, 디바이스.
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Legal Events
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| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |