JP7341484B2 - 半導体メモリセル構造及び半導体記憶装置 - Google Patents
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Description
前工程:プロセス温度400℃以下 適用されるCu酸化手法は、O2雰囲気中熱処理、O2プラズマ処理、オゾン処理、水溶液中処理である。
後工程:プロセス温度200℃以下 適用されるCu酸化手法は、O2プラズマ処理、オゾン処理、水溶液中処理であり、製造後工程の酸素雰囲気中熱処理では200℃以下の熱処理温度の制約がある。
12 スイッチング素子
20 3端子型メモリ構造
21 2端子型メモリ構造
30 第1の電極層
30a、31a 界面部
31 第2の電極層
32 化合物層
40 層間絶縁膜
41 1層目の配線層
42 ビア層
43 2層目の配線層
44、48 Cu膜
45 Ta膜
46 Cu酸化物
47 ZrNx膜
49 ビア開口
Claims (9)
- 第1の電極層と、第2の電極層と、前記第1の電極層及び前記第2の電極層間に積層された高融点金属からなる化合物層との3層構造からなり、
前記第1の電極層及び前記第2の電極層のいずれか一方における前記化合物層と接する界面部に形成された金属酸化物と前記第1の電極層及び前記第2の電極層のいずれか一方との前記界面部に形成された半導体界面によってショットキー障壁による整流機能を得ると共に、前記化合物層と前記第1の電極層及び前記第2の電極層との間でソフトブレークダウンの発生による抵抗変化に基づいたメモリ機能を得るように構成されており、
前記第1の電極層及び前記第2の電極層の少なくとも一方が銅からなる電極層であり、前記金属酸化物が銅の酸化物であることを特徴とする半導体メモリセル構造。 - 前記銅の酸化物が、酸化銅(II)若しくは酸化銅(I)、又は酸化銅(II)及び酸化銅(I)の両方であることを特徴とする請求項1に記載の半導体メモリセル構造。
- 前記第1の電極層及び前記第2の電極層の他方がアルミニウム若しくはチタン又は銅合金からなる電極層であることを特徴とする請求項1に記載の半導体メモリセル構造。
- 前記化合物層が、ジルコニウム、チタン、ハフニウム、ニオブ、クロム、タンタル、ニッケル、タングステン、バナジウム、モリブデン、亜鉛、及びリチウムのうちの少なくとも1つの金属若しくは合金の酸化物若しくは窒化物、又はジルコニウム、チタン、ハフニウム、ニオブ、クロム、タンタル、ニッケル、タングステン、バナジウム、モリブデン、亜鉛、及びリチウムのうちの少なくとも1つの金属若しくは合金の酸化物及び窒化物の両方からなることを特徴とする請求項1に記載の半導体メモリセル構造。
- 前記第1の電極層及び前記第2の電極層のいずれか一方における前記化合物層と接する界面部がp型半導体又はn型半導体の機能を有していることを特徴とする請求項1に記載の半導体メモリセル構造。
- 各セルが、請求項1から5のいずれか1項に記載の半導体メモリセル構造を有していることを特徴とする半導体記憶装置。
- 複数の前記セルが、1層目の配線層及び2層目の配線層間に接続されてクロスバースイッチングメモリを構成していることを特徴とする請求項6に記載の半導体記憶装置。
- 前記各セルが、前記1層目の配線層に電気的に接続されるように前記1層目の配線層の一部の上に積層された前記第2の電極層と、前記第2の電極層に電気的に接続されるように前記第2の電極層の全面上に積層された前記化合物層と、前記化合物層に電気的に接続されるように前記化合物層の全面上に積層された前記第1の電極層と、前記第1の電極層に電気的に接続されるように前記第1の電極層上に一部が積層された前記2層目の配線層と、前記第2の電極層の前記化合物層と接する界面部に形成された金属酸化物層とを備えていることを特徴とする請求項7に記載の半導体記憶装置。
- 前記各セルが、前記1層目の配線層に連続して形成された前記第2の電極層と、前記第2の電極層に電気的に接続されるように少なくとも前記第2の電極層上に積層された前記化合物層と、前記化合物層に電気的に接続されるように前記化合物層上に積層された前記第1の電極層と、前記第1の電極層に連続して形成された前記2層目の配線層と、前記第2の電極層の前記化合物層と接する界面部に形成された金属酸化物層とを備えていることを特徴とする請求項7に記載の半導体記憶装置。
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