JP2012033649A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 フォーミング処理の完了に伴う急峻な電流を抑制することで、特性のばらつきが低減され、安定的にスイッチング動作を行うことが可能な可変抵抗素子、および当該可変抵抗素子を備える不揮発性半導体記憶装置を実現する。
【解決手段】
第１電極１２ａと第２電極１４の間に抵抗変化層１３を挟持してなる可変抵抗素子２を情報の記憶に用いる不揮発性半導体記憶装置であり、可変抵抗素子２は、スイッチング界面が形成される第１電極１２ａと抵抗変化層１３の間にバッファ層１２ｂが挿入されてなる。バッファ層１２ｂと抵抗変化層１３はともにｎ型の金属酸化物を含んで構成され、バッファ層１２ｂを構成するｎ型の金属酸化物の伝導帯の底のエネルギーが抵抗変化層１３を構成するｎ型の金属酸化物のそれよりも低くなるように、バッファ層１２ａおよび抵抗変化層１３の材料が選択される。
【選択図】 図１
【解決手段】
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【選択図】 図１
Description
本発明は、第１電極、第２電極、及び、当該両電極間に挟持された可変抵抗体によって構成される不揮発性の可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置に関する。
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図１７に示す。
図１７に示されるように、従来構成の可変抵抗素子は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。
この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ１Ｒ型メモリセルの構成例を図１８に示す。
図１８は１Ｔ１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ１０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。
図１９は、図１８におけるメモリセルアレイ１０４を構成する一メモリセルの断面模式図である。本構成では、選択トランジスタＴと可変抵抗素子Ｒとでひとつのメモリセルを形成している。選択トランジスタＴは、ゲート絶縁膜１１３、ゲート電極１１４、及びドレイン拡散層領域１１５とソース拡散層領域１１６から構成されており、素子分離領域１１２を形成した半導体基板１１１の上面に形成される。又、可変抵抗素子Ｒは、下部電極１１８と可変抵抗体１１９と上部電極１２０とから構成されている。
また、トランジスタＴのゲート電極１１４がワード線を構成しており、ソース線配線１２４はコンタクトプラグ１２２を介してトランジスタＴのソース拡散層領域１１６と電気的に接続している。又、ビット線配線１２３はコンタクトプラグ１２１を介して可変抵抗素子Ｒの上部電極１２０と電気的に接続している一方で、可変抵抗素子Ｒの下部電極１１８はコンタクトプラグ１１７を介してトランジスタＴのドレイン拡散層領域１１５と電気的に接続している。
このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。
図２０は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１３１内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。
図２１は図２０におけるメモリセルアレイ１３１を構成するメモリセルの一例を示す斜視構造模式図である。図２１に示されるように、上部電極配線１３２と下部電極配線１３３とがそれぞれ交差するように配列されており、これらの一方がビット線を形成し、他方がワード線を形成する。又、各電極の交点（通常、「クロスポイント」と称される）に可変抵抗体１３４を配した構造となっている。図２１の例では便宜上、上部電極１３２と可変抵抗体１３４を同じ形状に加工しているが、可変抵抗体１３４のスイッチング動作に対して電気的に寄与する部分は上部電極１３２と下部電極１３３の交差するクロスポイントの領域になる。
尚、上記図１９中の可変抵抗体１１９或いは図２１中の可変抵抗体１３４に利用される可変抵抗体材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れる。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜が用いられている。
又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び非特許文献３などから知られている。
更に、抵抗変化がおきる可変抵抗素子は、金属酸化物中に酸素欠陥に起因する不純物準位がバンドギャップ中に形成されることで、ｎ型あるいはｐ型の半導体の伝導を示す。また抵抗変化は電極界面近傍の状態変化であることが確認されている。
このような上記遷移金属酸化物を可変抵抗体として可変抵抗素子の抵抗スイッチングを安定に行うためには、可変抵抗素子の二つの電極界面のうち、いずれか一方のみをスイッチ領域とするのが望ましい。このため両端の電極材料に異なる電極を用い、一方の電極との界面をオーミック接合として非スイッチング界面とし、もう一方の電極との界面を例えばショットキー接合としてスイッチング界面とすることが望ましい。
Ｌｉｕ，Ｓ．Ｑ．ほか、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
Ｈ．Ｐａｇｎｉａほか、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＭｅｔａｌＤｅｖｉｃｅｓ"，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年
Ｂａｅｋ，Ｉ．Ｇ．ほか、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"，ＩＥＤＭ ０４，ｐｐ．５８７−５９０，２００４年
Ｍ．Ｔｅｒａｉほか、"Ｅｆｆｅｃｔ ｏｆ Ｂｏｔｔｏｍ Ｅｌｅｃｔｒｏｄｅ ｏｆ ＲｅＲＡＭ ｗｉｔｈ Ｔａ２Ｏ５／ＴｉＯ２ Ｓｔａｃｋ ｏｎ ＲＴＮ ａｎｄ Ｒｅｔｅｎｔｉｏｎ"，ＩＥＤＭ ０９，ｐｐ．７７５−７７８，２００９年
遷移金属酸化物を可変抵抗体として用いた場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パス（以下、適宜「フィラメントパス」と称す）を形成しておく必要がある。上記の可変抵抗体内にフィラメントパスを形成する処理をフォーミング処理と呼んでいる。このフォーミング処理によって形成されるフィラメントパスがその後の素子の電気特性を決定する。
フォーミング処理は一種のソフトブレークダウンであり、ブレークダウン開始時からの電流の制御が、フィラメントパスの形成、つまりは素子の電気特性に大きく影響する。
原理的には、素子に直列につないだトランジスタ等の電流制御素子でフォーミング時の電流を制御してフィラメントパスを形成すればスイッチング素子の動作電流を任意に制御できるはずである。しかしながら、ブレークダウン時の電流増加が非常に急峻なため、例えばトランジスタを用いた場合、図２２（Ａ）の等価回路図に示されるように、当該トランジスタの寄生容量Ｃｊの影響を受け、トランジスタで制御できない急峻な電流が流れる。このため、フォーミング完了後の素子に流れる電流変化は図２２（Ｂ）に示されるようになる。この制御できないスパイク電流と言われる急峻な電流のため、形成されるフィラメントに素子間ばらつきが生じ、一定以下の動作電流の素子を安定に形成することが非常に困難になる。
これに対し、可変抵抗体として利用する金属酸化物と電極の間にバッファ層を設けることで、特性向上を得る方法が報告されている。
特許文献３には、p型の半導体になる金属酸化物である酸化ニッケルや酸化コバルトに対しこれらとショットキー接合を形成するＴａ、Ｔｉ、Ａｌ等をスイッチング界面側の電極とすることで、これらの電極金属はニッケルやコバルトよりも卑である（イオン化傾向が高い）ため酸化ニッケルや酸化コバルトから一部の酸素を奪い酸化チタンや酸化タンタルを形成し、当該酸化チタンや酸化タンタルがバッファ層となって寄生容量起因のスパイク電流を抑制し、低電流で動作する可変抵抗素子を形成する方法が開示されている。しかしながら、電極金属の方が可変抵抗体の金属酸化膜の金属よりも卑であるため、素子への熱履歴や、スイッチング動作の継続により電極材料の酸化が設定以上に進むことで、素子特性が変動してしまうという問題がある。
非特許文献４には、ｎ型の金属酸化物である酸化チタンを可変抵抗材料とし、非スイッチング側の電極との間に酸化タンタルを挿入して特性の向上を実現する方法が開示されている。しかし酸化チタンを電極に用いて安定なスイッチング特性を得ようとする場合、スイッチング側の電極に仕事関数が充分に大きいＰｔやＲｕを用いる必要があり、既存設備でデバイスを製造することが困難になってしまう。
上記の従来技術における問題を鑑み、本発明は、フォーミング処理後の可変抵抗素子間の特性ばらつきが抑制され、安定したスイッチング動作を行うことのできる可変抵抗素子を備えた不揮発性半導体記憶装置を実現することをその目的とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極と第２電極の間に抵抗変化層を挟持してなる可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置であって、前記可変抵抗素子は、前記抵抗変化層と前記第１電極の間に抵抗値が固定のバッファ層が挿入されてなり、前記抵抗変化層がｎ型の第１金属酸化物を含み、前記バッファ層がｎ型の第２金属酸化物を含み、前記第１金属酸化物の伝導帯の底のエネルギーが、前記第２金属酸化物の伝導帯の底のエネルギーよりも高く、前記第１金属酸化物のバンドギャップが、前記第２金属酸化物のバンドギャップよりも大きく、前記第２電極は、前記抵抗変化層とオーミック接合をし、前記第１電極の仕事関数が、前記第２電極の仕事関数よりも大きいことを第１の特徴とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極と第２電極の間に抵抗変化層を挟持してなる可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置であって、前記可変抵抗素子は、前記抵抗変化層と前記第１電極の間に抵抗値が固定のバッファ層が挿入されてなり、前記抵抗変化層がｎ型の第１金属酸化物を含み、前記バッファ層がｎ型の第２金属酸化物を含み、前記第１金属酸化物の伝導帯の底のエネルギーが、前記第２金属酸化物の伝導帯の底のエネルギーよりも高く、前記第１金属酸化物の生成エネルギーの絶対値が、前記第２金属酸化物の生成エネルギーの絶対値よりも大きく、前記第２電極は、前記抵抗変化層とオーミック接合をし、前記第１電極の仕事関数が、前記第２電極の仕事関数よりも大きいことを第２の特徴とする。
更に、上記第１又は第２の特徴の不揮発性半導体記憶装置において、前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、前記可変抵抗状態の前記可変抵抗素子の前記第１電極と前記第２電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、前記バッファ層は、前記フォーミング処理の完了に伴い前記可変抵抗素子の両電極間に流れる急激な電流の増大を抑制する抵抗として動作することを第３の特徴とする。
本発明では、フォーミング処理の完了に伴い可変抵抗素子の両電極間に流れる急激な電流の増大を抑制するためのバッファ層を、抵抗変化層（可変抵抗体）と第１電極の間に設けることにより、フォーミング処理完了後に可変抵抗素子に流れる急峻なスパイク電流を抑制し、形成されるフィラメントパスの素子ばらつきを低減することができる。
当該バッファ層は、抵抗変化層を構成する材料よりも抵抗が小さな材料を用いる。即ち、抵抗変化層、およびバッファ層を構成する材料として共にｎ型の金属酸化物を用いる場合、抵抗変化層を構成する金属酸化物（第１金属酸化物）の伝導帯の底のエネルギー位置が、バッファ層を構成する金属酸化物（第２金属酸化物）のそれよりも高いものを用いる。このような構成とすることで、フォーミング処理時には、抵抗変化層に殆どの電圧が印加される。フォーミング処理が完了し、抵抗変化層の抵抗が低抵抗化すると、バッファ層が抵抗として働いてフィラメントパスに流れる電流を制限する。これによりフィラメントパスに急峻な電流が流れることによる素子の破壊や、特性のばらつきを抑制することができる。
更に、バッファ層の金属酸化物が抵抗変化層の金属酸化物と構造が近いと、抵抗スイッチングが双方で生じ特性の制御が困難になるため、バッファ層の金属酸化物は抵抗変化層の金属酸化物よりバンドギャップが小さいものを用いることがより好ましい。
ところで、金属酸化物と電極の界面でスイッチング界面が形成されるためには、電極のフェルミ準位が、当該金属酸化物のフェルミ準位に対して十分に低い必要がある。ここで、ｎ型の金属酸化物のフェルミ準位は伝導帯の底のエネルギーで決定されるため、ｎ型の金属酸化物を抵抗変化層として用いる場合、ｐ型の金属酸化物を用いる場合と比較して、Ｐｔのような仕事関数の大きな貴金属を用いなくて済み、電極材料として仕事関数の小さな材料を用いることができる。特に、ＨｆＯ２，ＺｒＯ２，Ａｌ２Ｏ３といったバンドギャップの大きな材料を抵抗変化層に採用することで、ＴｉＮやＴａＮのような既存半導体設備で使用可能な中間的な仕事関数の材料を電極として用いて可変抵抗素子を構成することが可能になる。
また、ｎ型の金属酸化物は、一般にスイッチング電極であるＰｔやＴｉＮよりも酸素と強く結合するため、熱に対して安定であり、ｎ型の金属酸化物を抵抗変化層に用いることで、耐熱性に優れた可変抵抗素子を実現できる。
図２３に金属酸化物のバンドギャップと生成エネルギーの関係を示す。ここで、酸素分子１個が金属と反応して、当該金属の酸化物を生成する際に必要なエネルギーを２で割った値を当該金属酸化物の生成エネルギーとする。一般に金属よりも当該金属の酸化物の方が安定であり、上記生成エネルギーは負の値をとる。また、上記生成エネルギーの絶対値は酸素と当該金属の結合エネルギーに近く、酸化物の生成されやすさを表す量である。図２３より、一般にｎ型の金属酸化物の方がｐ型の金属酸化物よりも生成エネルギーの絶対値が大きく（即ち、生成エネルギーが小さく）、熱に対して安定であることが分かる。
更に、バッファ層は、スイッチング界面が形成される電極と抵抗変化層の間に挿入する。当初は、非特許文献４のように非スイッチング側の電極、例えばＴａとの間にバッファ層を挿入したが特性向上の効果は無かった。しかしながら、本願発明者らは、鋭意研究により、ばらつきやリードディスターブを引き起こす現象がスイッチング側で起こっていると考え、非特許文献４の教示に反して、バッファ層の金属酸化物をスイッチング側の電極との界面に挿入したところ、大きなばらつき低減及びリードディスターブ抑制の効果があることを見出した。
一方で、本発明ではバッファ層を介さず抵抗変化層と接続する第２電極は、抵抗変化層とオーミック接合をしている。即ち、第２電極のフェルミ準位は、抵抗変化層の金属酸化物中に、フィラメントパス形成により形成される酸素欠陥に起因する不純物準位と、エネルギー的に同程度の位置にある。これに対し、第１電極と抵抗変化層との接続はバッファ層を介した整流性接合とするために、第１電極のフェルミ準位は、当該不純物準位より低い位置にある必要がある。このため、第２電極と抵抗変化層との接続がオーミック接合となり、かつ、第１電極のフェルミ準位が第２電極のフェルミ準位よりも低い位置にある材料の中から、第１電極及び第２電極の材料を選択する。言い換えると、第１電極の仕事関数が第２電極の仕事関数よりも大きく、かつ、第２電極と抵抗変化層との接続がオーミック接合となるように、第１電極及び第２電極の材料を選択する。
以下に、本発明の不揮発性半導体装置を構成可能な材料の例を挙げる。まず、抵抗変化層としては、Ｈｆ又はＺｒの何れかの元素の酸化物を含んでなることが好ましい。上述の通り、これらの材料はバンドギャップが大きいため、既存半導体設備で使用可能な中間的な仕事関数の材料を第１電極として用いて可変抵抗素子を構成することが可能になる。また、バッファ層となる金属酸化物の選択が容易になる。尚、当該酸化物の伝導帯の底の真空準位からのエネルギー位置は、夫々、−２．８ｅＶ（ＨｆＯ２）、−３．０ｅＶ（ＺｒＯ２）である。
また、バッファ層の材料としては、Ｔｉ，Ｔａ，Ｚｎ，Ｎｂ，Ｗの何れかの元素の酸化物を含んでなることが好ましい。尚、当該各酸化物の伝導帯の底の真空準位からのエネルギー位置は、夫々、−３．８ｅＶ（ＴｉＯ２）、−３．７ｅＶ（Ｔａ２Ｏ５）、−４ｅＶ（ＺｎＯ）、−４ｅＶ（Ｎｂ２Ｏ５）、−４．２ｅＶ（ＷＯ３）である。
また、第１電極の材料としては、ＴｉＮ（４．７ｅＶ），ＴａＮｘ（窒素の化学量論的組成に依存して、４．０５〜５．４ｅＶ），Ｗ（４．５ｅＶ），Ｎｉ（５．２ｅＶ），Ｃｏ（４．４５ｅＶ）の何れかを含んでなることが好ましい。尚、括弧内に各金属の仕事関数値を示した。
また、第２電極の材料としては、Ｔｉ（４．１４ｅＶ），Ｔａ（４．２ｅＶ），Ａｌ（４．１ｅＶ），Ｈｆ（３．９ｅＶ），Ｚｒ（４．０５ｅＶ）の何れかを含んでなることが好ましい。尚、括弧内に各金属の仕事関数値を示した。
更に、前記バッファ層がＴｉまたはＴａの酸化物を含み、かつ、前記第１電極がＴｉ窒化物またはＴａ窒化物を含んでなることがより好ましい。容易な製造プロセスで本発明の不揮発性半導体記憶装置を構成することができる。
本発明に係る不揮発性半導体記憶装置は、更に、前記可変抵抗素子が、前記第１電極上の層間絶縁膜を貫通する開口部と、前記開口部の内側壁面および底面を覆う抵抗変化層と、前記開口部内の前記抵抗変化層を覆う前記第２電極を有し、前記開口部の底部において、前記抵抗変化層が、前記第１電極を構成する金属の酸化物である前記バッファ層と接触し、前記抵抗変化層は、前記バッファ層を介して前記第１電極と接続する構造を有することが好ましい。
本発明に係る不揮発性半導体記憶装置は、更に、前記可変抵抗素子が、下部配線上の層間絶縁膜を貫通する開口部と、前記開口部を充填する第１電極と、前記開口部の上面を覆う前記抵抗変化層と、前記抵抗変化層上に形成された前記第２電極を有し、前記開口部の上部に、前記第１電極を構成する金属の酸化物である前記バッファ層が形成され、前記開口部上面において、前記抵抗変化層は、前記バッファ層を介して前記第１電極と接続する構造を有することが好ましい。
従って、本発明に依れば、フォーミング処理後の可変抵抗素子間の特性ばらつきが抑制され、書き込み電圧パルス印加後と、消去電圧パルス印加後の可変抵抗素子間の抵抗値のばらつきを低減することができる。これにより安定したスイッチング動作を行うことができるため、２値分離を行う上で大容量化した際に有利である。
また、リードディスターブ耐性が高く、書き換え可能回数の多い、信頼性の高い半導体記憶装置を提供できる。
〈第１実施形態〉
図１は本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１」と称す）において用いる可変抵抗素子２の素子構造を模式的に示す断面図である。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。
図１は本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１」と称す）において用いる可変抵抗素子２の素子構造を模式的に示す断面図である。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。
本実施形態では、抵抗変化層としてバンドギャップの大きな絶縁物層である酸化ハフニウム（ＨｆＯ２）、バッファ層としてバンドギャップの小さな絶縁物層である酸化チタン（ＴｉＯ２）を選んで用いる。また、絶縁物層と電極の界面の一方にショットキー接合を作るため、酸化チタン層に窒化チタン（ＴｉＮ）電極を接し、もう一方のオーミック接合をする電極にはタンタル（Ｔａ）を用いている。しかしながら、本発明はこの構成に限定されるものではない。抵抗変化層として酸化ジルコニウム（ＺｒＯ２）等を用いてもよく、バッファ層として窒化タンタル（ＴａＮ）、酸化タンタル（Ｔａ２Ｏ５）、酸化亜鉛（ＺｎＯ）、酸化ニオビウム（Ｎｂ２Ｏ５）、酸化タングステン（ＷＯ３）等を用いてもよい。ただし、バッファ層の膜厚は、抵抗変化層の抵抗を変化させる動作条件では抵抗が変化しない程度の薄い膜厚に設定する。
以下に可変抵抗素子２の製造方法について示す。まず、単結晶シリコン基板１０上に、絶縁膜１１として厚さ２００ｎｍのシリコン酸化膜を熱酸化法により形成する。その後、第１電極材料１２として厚さ１００ｎｍの窒化チタン膜を、スパッタリング法によりシリコン酸化膜１１上に形成する。その後、ラジカル酸化により窒化チタン膜１２の一部を酸化し、バッファ層となる厚さが約２ｎｍの酸化チタン膜１２ｂを形成する。このとき、酸化されなかった下部の窒化チタン膜１２は、第１電極１２ａとなって酸化チタン膜１２ｂと分離形成される。
その後、酸化チタン膜１２ｂ上に、抵抗変化層１３として、例えば、厚さが約３ｎｍの酸化ハフニウム膜を、均一に形成するためＡＬＤ(Atomic Layer Deposition)法で形成する。次に、抵抗変化層１３上に、第２電極材料１４として厚さ１５０ｎｍのタンタル薄膜をスパッタリング法により形成する。最後にフォトレジスト工程によるパターンを形成して、ドライエッチングにより１μｍ×１μｍの素子領域を図１に示すように形成する。これにより、可変抵抗素子２が作製される。
以下に、バッファ層１２ｂを積層した効果を示すための比較例として、第１電極材料１２に対してラジカル酸化を行わず、ＡＬＤ法を用いて厚さが約３ｎｍの酸化ハフニウム膜１３を堆積したもの(比較例１)、及び、第１電極材料１２に対してラジカル酸化を行わず、ＡＬＤ法を用いて厚さ約５ｎｍの酸化ハフニウム膜１３を堆積したもの(比較例２)を併せて作製し、スイッチング特性の素子間ばらつきについて実験した結果を示す。即ち、比較例１は本発明における可変抵抗素子２からバッファ層１２ｂとしての酸化チタン膜を省いた構成、比較例２は本発明における可変抵抗素子２のバッファ層１２ｂを抵抗変化層となる酸化ハフニウム膜１３で置き換えた構成である。尚、酸化ハフニウムを堆積せず、ラジカル酸化により形成した厚さが２ｎｍの酸化チタン膜の単層とした場合、抵抗変化は見られなかった。このことから酸化ハフニウム膜が抵抗変化層として機能しているとことが分かる。
本発明における可変抵抗素子２、及び比較例１について、夫々、５０個（５０ビット）の各素子につき、両電極間に１．７Ｖの電圧印加時に流れた電流量から抵抗値を算出し、抵抗値の累積頻度分布に変換した結果を図２に示す。尚、比較例２についても同様の実験を行ったが、比較例２では電流量が測定器の測定限界値以下の値となり測定ができなかった。図２から、抵抗変化層としての酸化ハフニウム膜１３が、抵抗変化層単層の場合（比較例１）と、抵抗変化層とバッファ層１２ｂとの積層の場合（本発明）とで、共に同程度に均一に形成されているといえる。
次に、本発明における可変抵抗素子２、及び比較例１と２について、夫々、ＮＭＯＳトランジスタを直列に接続して各素子に流れる電流を制御しながら、５Ｖ、５０μｓｅｃの電圧パルスを印加してフォーミング処理を行った。当該トランジスタのゲート印加電圧Ｖｇに対するフォーミング処理後の抵抗値の分布ばらつきを表したグラフを、本発明の素子について図３に示す。尚、図３において、エラーバーの範囲は抵抗値の累積頻度分布が１０％から９０％の間を占める範囲で、中心は中央値（累積頻度分布が５０％となる位置）である。図３から、ゲート印加電圧を大きくして素子に流れる電流を大きくするほどフォーミング処理後の素子が低抵抗化し、抵抗値のばらつきが抑えられるといえる。あるゲート電圧Ｖｇにおける各素子の抵抗値の累積頻度分布を図４に示す。本発明における可変抵抗素子２と比較例１の素子が同程度の素子ばらつきであり、比較例２の素子はそれらよりもばらつきが大きい。
次に、フォーミング処理後のこれら３種の素子を、様々な電圧パルス条件でスイッチングさせ、夫々、最もばらつきの少ない条件での２５５ビットの各素子のセット後の抵抗値の累積頻度分布とリセット後の抵抗値の累積頻度分布を図５〜図７に示す。本発明の素子が抵抗値のばらつきが最も少ないことが分かる。
尚、各素子のセット・リセット時における電圧パルスの電圧印加条件を下記に示す。また、各素子に接続したトランジスタの電圧電流特性を図２４に示す。
１．本発明における可変抵抗素子（図５）：
セット： ５Ｖ、５０ｎｓｅｃ、Ｖｇ＝１．８Ｖ
リセット：−２．１Ｖ、１０ｎｓｅｃ、Ｖｇ＝９Ｖ
２．比較例１（図６）
セット： ５Ｖ、５０ｎｓｅｃ、Ｖｇ＝１．６Ｖ
リセット：−１．９Ｖ、３０ｎｓｅｃ、Ｖｇ＝９Ｖ
３．比較例２（図７）
セット： ５Ｖ、５０ｎｓｅｃ、Ｖｇ＝１．６Ｖ
リセット：−２．１Ｖ、２０ｎｓｅｃ、Ｖｇ＝９Ｖ
１．本発明における可変抵抗素子（図５）：
セット： ５Ｖ、５０ｎｓｅｃ、Ｖｇ＝１．８Ｖ
リセット：−２．１Ｖ、１０ｎｓｅｃ、Ｖｇ＝９Ｖ
２．比較例１（図６）
セット： ５Ｖ、５０ｎｓｅｃ、Ｖｇ＝１．６Ｖ
リセット：−１．９Ｖ、３０ｎｓｅｃ、Ｖｇ＝９Ｖ
３．比較例２（図７）
セット： ５Ｖ、５０ｎｓｅｃ、Ｖｇ＝１．６Ｖ
リセット：−２．１Ｖ、２０ｎｓｅｃ、Ｖｇ＝９Ｖ
更に、これら３種の素子を、上記の電圧印加条件で１００回スイッチングさせた後のセット後の抵抗値の累積頻度分布とリセット後の抵抗値の累積頻度分布を図８〜図１０に示す。本発明の素子が抵抗値のばらつきが最も少なく、書き換え可能回数においても向上していることが分かる。
実際に、本発明の可変抵抗素子に対して書き換え可能回数を測定したところ、図１１に示されるように１０８回まで書き換え可能なことが分かる。
次に、本発明の可変抵抗素子に対し、５ビットの各素子にリセット状態でリード時のバイアス条件として０．５Ｖの電圧を印加したときの電圧印加時間に対するデータ保持特性を図１２（Ａ）に示す。同様に、比較例２の素子に対し、５ビットの各素子にリード時のバイアス条件として０．５Ｖの電圧をしたときの電圧印加時間に対するデータ保持特性を図１２（Ｂ）に示す。尚、図１２（Ａ）および（Ｂ）において、５ビットの素子のうちのある一素子のデータ保持特性のグラフは、他の別の素子のグラフと重なっているため、図から判別することはできない。比較例２の素子では、電圧印加時間が１０ｍｓｅｃを超えるとリードディスターブが発生したのに対し、本発明の可変抵抗素子では電圧印加時間が１ｓｅｃを超えてもリードディスターブは見られなかった。
図１２から、本発明の可変抵抗素子は、リードディスターブにおいても向上していることが分かる。
尚、本実施形態では可変抵抗素子２の構成として、図１に示される素子構造のものを例示したが、本発明は当該構造の素子に限られるものではない。例えば、図１３に示されるように、可変抵抗素子３が層間絶縁膜を貫通する開口部内に埋め込まれた構造であってもよい。
図１３に示される可変抵抗素子３は、第１電極材料１２上に、層間絶縁膜１５を貫通する開口部１６が形成され、開口部１６の内側壁面および底面を覆う抵抗変化層１３、及び、開口部内の抵抗変化層１３を覆う第２電極１４が、形成されてなる。抵抗変化層１３は、開口部１６の底部においてバッファ層１２ｂと接触し、当該バッファ層１２ｂを介して第１電極１２ａと接続する。バッファ層１２ｂは第１電極を構成する金属の酸化物からなり、第１電極材料１２の酸化により形成される。
以下に可変抵抗素子３の製造方法について示す。まず、絶縁膜（シリコン酸化膜）１１上に第１電極のパターンの溝を形成し、当該溝の内部を第１電極材料１２（例えば、窒化チタン）で埋め込む。その後、第１電極材料１２の上部に層間絶縁膜１５を堆積し、層間絶縁膜１５を貫通する開口部１６を形成し、開口部１６の底部において第１電極材料１２を露出させる。そして、酸素アッシング等の手段で開口部１６の底部に露出した第１電極材料（窒化チタン）１２を２〜５ｎｍ程度酸化させ、バッファ層１２ｂとしての酸化チタンを形成する。その後、ＡＬＤにより抵抗変化層１３として酸化ハフニウムを２〜５ｎｍ程度成膜し、更に第２電極材料１４としてタンタルを１０ｎｍ程度成膜する。その後、第２電極材料１４および抵抗変化層１３をメモリ回路に合わせてパターニングして加工する。
また、図１４に示される可変抵抗素子４は、下層の配線層１７上に層間絶縁膜１５を貫通する開口部１６を形成してなり、当該開口部１６内を第１電極材料１２（例えば、窒化チタン）で充填して形成される。開口部１６の上部には、酸化チタンで構成される膜厚２〜５ｎｍ程度のバッファ層１２ｂが、例えば、開口部内の上面に形成された第１電極材料１２の一部を酸素アッシング等の手段で酸化することで形成されている。バッファ層１２ｂの上面を覆うように、膜厚が１０ｎｍ程度の酸化ハフニウムからなる抵抗変化層１３が、抵抗変化層１３上には、膜厚が１０ｎｍ程度のタンタル膜からなる第２電極１４が、夫々、ＡＬＤ法により成膜され、メモリ回路に合わせてパターニングされ加工されて形成されている。
尚、図１５に示されるように、可変抵抗素子４が選択トランジスタと接続されるように、配線層１７をコンタクトプラグ１１７を介して基板１１１上に形成された選択トランジスタのドレイン領域１１５と接続させてもよい。
上述の本発明の可変抵抗素子２〜４を複数、列方向あるいは行方向の少なくとも何れかの方向に配列させることで、メモリセルアレイが構成され、当該メモリセルアレイを搭載することで、可変抵抗素子間の特性ばらつきが低減され、安定してスイッチング動作を行うことのできる信頼性の高い不揮発性半導体記憶装置を実現することができる。
〈第２実施形態〉
可変抵抗素子２〜４を備える不揮発性半導体記憶装置の例を図１６に示す。図１６は、本発明装置１の回路構成図であり、夫々、メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５を備えている。
可変抵抗素子２〜４を備える不揮発性半導体記憶装置の例を図１６に示す。図１６は、本発明装置１の回路構成図であり、夫々、メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５を備えている。
メモリセルアレイ２１は、可変抵抗素子２〜４の何れかを含むメモリセルを行及び列方向に夫々複数マトリクス状に配置し、列方向に延伸するビット線により同一列に属するメモリセルが、行方向に延伸するワード線により同一行に属するメモリセル同士が相互に接続される、公知のクロスポイント型のメモリセルアレイである。ワード線を介して選択ワード線電圧及び非選択ワード線電圧の何れかを、ビット線を介して選択ビット線電圧及び非選択ビット線電圧の何れかを、夫々、各別に印加することにより、書き込み、消去、読み出し、及びフォーミング処理の各動作時において、外部からのアドレス入力で指定される動作対象の一または複数のメモリセルを選択することができる。
また、メモリセルアレイ２１は、単位メモリセルに電流制限素子を含まない１Ｒ構造のメモリセルアレイ、或いは単位メモリセルに電流制限素子としてダイオードを含む１Ｄ１Ｒ構造のメモリセルアレイ、或いは単位メモリセルに電流制限素子としてトランジスタを含む１Ｔ１Ｒ構造のメモリセルアレイの何れかであってもよい。１Ｄ１Ｒ構造のメモリセルアレイにおいては、ダイオードの一方端と可変抵抗素子の一電極とが直列に接続されてメモリセルを構成し、ダイオードの他方端と可変抵抗素子の他電極の何れか一方が、夫々、ビット線及びワード線の何れか一方と接続している。１Ｔ１Ｒ構造のメモリセルアレイにおいては、トランジスタのソース或いはドレインの何れか一方と可変抵抗素子の一電極とが直列に接続されてメモリセルを構成し、可変抵抗素子と接続しないトランジスタのソース或いはドレインの他方、及び、トランジスタと接続しない不揮発性可変抵抗素子の他電極との何れか一方が、列方向に延伸するビット線に接続し、もう一方が接地電圧を供給するための共通のソース線に接続し、トランジスタのゲート端子同士が行方向に延伸するワード線に接続している。
制御回路２２は、メモリセルアレイ２１の書き込み（セット）、消去（リセット）、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路２２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ２４、ビット線デコーダ２５を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。
電圧発生回路２３は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ２４に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線デコーダ２５に供給する。
ワード線デコーダ２４は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。
ビット線デコーダ２５は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。
特に、フォーミング処理時においては、ワード線デコーダ２４又はビット線デコーダ２５内の、ワード線又はビット線を選択するための切替トランジスタのオン抵抗等を制御することにより、或いは、１Ｔ１Ｒ構造のメモリセルアレイではトランジスタのオン抵抗を選択ワード線電圧により制御することにより、フォーミング中の可変抵抗素子に流れる電流量が制限される。フォーミング処理が完了すると、上述の通り、当該可変抵抗素子の抵抗値が急激に低下することに伴ってトランジスタで制御できない急峻な電流が流れる虞がある。この結果、メモリセルアレイ内の可変抵抗素子間に特性のばらつきが生じ、信頼性の高い不揮発性記憶装置を実現することが困難になる。
しかしながら、本発明装置１では、バッファ層を備えた可変抵抗素子２〜４を用いてメモリセルアレイを構成することにより、フォーミング処理完了後に可変抵抗素子に流れる急峻なスパイク電流が抑制されるため、メモリセルアレイ内の可変抵抗素子間の特性のばらつきは低減され、信頼性の高い不揮発性記憶装置を実現することが可能になる。
尚、当該メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。
尚、上記実施形態において、１Ｔ１Ｒ構造のメモリセルアレイにおいては、ソース線を全メモリセルに共通とし、接地電圧が供給されているとしたが、当該ソース線は列方向に延伸し、同一列に属するメモリセル同士を相互に接続していてもよく、或いは行方向に延伸し、同一行に属するメモリセル同士を相互に接続していてもよい。更に、電圧発生回路２３により供給される選択ソース線電圧及び非選択ソース線電圧を各ソース線に各別に印加するソース線デコーダ２６（図示せず）を備えることで、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、行或いは列毎にメモリセルを指定して動作対象のメモリセルを選択することが可能になる。当該ソース線デコーダ２６は、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線と非選択のソース線に、夫々選択ソース線電圧と非選択ソース線電圧を各別に印加する。
また、上記実施形態において、メモリセルアレイが、メモリセルにダイオードを含む１Ｄ１Ｒ構造のクロスポイント型メモリセルアレイ、或いはメモリセルにトランジスタを含む１Ｔ１Ｒ構造のクロスポイント型メモリセルアレイである場合を例示したが、本発明はこの構成に限られるものではなく、フォーミング処理を施すことによりメモリ動作が可能になる、任意の不揮発性可変抵抗素子を含むメモリセルを複数マトリクス状に配列して構成されたメモリセルアレイに適用可能である。
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。
１： 本発明に係る不揮発性半導体記憶装置
２〜４： 本発明に係る可変抵抗素子
１０： 基板
１１： 絶縁膜
１２： 第１電極材料
１２ａ： 第１電極
１２ｂ： バッファ層
１３： 抵抗変化層
１４： 第２電極
１５： 層間絶縁膜
１６： 開口部
１７： 下層配線
２１，１０４，１３１： メモリセルアレイ
２２： 制御回路
２３： 電圧印加回路
２４，１０６： ワード線デコーダ
２５，１０５： ビット線デコーダ
２６，１０７： ソース線デコーダ
１０１，１２０： 上部電極
１０２，１１９，１３４： 可変抵抗体
１０３，１１８： 下部電極
１１１： 基板
１１２： 素子分離領域
１１３： ゲート絶縁膜
１１４： ゲート電極
１１５： ドレイン拡散層領域
１１６： ソース拡散層領域
１１７，１２１〜１２３： コンタクトプラグ
１２３： ビット線配線
１２４： ソース線配線
１３２： 上部電極配線
１３３： 下部電極配線
ＢＬ１〜ＢＬｍ： ビット線
Ｒ： 可変抵抗素子
ＳＬ１〜ＳＬｎ： ソース線
Ｔ： 選択トランジスタ
ＷＬ１〜ＷＬｎ： ワード線
２〜４： 本発明に係る可変抵抗素子
１０： 基板
１１： 絶縁膜
１２： 第１電極材料
１２ａ： 第１電極
１２ｂ： バッファ層
１３： 抵抗変化層
１４： 第２電極
１５： 層間絶縁膜
１６： 開口部
１７： 下層配線
２１，１０４，１３１： メモリセルアレイ
２２： 制御回路
２３： 電圧印加回路
２４，１０６： ワード線デコーダ
２５，１０５： ビット線デコーダ
２６，１０７： ソース線デコーダ
１０１，１２０： 上部電極
１０２，１１９，１３４： 可変抵抗体
１０３，１１８： 下部電極
１１１： 基板
１１２： 素子分離領域
１１３： ゲート絶縁膜
１１４： ゲート電極
１１５： ドレイン拡散層領域
１１６： ソース拡散層領域
１１７，１２１〜１２３： コンタクトプラグ
１２３： ビット線配線
１２４： ソース線配線
１３２： 上部電極配線
１３３： 下部電極配線
ＢＬ１〜ＢＬｍ： ビット線
Ｒ： 可変抵抗素子
ＳＬ１〜ＳＬｎ： ソース線
Ｔ： 選択トランジスタ
ＷＬ１〜ＷＬｎ： ワード線
Claims (10)
- 第１電極と第２電極の間に抵抗変化層を挟持してなる可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置であって、
前記可変抵抗素子は、
前記抵抗変化層と前記第１電極の間に抵抗値が固定のバッファ層が挿入されてなり、
前記抵抗変化層がｎ型の第１金属酸化物を含み、
前記バッファ層がｎ型の第２金属酸化物を含み、
前記第１金属酸化物の伝導帯の底のエネルギーが、前記第２金属酸化物の伝導帯の底のエネルギーよりも高く、
前記第１金属酸化物のバンドギャップが、前記第２金属酸化物のバンドギャップよりも大きく、
前記第２電極は、前記抵抗変化層とオーミック接合をし、
前記第１電極の仕事関数が、前記第２電極の仕事関数よりも大きいことを特徴とする不揮発性半導体記憶装置。 - 第１電極と第２電極の間に抵抗変化層を挟持してなる可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置であって、
前記可変抵抗素子は、
前記抵抗変化層と前記第１電極の間に抵抗値が固定のバッファ層が挿入されてなり、
前記抵抗変化層がｎ型の第１金属酸化物を含み、
前記バッファ層がｎ型の第２金属酸化物を含み、
前記第１金属酸化物の伝導帯の底のエネルギーが、前記第２金属酸化物の伝導帯の底のエネルギーよりも高く、
前記第１金属酸化物の生成エネルギーの絶対値が、前記第２金属酸化物の生成エネルギーの絶対値よりも大きく、
前記第２電極は、前記抵抗変化層とオーミック接合をし、
前記第１電極の仕事関数が、前記第２電極の仕事関数よりも大きいことを特徴とする不揮発性半導体記憶装置。 - 前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態の前記可変抵抗素子の前記第１電極と前記第２電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記バッファ層は、前記フォーミング処理の完了に伴い前記可変抵抗素子の両電極間に流れる急激な電流の増大を抑制する抵抗として動作することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。 - 前記抵抗変化層が、Ｈｆ又はＺｒの何れかの元素の酸化物を含んでなることを特徴とする請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置。
- 前記バッファ層が、Ｔｉ，Ｔａ，Ｚｎ，Ｎｂ，Ｗの何れかの元素の酸化物を含んでなることを特徴とする請求項１〜４の何れか一項に記載の不揮発性半導体記憶装置。
- 前記第１電極が、Ｔｉ窒化物、Ｔａ窒化物、又は、Ｗ，Ｎｉ，Ｃｏから選択される金属の何れかを含んでなることを特徴とする請求項１〜５の何れか一項に記載の不揮発性半導体記憶装置。
- 前記第２電極が、Ｔｉ，Ｔａ，Ａｌ，Ｈｆ，Ｚｒから選択される金属の何れかを含んでなることを特徴とする請求項１〜６の何れか一項に記載の不揮発性半導体記憶装置。
- 前記バッファ層が、ＴｉまたはＴａの酸化物を含み、かつ、前記第１電極がＴｉ窒化物またはＴａ窒化物を含んでなることを特徴とする請求項１〜７の何れか一項に記載の不揮発性半導体記憶装置。
- 前記可変抵抗素子が、
前記第１電極上の層間絶縁膜を貫通する開口部と、
前記開口部の内側壁面および底面を覆う抵抗変化層と、
前記開口部内の前記抵抗変化層を覆う前記第２電極を有し、
前記開口部の底部において、前記抵抗変化層が、前記第１電極を構成する金属の酸化物である前記バッファ層と接触し、
前記抵抗変化層は、前記バッファ層を介して前記第１電極と接続することを特徴とする請求項１〜８の何れか一項に記載の不揮発性半導体記憶装置。 - 前記可変抵抗素子が、
下部配線上の層間絶縁膜を貫通する開口部と、
前記開口部を充填する第１電極と、
前記開口部の上面を覆う前記抵抗変化層と、
前記抵抗変化層上に形成された前記第２電極を有し、
前記開口部の上部に、前記第１電極を構成する金属の酸化物である前記バッファ層が形成され、
前記開口部上面において、前記抵抗変化層は、前記バッファ層を介して前記第１電極と接続することを特徴とする請求項１〜８の何れか一項に記載の不揮発性半導体記憶装置。
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