CN102347445B - 非易失性半导体存储装置 - Google Patents
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Abstract
本发明实现一种可变电阻元件和具有该可变电阻元件的非易失性半导体存储装置，该可变电阻元件通过抑制伴随成形处理完成的急剧电流，从而降低特性偏差，稳定地进行切换动作。一种非易失性半导体存储装置，将在第一电极(12a)与第2电极(14)之间夹持电阻变化层(13)而成的可变电阻元件(2)用于信息存储中，可变电阻元件(2)在形成切换界面的第一电极(12a)与电阻变化层(13)之间被插入缓冲层(12b)而成。以如下方式选择缓冲层(12b)和电阻变化层(13)的材料，即:缓冲层(12b)与电阻变化层(13)均包含n型金属氧化物而构成，构成缓冲层(12b)的n型金属氧化物的导带底的能量比构成电阻变化层(13)的n型金属氧化物的导带底的能量低。
Description
技术领域
本发明涉及一种非易失性半导体存储装置，将由第1电极、第2电极及夹持于该两个电极间的可变电阻体构成的非易失性可变电阻元件用于信息存储中。
背景技术
近年来，作为取代闪存的可高速动作的下一代非易失性随机访问存储器(NVRAM: Nonvolatile Random Access Memory)，提出了FeRAM(Ferroelectric RAM：铁电存储器)、MRAM(Magnetic RAM：磁荷随机存储器)、PRAM(Phase Change RAM：相变化内存)等各种器件构造，从高性能化、高可靠性化、低成本化及加工匹配性等观点，正在进行激烈的开发竞争。
针对这些现有技术，提出了电阻性非易失性存储器RRAM(Resistive Random Access Memory：阻变式存储器),该电阻性非易失性存储器RRAM使用了电阻因施加电压脉冲而可逆地变化的可变电阻元件。图17中示出其结构。
如图17所示，现有结构的可变电阻元件采用了依次层叠下部电极103、可变电阻体102与上部电极101而成的结构，具有如下性质，即：通过向上部电极101及下部电极103之间施加电压脉冲，能够使电阻值可逆地变化。构成为通过读出随着该可逆的电阻变化动作(下面称为‘切换动作’)而变化的电阻值，从而能够实现新的非易失性半导体存储装置。
该非易失性半导体存储装置构成为：沿行方向及列方向将具有可变电阻元件的多个存储单元分别排列成矩阵状，形成存储单元阵列，并配置了控制对该存储单元阵列的各存储单元的数据写入、删除及读出动作的外围电路。另外，作为该存储单元，因其结构要素不同，存在一个存储单元由一个选择晶体管T与一个可变电阻元件R构成(称为‘1T1R型’)的存储单元、或仅由一个可变电阻元件R构成(称为‘1R型’)的存储单元等。其中，图18示出1T1R型存储单元的结构例。
图18是表示基于1T1R型存储单元的存储单元阵列一个结构例的等效电路图。各存储单元的选择晶体管T的栅极连接到字线(WL1-WLn)上，各存储单元的选择晶体管T的源极连接到源极线(SL1-SLn)上(n为自然数)。另外，每个存储单元的可变电阻元件R的一个电极连接到选择晶体管T的漏极上，可变电阻元件R的另一个电极连接到位线(BL1-BLm)上(m为自然数)。另外，各字线WL1-WLn分别连接到字线解码器106上，各源极线SL1-SLn分别连接到源极线解码器107上，各位线BL1-BLm分别连接到位线解码器105上。并且，构成为对应于地址输入(未图示)，选择向存储单元阵列104内的特定存储单元进行写入、删除及读出动作用的特定位线、字线及源极线。
图19是构成图18中的存储单元阵列104的一个存储单元的截面模式图。在本结构中，由选择晶体管T与可变电阻元件R形成一个存储单元。选择晶体管T由栅极绝缘膜113、栅极电极114及漏极扩散层区域115与源极扩散区域116构成，并形成在形成有元件隔离区域112的半导体基板111的上表面。另外，可变电阻元件R由下部电极118、可变电阻体119与上部电极120构成。
另外，晶体管T的栅极电极114构成字线，源极线布线124经接触插塞（contact plug）122与晶体管T的源极扩散层区域116电连接。另外，位线布线123经接触插塞121与可变电阻元件R的上部电极120电连接，另一方面，可变电阻元件R的下部电极118经接触插塞117与晶体管T的漏极扩散层区域115电连接。
利用如上所述串联配置了选择晶体管T与可变电阻元件R的结构，通过字线的电位变化选择到的存储单元的晶体管变为导通状态，并构成为能够仅对利用位线的电位变化而选择到的存储单元的可变电阻元件R进行选择性地写入或删除。
图20是表示1R型存储单元的一个结构例的等效电路图。各存储单元仅由可变电阻元件R构成，可变电阻元件R的一个电极连接到字线(WL1-WLn)上，另一电极连接到位线(BL1-BLm)上。另外，各字线WL1-WLn分别连接到字线解码器106上，各位线BL1-BLm分别连接到位线解码器105上。并且，构成为对应于地址输入(未图示)，选择向存储单元阵列131内的特定存储单元进行写入、删除及读出动作用的特定位线及字线。
图21是表示构成图20中的存储单元阵列131的存储单元的一例的立体构造模式图。如图21所示，上部电极布线132与下部电极布线133分别交叉排列，其中之一形成位线，另一者形成字线。另外，采用了在各电极的交点(通常称为‘交叉点’)上配置了可变电阻体134的构造。在图21的实例中，为了方便起见，将上部电极132与可变电阻体134加工成相同形状，而电气上有助于可变电阻体134的切换动作的部分变为上部电极132与下部电极133交叉的交叉点区域。
另外，作为使用在上述图19中的可变电阻体119或图21中的可变电阻体134上的可变电阻体材料，由美国休斯顿大学的Shangquing Liu和Alex Ignatiev等通过向超巨磁阻效应中已知的钙钛矿材料上施加电压脉冲使电阻可逆变化的方法已经在美国专利第6204139号说明书及Liu, S. Q等”Electric-pulse-induced reversible Resistance change effect in magneto resistive films”Applied Physics Letter, Vol. 76,pp. 2749-2751，2000年中公开。该方法虽然使用超巨磁阻效应中已知的钙钛矿材料，但即便不施加磁场，在室温下也出现了数位的电阻变化。另外，美国专利第6204139号说明书中示例的元件构造中，可变电阻体材料使用了作为钙钛矿型氧化物的镨钙锰氧化物Pr1-xCaxMnO3(PCMO)膜。
另外，作为其他可变电阻体材料，钛氧化(TiO2)膜、镍氧化(NiO)膜、氧化锌(ZnO)膜、氧化铌(Nb2O5)膜等过渡金属元素的氧化物也示出可逆的电阻变化，这从H.Pagnia等“Bistable Switching in Electroformed Metal-Insulator-MetalDevices”, Phys. Stat. Sol. (a), vol.108, pp. 11-65, 1998年及Baek, I.G.等“Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses”, IEDM 04, pp. 587-590, 2004年等中可以获知。
并且，发生电阻变化的可变电阻元件通过金属氧化物中由氧缺陷引起的杂质能级形成在带隙(band gap)中，而示出n型或p型半导体的传导。另外，确认出电阻变化是电极界面附近的状态变化。
为了将如上所述的过渡金属氧化物作为可变电阻体而稳定地进行可变电阻元件的电阻切换，期望设可变电阻元件的两个电极界面中仅其一为开关区域。因此，期望两端的电极材料中使用不同的电极，将与一个电极的界面作为欧姆接触，而设为非切换界面，将与另一电极的界面例如作为肖特基接触，而设为切换界面。
在使用过渡金属氧化物作为可变电阻体的情况下，可变电阻元件制造之后的初始电阻非常高，为了变为能利用电应力切换高电阻状态与低电阻状态的状态，需要在使用前，向初始状态的可变电阻元件施加与通常的改写动作中使用的电压脉冲相比、电压振幅大且脉冲宽度长的电压脉冲，形成发生电阻切换的电流路径(以下适当称为‘细丝路径(filament path)’。将在上述可变电阻体内形成细丝路径的处理称为成形处理。由该成形处理形成的细丝路径将决定之后的元件的电气特性。
成形处理是一种软击穿（soft breakdown），自击穿开始时起的电流控制受细丝路径的形成、即元件的电气特定的影响较大。
原理上，若由串联连接于元件上的晶体管等电流控制元件控制成形时的电流后形成细丝路径，则能够任意控制切换元件的动作电流。但是，因为击穿时的电流增加非常急剧，故例如在使用了晶体管的情况下，如图22(A)的等效电路图所示，受到该晶体管的寄生电容Cj的影响，流过不能够由晶体管控制的急剧的电流。因此，成形完成后的元件中流过的电流变化如图22(B)所示。由于该不能够控制的称为尖峰电流的急剧电流，在所形成的细丝中产生元件间偏差，很难稳定地形成恒定以下的动作电流的元件。
针对于此，报告了通过在用作可变电阻体的金属氧化物与电极间设置缓冲层以提高特性的方法。
在特开2008-306157号公报中，公开一种方法，对作为构成p型半导体的金属氧化物的氧化镍或氧化钴，将与这些氧化物形成肖特基接触的Ta、Ti、Al等设为切换界面侧的电极，从而这些电极金属由于离子化倾向比镍或钴高，所以从氧化镍或氧化钴中夺去部分氧并形成氧化钛或氧化钽，该氧化钛或氧化钽变为缓冲层，抑制引起寄生电容的尖峰电流，并形成以低电流动作的可变电阻元件。但是，因为电极金属的离子化倾向比可变电阻体的金属氧化膜的金属高，所以存在如下问题：由于对元件的热过程、或切换动作的继续，电极材料的氧化进行到设定以上，导致元件特性发生变动。
在M.Terai等、“Effect of Bottom Electrode of ReRAM with Ta2O5/TiO2 Stack on RTN and Retention”，IEDM 09, pp. 775-778, 2009年(以下称为‘公知文献1’)中公开一种方法，将作为n型金属氧化物的氧化钛设为可变电阻材料，在非切换侧与电极之间插入氧化钽，实现了特性的提高。但是，在希望将氧化钛用于可变电阻材料以得到稳定的切换特性的情况下，切换侧电极必须使用功函数足够大的Pt或Ru，凭借现有设备，将难以制造器件。
发明内容
鉴于上述现有技术中的问题，本发明的目的在于实现一种具有可变电阻元件的非易失性半导体存储装置，能够抑制成形处理后的可变电阻元件间的特性偏差，进行稳定的切换动作。
用于实现上述目的的本发明的非易失性半导体存储装置，涉及一种将在第1电极与第2电极之间夹持电阻变化层而成的可变电阻元件用于信息存储中的非易失性半导体存储装置，其第1特征在于：所述可变电阻元件在所述电阻变化层与所述第1电极之间被插入了电阻值固定的缓冲层而成，所述电阻变化层包含n型第1金属氧化物，所述缓冲层包含n型第2金属氧化物，所述第1金属氧化物的导带底的能量比所述第2金属氧化物的导带底的能量高，所述第1金属氧化物的带隙比所述第2金属氧化物的带隙大，所述第2电极与所述电阻变化层欧姆接触，所述第1电极的功函数比所述第2电极的功函数大。
用于实现上述目的的本发明的非易失性半导体存储装置，涉及一种将在第1电极与第2电极之间夹持电阻变化层而成的可变电阻元件用于信息存储中的非易失性半导体存储装置，其第2特征在于：所述可变电阻元件在所述电阻变化层与所述第1电极之间被插入了电阻值固定的缓冲层而成，所述电阻变化层包含n型第1金属氧化物，所述缓冲层包含n型第2金属氧化物，所述第1金属氧化物的导带底的能量比所述第2金属氧化物的导带底的能量高，所述第1金属氧化物的生成能量的绝对值比所述第2金属氧化物的生成能量的绝对值大，所述第2电极与所述电阻变化层欧姆接触，所述第1电极的功函数比所述第2电极的功函数大。
并且，在上述第1或第2特征的非易失性半导体存储装置中，其第3特征在于：所述可变电阻元件通过实施成形处理，所述第1和第2电极间的电阻状态从所述成形处理前的初始高电阻状态变化到可变电阻状态，通过向所述可变电阻状态的所述可变电阻元件的所述第1电极与所述第2电极间施加电应力，所述可变电阻状态下的电阻状态在两个以上不同的电阻状态间迁移，将该迁移后的一个电阻状态用于信息存储中，所述缓冲层作为电阻进行动作，该电阻对伴随所述成形处理的完成而流过所述可变电阻元件的两电极间的急剧的电流增大进行抑制。
在本发明中，通过在电阻变化层(可变电阻体)与第1电极之间设置用于对伴随成形处理的完成而流过可变电阻元件的两电极间的急剧的电流增大进行抑制的缓冲层，能够抑制成形处理完成后流过可变电阻元件的急剧的尖峰电流，降低所形成的细丝路径的元件偏差。
该缓冲层使用电阻比构成电阻变化层的材料小的材料。即，在均使用n型金属氧化物作为构成电阻变化层和缓冲层的材料的情况下，使用构成电阻变化层的金属氧化物(第1金属氧化物)的导带底的能量位置比构成缓冲层的金属氧化物(第2金属氧化物)的导带底的能量高的材料。通过采用这样的结构，在成形处理时向电阻变化层施加大部分电压。若成形处理完成，并且电阻变化层的电阻低电阻化，则缓冲层作为电阻进行动作，限制流过细丝路径的电流。由此，能够抑制细丝路径中流过急剧的电流而引起的元件破坏或特性偏差。
并且，若缓冲层的金属氧化物的构造与电阻变化层的金属氧化物的构造接近，则两者将产生电阻切换，难以控制特性，所以最好缓冲层的金属氧化物使用带隙比电阻变化层的金属氧化物的带隙小的材料。
另外，为了在金属氧化物与电极的界面形成切换界面，电极的费米能级需要比该金属氧化物的费米能级低得多。这里，因为n型金属氧化物的费米能级由导带底的能量决定，所以将使用n型金属氧化物作为电阻变化层的情况与使用p型金属氧化的情况相比，不必使用Pt等功函数大的贵金属，能够使用功函数小的材料作为电极材料。尤其是通过在电阻变化层中采用HfO2、ZrO2、Al2O3等带隙大的材料，由此可使用TiN或TaN等现有半导体设备中能够使用的中间功函数材料作为电极来构成可变电阻元件。
另外，与作为切换电极的Pt或TiN相比，n型金属氧化物通常与氧结合得强，故对热很稳定，通过在电阻变化层中使用n型金属氧化物，能够实现耐热性好的可变电阻元件。
图23中示出金属氧化物的带隙与生成能量的关系。这里，设用1个氧分子与金属反应后生成该金属氧化物时所需的能量除以2的值为该金属氧化物的生成能量。通常，该金属氧化物比金属稳定，上述生成能量取负值。另外，上述生成能量的绝对值接近氧与该金属的结合能，是表示氧化物生成难易的量。从图23可知，一般n型金属氧化物的生成能量的绝对值比p型金属氧化物的大(即，生成能量小)，对热很稳定。
并且，缓冲层插入在形成切换界面的电极与电阻变化层之间。最初尽管如公知文献1那样在与非切换侧的电极、例如Ta之间插入了缓冲层，但无特性提高的效果。但是，本申请发明人通过锐意研究认为，引起偏差或读取干扰的现象在切换侧产生，与公知文献1的教导相反，发现在与切换侧电极的界面中插入了缓冲层的金属氧化物之后，存在较大的偏差降低及抑制读取干扰的效果。
另一方面，在本发明中，不经缓冲层与电阻变化层连接的第2电极与电阻变化层欧姆接触。即，第2电极的费米能级与通过细丝路径形成在电阻变化层的金属氧化物中的氧缺陷所引起的杂质能级在能量上处于相同程度的位置。相反，为了将第1电极与电阻变化层的连接设为经由缓冲层的整流接触，第1电极的费米能级需要位于比该杂质能级低的位置。因此，第2电极与电阻变化层的连接变为欧姆接触，并且，从位于第1电极的费米能级比第2电极的费米能级低的位置的材料中，选择第1电极及第2电极的材料。换言之，以如下方式选择第1电极及第2电极的材料，即：第1电极的功函数比第2电极的功函数大，并且，第2电极与电阻变化层的连接为欧姆接触。
下面，例举可构成本发明的非易失性半导体存储装置的材料的实例。首先，电阻变化层最好是包含Hf或Zr的任意一种元素的氧化物而成。如上所述，因为这些材料的带隙大，所以可使用现有半导体设备中能够使用的中间功函数材料作为第1电极来构成可变电阻元件。另外，形成为缓冲层的金属氧化物的选择变容易。另外，距该氧化物的导带底的真空能级的能量位置分别为-2.8eV(HfO2)、-3.0eV(ZrO2)。
另外，作为缓冲层的材料，最好是包含Ti、Ta、Zn、Nb、W的任意一种元素的氧化物而成。另外，距该氧化物的导带底的真空能级的能量位置分别为-3.8eV(TiO2)、-3.7eV(Ta2O5)、-4eV(ZnO)、-4eV(Nb2O5)、-4.2eV(WO3)。
另外，作为第1电极的材料，最好包含TiN(4.7eV)、TaNx(取决于氮的化学计量组成，4.05～5.4eV)、W(4.5eV)、Ni(5.2eV)、Co(4.45eV)的任意一种而成。另外，括号内表示各金属的功函数值。
另外，作为第2电极的材料，最好包含Ti(4.14eV)、Ta(4.2eV)、Al(4.1eV)、Hf(3.9eV)、Zr(4.05eV)的任意一种而成。另外，括号内表示各金属的功函数值。
另外，最好所述缓冲层包含Ti或Ta的氧化物，并且，所述第1电极包含Ti氮化物或Ta氮化物。可利用较容易的制造工序来构成本发明的非易失性半导体存储装置。
本发明的非易失性半导体存储装置最好还具有如下构造，即：所述可变电阻元件具有：贯通所述第1电极上的层间绝缘膜的开口部；覆盖所述开口部的内侧壁面和底面的电阻变化层；以及覆盖所述开口部内的所述电阻变化层的所述第2电极，在所述开口部的底部，所述电阻变化层与作为构成所述第1电极的金属的氧化物的所述缓冲层接触，所述电阻变化层经所述缓冲层与所述第1电极连接。
本发明的非易失性半导体存储装置最好还具有如下构造，即：所述可变电阻元件具有：贯通下部布线上的层间绝缘膜的开口部；填充所述开口部的第1电极；覆盖所述开口部的上表面的所述电阻变化层；以及形成于所述电阻变化层上的所述第2电极，在所述开口部的上部，形成作为构成所述第1电极的金属的氧化物的所述缓冲层，在所述开口部上表面，所述电阻变化层经所述缓冲层与所述第1电极连接。
因此，根据本发明，能够抑制成形处理后可变电阻元件间的特性偏差，降低写入电压脉冲施加后与删除电压脉冲施加后的可变电阻元件间的电阻值偏差。由此，能够进行稳定的切换动作，故对进行二元分离（2値分離）在大容量化时很有利。
另外，能够提供一种读取干扰耐性高、可改写次数多、高可靠性的半导体存储装置。
附图说明
图1是表示本发明的可变电阻元件的一例构造的截面模式图。
图2是表示本发明的可变电阻元件和比较例1的元件中可变电阻元件的初始电阻值的偏差的累积频度分布图。
图3是表示本发明的可变电阻元件成形处理后的电阻值分布相对于控制成形时流过可变电阻元件的电流的晶体管栅极电压的依赖性的图。
图4是表示本发明的可变电阻元件和比较例1与2的元件中成形处理后的电阻值偏差的累积频度分布图。
图5是表示本发明的可变电阻元件中设置后和复位后的电阻值偏差的累积频度分布图。
图6是表示比较例1的元件中设置后和复位后的电阻值偏差的累积频度分布图。
图7是表示比较例2的元件中设置后和复位后的电阻值偏差的累积频度分布图。
图8是表示本发明的可变电阻元件中写入100次后的设置后和复位后的电阻值偏差的累积频度分布图。
图9是表示比较例1的元件中写入100次后的设置后和复位后的电阻值偏差的累积频度分布图。
图10是表示比较例2的元件中写入100次后的设置后和复位后的电阻值偏差的累积频度分布图。
图11是表示本发明的可变电阻元件的改写耐性的图。
图12是表示本发明的可变电阻元件和比较例2的元件中、施加0.5V作为读取电压进行读出时的各元件的读取干扰耐性的图。
图13是表示本发明的可变电阻元件的其他结构例的元件构造的截面模式图。
图14是表示本发明的可变电阻元件的其他结构例的元件构造的截面模式图。
图15是表示本发明的可变电阻元件的其他结构例的元件构造的截面模式图。
图16是表示本发明的非易失性半导体存储装置的电路结构的一例的图。
图17是表示现有结构的可变电阻元件的元件构造的模式图。
图18是表示1T1R型存储单元的一个结构例的等效电路图。
图19是1T1R型存储单元的截面模式图。
图20是表示1R型存储单元的一个结构例的等效电路图。
图21是1R型存储单元的截面模式图。
图22是表示用于验证本发明的效果的、执行可变电阻元件的成形处理的电路的电路构结构的图。
图23是用于说明金属氧化物的该氧化物的生成能量与带隙的关系的图。
图24是表示用于验证本发明的效果的、与可变电阻元件连接的NMOS晶体管的电压电流特性的图。
具体实施方式
(第1实施方式)
图1是模式地表示本发明一个实施方式的非易失性半导体存储装置(以下适当称为‘本发明装置1’)中使用的可变电阻元件2的元件构造的截面图。另外，在后面示出的附图中，为了方便说明，强调主要部分进行表示，有时元件各部分的尺寸与实际尺寸未必一致。
在本实施方式中，作为电阻变化层，选用作为带隙大的绝缘物层的氧化铪(HfO2)，作为缓冲层，选用作为带隙小的绝缘物层的氧化钛(TiO2)。另外，因为在绝缘物层与电极界面之一中形成肖特基接触，所以氮化钛(TiN)电极接触氧化钛层，在另一个进行欧姆接触的电极中使用钽(Ta)。但是，本发明不限于该结构。作为电阻变化层，也可以使用氧化锆(ZrO2)等，作为缓冲层，也可以使用氮化钽(TaN)、氧化钽(Ta2O5)、氧化锌(ZnO)、氧化铌(Nb2O5)、氧化钨(WO3)等。其中，缓冲层的膜厚设定为在使电阻变化层的电阻发生变化的动作条件下、电阻不发生变化的程度的较薄的膜厚。
下面示出可变电阻元件2的制造方法。首先，在单晶硅基板10上，利用热氧化法，形成厚度200nm的硅氧化膜，作为绝缘膜11。之后，利用溅射法，在硅氧化膜11上形成厚度100nm的氮化钛膜，作为第1电极材料12。之后，利用游离基氧化，氧化氮化钛膜12的一部分，形成成为缓冲层的厚度约为2nm的氧化钛膜12b。此时，未被氧化的下部的氮化钛膜12变为第1电极12a，与氧化钛膜12b隔离形成。
之后，在氧化钛膜12b上，为了均匀形成，而利用ALD(Atomic Layer Deposition：原子层沉积)法，形成例如厚度约为3nm的氧化铪膜。接着，在电阻变化层13上，利用溅射法，形成厚度150nm的钽薄膜，作为第2电极材料14。最后，经光刻工序形成图案，通过干蚀刻，如图1所示，形成1μm×1μm的元件区域。由此，制作出可变电阻元件2。
下面，作为用于表示层叠了缓冲层12b的效果的比较例，示出一并制作出不对第1电极材料12执行游离基氧化，而使用ALD法，堆积出厚度约为3nm的氧化铪膜13(比较例1)、以及不对第1电极材料12执行游离基氧化，而使用ALD法，堆积出厚度约为5nm的氧化铪膜13(比较例2)，并对切换特性的元件间偏差进行实验后的结果。即，比较例1是从本发明的可变电阻元件2中省略作为缓冲层12b的氧化钛膜的结构，比较例2是由成为电阻变化层的氧化铪膜13置换本发明的可变电阻元件2的缓冲层12b的结构。另外，在不使氧化铪堆积而通过游离基氧化形成的厚度为2nm的氧化钛膜单层的情况下，未发现电阻变化。由此可知，氧化铪膜用作电阻变化层。
在本发明的可变电阻元件2及比较例1中，分别对50个(50位)的各元件，根据施加1.7V电压时流过两电极间的电流量，算出电阻值，并变换为电阻值的累积频度分布的结果示于图2中。另外，比较例2也进行同样的实验，但比较例2中电流量为测定器的测定临界值以下的值，无法测定。从图2可知，作为电阻变化层的氧化铪膜13在电阻变化层单层的情形(比较例1)与电阻变化层与缓冲层12b层叠的情形(本发明)，均以相同程度均匀地形成。
接着，在本发明的可变电阻元件2及比较例1与2中，分别一边串联连接NMOS晶体管后控制流过各元件的电流，一边施加5V、50μsec的电压脉冲后进行成形处理。图3中示出本发明的元件中表示成形处理后电阻值分布偏差相对于该晶体管的栅极施加电压Vg的曲线。另外，图3中，在误差线(error bar)的范围是电阻值累积频度分布占10%～90%之间的范围，中心为中央值(累积频度分布为50%的位置)。从图3可知，增大栅极施加电压、流过元件的电流越大，则成形处理后的元件越低电阻化，可以说抑制了电阻值的偏差。图4中示出某个栅极电压Vg中的各元件的电阻值的累积频度分布。本发明的可变电阻元件2与比较例1的元件的偏差程度相同，比较例2的元件偏差比它们大。
接着，图5～图7中示出在各种电压脉冲条件下对成形处理后的这3种元件进行切换、分别在偏差最少的条件下，255位的各元件设置后的电阻值累积频度分布与复位后的电阻值累积频度分布。可知本发明元件的电阻值偏差最少。
另外，下面示出各元件的设置、复位时的电压脉冲的电压施加条件。另外，图24示出连接于各元件的晶体管的电压电流特性。
1.本发明中的可变电阻元件(图5)：
设置：5V、50nsec、Vg=1.8V
复位：-2.1V、10nsec、Vg=9V
2.比较例1(图6)：
设置：5V、50nsec、Vg=1.6V
复位：-1.9V、30nsec、Vg=9V
3.比较例2(图7)：
设置：5V、50nsec、Vg=1.6V
复位：-2.1V、20nsec、Vg=9V。
图8～图10进一步示出在上述电压施加条件下使这3种元件切换100次后的设置后的电阻值累积频度分布与复位后的电阻值累积频度分布。可知本发明的元件的电阻值偏差最少，可改写次数也得到提高。
实际上，对本发明的可变电阻元件测定出可改写次数，如图11所示，可知可改写至108次。
接着，图12(A)示出对于本发明的可变电阻元件、在复位状态下作为读取时的偏压条件向5位的各元件施加0.5V电压时相对于电压施加时间的数据保持特性。同样，图12(B)示出对于比较例2的元件、作为读取时的偏压条件向5位的各元件施加0.5V电压时相对于电压施加时间的数据保持特性。另外，图12(A)和(B)中，因为5位的元件中某个元件的数据保持特性的曲线与其他元件的曲线重合，所以从图中无法判别。在比较例2的元件中，若电压施加时间超过10msec，则发生读取干扰，相反，在本发明的可变电阻元件中，即便电压施加时间超过1sec，也未发现读取干扰。
从图12可知，本发明的可变电阻元件在读取干扰方面也得到了提高。
另外，在本实施方式中，作为可变电阻元件2的结构，示例出图1所示的元件构造的结构，但本发明并不限于该构造的元件。例如图13所示，也可以是将可变电阻元件3埋入到贯通层间绝缘膜的开口部内的构造。
图13所示的可变电阻元件3在第1电极材料12上形成贯通层间绝缘膜15的开口部16，并形成覆盖开口部16的内侧壁面及底面的电阻变化层13及覆盖开口部内的电阻变化层13的第2电极14而成。电阻变化层13在开口部16的底部与缓冲层12b接触，经该缓冲层12b与第1电极12a连接。缓冲层12b由构成第1电极的金属氧化物构成，通过氧化第1电极材料12而形成。
下面示出可变电阻元件3的制造方法。首先，在绝缘膜(硅氧化膜)11上形成第1电极的图案槽，由第1电极材料2(例如氮化钛)埋入该槽的内部。之后，在第1电极材料12的上部堆积层间绝缘膜15，形成贯通层间绝缘膜15的开口部16，并在开口部16的底部使第1电极材料12露出。之后，利用氧灰化等手段使露出于开口部16底部的第1电极材料(氮化钛)12氧化2～5nm左右，形成作为缓冲层12b的氧化钛。之后，利用ALD将氧化铪成膜2～5nm左右，作为电阻变化层13，再将钽成膜10nm左右，作为第2电极材料14。之后，与存储器电路相匹配地对第2电极材料14和电阻变化层13进行布图加工。
另外，图14所示的可变电阻元件4在下层布线层17上形成贯通层间绝缘膜15的开口部16，由第1电极材料12(例如氮化钛)填充该开口部16内而形成。例如利用氧灰化等手段对形成在开口部内的上表面的第1电极材料12的一部分进行氧化而在开口部16的上部形成由氧化钛构成的膜厚2～5nm左右的缓冲层12b。为了覆盖缓冲层12b的上表面，分别利用ALD法成膜由膜厚10nm左右的氧化铪构成的电阻变化层13，在电阻变化层13上成膜由膜厚10nm左右的钽膜构成的第2电极14, 并与存储器电路相匹配地进行布图加工从而形成电阻变化层13和第2电极14。
另外，如图15所示，也可以使布线层17经接触插塞117与形成在基板111上的选择晶体管的漏极区域115连接，以便使可变电阻元件4与选择晶体管连接。
通过使上述本发明的可变电阻元件2～4沿列方向或行方向中至少任一方向排列多个，构成存储单元阵列，通过搭载该存储单元阵列，能够实现可降低可变电阻元件间的特性偏差、并能够稳定地继续进行切换动作的高可靠性的非易失性半导体存储装置。
(第2实施方式)
图16示出具有可变电阻元件2～4的非易失性半导体存储装置的实例。图16是本发明装置1的电路结构图，分别具有存储单元阵列21、控制电路22、电压发生电路23、字线解码器24、位线解码器25。
存储单元阵列21是公知的交叉点型存储单元阵列，沿行及列方向分别将多个包含可变电阻元件2～4之一的存储单元配置成矩阵状，利用沿列方向延伸的位线，相互连接属于同一列的存储单元，利用沿行方向延伸的字线，相互连接属于同一行的存储单元彼此。分别经字线施加选择字线电压及非选择字线电压之一、经位线施加选择位线电压及非选择位线电压之一，从而在进行写入、删除、读出及成形处理的各动作时，能够选择由来自外部的地址输入指定的动作对象的一个或多个存储单元。
另外，存储单元阵列21也可以是单位存储单元中不包含电流限制元件的1R构造的存储单元阵列、或在单位存储单元中包含二极管作为电流限制元件的1D1R构造的存储单元阵列、或在单位存储单元中包含晶体管作为电流限制元件的1T1R构造的存储单元阵列之一。在1D1R构造的存储单元阵列中，串联连接二极管的一端与可变电阻元件的一个电极，构成存储单元，将二极管的另一端与可变电阻元件的另一电极中的任意一个分别与位线及字线之一连接。在1T1R构造的存储单元阵列中，串联连接晶体管的源极或漏极之一与可变电阻元件的一个电极，构成存储单元，将未与可变电阻元件连接的晶体管的源极或漏极的另一者以及未与晶体管连接的非易失性可变电阻元件的另一电极中的任意一者连接到沿列方向延伸的位线上，将另外一个连接到用于供给接地电压的公共源极线上，将晶体管的栅极端子彼此连接到沿行方向延伸的字线上。
控制电路22进行存储单元阵列21的写入(设置)、删除(复位)、读出等各存储器动作的控制及成形处理的控制。具体地，控制电路22根据从地址线输入的地址信号、从数据线输入的数据输入、从控制信号线输入的控制输入信号，控制字线解码器24、位线解码器25，从而控制存储单元的各存储器动作及成形处理。
电压发生电路23在进行写入(设置)、删除(复位)、读出等各存储器动作及存储单元的成形处理时，产生用于选择动作对象的存储单元所需的选择字线电压及非选择字线电压，将其提供给字线解码器24，并产生选择位线电压及非选择位线电压，将其提供给位线解码器25。
字线解码器24在进行写入(设置)、删除(复位)、读出等各存储器动作及存储单元的成形处理时，动作对象的存储单元被输入到地址线并被指定，则选择对应于输入到该地址线的地址信号的字线，分别向选择到的字线与非选择的字线施加选择字线电压与非选择字线电压。
位线解码器25在进行写入(设置)、删除(复位)、读出等各存储器动作及存储单元的成形处理时，动作对象的存储单元被输入到地址线并被指定，则选择对应于输入到该地址线的地址信号的位线，分别向选择到的位线与非选择的位线施加选择位线电压与非选择位线电压。
尤其是在成形处理时，通过控制字线解码器24或位线解码器25内的、用于选择字线或位线的切换晶体管的导通电阻等、或通过在1T1R构造的存储单元阵列中利用选择字线电压控制晶体管的导通电阻，由此限制成形过程中的可变电阻元件中流过的电流量。若成形处理完成，则如上所述，担心伴随该可变电阻元件的电阻值急剧下降而流过无法由晶体管控制的急剧的电流。结果，存储单元阵列内的可变电阻元件间产生特性偏差，难以实现高可靠性的非易失性半导体存储装置。
但是，在本发明装置1中，通过使用具有缓冲层的可变电阻元件2～4来构成存储单元阵列，由于抑制成形处理完成后可变电阻元件中流过的急剧的尖峰电流，所以能够降低存储单元阵列内的可变电阻元件间的特性偏差，并能够实现高可靠性的非易失性半导体存储装置。
另外，该存储单元阵列21、控制电路22、电压发生电路23、字线解码器24、位线解码器25的详细电路结构、器件构造及制造方法可使用公知的电路结构来实现，并能够使用公知的半导体制造技术制作，所以省略说明。
另外，在上述实施方式中，设1T1R构造的存储单元阵列中，源极线由全部存储单元共用，并被供给接地电压，但该源极线也可以沿列方向延伸，相互连接属于同一列的存储单元彼此、或者也可以沿行方向延伸，相互连接属于同一行的存储单元彼此。并且，具有分别向各源极线施加由电压发生电路23提供的选择源极线电压及非选择源极线电压的源极线解码器26(未图示)，从而能够在进行写入(设置)、删除(复位)、读出的各存储器动作及存储单元的成形处理时，对每行或每列指定存储单元，由此能够选择动作对象的存储单元。若动作对象的存储单元被输入到地址线并被指定，则该源极线解码器26选择对应于输入到该地址线的地址信号的源极线，向选择到的源极线与非选择源极线分别施加选择源极线电压与非选择源极线电压。
另外，在上述实施方式中，示例出存储单元阵列是存储单元中包含二极管的1D1R构造的交叉点型存储单元阵列、或存储单元中包含晶体管的1T1R构造的交叉点型存储单元阵列的情况，但本发明并不限于该结构，也可适用于如下存储单元阵列,该存储单元阵列通过实施成形处理而能够执行存储器动作，将多个包含任意的非易失性可变电阻元件的存储单元排列成矩阵状而构成。
本发明可应用于非易失性半导体存储装置，尤其可应用于如下的非易失性半导体存储装置,该非易失性半导体存储装置具有电阻状态随着电压施加而迁移、且该迁移后的电阻状态被非易失地保持的非易失性可变电阻元件。
Claims (11)
1.一种非易失性半导体存储装置，将在第一电极与第二电极之间夹持电阻变化层而成的可变电阻元件用于信息存储，其特征在于,
所述可变电阻元件是在所述电阻变化层与所述第一电极之间插入了电阻值固定的缓冲层而成的；
所述电阻变化层包含n型第一金属氧化物；
所述缓冲层包含n型第二金属氧化物；
所述第一金属氧化物的导带底的能量比所述第二金属氧化物的导带底的能量高；
所述第二电极与所述电阻变化层欧姆接触；
所述第一电极的功函数比所述第二电极的功函数大。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于,
所述第一金属氧化物的带隙比所述第二金属氧化物的带隙大。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于,
所述第一金属氧化物的生成能量的绝对值比所述第二金属氧化物的生成能量的绝对值大，这里，设用1个氧分子与金属反应后生成该金属氧化物时所需的能量除以2的值为该金属氧化物的生成能量。
4.根据权利要求1所述的非易失性半导体存储装置，其特征在于,
通过实施向处于制造之后的初始高电阻状态的所述可变电阻元件施加电压的成形处理，所述可变电阻元件的所述第一和第二电极间的电阻状态从所述初始高电阻状态变化到可变电阻状态；
通过向所述可变电阻状态的所述可变电阻元件的所述第一电极与所述第二电极间施加电应力，所述可变电阻状态下的电阻状态在两个以上不同的电阻状态间迁移，将该迁移后的一个电阻状态用于信息存储；
所述缓冲层作为电阻进行动作，该电阻对伴随所述成形处理的完成而流过所述可变电阻元件的两电极间的急剧的电流增大进行抑制。
5.根据权利要求1所述的非易失性半导体存储装置，其特征在于,
所述电阻变化层包含Hf或Zr的任意一种元素的氧化物。
6.根据权利要求1所述的非易失性半导体存储装置，其特征在于,
所述缓冲层包含Ti、Ta、Zn、Nb、W的任意一种元素的氧化物。
7.根据权利要求1所述的非易失性半导体存储装置，其特征在于,
所述第一电极包含Ti氮化物、Ta氮化物或从W、Ni、Co中选择的金属中的任意一种。
8.根据权利要求1所述的非易失性半导体存储装置，其特征在于,
所述第二电极包含从Ti、Ta、Al、Hf、Zr中选择的金属中的任意一种。
9.根据权利要求1所述的非易失性半导体存储装置，其特征在于,
所述缓冲层包含Ti或Ta的氧化物，并且，所述第一电极包含Ti氮化物或Ta氮化物。
10.根据权利要求1～9之一所述的非易失性半导体存储装置，其特征在于,
所述可变电阻元件具有:
贯通所述第一电极上的层间绝缘膜的开口部；
覆盖所述开口部的内侧壁面和底面的电阻变化层；以及
覆盖所述开口部内的所述电阻变化层的所述第二电极，
在所述开口部的底部，所述电阻变化层与作为构成所述第一电极的金属氧化物的所述缓冲层接触；
所述电阻变化层经所述缓冲层与所述第一电极连接。
11.根据权利要求1～9之一所述的非易失性半导体存储装置，其特征在于,
所述可变电阻元件具有:
贯通下部布线上的层间绝缘膜的开口部；
填充所述开口部的第一电极；
覆盖所述开口部的上表面的所述电阻变化层；以及
形成于所述电阻变化层上的所述第二电极，
在所述开口部的上部，形成作为构成所述第一电极的金属氧化物的所述缓冲层；
在所述开口部上表面，所述电阻变化层经所述缓冲层与所述第一电极连接。
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