JP2020136681A - 半導体メモリセル構造、半導体記憶装置及び半導体メモリセル構造の製造方法 - Google Patents
半導体メモリセル構造、半導体記憶装置及び半導体メモリセル構造の製造方法 Download PDFInfo
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Abstract
【課題】より単純な構造を有し、回路面積の増大を招くことがなく、また、材料コストの増大化及び製造コスト化の増大を招くことがない半導体メモリセル構造、半導体記憶装置及び半導体メモリセル構造の製造方法を提供する。【解決手段】半導体メモリセル構造は、第１の電極層と、第２の電極層と、第１の電極層及び第２の電極層間に積層された高融点金属からなる化合物層と、第１の電極層及び第２の電極層のいずれか一方における化合物層と接する界面部に形成された金属酸化物とを備えている。化合物層と第１の電極層及び第２の電極層又は界面部に形成された金属酸化物との組み合わせにより、抵抗変化によるメモリ機能と整流機能との一方の機能又は両方の機能が得られるように構成されている。【選択図】図３
Description
本発明は、２端子型の半導体メモリセル構造、この半導体メモリセル構造の複数のセルを備えた半導体記憶装置及び半導体メモリセル構造の製造方法に関する。
多数の不揮発性メモリ構造のセルをクロスバースイッチング回路によって制御する半導体メモリにおいては、回路面積を損なわずに面積当たりのスイッチング素子数を増やすことが、消費電力の低減や装置の小型化に有効である。
図１はクロスバースイッチング回路の一般的な構成を模式的に示している。同図に示すように、クロスバースイッチング回路は、縦方向に並んだ複数の通信経路１０と横方向に並んだ複数の通信経路１１との交点にスイッチング素子１２を設置し、互いに対向する通信を制御する回路であり、古くは電話交換機においても利用されてきた。このようなクロスバースイッチング回路は、大規模集積回路（ＬＳＩ）を用いたプロセッサにも利用されており、例えば、プロセッサコアとメモリコアとの接続構造として用いられ、各交点にスイッチング素子を設けることによって通信を制御することができる。現在では、プロセッサ−メモリ間の通信速度を高速化するため、マルチプレクサを用い、信号の伝送ルートを指定するためにクロスバースイッチング回路構成が用いられている。
また、近年では、脳型ＬＳＩを用いた新しいコンピューティングが提案され、脳内のニューロンネットワークを模したニューロチップが盛んに研究されている。特に、クロスバースイッチング回路の交点にシナプス接続情報の積和演算メモリ素子を設けることにより、ニューロンネットワークにクロスバースイッチング機能を適用することが行われている。例えば、クロスバー交点に、情報をセルの抵抗値の相違によって記憶する抵抗変化型メモリ（ＲｅＲＡＭ）を設けることで、抵抗変化を利用したスイッチング機能を不揮発性メモリ機能とすることが可能である。
抵抗変化型メモリ素子は、単純なセル構造を有しているため、微細化及び積層化が容易であり、１桁以上の大きな抵抗変化が得られ、しかも多値化が可能であることから高密度化が期待されている。
特許文献１には、酸化チタン膜と酸化ジルコニウム膜とを有する抵抗変化膜、この酸化チタン膜下に形成された第１の電極、及び酸化ジルコニウム膜上に形成された第２の電極とを備えた抵抗変化型メモリ素子と、この抵抗変化型メモリ素子を制御する制御トランジスタとを各セルが具備している不揮発性メモリが記載されている。
しかしながら、特許文献１に記載されている不揮発性メモリは、図２（Ａ）に示すように、各セルが３端子型メモリ構造（１Ｔ１Ｒ（１つのトランジスタと１つの抵抗））２０を有しているため、このメモリ構造２０をクロスバースイッチングメモリのセルに適用すると、構造が複雑となり、回路面積を小さくすることができない。
一方、各セルを制御トランジスタ無しの抵抗変化型メモリのみで構成すれば、回路が単純化されて回路面積の縮小化を行うことができるが、このような２端子型メモリ構造をクロスバースイッチングメモリに用いると、スイッチング動作の際に他のセルの信号ルートから入力される迷走電流と呼ばれるノイズが発生する課題が生じてしまう。このため、図２（Ｂ）に示すように、２端子型メモリ素子に、整流特性を備えたダイオード素子を直列接続した２端子型メモリ構造（１Ｄ１Ｒ（１つのダイオードと１つの抵抗））２１とする必要がある。
しかしながら、２端子型メモリ素子と整流素子との２つの素子からなる１Ｄ１Ｒの構造を、回路面積を増大させることなく、単純化した回路構成とすることができる２端子型の不揮発性メモリセル構造は存在しなかった。
また、近年、様々な抵抗変化メモリ材料が報告されているが、素子を構成する材料自体の値段の高騰、構造の複雑化による製造コストの増大も大きな課題であった。
従って本発明の目的は、より単純な構造を有し、回路面積の増大を招くことがない半導体メモリセル構造、半導体記憶装置及び半導体メモリセル構造の製造方法を提供することにある。
本発明の他の目的は、材料コストの増大化及び製造コストの増大化を招くことがない半導体メモリセル構造、半導体記憶装置及び半導体メモリセル構造の製造方法を提供することにある。
本発明によれば、半導体メモリセル構造は、第１の電極層と、第２の電極層と、第１の電極層及び第２の電極層間に積層された高融点金属からなる化合物層と、第１の電極層及び第２の電極層のいずれか一方における化合物層と接する界面部に形成された金属酸化物とを備えている。化合物層と第１の電極層及び第２の電極層又は界面部に形成された金属酸化物との組み合わせにより、抵抗変化によるメモリ機能と整流機能との一方の機能又は両方の機能が得られるように構成されている。
化合物層と第１の電極層及び第２の電極層化合物層と第１の電極層及び第２の電極層又は界面部に形成された金属酸化物との組み合わせにより、抵抗変化によるメモリ機能と整流機能との一方の機能又は両方の機能が得られる。第１の電極層及び第２の電極層のいずれか一方の高融点金属化合物層と接する界面部に金属酸化物が形成されているため、この界面部に半導体界面が形成され、これによってショットキー伝導を利用した整流機能が得られる。この整流機能はダイオード特性を示しており、順方向又は逆方向バイアスを印加した場合、どちらか一方向のみに電流が流れる。また、化合物層とこれを挟んで形成した第１の電極層及び第２の電極層との間で抵抗変化が生じ、これによってメモリ機能も得られる。このように、整流機能とメモリ機能との一方の機能又は両方の機能を得ることができる。このように、新たな素子を追加するのではなく、一方の電極層の界面に整流機構を作成しているため、回路面積の増大を招くことなく、より単純な構造で整流機能とメモリ機能とを同一セル内で実現することができる。また、新たな材料を付加することなく、電極材料をそのまま使用することができる。電極材料に比較的安価で豊富に存在する材料を用いれば材料コストの増大化は招かない。さらに、電極材料を酸化処理するのみであるため、製造工程数が増大せず工程の簡略化を図ることができる。その結果、製造コストの増大を招くことがない。
第１の電極層及び第２の電極層の少なくとも一方が銅（Ｃｕ）からなる電極層であり、金属酸化物がＣｕの酸化物であることも好ましい。
この場合、Ｃｕの酸化物が、酸化銅（II）（ＣｕＯ）若しくは酸化銅（I）（Ｃｕ２Ｏ）、又は酸化銅（II）及び酸化銅（I）の両方であることがより好ましい。
第１の電極層及び第２の電極層の他方がアルミニウム（Ａｌ）若しくはチタン（Ｔｉ）又は銅合金からなる電極層であることも好ましい。
化合物層が、ジルコニウム（Ｚｒ）、Ｔｉ、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）、亜鉛（Ｚｎ）、及びリチウム（Ｌｉ）のうちの少なくとも１つの金属若しくは合金の酸化物若しくは窒化物、又はＺｒ、Ｔｉ、Ｈｆ、Ｎｂ、Ｃｒ、Ｔａ、Ｎｉ、Ｗ、Ｖ、Ｍｏ、Ｚｎ、及びＬｉのうちの少なくとも１つの金属若しくは合金の酸化物及び窒化物の両方からなることも好ましい。
第１の電極層及び第２の電極層のいずれか一方における化合物層と接する界面部がｐ型半導体又はｎ型半導体の機能を有していることも好ましい。
本発明によれば、さらに、各セルが、上述した半導体メモリセル構造を有している半導体記憶装置が提供される。
複数の上述したセルが、１層目の配線層及び２層目の配線層間に接続されてクロスバースイッチングメモリを構成していることが好ましい。
上述した各セルが、１層目の配線層に電気的に接続されるように１層目の配線層の一部の上に積層された上述した第２の電極層と、第２の電極層に電気的に接続されるように第２の電極層の全面上に積層された上述した化合物層と、化合物層に電気的に接続されるようにこの化合物層の全面上に積層された上述した第１の電極層と、第１の電極層に電気的に接続されるように第１の電極層上に一部が積層された上述した２層目の配線層と、第２の電極層の化合物層と接する界面部に形成された金属酸化物層とを備えていることも好ましい。
上述した各セルが、１層目の配線層に連続して形成された上述した第２の電極層と、第２の電極層に電気的に接続されるように少なくとも第２の電極層上に積層された上述した化合物層と、化合物層に電気的に接続されるように化合物層上に積層された上述した第１の電極層と、第１の電極層に連続して形成された上述した２層目の配線層と、第２の電極層の前記化合物層と接する界面部に形成された金属酸化物層とを備えていることも好ましい。
本発明によれば、さらにまた、第２の電極層を形成する工程と、第２の電極層の上表面に酸素を供給することによって金属酸化物を形成する工程と、第２の電極層の金属酸化物上に高融点金属からなる化合物層を積層形成する工程と、化合物層上に第１の電極層を積層形成する工程とを備えており、化合物層と第１の電極層及び第２の電極層又は界面部に形成された金属酸化物との組み合わせにより、抵抗変化によるメモリ機能と整流機能との一方の機能又は両方の機能が得られるようにした半導体メモリセル構造の製造方法が提供される。
第２の電極層がＣｕからなる電極層であり、金属酸化物がＣｕの酸化物であることが好ましい。
本発明によれば、さらに、第２の電極層を形成する工程と、第２の電極層上に高融点金属からなる化合物層を積層形成する工程と、化合物層上に第１の電極層を積層形成する工程とを備えており、第１の電極層を積層形成する工程が化合物層との界面部にこの第１の金属層の金属酸化物を形成する工程とを備えており、化合物層と第１の電極層及び第２の電極層又は界面部に形成された金属酸化物との組み合わせにより、抵抗変化によるメモリ機能と整流機能との一方の機能又は両方の機能が得られるようにした半導体メモリセル構造の製造方法が提供される。
第１の電極層がＣｕからなる電極層であり、金属酸化物がＣｕの酸化物であることが好ましい。
本発明によれば、回路面積の増大を招くことなく、より単純な構造で整流機能とメモリ機能とを同一セル内で得ることができる。また、新たな材料を付加することなく、電極材料をそのまま使用することができる。電極材料に比較的安価で豊富に存在する材料を用いれば材料コストの増大化は招かない。さらに、電極材料を酸化処理するのみであるため、製造工程数が増大せず工程の簡略化を図ることができる。その結果、製造コストの増大を招くことがない。
図３は本発明の半導体メモリセル構造の一例である不揮発メモリセル構造の基本構成を概略的に示している。同図に例示した不揮発メモリセル構造は、電極材料に銅（Ｃｕ）を用いた２端子の抵抗変化型のメモリ構造である。
同図において、３０はこの例では銅（Ｃｕ）からなる第１の電極層、３１は同じくＣｕからなる第２の電極層、３２は第１の電極層３０及び第２の電極層３１間に挟設して積層された高融点金属からなる化合物層をそれぞれ示している。高融点金属からなる化合物層３２は、この例では、窒化ジルコニウム（ＺｒＮｘ）の薄膜である。
第１の電極層３０又は第２の電極層３１のいずれか一方の化合物層３２と接する界面部３０ａ又は３１ａには、これら電極層を構成する金属の酸化物が形成されている。この例では、Ｃｕの酸化物である酸化銅（II）（ＣｕＯ）若しくは酸化銅（I）（Ｃｕ２Ｏ）、又はＣｕＯ及びＣｕ２Ｏの両方である。以下、説明の都合上、第２の電極層３１の化合物層３２と接する界面部３１ａにＣｕの酸化物ＣｕＯが形成されているとする。即ち、第２の電極層３１のＣｕ電極表面の界面部３１ａに酸素からなる表面改質層が形成されている。このように、Ｃｕ酸化物と遷移金属材料との界面に積極的な半導体界面を形成することで、この部分にショットキー伝導を利用した整流機構が構成されている。この整流機構はダイオード特性を示しており、順方向又は逆方向バイアスを印加した場合、どちらか一方向のみに電流が流れる構造である。
このように、図示の不揮発メモリセル構造によれば、第２の電極層３１のＣｕ電極表面の界面部３１ａで整流機能が得られるので、メモリ素子の逆電流によるノイズを排除することができる。一般に、このような整流機能とメモリ機能とを同一セル内で得るためには、各機能を有する２つの独立した素子を回路の電流方向に直列に接続する必要がある。この場合の２つの素子の接続にはその中間に電極を設ける必要があり、層構造として、上部電極（Ｔｏｐ Ｅｌｅｃｔｒｏｄｅ、ＴＥ）／メモリ層／中間電極（Ｍｉｄｄｌｅ Ｅｌｅｃｔｒｏｄｅ、ＭＥ）／整流素子層／下部電極（Ｂｏｔｔｏｍ Ｅｌｅｃｔｒｏｄｅ、ＢＥ）という、少なくとも５層の電極層及び素子層の積層構造が必要となる。しかしながら、本発明の構成によれば、メモリ層と下部電極層との界面にショットキー障壁を導入することで、上部電極（ＴＥ）／メモリ層／下部電極（ＢＥ）という３層構造で、所望のメモリ機能と整流機能とを得ることが可能となる。このように、本発明によれば、２端子構造による回路素子の単純化を図ると共に、メモリ素子／整流素子構造の積層構造の単純化を図ることが可能である。
また、本発明の半導体メモリセル構造によれば、上述のごとき層構造の単純化による製造コストの低減化を図れることに加えて、電極材料による低コスト化も可能である。即ち、電極材料として使用しているＣｕは、ＬＳＩ配線材料として多く用いられているものであり、製造に新たな材料を導入する必要が無いためである。また、Ｃｕ表面の酸化改質プロセスには多くの方法があり、製造手法の選択性も高い。このように、新たな材料を付加することなく、電極材料をそのまま使用することができる。電極材料に比較的安価で豊富に存在する材料を用いれば材料コストの増大化は招かない。さらに、電極材料を酸化処理するのみであるため、製造工程数が増大せず工程の簡略化を図ることができる。その結果、製造コストの増大を招くことがない。
図４は本発明の一実施形態におけるクロスバースイッチングメモリの一部の具体的な構成を概略的に示しており、以下、同図を用いて、本実施形態のクロスバースイッチングメモリの具体的な構成を説明する。
図４において、４０は炭素添加シリコン酸化（ＳｉＯＣ）低誘電率膜で形成されている層間絶縁膜、４１はＣｕにより層間絶縁膜４０上に形成されたクロスバースイッチングメモリの１層目の配線層、４２は層間絶縁膜４０及び１層目の配線層４１上に積層されたＳｉＯＣ低誘電率膜で形成されているビア層、４３はＣｕによりビア層４２上に積層されたクロスバースイッチングメモリの２層目の配線層、４４は１層目の配線層４１上に積層された、本発明の第２の電極層３１に対応するＣｕ膜、４５はＣｕ膜４４及びビア開口４９（図５（Ａ））の表面に形成されたタンタル（Ｔａ）膜、４６は第２の電極層３１の界面部３１ａに形成されたＣｕ酸化物、４７はＣｕ酸化物４６上に積層された、本発明の高融点金属からなる化合物層３２に対応する窒化ジルコニウム（ＺｒＮｘ）膜、４８はＺｒＮｘ膜４７上に積層された、本発明の第１の電極層３０に対応するＣｕ膜をそれぞれ示している。
図５は本実施形態におけるクロスバースイッチングメモリの一部の製造工程を概略的に示している。以下、同図を用いて、本実施形態のクロスバースイッチングメモリの製造工程を説明する。
図４に示すクロスバースイッチングメモリの１層目の配線層４１及び２層目の配線層４３は共にＣｕダマシン法で形成する。１層目の配線層４１は、幅が０．２μｍ、配線間隔が１．０μｍである。層間絶縁膜４０は、ＳｉＯＣ低誘電率膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）成膜法で形成する。
図５（Ａ）に示すように、整流素子用ダイオード層（メモリ素子／整流素子構造）を埋め込むためのビア開口４９を有するビア層４２は、ＳｉＯＣ低誘電率膜をＣＶＤ成膜法で形成する。ビア層４２は膜厚が１００ｎｍである。ビア層４２に設けられるビア開口４９は、開口径が０．２μｍ、開口深さが５０ｎｍである。このビア開口４９は１層目のＣｕ配線層４１と繋がっている。
このビア開口４９内に、物理スパッタ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）法により、高真空中にて、Ｔａ膜４５及びＣｕ膜４４をこの順序で連続成膜する。Ｔａ膜４５は厚さが２０ｎｍ、Ｃｕ膜４４は厚さが１００ｎｍである。このように、ビア開口４９内に上からＣｕ／Ｔａの順序で成膜されるようにビア充填した後、表面のＣｕ膜及びＴａ膜を、ダマシン法による化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）処理により除去する。なお、Ｔａ膜４５は、Ｃｕの拡散を抑えるために入れてあり、図４及び図５に示すようにＣｕ膜４４の下に堆積される場合もあれば、Ｃｕ膜４４の下とビア開口４９の内壁とに堆積される場合もある。Ｃｕ膜４４の下のＴａ膜４５は、（電気抵抗率が高いため）ＣＭＰで全て除去されてしまうこともある。
図５（Ａ）に示すように、ＣＭＰ法によるＣｕプラグは、ＣＭＰ法のリセスを利用して５０ｎｍだけビア内に後退させ、後に上部電極（ＴＥ）を形成するための凹みとして利用している。なお、１層目の配線層４１の形成方法として、本実施形態では、一般的なダマシン法を用いているが、ダマシン法に代えて、フルアディティブ法やセミアディティブ法を用いても良い。また、１層目及び２層目の配線層４１及び４３のどちらか一方は、Ｃｕによる配線層に代えて、アルミニウム（Ａｌ）、Ｔｉ又はＣｕ合金による配線層としても良い。
このようにして形成されたビア形状のＣｕポストは、本実施形態の主たる機能を具備する下部電極（ＢＥ）の基礎となるものである。本発明の特徴点であるＣｕの酸化処理はこの工程で行われる。即ち、下部電極（ＢＥ）のＣｕ表面に酸素を供給することにより、Ｃｕ酸化物４６を形成する。Ｃｕ酸化物の金属界面はショットキー障壁を形成し整流特性を持つことが知られている。例えば、Ｃｕ表面に生成する酸化膜（Ｃｕ２Ｏ、ＣｕＯ）は、ｐ型の半導体であることが知られている。なお、酸化銅に含まれる不純物の原子価数を変えることによって、ｐ型又はｎ型とすることができる。本発明ではｎ型又はｐ型のどちらかのショットキー障壁を形成し整流特性を与える。
Ｃｕ酸化物の酸化領域における酸素濃度が、Ｃｕの酸素濃度に比して原子分率で０．２以上であることが望ましい。また、第１の電極層３０の酸素濃度に比して第２の電極層３１の酸素濃度が２倍以上であることも望ましい。
以下、ｐ型伝導構造を形成する方法を説明する。ＣｕＯはｐ型の伝導形式を示すが、このＣｕＯを得るためにはＣｕ２ＯよりＯ原子数を与える必要があり、酸素雰囲気中の熱酸化形成では４００℃程度の高温条件が必要となる。本実施形態では、配線層形成工程の最高温度が４００℃であるため、ｐ型伝導に必要な十分なＣｕＯの提供方法としてＯ２プラズマを利用した酸化方式を用いている。Ｏ２プラズマの導入には、真空プラズマダウンフロー方式を用いた。Ｏ２プラズマは、０．６ｍｂａｒのガス圧とし、ダウンフローによる酸素ラジカルを試料表面に導入した。この場合、加熱の必要は無いが、酸素が表面にのみ存在している状態となるため、２００℃以上の加熱によりその酸素を拡散する必要がある。このとき、Ｃｕプラグ表面のＣｕＯ／Ｃｕ２Ｏ比率は３．０であり、十分なＣｕＯが得られる。
次いで、ＺｒＮｘ膜４７とＣｕ膜４８とをＰＶＤ法でそれぞれ堆積形成する。ＺｒＮｘ膜４７の膜厚は５０ｎｍ、Ｃｕ膜４８の膜厚は５０ｎｍである。この堆積は、それぞれ室温にて成膜する。ＺｒＮｘ膜４７は反応性スパッタ法を用いＡｒ／Ｎ２混合ガスを用いて成膜する。次いで、図５（Ｂ）に示すように、ＣＭＰ法を用い、基板表面側に堆積されたＺｒＮｘ膜４７とＣｕ膜４８とを除去する。
その後、前述したように、Ｃｕダマシン法で２層目の配線層４３を形成する。ここでは、Ｃｕダマシン法による配線層形成プロセスを用いたが、１層目の配線層４１の場合と同様に、フルアディティブ法やセミアディティブ法を用いても良い。
本実施形態のＣｕ／ＺｒＮｘ／ＣｕＯ−Ｃｕ構造によれば、本発明の特徴点である整流機能とメモリ機能との両方が提供される。ＺｒＮｘ膜は通常絶縁膜であり、その膜抵抗はＭΩ・ｃｍのオーダーであり、かなり高くなっている。
図６は本実施形態における高融点金属化合物（ＺｒＮｘ膜）の成膜後の絶縁破壊前と絶縁破壊後との電極間電気抵抗特性を示している。高抵抗膜への電界印加により、Ｃｕイオンの膜内部への導入を行い、電流伝導経路を形成している。同時に、ＺｒＮｘ膜内に導入されたＣｕ原子による電気伝導経路は、ＣｕＯ表面と接続され、Ｃｕイオンが介在したスイッチング特性を示している。なお、整流特性の動作原理確認を行うため、複数回の順方向・逆方向の高電圧印加（１×１０５Ｖ／ｃｍ）を行って、絶縁破壊を誘発させて電気抵抗特性を測定している。同図の電流密度Ｊと電圧とから計算した、絶縁破壊前の絶縁抵抗は１００ＧΩ以上であり、絶縁破壊後の電気抵抗は１００Ω程度と非常に低くなっている。
図６に示す電気抵抗特性の測定は、ＺｒＮｘ膜を２つのＣｕ膜で挟んだ金属−絶縁膜−金属（ＭＩＭ）構造で行った。このＭＩＭ構造は、テトラエトキシシラン（ＴＥＯＳ）を積層したシリコン（Ｓｉ）基板上に下部電極（ＢＥ）のＣｕ膜を２００ｎｍ程度の厚さにスパッタ成膜し、その後、反応性スパッタにてＺｒＮｘ膜を１００ｎｍ程度の厚さに成膜し、最後に上部電極（ＴＥ）のＣｕ膜を成膜して形成した。ＺｒＮｘ／Ｃｕの成膜温度は、通常は３５０℃程度の高温成膜でＣｕに対するバリア性の良好な緻密な膜であることを確認しているが、今回は、リーク電流を誘発しやすくするために、室温作製されたＺｒＮｘ膜を使用した。ここでは、下部電極（ＢＥ）を正電極、上部電極（ＴＥ）を負電極とした。また、下側電極（ＢＥ）側に正バイアスを印加した電流パスを順方向バイアス、上部電極（ＴＥ）側からの電流パスを逆方向バイアスとした。上部電極（ＴＥ）の電極サイズは、５．８ｍｍ〜２．２ｍｍとした。このように作製されたＭＩＭ構造の電気的特性の評価を行うために、半導体パラメータアナライザ（Ａｇｉｌｅｎｔ／ＨＰ４１５６Ｂ）を使用した。測定温度は室温（２５℃）とし、Ｉ−Ｖ特性は電圧スイープ中の電流特性を取得した。Ｉ−Ｖ特性測定は上下電極に直接プロービングし、順方向と逆方向のＭＩＭ構造の電気的特性を取得し、その後、Ｊ−Ｅ特性を調べた。
上述した実施形態では、本発明の特徴点である、電気伝導経路を有した絶縁膜とＣｕ層の酸化面とが接触している構造のうちの中間の不揮発性メモリ機能を有する高融点金属化合物として、ＺｒＮｘを用いているが、このＺｒＮｘは別の材料を用いても良い。例えば、Ｚｒ、Ｔｉ、Ｈｆ、Ｎｂ、Ｃｒ、Ｔａ、Ｎｉ、Ｗ、Ｖ、Ｍｏ、Ｚｎ、及びＬｉのうちの少なくとも１つの金属（若しくは合金）の酸化物であっても良いし、Ｚｒ、Ｔｉ、Ｈｆ、Ｎｂ、Ｃｒ、Ｔａ、Ｎｉ、Ｗ、Ｖ、Ｍｏ、Ｚｎ、及びＬｉのうちの少なくとも１つの金属（若しくは合金）の窒化物であっても良い。また、Ｚｒ、Ｔｉ、Ｈｆ、Ｎｂ、Ｃｒ、Ｔａ、Ｎｉ、Ｗ、Ｖ、Ｍｏ、Ｚｎ、及びＬｉのうちの少なくとも１つの金属（若しくは合金）の酸化物と、Ｚｒ、Ｔｉ、Ｈｆ、Ｎｂ、Ｃｒ、Ｔａ、Ｎｉ、Ｗ、Ｖ、Ｍｏ、Ｚｎ、及びＬｉのうちの少なくとも１つの金属（若しくは合金）の窒化物との両方からなるものであっても良い。つまり、高融点金属化合物膜内でＣｕイオンを介在する電気伝導パスが最初の電界印加により形成される材料であればどれを用いても良い。
絶縁膜中の電気伝導経路の形成は、イオン性による絶縁膜界面間の伝導方式でも良い。また、抵抗変化メモリであるフィラメント伝導型でも良い。
図７は本実施形態において得られる整流特性を示している。この整流特性の測定も、図６の特性測定と同様の条件で行った。電気伝導特性は、順方向に０．５Ｖ／ｃｍ、逆方向に５Ｖ／ｃｍの電界を印加して測定した。順方向の電流密度は１０ｍＡ／ｃｍ２であるが、逆方向は１×１０−１２Ａ／ｃｍ２以下であり、十分な整流特性を示した。即ち、整流特性（ＩＦ／ＩＲ）は、８．１４×１０９Ａ／ｃｍ２＠６．０×１０４（Ｖ／ｃｍ）と高い値であった。なお、本実施形態における順方向電圧降下は、０．０１Ｖ以下と、極めて低い特性を有している。
上述した実施形態では、第２の電極層３１における化合物層３２と接する界面部３１ａにＣｕの酸化物ＣｕＯを形成しているが、これに代えて、第１の電極層３０における化合物層３２と接する界面部３０ａにＣｕの酸化物ＣｕＯを形成しても良い。この場合、第１の電極層３０における化合物層３２と接する界面で酸素のやりとりを行ってＣｕの酸化物ＣｕＯを形成するか、第１の電極層３０を成膜する段階で、ターゲット表面に形成したＣｕＯ層を使用することで、Ｃｕの酸化物ＣｕＯを形成する。
上述したように、本実施形態における不揮発性メモリセル構造は、Ｃｕによる下部電極（ＢＥ）にＣｕの酸化物表面を形成しているが、この場合、対向する上部電極（ＴＥ）の構成材料は、Ｃｕに限定されず、他の金属材料としても良い。特に、不揮発性メモリのメモリスイッチング機能では高融点金属膜中のＣｕイオンが可逆的な振る舞いを示す必要があり、この場合、Ｃｕイオンの供給源はどちらか一方である必要がある。従って、対向する上部電極（ＴＥ）は、例えば、白金（Ｐｔ）や金（Ａｕ）など下部電極（ＢＥ）の構成金属であるＣｕに対して貴なイオン化し難い電極材料であることが望ましい。ＰｔやＡｕの他に、銀（Ａｇ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）又はルテニウム（Ｒｕ）などを用いても良い。上部電極（ＴＥ）にＣｕの酸化物表面を形成する場合、対向する下部電極（ＢＥ）の構成材料を、上述の他の金属材料としても良い。
本発明におけるＣｕ表面の酸化処理は、上述した実施形態におけるＯ２プラズマ処理に代えて、Ｏ２雰囲気中熱処理、オゾン（Ｏ３）処理又は水溶液中処理を用いても良い。プロセス温度は、デバイス製造の前工程の温度範囲と後工程の温度範囲とに応じて使い分けすることが望ましい。デバイス製造工程の温度範囲とＣｕ表面酸化手法は以下の通りである。
前工程：プロセス温度４００℃以下 適用されるＣｕ酸化手法は、Ｏ２雰囲気中熱処理、Ｏ２プラズマ処理、オゾン処理、水溶液中処理である。
後工程：プロセス温度２００℃以下 適用されるＣｕ酸化手法は、Ｏ２プラズマ処理、オゾン処理、水溶液中処理であり、製造後工程の酸素雰囲気中熱処理では２００℃以下の熱処理温度の制約がある。
前工程：プロセス温度４００℃以下 適用されるＣｕ酸化手法は、Ｏ２雰囲気中熱処理、Ｏ２プラズマ処理、オゾン処理、水溶液中処理である。
後工程：プロセス温度２００℃以下 適用されるＣｕ酸化手法は、Ｏ２プラズマ処理、オゾン処理、水溶液中処理であり、製造後工程の酸素雰囲気中熱処理では２００℃以下の熱処理温度の制約がある。
なお、Ｃｕ酸化物の生成は大気下でも簡便に行えるが、Ｃｕ表面の酸化過程はＣｕＯよりＣｕ２Ｏの成長が先に進行し、十分なＣｕ２Ｏの生成を経た後にＣｕＯが生成される。従って、大気雰囲気での単一組成を得ることは難しい。しかしながら、高温域においては、安定なＣｕＯの生成が可能であり、大気中、５００℃、２０分間の熱処理でＣｕＯの生成が可能である。Ｃｕ酸化皮膜は、Ｃｕ２Ｏ（禁制帯幅２．１ｅＶ）とＣｕＯ（禁制帯幅１．３５ｅＶ）との２種類が形成されるが、酸化種毎に電気的性質が異なるため、酸化種や酸化膜厚の制御のためには形成プロセスが重要である。
図８は本実施形態のクロスバースイッチングメモリにおけるソフトブレークダウンにおける繰り返し動作特性を示しており、横軸は電圧（Ｖ）、縦軸は電流（Ａ）を示している。なお、この動作特性は、図４に示すクロスバースイッチングメモリにおいて、ＺｒＮｘ膜４７上に積層されたＣｕ膜に代えてＴｉ膜を形成した場合の特性であり、この繰り返し動作特性図における電圧及び電流の数値は単なる一例である。
本実施形態のクロスバースイッチングメモリにおいて、電圧を上昇させていくとソフトブレークダウンが発生して抵抗変化が生じる。即ち、電圧を上昇させていった際の電流値の推移と、電圧を下降させていった際の電流値の推移とが異なった特性となる。特に、図８に示すように、この電圧変化を繰り返した場合、同様な動作特性が繰り返されることが確認された。
このソフトブレークダウンを発生させる際の電圧、素子の膜厚及び電極の大きさ等を変化させることにより、抵抗変化点が変化することから、多値化した個体値を有する素子を作成可能である。このため、例えば、非常に小さなサイズの素子でアナログ機能を実現可能である。また、物理困難関数（ＰＵＦ）への応用も可能であり、個体ごとに異なる値を利用して個体認証、暗号化等に応用できる可能性を有している。
本実施形態の一変更態様において、Ｏ２雰囲気中熱処理は、石英管ファーネス中にＯ２１０%、Ａｒ９０%の混合ガスを導入し、４００℃で５分間の熱処理を行う。表面に形成されたＣｕ酸化物としてＣｕ２Ｏの形成が確認できた。Ｏ２雰囲気中熱処理は、前工程のみの酸化条件が長時間であればＣｕ２Ｏの形成は実施可能である。本実施形態では、４００℃以下から２００℃における安定なＣｕＯの形成プロセスが望まれる。低温条件ではＣｕ２Ｏが優勢であり不安定な表面状態となるため、より低温で安定なＣｕＯの形成が望ましい。Ｏ２雰囲気中熱処理は最も簡便なＣｕの酸化手法であるが、ＣｕＯの形成に長時間必要であり、製造工程の時間短縮化に課題がある。このため、低温でより銅表面の酸化力の高いプロセスが必要である。
表面改質手法としてＵＶ（紫外線）オゾン処理法があり、乾式洗浄などに用いられている。大気中でＵＶ光（波長１８４．９ｎｍ）を照射することで、Ｏ２が紫外線を吸収しオゾン（Ｏ３）を生成する。ＵＶオゾン処理法は古くはフォトレジスト残渣の分解にも用いられている。Ｏ３の生成と分解の過程において、原子状の酸素が発生し、原子状の酸素は強力な酸化力を持っている。
本実施形態の他の変更態様として、ＵＶオゾン処理法をＣｕの酸化皮膜の形成に用いた。そのためには、プラズマ酸化処理工程やＯ２雰囲気中熱処理工程をＵＶオゾン酸化処理工程に置き換えるだけでよい。ＵＶオゾンの酸化力は強く、短時間でＣｕＯの形成も可能である。実際には、波長１８４．９ｎｍのＵＶ光の照射を５分間から３０分間行った。ビア開口の径は０．２μｍであるが、ビア径は照射波長よりも大きくビア内部の表面酸化は良好に行えた。Ｘ線光電子分光法（ＸＰＳ）によるＣｕ表面の酸化状態を確認したところ、ＣｕＯが優勢であることが確認できた。
Ｃｕ表面の酸化処理は酸化剤を含んだ溶液を用いる水溶液中処理でも可能である。半導体製造工程では溶液中の化学的反応を用いたエッチング工程に金属の酸化剤が用いられており、過酸化水素（Ｈ２Ｏ２）、過硫酸カリウム、過マンガン酸カリウムなどの溶液がＣｕの酸化を促進する。本実施形態のさらなる変更態様として、過酸化水素をｐＨ＝９に調整した溶液を用いてＣｕ酸化処理を行った。ＸＰＳによる表面酸化状態ではＣｕＯの生成が確認できた。本酸化手法は室温における化学的な表面反応を用い室温で酸化皮膜を形成することが可能であり、最表面の極浅い領域の酸化状態の制御も処理時間により可能となる。このように、ｎ型／ｐ型の形成を表面改質処理工程の選択により任意のＣｕ酸化価数を得ることで、ショットキー障壁の作り分けが可能である。
図９は本発明の他の実施形態におけるクロスバースイッチングメモリの一部の製造工程を概略的に示している。図５に示した実施形態の製造工程では、第２の電極層３１に対応するＣｕ膜４４をＣＭＰリセス法を用いて形成しているが、本実施形態では、１層目の配線層４１であるＣｕ配線層をそのまま整流機能層である第２の電極層３１に対応するＣｕ膜として利用している。
本実施形態において、１層目の配線層４１は、幅が０．２μｍ、配線間隔が１．０μｍである。層間絶縁膜４０は、ＳｉＯＣ低誘電率膜をＣＶＤ成膜法で形成する。次に、メモリ素子構造を埋め込むためのビア開口４９を有するビア層４２であるＳｉＯＣ低誘電率膜をＣＶＤ成膜法で形成する。このビア層４２は膜厚が１００ｎｍである。ビア層４２に設けられるビア開口４９は、開口径が０．２μｍ、開口深さが５０ｎｍである。このビア開口４９は１層目のＣｕ配線層２１と接続されている。
次いで、本発明の特徴点であるＣｕ酸化処理をこの工程で行う。即ち、図９（Ａ）に示すように、下部電極（ＢＥ）のＣｕ表面に酸素を供給することにより、Ｃｕ酸化物４６を形成する。これにより、１層目の配線層４１の上部のビア開口された部分に、表面酸化層が形成される。
次いで、全面にＺｒＮｘ膜４７とＣｕ膜４８とをＰＶＤ法でそれぞれ堆積形成する。ＺｒＮｘ膜４７の膜厚は５０ｎｍ、Ｃｕ膜４８の膜厚は５０ｎｍである。この堆積は、それぞれ室温にて成膜する。ＺｒＮｘ膜４７は反応性スパッタ法を用いＡｒ／Ｎ２混合ガスを用いて成膜する。次いで、図９（Ｂ）に示すように、電界めっき法によりビア中へのＣｕ埋め込み（第１の電極層３０に対応するＣｕ膜）と２層目のＣｕ配線層４３をデュアルダマシン法で形成する。
本実施形態によれば、製造工程の簡略化が可能である。工程簡略化の重要なポイントは、１層目の配線層４１の上部のビア接続部分の表面酸化と、メモリ機能層の２層目の配線層４３のバリアメタルを兼ね備えた構造にある。本実施形態で用いたＺｒＮｘは、成膜後の絶縁特性が良好であり配線層のバリアメタルとしても使用可能である。本構造ではメモリ層であるＺｒＮｘはビア接続部分にあれば良い。従って、メモリ機能を誘発する電圧印加はビア接続部分のみに作用するため、ビア接続部のみに電気伝導度の低い領域が形成され、ビア側壁や配線層側壁のバリアメタル機能が損なわれることが無い。
以上述べた実施形態は全て本発明を例示的に示すものであって限定的に示すものではなく、本発明は他の種々の変形態様及び変更態様で実施することができる。従って本発明の範囲は特許請求の範囲及びその均等範囲によってのみ規定されるものである。
１０、１１ 通信経路
１２ スイッチング素子
２０ ３端子型メモリ構造
２１ ２端子型メモリ構造
３０ 第１の電極層
３０ａ、３１ａ 界面部
３１ 第２の電極層
３２ 化合物層
４０ 層間絶縁膜
４１ １層目の配線層
４２ ビア層
４３ ２層目の配線層
４４、４８ Ｃｕ膜
４５ Ｔａ膜
４６ Ｃｕ酸化物
４７ ＺｒＮｘ膜
４９ ビア開口
１２ スイッチング素子
２０ ３端子型メモリ構造
２１ ２端子型メモリ構造
３０ 第１の電極層
３０ａ、３１ａ 界面部
３１ 第２の電極層
３２ 化合物層
４０ 層間絶縁膜
４１ １層目の配線層
４２ ビア層
４３ ２層目の配線層
４４、４８ Ｃｕ膜
４５ Ｔａ膜
４６ Ｃｕ酸化物
４７ ＺｒＮｘ膜
４９ ビア開口
Claims (14)
- 第１の電極層と、第２の電極層と、前記第１の電極層及び前記第２の電極層間に積層された高融点金属からなる化合物層と、前記第１の電極層及び前記第２の電極層のいずれか一方における前記化合物層と接する界面部に形成された金属酸化物とを備えており、前記化合物層と前記第１の電極層及び前記第２の電極層又は前記界面部に形成された前記金属酸化物との組み合わせにより、抵抗変化によるメモリ機能と整流機能との一方の機能又は両方の機能が得られるように構成されていることを特徴とする半導体メモリセル構造。
- 前記第１の電極層及び前記第２の電極層の少なくとも一方が銅からなる電極層であり、前記金属酸化物が銅の酸化物であることを特徴とする請求項１に記載の半導体メモリセル構造。
- 前記銅の酸化物が、酸化銅（II）若しくは酸化銅（I）、又は酸化銅（II）及び酸化銅（I）の両方であることを特徴とする請求項２に記載の半導体メモリセル構造。
- 前記第１の電極層及び前記第２の電極層の他方がアルミニウム若しくはチタン又は銅合金からなる電極層であることを特徴とする請求項３に記載の半導体メモリセル構造。
- 前記化合物層が、ジルコニウム、チタン、ハフニウム、ニオブ、クロム、タンタル、ニッケル、タングステン、バナジウム、モリブデン、亜鉛、及びリチウムのうちの少なくとも１つの金属若しくは合金の酸化物若しくは窒化物、又はジルコニウム、チタン、ハフニウム、ニオブ、クロム、タンタル、ニッケル、タングステン、バナジウム、モリブデン、亜鉛、及びリチウムのうちの少なくとも１つの金属若しくは合金の酸化物及び窒化物の両方からなることを特徴とする請求項１から４のいずれか１項に記載の半導体メモリセル構造。
- 前記第１の電極層及び前記第２の電極層のいずれか一方における前記化合物層と接する界面部がｐ型半導体又はｎ型半導体の機能を有していることを特徴とする請求項１から５のいずれか１項に記載の半導体メモリセル構造。
- 各セルが、請求項１から６のいずれか１項に記載の半導体メモリセル構造を有していることを特徴とする半導体記憶装置。
- 複数の前記セルが、１層目の配線層及び２層目の配線層間に接続されてクロスバースイッチングメモリを構成していることを特徴とする請求項７に記載の半導体記憶装置。
- 前記各セルが、前記１層目の配線層に電気的に接続されるように前記１層目の配線層の一部の上に積層された前記第２の電極層と、前記第２の電極層に電気的に接続されるように前記第２の電極層の全面上に積層された前記化合物層と、前記化合物層に電気的に接続されるように前記化合物層の全面上に積層された前記第１の電極層と、前記第１の電極層に電気的に接続されるように前記第１の電極層上に一部が積層された前記２層目の配線層と、前記第２の電極層の前記化合物層と接する界面部に形成された金属酸化物層とを備えていることを特徴とする請求項８に記載の半導体記憶装置。
- 前記各セルが、前記１層目の配線層に連続して形成された前記第２の電極層と、前記第２の電極層に電気的に接続されるように少なくとも前記第２の電極層上に積層された前記化合物層と、前記化合物層に電気的に接続されるように前記化合物層上に積層された前記第１の電極層と、前記第１の電極層に連続して形成された前記２層目の配線層と、前記第２の電極層の前記化合物層と接する界面部に形成された金属酸化物層とを備えていることを特徴とする請求項８に記載の半導体記憶装置。
- 第２の電極層を形成する工程と、前記第２の電極層の上表面に酸素を供給することによって金属酸化物を形成する工程と、前記第２の電極層の前記金属酸化物上に高融点金属からなる化合物層を積層形成する工程と、前記化合物層上に第１の電極層を積層形成する工程とを備えており、前記化合物層と前記第１の電極層及び前記第２の電極層又は前記界面部に形成された前記金属酸化物との組み合わせにより、抵抗変化によるメモリ機能と整流機能との一方の機能又は両方の機能が得られるようにしたことを特徴とする半導体メモリセル構造の製造方法。
- 前記第２の電極層が銅からなる電極層であり、前記金属酸化物が銅の酸化物であることを特徴とする請求項１１に記載の半導体メモリセル構造の製造方法。
- 第２の電極層を形成する工程と、前記第２の電極層上に高融点金属からなる化合物層を積層形成する工程と、前記化合物層上に第１の電極層を積層形成する工程とを備えており、前記第１の電極層を積層形成する工程が前記化合物層との界面部に該第１の金属層の金属酸化物を形成する工程とを備えており、前記化合物層と前記第１の電極層及び前記第２の電極層又は前記界面部に形成された前記金属酸化物との組み合わせにより、抵抗変化によるメモリ機能と整流機能との一方の機能又は両方の機能が得られるようにしたことを特徴とする半導体メモリセル構造の製造方法。
- 前記第１の電極層が銅からなる電極層であり、前記金属酸化物が銅の酸化物であることを特徴とする請求項１３に記載の半導体メモリセル構造の製造方法。
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