KR20100104015A - 저항성 메모리 장치 - Google Patents
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Abstract
산화물의 저항층과 전극 사이에 전도성 베리어층(barrier layer)을 갖는 저항성 메모리 장치가 개시된다. 베리어층은 산화물의 저항층에 존재하는 산소 성분이 전극으로 외부 확산되는 것을 억제 또는 방지하므로써, 저항층과 전극의 계면에 형성되는 산소 결함의 수를 감소시킨다. 결국 저항성 메모리 장치의 저항 변화 스위칭 특성이 향상되어 메모리의 신뢰성이 향상된다.
저항, 스위칭, 베리어, 메모리, 내구력
Description
본 발명은 메모리 장치에 관한 것으로, 특히 ReRAM(Resistive Random Access Memory)과 같이 저항층의 스위칭 특성을 이용하는 저항성 메모리 장치에 관한 것이다.
최근 디램과 플래쉬 메모리를 대체할 수 있는 차세대 메모리 장치에 대한 연구가 활발히 수행되고 있다.
이러한 차세대 메모리 장치 중 하나는, 인가되는 바이어스에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태 사이를 스위칭(switching)할 수 있는 물질(이하, 저항층)을 이용하는 저항성 메모리 장치이다.
일반적으로 저항성 메모리 장치의 단위 셀은 해당 셀을 선택하기 위한 하나의 선택 소자와, 이 선택 소자에 전기적으로 접속되면서 저항이 변화하는 저항 소자를 포함한다.
선택 소자로는 트랜지스터 또는 다이오드가 이용된다. 저항 소자는 상,하부 전극과, 상,하부 전극 사이에 개재된 저항층을 포함한다. 저항층 물질로는 전이 금속 산화물을 포함하는 이원 산화물 또는 페로브스카이트(perovskite) 계열의 물질이 이용되고 있다.
한편, 전이 금속 산화물(transition metal oxide)을 저항층으로서 사용하는 경우, 셋/리셋(Set/Reset) 스위칭 횟수가 반복되면서 산소 이온이 전극으로 외부 확산(out diifusion)되는 문제가 발생되고 있다. 즉, 저항층과 전극 사이의 계면에 산소 결함들이 다수 발생된다. 이는 저항소자의 스위칭 변화 특성을 떨어뜨리고, 스위칭 내구력(Switching endurance) 특성 역시 저하시키게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 산화물 저항층으로부터 산소가 외부 확산되는 것을 방지 또는 억제하여 저항소자의 스위칭 내구력 특성을 향상시킨 저항성 메모리 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 과제를 해결하기 위한 일 특징적인 개선된 저항성 메모리 장치는, 적어도 두개의 저항 상태로 스위칭되며, 산소 성분을 포함하는 저항층; 상기 저항층에 스위칭 전압을 인가하기 위한 전극; 및 상기 저항층과 상기 전극 사이에 형성되고, 상기 저항층 내의 산소 성분이 외부 확산되는 것을 억제하기 위한 전도성 베리어층을 포함한다.
여기서, 전도성 베리어층은 금속질화물로서, TiN, WN, WSiN ,TaN 및 CoN의 그룹으로부터 선택된 어느 한 박막일 수 있다. 또는 상기 그룹으로부터 선택된 적어도 2개 박막의 적층 구조를 갖을 수 있다. 전도성 베리어층은 비정질 또는 다결정 상태(phase)을 갖을 수 있다.
저항층은 전이 금속 산화물(Transition Metal Oxide), 특히 이원 산화물일 수 있다. 저항층은 NiO,TiO2, ZnO2, CoO, HfO2, ZrO2, Nb2O5, MgO, Al2O3, 및 Ta2O5 의 그룹으로부터 선택된 어느 한 박막일 수 있다.
전극은 Pt, Ni, W, Au, Ag, Cu, Ti, Zn, Al, Ta, Ru, 및 Ir의 그룹으로부터 선택된 어느 한 박막일 수 있다. 또한 전극은 저항층의 하부에 형성된 제1전극과 저항층의 상부에 형성된 제2전극을 포함하고, 전도성 베리어층은 제1전극 및 제2전극 중 적어도 어느 하나와 저항층 사이에 형성될 수 있다.
또한, 다른 특징적인 개선된 저항성 메모리 장치는, 적어도 두개의 저항 상태로 스위칭되며, 나노 그레인 사이즈를 갖는 다결정성의 TiO2 박막; 상기 저항층에 스위칭 전압을 인가하기 위한 전극; 및 상기 저항층과 상기 전극 사이에 형성되어 상기 저항층 내의 산소 성분이 외부 확산되는 것을 억제하기 위한 전도성 베리어층을 포함한다.
여기서, 전도성 베리어층은 WN 박막을 포함한다. WN 박막은 다결정 상태가 바람직하다. WN 박막은 약 200nm 이하의 그레인 사이즈를 갖는 것이 좋다. WN 박막의 두께는 TiO2 박막 두께의 약 1/8인 것이 좋다. 그리고, 전극은 Pt이 바람직하다.
전극은, TiO2 박막의 하부에 형성된 제1전극과 TiO2 박막의 상부에 형성된 제2전극을 포함하고, 전도성 베리어층은 제1전극 및 제2전극 중 적어도 어느 하나와 TiO2 박막 사이에 형성될 수 있다.
상술한 본 발명에 의한 저항성 메모리 장치는 산화물의 저항층과 전극 사이에 형성된 베리어층(barrier layer)을 갖는다. 이에 의해 산화물의 저항층에 존재하는 산소 성분이 전극으로 외부 확산되는 것을 억제 또는 방지하므로써, 저항층과 전극의 계면에 형성되는 산소 결함의 수를 감소시킨다. 결국, 저항성 메모리 장치의 저항 변화 스위칭 특성이 향상되어 메모리의 신뢰성을 향상시킨다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저항성 메모리 장치에서, 베리어층을 포함하는 저항 소자만을 나타낸 단면도이다. 도 1을 참조하면, 저항 소자는 제1전극(102), 제1베리어층(103A), 저항층(104), 제2베리어층(103B), 및 제2전극(106)이 차례로 적층된 구조를 갖는다.
저항층(104)은 전이 금속 산화물, 특히 이원 산화물로서 산소 성분을 포함하는 박막이다. 저항층(104)은 NiO, TiO2, ZnO2, CoO, HfO2, ZrO2, Nb2O5, MgO, Al2O3, 및 Ta2O5 의 그룹으로부터 선택된 어느 한 박막일 수 있다.
저항층(104)은 제1전극 및 제2전극에 인가되는 바이어스에 따라서 적어도 두개의 저항 상태로 스위칭된다. 저저항 상태 및 고저항 상태의 2가지 레벨의 상태를 가질 수 있고, 3가지 레벨 이상의 멀티 레벨을 가질 수 있다.
제1 및 제2 베리어층(103A, 103B)은 전극(제1전극 및 제2전극)과 저항층 사이에 형성되어, 저항층 내의 산소 성분이 전극쪽으로 외부 확산되는 것을 억제하기 위한 전도성 베리어층이다. 제1 및 제2 베리어층(103A, 103B)은 전도성 금속질화물일 수 있고, TiN, WN, WSiN ,TaN 및 CoN의 그룹으로부터 선택된 어느 한 박막을 포함할 수 있다. 또한 제1 및 제2 베리어층(103A, 103B)은 TiN, WN, WSiN ,TaN 및 CoN의 그룹으로부터 선택된 적어도 2개 박막의 적층 구조일 수 있다. 제1 및 제2 베리어층(103A, 103B)은 비정질 상태 또는 다결정 상태(phase)을 갖는다. 제1베리어층과 제2베리어층(103A, 103B) 중에서 어느 하나는 생략이 가능하나, 저항 소자의 스위칭 특성을 더욱 좋게 하기 위하여 두개의 베리어층이 존재하는 것이 보다 유리하다.
제1 및 제2 전극(102, 106)은 Pt, Ni, W, Au, Ag, Cu, Ti, Zn, Al, Ta, Ru, 및 Ir의 그룹으로부터 선택된 어느 한 박막일 수 있다.
상술한 바와 같이, 저항층(104)과 전극(102, 106) 사이에는 전도성 베리어층(103A, 103B)이 삽입되어 있다. 이 베리어층(103A, 103B)은 저항층(104) 내의 산소가 외부확산되어 전극(102, 106)과의 계면에서 형성될 산소 결함의 수를 감소시키게 된다. 따라서, 개선된 저항 소자는 안정된 저항 변화 특성을 나타내고, 저항성 메모리 장치 역시 스위칭 내구력(Switching endurance) 특성 및 데이터 신뢰성이 향상된다.
(실시예)
본 실시예에서는 나노 그레인 사이즈를 갖는 다결정성의 TiO2 박막을 저항층으로 구성하고 백금(Pt)을 전극으로 구성한다. 이러한 저항층과 전극과의 사이에 WN 베리어층이 삽입된 제1샘플과 WN 베리어층을 구비하지 않은 제2샘플의 각각에서 TiO2 박막의 저항 변화 특성을 조사한다.
Pt/WN/TiO2/WN/PT의 샘플(이하 "샘플1"이라 한다)은 다음과 같은 방법으로 제작된다. SiO2/Si 기판에 100nm 두께의 Pt/Ti 하부 전극을 준비한다. 여기서 Ti는 글루층으로서 기능한다. Pt 하부 전극은 상온(room temperature)에서 DC 마그네트론 스퍼터링을 사용하여 형성한다. 이어서, 2 mTorr의 압력하에서 텅스텐(W) 타겟을 사용한 반응성 RF 스퍼터링에 의해 10nm 두께의 WN 베리어층을 형성한다. 이어서, 250W에서 반응성 RF 스퍼터링에 의해 80nm 두께의 TiO2 저항층을 형성한다. TiO2 저항층은 5m Torr 압력에서 순수 Ti 타겟을 사용하여 증착되며, 증착시 산소와 아르곤의 비율을 2:1로 혼합한 개스 분위기를 유지한다. 계속해서 10nm 두께의 WN 제베리어층과 Pt 상부 전극을 반응성 RF 스퍼터링에 의해 차례로 증착한다.
Pt/TiO2/PT의 샘플(이하 "샘플2"라 한다)은 WN을 생략하고 그 밖에는 동일한 방법으로 제작된다.
도 2a는 Pt/Ti/SiO2/Si 기판에 RF 반응 스퍼터링에 의해 증착된 다결정 TiO2 박막의 XRD 스펙트라(spectra)이다. 도 2b는 다결정 TiO2 박막 표면의 SEM 이미지 이다.
도 2a 및 도 2b를 참조하면, DC 스퍼터링에 의해 형성된 Pt 박막은 양질의 결정성을 갖으며, TiO2 박막은 약 200 nm 이하의 나노 그레인 사이즈를 갖는다.
상술한 바와 같이 제작된 샘플1과 샘플2의 각각에 대한 저저항 상태에서 고저항 상태로의 스위칭("set"이고 한다)과, 고저항 상태에서 저저항 상태로의 스위칭("reset"이라고 한다)에 대한 특성을 살펴보기 위해, 전압 인가에 따른 전류값을 측정하였다.
도 3a는 베리어층이 없는 샘플2에 대한 것이고, 도 3b는 베리어층이 삽인된 샘플1에 대한 것이다. 베리어층이 없는 경우(도 3a) 보다 베리어층이 존재하는 경우(도 3b) 저항 상태의 변화가 급격하게 이루어지는 것을 알 수 있다. 즉, WN 베리어층을 갖는 저항 소자(샘플 1)의 스위칭 특성이 더 우수함을 알 수 있다.
또한, 제1 및 제2 샘플에 대해 스위칭 펄스 전압을 인가하는 것에 의해서, 셋과 리셋을 반복시켜 스위칭 내구력을 테스트하였다. 도 4a는 베리어층이 없는 샘플2에 펄스 신호를 인가하여 저항값의 변화를 관찰한 그래프이고, 도 4b는 베리어층이 삽인된 샘플1에 펄스 신호를 인가하여 저항값의 변화를 관찰한 그래프이다. 베리어층이 없는 경우(도 4a) 보다 베리어층이 존재하는 경우(도 4b), 펄스 인가 주기에 따른 일정한 스위칭 특성이 보여짐을 알 수 있다. 즉, WN 베리어층을 갖는 저항 소자(샘플 1)의 스위칭 내구력이 더 우수함을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 저항성 소자를 나타내는 단면도.
도 2a는 Pt/Ti/SiO2/Si 기판에 RF 반응 스퍼터링에 의해 증착된 다결정 TiO2 박막의 XRD 스펙트라(spectra).
도 2b는 다결정 TiO2 박막 표면의 SEM 이미지.
도 3a는 베리어층이 없는 샘플2에 대한 I-V 특성 그래프.
도 3b는 베리어층이 삽인된 샘플1에 대한 I-V 특성 그래프.
도 4a는 베리어층이 없는 샘플2에 펄스 신호를 인가하여 저항값의 변화를 관찰한 그래프이고, 도 4b는 베리어층이 삽인된 샘플1에 펄스 신호를 인가하여 저항값의 변화를 관찰한 그래프.
* 도면의 주요 부분에 대한 부호의 설명
102, 106 : 전극
103A, 103B : 베리어층
104 : 저항층
Claims (17)
- 적어도 두개의 저항 상태로 스위칭되며, 산소 성분을 포함하는 저항층;상기 저항층에 스위칭 전압을 인가하기 위한 전극; 및상기 저항층과 상기 전극 사이에 형성되고, 상기 저항층 내의 산소 성분이 외부 확산되는 것을 억제하기 위한 전도성 베리어층을 포함하는저항성 메모리 장치.
- 제1항에 있어서,상기 전도성 베리어층은 금속질화물을 포함하는 저항성 메모리 장치.
- 제1항에 있어서,상기 전도성 베리어층은 TiN, WN, WSiN ,TaN 및 CoN의 그룹으로부터 선택된 어느 한 박막을 포함하는 저항성 메모리 장치.
- 제1항에 있어서,상기 전도성 베리어층은 TiN, WN, WSiN ,TaN 및 CoN의 그룹으로부터 선택된 적어도 2개 박막의 적층 구조를 갖는 저항성 메모리 장치.
- 제1항에 있어서,상기 전도성 베리어층은 비정질 또는 다결정 상태(phase)을 갖는 저항성 메모리 장치.
- 제1항에 있어서,상기 저항층은 전이 금속 산화물(Transition Metal Oxide)을 포함하는 저항성 메모리 장치.
- 제6항에 있어서,상기 저항층은 이원 산화물을 포함하는 저항성 메모리 장치.
- 제1항에 있어서,상기 저항층은 NiO,TiO2, ZnO2, CoO, HfO2, ZrO2, Nb2O5, MgO, Al2O3, 및 Ta2O5 의 그룹으로부터 선택된 어느 한 박막을 포함하는 저항성 메모리 장치.
- 제1항에 있어서,상기 전극은 Pt, Ni, W, Au, Ag, Cu, Ti, Zn, Al, Ta, Ru, 및 Ir의 그룹으로부터 선택된 어느 한 박막을 포함하는 저항성 메모리 장치.
- 제1항에 있어서,상기 전극은,상기 저항층의 하부에 형성된 제1전극과 상기 저항층의 상부에 형성된 제2전극을 포함하고,상기 전도성 베리어층은 상기 제1전극 및 상기 제2전극 중 적어도 어느 하나와 상기 저항층 사이에 형성된 저항성 메모리 장치.
- 적어도 두개의 저항 상태로 스위칭되며, 나노 그레인 사이즈를 갖는 다결정성의 TiO2 박막;상기 저항층에 스위칭 전압을 인가하기 위한 전극; 및상기 저항층과 상기 전극 사이에 형성되어 상기 저항층 내의 산소 성분이 외부 확산되는 것을 억제하기 위한 전도성 베리어층을 포함하는저항성 메모리 장치.
- 제1항에 있어서,상기 전도성 베리어층은 WN 박막을 포함하는 저항성 메모리 장치.
- 제2항에 있어서,상기 WN 박막은 다결정 상태인 저항성 메모리 장치.
- 제1항에 있어서,상기 WN 박막은 약 200nm 이하의 그레인 사이즈를 갖는 저항성 메모리 장치.
- 제13항에 있어서,상기 WN 박막의 두께는 상기 TiO2 박막 두께의 약 1/8인 저항성 메모리 장 치.
- 제11항에 있어서,상기 전극은 Pt을 포함하는 저항성 메모리 장치.
- 제1항에 있어서,상기 전극은,상기 TiO2 박막의 하부에 형성된 제1전극과 상기 TiO2 박막의 상부에 형성된 제2전극을 포함하고,상기 전도성 베리어층은 상기 제1전극 및 상기 제2전극 중 적어도 어느 하나와 상기 TiO2 박막 사이에 형성된 저항성 메모리 장치.
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