CN111192897A - 半导体器件结构及其制作方法 - Google Patents
半导体器件结构及其制作方法 Download PDFInfo
- Publication number
- CN111192897A CN111192897A CN201811350002.8A CN201811350002A CN111192897A CN 111192897 A CN111192897 A CN 111192897A CN 201811350002 A CN201811350002 A CN 201811350002A CN 111192897 A CN111192897 A CN 111192897A
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- bit line
- layer
- device structure
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000003860 storage Methods 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 33
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 15
- 230000015654 memory Effects 0.000 claims description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 10
- 229910052697 platinum Inorganic materials 0.000 claims description 10
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 10
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000002135 nanosheet Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 6
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 4
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 claims description 4
- 229910001930 tungsten oxide Inorganic materials 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 238000009826 distribution Methods 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/041—Modification of switching materials after formation, e.g. doping
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0026—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/10—Resistive cells; Technology aspects
- G11C2213/18—Memory cell being a nanowire having RADIAL composition
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种半导体器件结构及其制作方法，半导体器件结构包括：衬底；位线，悬空于衬底之上；底部电极，包围位线；电阻层，包围底部电极；顶部电极，包围电阻层；字线电极，位于顶部电极外围，且于顶部电极接触连接。本发明制备的半导体器件结构可以在单位面积下实现器件的多层堆叠，可以有效提高器件的集成度，大大提高器件单位面积下的存储容量；本发明制备的半导体器件结构不需要选通管，具有较好的整流特性，且阻态分布差异性小，阻态分布更加均匀。
Description
技术领域
本发明属于集成电路设计制造，特别是涉及一种半导体器件结构及其制作方法。
背景技术
随着技术的发展，现有的存储器在耐久性、编程/擦除(P/E)电压、速度、可靠性、可变性及非易失性数据密度等方面存在重大挑战。RRAM(阻变式存储器，Resistive RandomAccess Memory)由于具有较好的可扩展性、速度、耐用性、可靠性及数据保持能力而被广泛应用。然而，现有的RRAM存在阻态分布均匀性差及存储容量较小等问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制作方法，用于解决现有技术中的RRAM存在阻态分布均匀性差及存储容量较小的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件结构，所述半导体器件结构包括：衬底；位线，悬空于所述衬底之上；底部电极，包围所述位线；电阻层，包围所述底部电极；顶部电极，包围所述电阻层；及字线电极，位于所述顶部电极外围，且于所述顶部电极接触连接。
可选地，所述位线为纳米片。
可选地，所述位线的材料包括绝缘体上硅，所述位线的厚度为10纳米～100纳米。
可选地，所述底部电极的材料包括氮化钛、氮化钽、钨及铂中的至少一种，所述底部电极的厚度为3纳米～30纳米。
可选地，所述电阻层的材料包括氧化铪、氧化钽及氧化钨中的至少一种，所述电阻层的厚度为30纳米～100纳米。
可选地，所述顶部电极的材料包括氮化钛、氮化钽、钨及铂中的至少一种，所述顶部电极的厚度为3纳米～30纳米。
可选地，所述位线的截面形状呈圆角矩形。
可选地，位于所述字线电极与所述位线之间的所述底部电极、所述电阻层及所述顶部电极共同构成阻变元件，所述阻变元件与位于其内侧的所述位线及位于其外侧的所述字线电极共同构成阻变式存储单元；所述半导体器件结构包括若干个间隔排布所述位线及若干个间隔排布的字线电极，所述字线电极沿所述位线排布的方向延伸，以将所述位线外围的所述阻变元件依次串接。
可选地，所述半导体器件结构包括至少两个自所述衬底向上堆叠的所述阻变式存储单元，且相邻两所述阻变式存储单元之间具有间隙。
可选地，所述半导体器件结构还包括介质层，所述介质层位于自所述衬底向上堆叠的所述阻变式存储单元之间。
可选地，所述半导体器件结构还包括隔离层，所述隔离层位于衬底的表面，且位于所述阻变式存储单元与所述衬底之间。
本发明还提供一种半导体器件结构的制作方法，所述半导体器件结构的制作方法包括步骤：
提供一衬底；
于所述衬底上形成由下至上依次交替叠置的牺牲层及位线材料层；
刻蚀所述位线材料层及所述牺牲层以形成鳍形结构，所述鳍形结构包括由下至上依次交替叠置的牺牲单元及位线单元；
选择性去除所述鳍形结构中的牺牲单元，以获得悬空的位线；
形成包围所述位线的底部电极；
形成包围所述底部电极的电阻层；
形成包围所述电阻层的顶部电极；及
形成位于所述顶部电极外围且与所述顶部电极接触连接的字线电极。
可选地，形成的所述牺牲层包括埋氧层，所述牺牲层的厚度为10纳米～200纳米；形成的所述位线材料层包括绝缘体上硅，所述位线材料层的厚度为10纳米～100纳米。
可选地，选择性去除所述鳍形结构中的牺牲单元，以获得悬空的位线包括如下步骤：
选择性去除所述牺牲单元；
采用热氧化工艺于所述位线单元表面形成包围所述位线单元的热氧化层；
去除所述热氧化层以形成截面形状呈圆角矩形的纳米片作为所述位线。
可选地，形成所述位线之后还包括将所得结构进行退火处理的步骤。
可选地，于氢气气氛下将所得结构进行退火处理，退火温度为800℃～1200℃，退火时间为5分钟～8小时。
可选地，形成的所述牺牲层及所述位线材料层的层数均至少为两层；于上下相邻两所述顶部电极的外围形成所述字线电极之间还包括于已形成的所述字线电极的上表面形成介质层的步骤。
可选地，形成包围所述底部电极的电阻层的同时于所述衬底的表面形成隔离层。
如上所述，本发明的半导体器件结构及其制作方法，具有以下有益效果：
本发明制备的半导体器件结构可以在单位面积下实现器件的多层堆叠，可以有效提高器件的集成度，大大提高器件单位面积下的存储容量；
本发明制备的半导体器件结构不需要选通管，具有较好的整流特性，且阻态分布差异性小，阻态分布更加均匀。
附图说明
图1显示为本发明实施例一中提供的半导体器件结构的制备方法的流程图。
图2～图11显示为本发明实施例一中的半导体器件结构的制作方法中各步骤所呈现的结构的截面结构示意图。
图12显示为本发明的半导体器件的等效电路图。
元件标号说明
10 衬底
11 牺牲层
111 牺牲单元
12 位线
121 位线材料层
122 位线单元
13 底部电极
14 电阻层
15 顶部电极
16 字线电极
17 隔离层
18 介质层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种半导体器件结构的制作方法，包括步骤：
1)提供一衬底；
2)于所述衬底上形成由下至上依次交替叠置的牺牲层及位线材料层；
3)刻蚀所述位线材料层及所述牺牲层以形成鳍形结构，所述鳍形结构包括由下至上依次交替叠置的牺牲单元及位线单元；
4)选择性去除所述鳍形结构中的牺牲单元，以获得悬空的位线；
5)形成包围所述位线的底部电极；
6)形成包围所述底部电极的电阻层；
7)形成包围所述电阻层的顶部电极；及
8)形成位于所述顶部电极外围且与所述顶部电极接触连接的字线电极。
在步骤1)中，请参阅图1中的S1步骤及图2，提供一衬底10。
作为示例，所述衬底10可以包括但不仅限于硅衬底、碳化硅衬底或锗硅衬底。优选地，本实施例中，所述衬底10为硅衬底。
在步骤2)中，请参阅图1中的S2步骤及图2，于所述衬底10上形成由下至上依次交替叠置的牺牲层11及位线材料层121。
作为示例，可以采用化学气相沉积工艺等于所述衬底10上交替形成由下至上依次交替重叠的所述牺牲层11及所述位线材料层121；所述牺牲层11可以包括埋氧层(BOX)，所述牺牲层11的材料可以包括二氧化硅；所述位线材料层121可以包括绝缘体上硅(SOI)。所述牺牲层11及所述位线材料层121的层数可以根据实际需要进行设置，图3中仅以所述牺牲层11及所述位线材料层121的层数均为两层作为示例，但实际示例中，所述牺牲层11及所述位线材料层121的层数不以此为限。
作为示例，所述牺牲层11的厚度可以为10纳米～200纳米，如50纳米、100纳米、150纳米等；所述位线材料层121的厚度可以为10纳米～100纳米，如20纳米、30纳米、40纳米、50纳米、60纳米、70纳米、80纳米、90纳米等。
在步骤3)中，请参阅图1中的S3步骤及图3，刻蚀所述位线材料层121及所述牺牲层11以形成鳍形结构，所述鳍形结构包括由下至上依次交替叠置的牺牲单元111及位线单元122。
作为示例，采用光刻工艺及刻蚀工艺刻蚀所述位线材料层121及所述牺牲层11以形成所述鳍形结构。所述牺牲单元111由所述牺牲层11刻蚀而成，所述位线单元122由所述位线材料层121刻蚀而成。
在步骤4)中，请参阅图1中的S4步骤及图4至图5，选择性去除所述鳍形结构中的牺牲单元111，以获得悬空的位线12。
作为示例，步骤4)包括如下步骤：
4-1)选择性去除所述牺牲单元111；具体的，可以采用稀释氢氟酸溶液(DHF)对所述鳍形结构中的所述牺牲单元111进行湿法腐蚀，以选择性去除所述牺牲单元111，如图4所示；
4-2)采用热氧化工艺于所述位线单元122表面形成包围所述位线单元122的热氧化层(未示出)；
4-3)去除所述热氧化层以形成截面形状呈圆角矩形(或跑道形)的纳米片作为所述位线12，如图5所示；具体的，可以采用稀释氢氟酸溶液(DHF)对所述热氧化层进行湿法腐蚀以将其去除。
作为示例，形成所述位线12之后还包括将所得结构进行退火处理的步骤。具体的，将步骤4-3)所得结构置于氢气气氛下进行退火处理，退火温度为800℃～1200℃，退火时间为5分钟～8小时。
在步骤5)中，请参阅图1中的S5步骤及图6，形成包围所述位线12的底部电极13。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或外延生长工艺等形成包围所述位线12的所述底部电极13。
作为示例，所述底部电极13包围于所述位线12的外表面，所述底部电极13的材料可以包括氮化钛(TiN)、氮化钽(TaN)、钨(W)及铂(Pt)中的至少一种，所述底部电极13的厚度可以为3纳米～30纳米。
在步骤6)中，请参阅图1中的S6步骤及图7，形成包围所述底部电极13的电阻层14。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或外延生长工艺等形成包围所述底部电极13的所述电阻层14。
作为示例，所述电阻层14包围于所述底部电极13的外表面，所述电阻层14的材料包括氧化铪(HaOx)、氧化钽(TaOx)及氧化钨(WOx)中的至少一种，所述电阻层14的厚度可以为30纳米～100纳。
作为示例，形成包围所述底部电极13的电阻层14的同时于所述衬底10的表面形成隔离层17，具体的，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或热氧化工艺形成所述隔离层17，所述隔离层17可以为埋氧层，所述隔离层17的材料可以包括二氧化硅。
在步骤7)中，请参阅图1中的S7步骤及图8，形成包围所述电阻层14的顶部电极15。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或外延生长工艺等形成包围所述电阻层14的所述顶部电极15。
作为示例，所述顶部电极15包围于所述电阻层14的外表面，所述顶部电极15的材料包括氮化钛(TiN)、氮化钽(TaN)、钨(W)及铂(Pt)中的至少一种，所述顶部电极15的厚度可以为3纳米～30纳米。
所述底部电极13、所述电阻层14及所述顶部电极15共同构成阻变元件。
在步骤8)中，请参阅图1中的S8步骤及图9至图11，形成位于所述顶部电极15外围且与所述顶部电极15接触连接的字线电极16。
以所述位线12自所述衬底10向上包括两层作为示例，步骤8)包括如下步骤：
8-1)于位于底层的所述顶部电极15外围形成位于下层的所述字线电极16，位于下层的所述字线电极16与位于底层的所述顶部电极15接触连接，如图9所示；
8-2)于步骤8-1)中形成的所述字线电极16的上表面形成介质层18，如图10所示；
8-3)于所述介质层18的上表面及位于顶层的所述顶部电极15外围形成位于上层的所述字线电极16，位于上层的所述字线电极16与位于顶层的所述顶部电极15接触连接，如图11所示。即上下相邻两层所述字线电极16之间形成有所述介质层18，以将上下相邻两层所述字线电极16相隔离。
作为示例，所述字线电极16的材料可以包括氮化钛(TiN)、氮化钽(TaN)、钨(W)、铂(Pt)、铝(Al)、铜(Cu)及银(Ag)中的至少一种。
所述阻变元件与位于其内侧的所述位线12及位于其外侧的所述字线电极16共同构成阻变式存储单元。
作为示例，所述半导体器件结构包括若干个间隔排布所述位线12及若干个间隔排布的字线电极16，所述字线电极16沿所述位线12排布的方向延伸，以将所述位线12外围的所述阻变元件依次串接。本发明制作的所述半导体器件结构的等效电路图如图12所示。
实施例二
请结合图2至图11，本发明还提供一种半导体器件结构，所述半导体器件结构包括：衬底10；位线12，所述位线12悬空于所述衬底10之上；底部电极13，所述底部电极13包围所述位线12；电阻层14，所述电阻层14包围所述底部电极13；顶部电极15，所述顶部电极15包围所述电阻层14；及字线电极16，所述字线电极16位于所述顶部电极15外围，且于所述顶部电极15接触连接。
作为示例，所述衬底10可以包括但不仅限于硅衬底、碳化硅衬底或锗硅衬底。优选地，本实施例中，所述衬底10为硅衬底。
作为示例，所述位线12的材料可以包括绝缘体上硅(SOI)；所述位线12的厚度可以为10纳米～100纳米，如20纳米、30纳米、40纳米、50纳米、60纳米、70纳米、80纳米、90纳米等。
作为示例，所述位线12可以为纳米片(Nanosheet)。
作为示例，所述位线12的截面形状呈圆角矩形(或跑道形)。
作为示例，所述底部电极13包围于所述位线12的外表面，所述底部电极13的材料可以包括氮化钛(TiN)、氮化钽(TaN)、钨(W)及铂(Pt)中的至少一种，所述底部电极13的厚度可以为3纳米～30纳米。
作为示例，所述电阻层14包围于所述底部电极13的外表面，所述电阻层14的材料包括氧化铪(HaOx)、氧化钽(TaOx)及氧化钨(WOx)中的至少一种，所述电阻层14的厚度可以为30纳米～100纳。
作为示例，所述顶部电极15包围于所述电阻层14的外表面，所述顶部电极15的材料包括氮化钛(TiN)、氮化钽(TaN)、钨(W)及铂(Pt)中的至少一种，所述顶部电极15的厚度可以为3纳米～30纳米。
作为示例，所述字线电极16的材料可以包括氮化钛(TiN)、氮化钽(TaN)、钨(W)、铂(Pt)、铝(Al)、铜(Cu)及银(Ag)中的至少一种。
作为示例，位于所述字线电极16与所述位线12之间的所述底部电极13、所述电阻层14及所述顶部电极15共同构成阻变元件，所述阻变元件与位于其内侧的所述位线12及位于其外侧的所述字线电极16共同构成阻变式存储单元；所述半导体器件结构包括若干个间隔排布所述位线12及若干个间隔排布的字线电极16，所述字线电极16沿所述位线12排布的方向延伸，以将所述位线12外围的所述阻变元件依次串接。本发明制作的所述半导体器件结构的等效电路图如图12所示。
作为示例，所述半导体器件结构包括至少两个自所述衬底10向上堆叠的所述阻变式存储单元，且相邻两所述阻变式存储单元之间具有间隙。其中，图11以所述半导体期间结构包括两个自所述衬底10向上堆叠的所述阻变式存储器，但实际示例中并不依次为限。
作为示例，所述半导体器件结构还包括介质层18，所述介质层18位于自所述衬底10向上堆叠的所述阻变式存储单元之间，即所述介质层18位于上下相邻两层所述字线电极16之间。
作为示例所述半导体器件结构还包括隔离层17，所述隔离层17位于衬底10的表面，且位于所述阻变式存储单元与所述衬底10之间，即所述隔离层17位于最底层所述字线电极16与所述衬底10之间。所述隔离层17可以为埋氧层，所述隔离层17的材料可以包括二氧化硅。
如上所述，本发明的半导体器件结构及其制作方法，所述半导体器件结构包括：衬底；位线，悬空于所述衬底之上；底部电极，包围所述位线；电阻层，包围所述底部电极；顶部电极，包围所述电阻层；及字线电极，位于所述顶部电极外围，且于所述顶部电极接触连接。本发明制备的半导体器件结构可以在单位面积下实现器件的多层堆叠，可以有效提高器件的集成度，大大提高器件单位面积下的存储容量；本发明制备的半导体器件结构不需要选通管，具有较好的整流特性，且阻态分布差异性小，阻态分布更加均匀。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (18)
1.一种半导体器件结构，其特征在于，包括：
衬底；
位线，悬空于所述衬底之上；
底部电极，包围所述位线；
电阻层，包围所述底部电极；
顶部电极，包围所述电阻层；及
字线电极，位于所述顶部电极外围，且于所述顶部电极接触连接。
2.根据权利要求1所述的半导体器件结构，其特征在于：所述位线为纳米片。
3.根据权利要求1所述的半导体器件结构，其特征在于：所述位线的材料包括绝缘体上硅，所述位线的厚度为10纳米～100纳米。
4.根据权利要求1所述的半导体器件结构，其特征在于：所述底部电极的材料包括氮化钛、氮化钽、钨及铂中的至少一种，所述底部电极的厚度为3纳米～30纳米。
5.根据权利要求1所述的半导体器件结构，其特征在于：所述电阻层的材料包括氧化铪、氧化钽及氧化钨中的至少一种，所述电阻层的厚度为30纳米～100纳米。
6.根据权利要求1所述的半导体器件结构，其特征在于：所述顶部电极的材料包括氮化钛、氮化钽、钨及铂中的至少一种，所述顶部电极的厚度为3纳米～30纳米。
7.根据权利要求1所述的半导体器件结构，其特征在于：所述位线的截面形状呈圆角矩形。
8.根据权利要求1至7中任一项所述的半导体器件结构，其特征在于：位于所述字线电极与所述位线之间的所述底部电极、所述电阻层及所述顶部电极共同构成阻变元件，所述阻变元件与位于其内侧的所述位线及位于其外侧的所述字线电极共同构成阻变式存储单元；所述半导体器件结构包括若干个间隔排布所述位线及若干个间隔排布的字线电极，所述字线电极沿所述位线排布的方向延伸，以将所述位线外围的所述阻变元件依次串接。
9.根据权利要求8所述的半导体器件结构，其特征在于：所述半导体器件结构包括至少两个自所述衬底向上堆叠的所述阻变式存储单元，且相邻两所述阻变式存储单元之间具有间隙。
10.根据权利要求9所述的半导体器件结构，其特征在于：所述半导体器件结构还包括介质层，所述介质层位于自所述衬底向上堆叠的所述阻变式存储单元之间。
11.根据权利要求8所述的半导体器件结构，其特征在于：所述半导体器件结构还包括隔离层，所述隔离层位于衬底的表面，且位于所述阻变式存储单元与所述衬底之间。
12.一种半导体器件结构的制作方法，其特征在于，包括步骤：
提供一衬底；
于所述衬底上形成由下至上依次交替叠置的牺牲层及位线材料层；
刻蚀所述位线材料层及所述牺牲层以形成鳍形结构，所述鳍形结构包括由下至上依次交替叠置的牺牲单元及位线单元；
选择性去除所述鳍形结构中的牺牲单元，以获得悬空的位线；
形成包围所述位线的底部电极；
形成包围所述底部电极的电阻层；
形成包围所述电阻层的顶部电极；及
形成位于所述顶部电极外围且与所述顶部电极接触连接的字线电极。
13.根据权利要求12所述的半导体器件结构的制作方法，其特征在于，形成的所述牺牲层包括埋氧层，所述牺牲层的厚度为10纳米～200纳米；形成的所述位线材料层包括绝缘体上硅，所述位线材料层的厚度为10纳米～100纳米。
14.根据权利要求12所述的半导体器件结构的制作方法，其特征在于：选择性去除所述鳍形结构中的牺牲单元，以获得悬空的位线包括如下步骤：
选择性去除所述牺牲单元；
采用热氧化工艺于所述位线单元表面形成包围所述位线单元的热氧化层；
去除所述热氧化层以形成截面形状呈圆角矩形的纳米片作为所述位线。
15.根据权利要求14所述的半导体器件结构的制作方法，其特征在于：形成所述位线之后还包括将所得结构进行退火处理的步骤。
16.根据权利要求15所述的半导体器件结构的制作方法，其特征在于：于氢气气氛下将所得结构进行退火处理，退火温度为800℃～1200℃，退火时间为5分钟～8小时。
17.根据权利要求12所述的半导体器件结构的制作方法，其特征在于：形成的所述牺牲层及所述位线材料层的层数均至少为两层；于上下相邻两所述顶部电极的外围形成所述字线电极之间还包括于已形成的所述字线电极的上表面形成介质层的步骤。
18.根据权利要求12所述的半导体器件结构的制作方法，其特征在于：形成包围所述底部电极的电阻层的同时于所述衬底的表面形成隔离层。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811350002.8A CN111192897A (zh) | 2018-11-14 | 2018-11-14 | 半导体器件结构及其制作方法 |
| TW108126293A TWI689992B (zh) | 2018-11-14 | 2019-07-25 | 半導體元件結構及其製作方法 |
| US16/681,893 US11011703B2 (en) | 2018-11-14 | 2019-11-13 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811350002.8A CN111192897A (zh) | 2018-11-14 | 2018-11-14 | 半导体器件结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111192897A true CN111192897A (zh) | 2020-05-22 |
Family
ID=70710470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811350002.8A Withdrawn CN111192897A (zh) | 2018-11-14 | 2018-11-14 | 半导体器件结构及其制作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11011703B2 (zh) |
| CN (1) | CN111192897A (zh) |
| TW (1) | TWI689992B (zh) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130042779A (ko) * | 2011-10-19 | 2013-04-29 | 삼성전자주식회사 | 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
| US8395139B1 (en) * | 2011-12-06 | 2013-03-12 | Nanya Technology Corp. | 1T1R resistive memory device and fabrication method thereof |
| KR20130075348A (ko) * | 2011-12-27 | 2013-07-05 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체장치 및 그 제조 방법 |
| US9768234B2 (en) * | 2014-05-20 | 2017-09-19 | Crossbar, Inc. | Resistive memory architecture and devices |
| US20180315794A1 (en) * | 2017-04-26 | 2018-11-01 | Sandisk Technologies Llc | Methods and apparatus for three-dimensional nonvolatile memory |
| US10283710B2 (en) * | 2017-09-05 | 2019-05-07 | Sandisk Technologies Llc | Resistive random access memory device containing replacement word lines and method of making thereof |
-
2018
- 2018-11-14 CN CN201811350002.8A patent/CN111192897A/zh not_active Withdrawn
-
2019
- 2019-07-25 TW TW108126293A patent/TWI689992B/zh active
- 2019-11-13 US US16/681,893 patent/US11011703B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20200259082A1 (en) | 2020-08-13 |
| TWI689992B (zh) | 2020-04-01 |
| TW202018823A (zh) | 2020-05-16 |
| US11011703B2 (en) | 2021-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI659416B (zh) | 個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列，形成記憶體單元陣列之一層之方法及形成個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列之方法 | |
| TWI768783B (zh) | 電容器陣列、記憶體胞元陣列、形成電容器陣列之方法、及形成記憶體胞元陣列之方法 | |
| US9853091B2 (en) | Side bottom contact RRAM structure | |
| KR20200135869A (ko) | 3차원 메모리 소자에서의 계단 형성 | |
| CN108040501A (zh) | 有五重存储器堆叠结构配置的三维nand器件 | |
| US10741760B2 (en) | Resistive random access memory device for 3D stack and memory array using the same and fabrication method thereof | |
| US20150279850A1 (en) | Transistor device with gate bottom isolation and method of making thereof | |
| CN106158899A (zh) | 改进电阻式随机存取存储器（RRAM）的保持性能的高k方案 | |
| CN106058044A (zh) | 高密度电阻性随机存取存储器（rram） | |
| US9118008B2 (en) | Field focusing features in a ReRAM cell | |
| WO2014003396A1 (ko) | 수직형 저항 변화 메모리 소자 및 그 제조방법 | |
| JP2018157155A (ja) | 半導体記憶装置およびその製造方法 | |
| TWI572073B (zh) | 電阻式隨機存取記憶體及其製造方法 | |
| CN113540099A (zh) | 存储器器件及其制造方法 | |
| CN111430355A (zh) | 半导体器件结构及其制作方法 | |
| US9812641B2 (en) | Non-volatile memory device and methods for fabricating the same | |
| US9114980B2 (en) | Field focusing features in a ReRAM cell | |
| CN111192897A (zh) | 半导体器件结构及其制作方法 | |
| CN113196483B (zh) | 三维存储器件及其形成方法 | |
| TWI580086B (zh) | 記憶體裝置及其製造方法 | |
| CN114930530A (zh) | 一种三维铁电存储器、制作方法及电子设备 | |
| CN105448926B (zh) | 记忆元件及其制造方法 | |
| JP2023045036A (ja) | トランジスタ、半導体記憶装置、及びトランジスタの製造方法 | |
| CN117202670A (zh) | 一种半导体结构及其制备方法 | |
| CN105428362B (zh) | 记忆元件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication |
Application publication date: 20200522 |
|
| WW01 | Invention patent application withdrawn after publication |