CN103545276B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体装置及其制造方法，所述半导体装置包括交替并竖直地堆叠在基板上的多个第一绝缘层和多个第二层。所述多个第二层中的每个第二层包括通过第二绝缘层水平分离的水平电极。接触塞贯穿所述多个第一绝缘层和所述多个第二层中的第二绝缘层。

Description

半导体装置及其制造方法
本申请要求于2012年7月11日在韩国知识产权局提交的第10-2012-0075595号韩国专利申请的优先权，该申请的公开通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置，更具体地说，涉及一种垂直型半导体装置及其制造方法。
背景技术
为了满足优异的性能和低成本而已经使半导体装置高度集成。存储装置的集成密度对于决定产品的价格是很重要的因素。在传统的二维（2D）存储装置中，集成密度主要通过存储单元的占用面积来决定，存储单元的占用面积受精细图案形成技术的水平影响。然而，通过高成本的设备执行的这种精细图案形成技术会限制2D半导体存储装置的集成密度。
为了克服这些限制，已经提出了包括三维布置的存储单元的三维（3D）存储装置。然而，对于大量生产3D存储装置，需要相对于2D存储装置减少每比特的制造成本并获得可靠的产品特性的工艺技术。
发明内容
根据本发明构思的示例性实施例，半导体装置包括竖直堆叠在基板上的多个水平电极。多个第一绝缘层均设置在所述多个水平电极中的相应的一对水平电极之间。多个第二绝缘层均设置在所述多个第一绝缘层中的相应的一对第一绝缘层之间并与所述多个水平电极中的相应的一个水平电极设置在同一竖直平面。接触结构贯穿第一绝缘层和第二绝缘层。接触结构与第一绝缘层和第二绝缘层接触。
根据本发明构思的示例性实施例，半导体装置包括设置在基板上的堆叠结构。堆叠结构包括顺序地依次堆叠的四个或更多个第一绝缘层和四个或更多个第二绝缘层。接触结构贯穿堆叠结构。四个或更多个水平电极在第一绝缘层之间延伸。第一绝缘层和第二绝缘层与接触结构接触。第一绝缘层与第二绝缘层包括不同的材料。
根据本发明构思的示例性实施例，在基板上交替地堆叠多个第一绝缘层和多个第二绝缘层。通过局部地蚀刻所述多个第二绝缘层使在所述多个第二绝缘层之间形成空间。所述空间被所述多个第一绝缘层和所述多个第二绝缘层的剩余部分限制。在所述空间中设置水平电极。接触结构贯穿所述多个第一绝缘层和所述多个第二绝缘层的剩余部分。
根据本发明构思的示例性实施例，半导体装置包括交替并竖直地堆叠在基板上的多个第一绝缘层和多个第二层。所述多个第二层均包括与第二绝缘层水平分离的水平电极。接触塞贯穿所述多个第一绝缘层和所述多个第二层的第二绝缘层。
附图说明
通过参照本发明构思的附图对本发明构思的示例性实施例进行的详细描述，本发明构思的这些和其它特征将变得更加清楚，附图中：
图1是示出根据本发明构思的示例性实施例的半导体装置的框图；
图2是示意性地示出图1的存储单元阵列的框图；
图3是示出根据本发明构思的示例性实施例的半导体装置及其制造方法的平面图；
图4至图11是沿图3的线A-A'和线B-B'截取的剖视图。
图12是示出根据本发明构思的示例性实施例的半导体装置及其制造方法的平面图；
图13是沿图12的线A-A'和线B-B'截取的剖视图；
图14是示出根据本发明构思的示例性实施例的半导体装置及其制造方法的平面图；
图15是沿图14的线A-A'和线B-B'截取的剖视图。
图16至图19是示出根据本发明构思的一些示例性实施例的形成剩余绝缘层的工艺的平面图；
图20至图21是示出根据本发明构思的示例性实施例的形成剩余绝缘层的工艺的平面图；
图22是示出根据本发明构思的示例性实施例的半导体装置及其制造方法的平面图；
图23至图25是沿图22的线A-A'和线B-B'截取的剖视图；
图26和图27是示出沿图3的线A-A'和线B-B'截取的根据本发明构思的示例性实施例的形成第一导电区域的工艺的剖视图；
图28和图29是示出沿图3的线A-A'和线B-B'截取的根据本发明构思的示例性实施例的形成第一导电区域的工艺的剖视图；
图30A至图30D是示出根据本发明构思的一些示例性实施例的存储元件的剖视图；
图31A至图31D是示出根据本发明构思的示例性实施例的存储元件的剖视图；
图32是示出根据本发明构思的示例性实施例的导电线之间的互连的示例的平面图；
图33和图35是沿图32的线A-A'截取的剖视图，图34和图36是沿图32的线B-B'截取的剖视图；
图37是示出根据本发明构思的示例性实施例的导电线之间的互连的示例的平面图；
图38和图40是沿图37的线A-A'截取的剖视图，图39和图41是沿图37的线B-B'截取的剖视图；
图42和图43是示出根据本发明构思的示例性实施例的导电线之间的互连的示例的平面图；
图44是示出根据本发明构思的示例性实施例的存储单元区域和焊盘接触区域的平面图；
图45是沿图44的线C-C'截取的剖视图；
图46和图47是示出根据本发明构思的示例性实施例的形成焊盘接触区域和外围电路区域的工艺的剖视图；
图48是示出根据本发明构思的示例性实施例的包括半导体装置的存储系统的示例的示意性框图；
图49是示出根据本发明构思的示例性实施例的包括半导体装置的存储卡的示例的示意性框图；
图50是示出根据本发明构思的示例性实施例的包括半导体装置的信息处理系统的示例的示意性框图。
具体实施方式
将参照附图来更详细地描述本发明构思的示例性实施例。然而，本发明构思可以以不同的形式实施，并且不应该被解释为局限于在此阐述的实施例；当然，提供的这些示例性实施例使得本公开将完全且完整，而且会将示例实施例的构思充分地传达给本领域的普通技术人员。在图中，为清晰起见，夸大层和区域的厚度。在整个说明书和附图中，相同的标号表示相同的元件，因此将省略对它们的描述。
将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接或结合到所述另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，则不存在中间元件。如这里使用的，术语“和/或”包括一个或多个相关列出项的任意和所有组合。用来描述元件或层之间的关系的其它词语以相似的方式（例如，“在……之间”对“直接在……之间”、“邻近”对“直接邻近”、“在……上”对“直接在……上”）来解释。
将理解的是，尽管在这里可使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
为了易于描述如附图所示的一个元件或特征与其它元件或特征的关系，这里可以使用诸如“在……之下”、“在……下方”、“下面的”、“在……上方”和“上面的”等空间相对术语。将理解的是，除了附图中描绘的方位之外，空间相对术语还意在包含装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将随后位于其它元件或特征“上方”。因此，示例性术语“在……下方”可包含“在……上方”和“在……下方”两种方位。该装置可被另外定位（旋转90度或在其它方位）并相应地解释这里使用的空间相对描述符。
这里使用的术语仅出于描述具体实施例的目的，并不意图限制示例实施例。除非上下文另外明确指出，否则如这里所使用的单数形式“一个”、“一种”和“该”也意图包括复数形式。如这里使用的，术语“和/或”包括一个或多个相关列出项的任意和所有组合。进一步将理解的是，如果这里使用术语“包括”和/或“包含”，则说明存在陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在这里参照作为示例性实施例的理想化实施例的示意图的剖视图来描述本发明构思的示例实施例。这样，预计将出现例如由制造技术和/或公差引起的示出的形状的变化。因此，本发明构思的示例性实施例不应被解释为局限于这里示出的区域的特定形状，而是将包括例如由制造所造成的形状上的偏差。例如，示出为矩形的注入区域可以在其边缘具有圆形或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋置区域可导致在埋置区域和通过其发生注入的表面之间的区域中出现一定程度的注入。因而，附图中示出的区域实质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图对示例实施例的范围进行限制。
除非另有定义，否则这里使用的所有术语（包括技术术语和科学术语）具有与本发明构思的示例实施例所属的领域中的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确这样定义，否则术语（例如在通用的词典中定义的术语）应被解释为具有与相关领域的环境中它们的意思相一致的意思，而将不以理想的或过于正式的含义来解释它们的意思。
图1是示出根据本发明构思的示例性实施例的半导体装置的框图。参照图1，根据本发明构思的示例性实施例的非易失性存储装置包括存储单元阵列10、地址解码器20、读/写电路30、数据输入/输出电路40和控制逻辑50。
存储单元阵列10通过多条字线WL连接到地址解码器20，通过多条位线BL连接到读/写电路30。存储单元阵列10包括多个存储单元（未示出）。存储单元阵列10在每个单元中可以储存一个或多个比特。
地址解码器20通过字线WL连接到存储单元阵列10。地址解码器20根据控制逻辑50的控制来操作。地址解码器20可以接收来自外部的地址ADDR。地址解码器20对接收的地址ADDR中的行地址解码，以从字线WL中选择相应的字线。另外，地址解码器20对地址ADDR中的列地址解码，并将解码后的列地址发送到读/写电路30。例如，地址解码器20可以包括诸如行解码器、列解码器和地址缓冲器的元件。
读/写电路30通过位线BL连接到存储单元阵列10。读/写电路30可以通过数据线DL连接到数据输入/输出电路40。读/写电路30可以根据控制逻辑50的控制来操作。响应于该控制，读/写电路30接收来自地址解码器20的解码后的列地址，并利用解码后的列地址选择位线BL。例如，读/写电路30接收来自数据输入/输出电路40的数据并将接收的数据写在存储单元阵列10中。读/写电路30读取来自存储单元阵列10的数据并将读取的数据发送到数据输入/输出电路40。读/写电路30读取来自存储单元阵列10的第一存储区域（未示出）的数据，并将读取的数据写在存储单元阵列10的第二存储区域（未示出）中。例如，读/写电路30可以执行复制-返回操作。
读/写电路30可以包括包含页缓冲器（未示出）或页寄存器（未示出）与列选择电路（未示出）的元件。作为另一示例，读/写电路30可以包括包含读出放大器（sensingamplifier）、写驱动器和列选择电路的元件。
数据输入/输出电路40通过数据线DL连接到读/写电路30。数据输入/输出电路40根据控制逻辑50的控制来操作。数据输入/输出电路40与外部交换数据DATA。例如，数据输入/输出电路40通过数据线DL将数据DATA发送到读/写电路30。数据输入/输出电路40将通过数据线DL从读/写电路30发送的数据DATA输出到外部。例如，数据输入/输出电路40可以包括数据缓冲器（未示出）。
控制逻辑50连接到地址解码器20、读/写电路30和数据输入/输出电路40。控制逻辑50控制3D半导体装置的操作。控制逻辑50响应于从外部发送的控制信号CTRL来操作。
图2是作为图1的存储单元阵列10的示例示出的框图。参照图2，存储单元阵列10可以包括多个存储块BLK1至BLKh。存储块BLK1至BLKh中的每个存储块可以具有垂直3D结构。例如，存储块BLK1至BLKh中的每个存储块可以包括沿彼此相交的第一至第三方向延伸的结构。例如，存储块BLK1至BLKh中的每个存储块包括沿第三方向延伸的多个单元字符串（未示出）。
将参照图3至图11来描述根据本发明构思的示例性实施例的半导体装置及其制造方法。图3是示出根据本发明构思的示例性实施例的半导体装置的平面图。图4至图11是沿图3的线A-A'和线B-B'截取的剖视图。
参照图3和图4，提供基板100。基板100可以包括硅基板、锗基板或硅锗基板。基板100可以包括具有第一导电类型的掺杂区域。例如，第一导电类型可以是p型。第一导电区域101设置在基板100中。第一导电区域101可以被构造成向基板100施加特定电压。第一导电区域101可以是设置在基板100的上部区域中的掺杂区域。例如，第一导电区域101可以具有与基板100的导电类型相同的导电类型，并且可以具有比基板100的掺杂浓度高的掺杂浓度。例如，第一导电区域101可以具有沿x方向延伸的线形状。可以通过离子注入工艺来形成第一导电区域101。
在基板100上形成缓冲绝缘层105。缓冲绝缘层105可以包括硅氧化物层。缓冲绝缘层105可以利用热氧化工艺形成。第二绝缘层110和第一绝缘层120交替地堆叠在缓冲绝缘层105上。根据示例性实施例，第一绝缘层120的数量和第二绝缘层110的数量可以为四个或更多个。例如，一对第一绝缘层120和第二绝缘层110可以反复地形成十次或更多次。第二绝缘层110和第一绝缘层120可以包括相对于彼此具有蚀刻选择性的材料。例如，当使用特定蚀刻方法蚀刻第二绝缘层110时，第一绝缘层120可以包括对于该特定蚀刻方法蚀刻速率比第二绝缘层110的蚀刻速率低得多的材料。根据第二绝缘层110的蚀刻速率与第一绝缘层120的蚀刻速率的比率可以定量地表示蚀刻选择性。例如，第二绝缘层110可以包括具有相对于第一绝缘层120的1:10至1:200（或1:30至1:100）的蚀刻选择性的材料。例如，第二绝缘层110可以包括硅氮化物层、硅氮氧化物层和/或多晶硅层。第一绝缘层120可以包括硅氧化物层。绝缘层110和120可以通过化学气相沉积（CVD）来形成。
参照图3和图5，利用各向异性蚀刻工艺穿过绝缘层110和120形成单元孔125以暴露基板100。
参照图3和图6，顺序地形成半导体层130和间隙填充绝缘层140以填充每个单元孔125。可以以半导体层130不完全填充单元孔125的方式来共形地形成半导体层130。例如，半导体层130可以形成为共形地覆盖绝缘层110和120的侧壁和基板100的顶表面。绝缘层110和120的侧壁与基板100的顶表面限定单元孔125。间隙填充绝缘层140可以形成为填充设置有半导体层130的单元孔125。半导体层130和间隙填充层140可以覆盖第一绝缘层120中的最上面的第一绝缘层120的顶表面。可选择地，半导体层130可以填充单元孔125。在这种情况下，不需要提供间隙填充绝缘层140。
例如，半导体层130可以包括具有第一导电类型的多晶硅层。间隙填充绝缘层140可以包括硅氧化物层或硅氮氧化物层。可选择地，半导体层130可以包括导电层（例如，掺杂半导体层、金属层、导电金属氮化物层、硅化物层）或纳米结构（例如，碳纳米结构或石墨烯层）。根据示例性实施例，可以利用化学气相沉积工艺或原子层沉积（ALD）工艺形成半导体层130和间隙填充绝缘层140。
参照图3和图7，可以将半导体层130、分离区域126形成为穿过间隙填充绝缘层140、绝缘层110和120暴露基板100。可以通过绝缘层110和120的侧壁以及基板100的顶表面来对分离区域126划定界限。例如，分离区域126可以形成为具有沿x方向延伸的沟槽形状结构。
参照图3和图8，可以部分去除被分离区域126暴露的第二绝缘层110以形成凹进区域144。例如，凹进区域144可以是通过去除第二绝缘层110产生的空区域。在第二绝缘层110包括硅氮化物层或硅氮氧化物层的情况下，可以利用包含磷酸的蚀刻溶液来执行凹进区域144的形成。每个凹进区域144可以形成为部分暴露半导体层130的侧壁。例如，即使在形成凹进区域144之后，在第一绝缘层120之间仍可以剩余第二绝缘层110的部分（在下文中，称为剩余绝缘层111）。在平面图中，剩余绝缘层111可以形成为与第一导电区域101叠置。将参照图16至图21更详细地描述剩余绝缘层111的形成。
参照图3和图9，在凹进区域144中形成存储元件135和水平电极PG。例如，可以将存储层（未示出）和导电层（未示出）顺序地形成在凹进区域144中和分离区域126中。存储元件135和水平电极PG可以通过去除位于分离区域126中或位于凹进区域144的外部的存储层和导电层的一部分来形成。例如，存储元件135可以包括隧道绝缘层（未示出）、隧道绝缘层上的电荷存储层（未示出）和电荷存储层上的阻挡绝缘层（未示出）。可选择地，存储元件135可以为可变电阻图案。第一绝缘层120使水平电极PG彼此竖直地分隔开。水平电极PG可以包括掺杂硅层、金属层、金属硅化物层和/或导电金属氮化物层。将参照图30A至图30D以及图31A至图31D更详细地描述存储元件135和水平电极PG。
在基板100的被分离区域126暴露的上部中形成杂质区域102。杂质区域102可以包括与基板100的导电类型不同的导电类型（例如，第二导电类型或n型）并且具有比基板100的浓度高的浓度。杂质区域102可以是沿x方向延伸的线形状。杂质区域102可以起半导体装置的共源线（common source lines）的作用。
参照图3和图10，形成分离层145以填充分离区域126。例如，绝缘层（未示出）可以形成在分离区域126中，并且可以形成在图9的间隙填充绝缘层140的上表面上。例如，绝缘层可以包括硅氧化物层和/或硅氮氧化物层。可以执行平坦化工艺以去除绝缘层（未示出）、图9的间隙填充绝缘层140和图9的半导体层130。在这种情况下，分离层145留在分离区域126中并且图9的间隙填充绝缘层140留在单元孔125中，以分别形成分离层145和间隙填充绝缘图案141。图9的间隙填充绝缘层140被定位在每个单元孔125中以形成间隙填充绝缘图案141。
在单元柱PL上形成第二导电区域132。例如，可以去除单元柱PL的上部，并且可以沉积掺杂多晶硅层或金属层。例如，第二导电区域132可以包括n型半导体的掺杂图案。第二导电区域132可以起半导体装置的漏区的作用。利用化学气相沉积形成第一层间绝缘层114以覆盖第二导电区域132。第一层间绝缘层114可以包括硅氧化物层和/或硅氮化物层。
参照图3和图11，穿过剩余绝缘层111形成接触塞（contact plug）CTS。接触塞CTS通过第一层间绝缘层114、第一绝缘层120和剩余绝缘层111电连接到第一导电区域101。在示例性实施例中，当半导体装置可以包括接触塞CTS时，可以沿剩余绝缘层111延伸所沿的方向布置接触塞CTS。例如，接触塞CTS可以沿x方向布置。接触塞CTS形成在接触孔128中并且与通过接触孔128暴露的第一导电区域101接触。接触孔128可以通过利用各向异性蚀刻工艺来形成。接触塞CTS可以包括金属层、导电金属氮化物层、金属硅化物层和/或掺杂的半导体层。在接触塞CTS包括金属的情况下，在接触塞CTS和第一导电区域101之间可以形成金属氮化物层。
将参照图3和图11来描述根据本发明构思的示例性实施例的半导体装置。半导体包括水平电极PG、单元柱PL和接触塞CTS。水平电极PG顺序地堆叠在基板100上。水平电极PG通过分离层145彼此水平分离并且分离层145沿x方向延伸。在分离层145下方的基板100中设置杂质区域102。杂质区域102可以包括具有与基板100的导电类型不同的导电类型的掺杂区域。杂质区域102可以起半导体装置的共源线的作用。
单元柱PL穿过水平电极PG连接到基板100。在示例性实施例中，水平柱PL包括邻近于分离层145的第一列单元柱和邻近于剩余绝缘层111的第二列单元柱。存储元件135设置在单元柱PL和水平电极PG之间。例如，每个存储元件135可以包括隧道绝缘层、隧道绝缘层上的电荷存储层和电荷存储层上的阻挡绝缘层。可选择地，每个存储元件135可以包括可变电阻图案。
第一绝缘层120使水平电极PG彼此竖直地分离。剩余绝缘层111设置在第一绝缘层120之间。剩余绝缘层111与水平电极PG中的相应的水平电极PG定位在同一平面。例如，水平电极PG部分填充第一绝缘层之间的层间区域，剩余绝缘层111填充层间区域的剩余部分。剩余绝缘层111的顶表面和底表面与第一绝缘层120接触。每个剩余绝层111沿分离层145延伸所沿的方向延伸。例如，分离层145可以沿x方向延伸。水平电极PG可以包括插入在单元柱PL和剩余绝缘层111之间的部分。剩余绝缘层111可以包括具有相对于第一绝缘层120的蚀刻选择性的材料。例如，在第一绝缘层120包括硅氧化物层的情况下，剩余绝缘层111可以包括硅氮化物层、硅氮氧化物层和/或多晶硅层。
接触塞CTS通过贯穿第一绝缘层120和剩余绝缘层111连接到的基板100的第一导电区域101。接触塞CTS与第一绝缘层120和剩余绝缘层111接触。例如，第一导电区域101可以包括具有与基板100的导电类型相同的导电类型并具有比基板100的浓度高的浓度的掺杂区域。第一绝缘层120和剩余绝缘层111使接触塞CTS与水平电极PG电分离。在示例性实施例中，当半导体装置包括接触塞CTS时，接触塞CTS可以沿剩余绝缘层111延伸所沿的方向布置。例如，剩余绝缘层111沿x方向延伸。接触塞CTS可以分隔开可比沿x方向布置的单元柱PL之间的距离大的距离。
通过在基板100上堆叠更多的层可以使存储元件135的数量增加。在这样的情况下，围绕接触塞CTS的剩余绝缘层111可以消除使接触塞CTS与水平电极PG隔离的附加绝缘层。附加绝缘层可以具有防止附加绝缘层电击穿所需的厚度，因此这种消除使垂直型半导体存储单元的集成密度增加。
根据本发明构思的示例性实施例，第二绝缘层110的一部分剩余，接触塞CTS贯穿第二绝缘层110的剩余部分。接触塞CTS的这种结构能够省略形成附加绝缘层以使水平电极PG与接触塞CTS电分离的工艺。例如，利用没有形成附加绝缘层的工艺步骤的简化工艺可以制造半导体装置的接触结构。此外，这种省略附加绝缘层减小了设置有接触塞CTS的接触孔128的尺寸，因此，半导体装置使存储单元的集成密度增加。
将参照图12和图13来描述根据本发明构思的示例性实施例的半导体装置。图12是示出根据本发明构思的示例性实施例的半导体装置及其制造方法的平面图。图13是沿图12的线A-A'和线B-B'截取的剖视图。除了接触塞CTS的结构以外，图12和图13的示例性实施例与图3至图11的示例性实施例基本相似。为了简洁起见，将不再更进一步详细地描述先前示出并描述的元件和特征。
根据示例性实施例的图12的接触塞CTS沿剩余绝缘层111延伸所沿的方向延伸。例如，剩余绝缘层111沿x方向延伸，并形成在暴露基板100的一部分的沟槽129中。例如，接触塞CTS包括沿分离层145延伸的线形状的水平部分。第一导电区域101沿接触塞CTS的延伸方向延伸并电连接到接触塞CTS。例如，沟槽129可以利用各向异性蚀刻工艺形成。剩余绝缘层111的侧壁、第一绝缘层120的侧壁和基板100的顶表面可以对沟槽129划定界限。
将参照图14和图15来描述根据本发明构思的示例性实施例的半导体装置。图14是示出根据本发明的示例性实施例的半导体装置及其制造方法的平面图，图15是沿14的线A-A'和线B-B'截取的剖视图。除了单元柱PL的形状和单元柱PL与水平电极PG之间的结构关系以外，图14和图15的这个示例性实施例与图3至图11的示例性实施例基本相似。为了简洁起见，将不再更进一步详细地描述该示例的先前示出并描述的元件和特征。
沿x方向布置的第二间隙填充绝缘图案142使图14的单元柱PL彼此分离。每个单元柱PL具有用第一间隙填充绝缘图案141填充的“U”形结构。每个第一间隙填充绝缘图案141具有与单元柱PL中的相对应的一个单元柱PL的宽度基本相同的宽度，并且每个第一间隙填充绝缘图案141与第二间隙填充绝缘图案142接触。例如，沟槽127可以形成为暴露基板100。在沟槽127（未示出）中可以形成半导体层（未示出）和绝缘层（未示出）。其后，可以沿x方向划分半导体层（未示出）和绝缘层（未示出）以形成单元柱PL。第二间隙填充绝缘图案142形成在单元柱PL之间。第二间隙填充绝缘图案142可以包括硅氧化物层和/或硅氮氧化物层。
根据示例性实施例，利用插入在水平电极PG与剩余绝缘层111之间的单元柱PL使水平电极PG与剩余绝缘层111分离。例如，单元柱PL和第二间隙填充绝缘层142使沿接触塞CTS的侧壁设置的剩余绝缘层111和第一绝缘层120与水平电极PG分离。剩余绝缘层111与单元柱PL的侧壁接触。
图16至图19是示出根据本发明构思的示例性实施例的形成剩余绝缘层111的工艺的平面图。为简洁起见，将不再更进一步详细地描述该示例的先前示出并描述的元件和特征。
图16示出了形成参照图7和图8描述的凹进区域的工艺的中间步骤。第一绝缘层120包括被分离区域126分开的第一子介电层RG1和第二子介电层RG2。第一子介电层RG1的宽度可以比第二子介电层RG2的宽度小。可以利用相对于第一绝缘层120选择性地蚀刻第二绝缘层110的蚀刻溶液来去除第二绝缘层110。可以通过分离区域126供应蚀刻溶液。如图17中所示，蚀刻溶液可以流动到第一绝缘层之间的空间中以沿水平方向蚀刻第二绝缘层110。图17中的箭头表示蚀刻溶液的流入方向。蚀刻溶液可以各向同性地蚀刻第二绝缘层110。例如，可以将第二绝缘层110蚀刻成具有距离分离区域126基本相同的横向深度（例如，沿y轴方向）。此外，作为水平蚀刻第二绝缘层110的结果而部分暴露单元柱PL。
参照图18，在水平蚀刻工艺的中间阶段中，从具有比第二子介电层RG2的宽度小的宽度的第一子介电层RG1中的区域中完全去除第二绝缘层110。相反，第二绝缘层110剩余在具有比第一子介电层的宽度大的宽度的第二子介电层RG2中的区域中。在水平蚀刻工艺的最后阶段，如图19中所示，完全暴露所有单元柱PL的侧壁，因此，去除除剩余绝缘层111以外的第二绝缘层110。剩余绝缘层111位于两个阵列的单元柱PL之间的局部区域中。例如，在第一子介电层RG1和第二子介电层RG2分别具有d1和d2的宽度的情况下，剩余绝缘层111的宽度d3等于d2－2×d1的宽度。例如，第二子介电层RG2的宽度d2可以大于第一子介电层RG1的宽度d1的两倍。
如图19中所示，剩余绝缘层111插入在第一分离区域126_a和第二分离区域126_b之间。例如，第一分离区域126_a位于剩余绝缘层111左侧的RG1和RG2之间，第二分离区域126_b位于剩余绝缘层111右侧的RG1和RG2之间。剩余绝缘层111置于第一分离区域126_a和第二分离区域126_b之间。如果以与分离区域126_a和126_b的横向蚀刻速率相同的横向蚀刻速率蚀刻第二绝缘层，则第一分离区域126_a和剩余绝缘层111之间的距离d5可以与第二分离区域126_b和剩余绝缘层111之间的距离d6基本相同。剩余绝缘层111的宽度d3可以比分离区域126的宽度d4宽。
可选择地，在图18中描述的阶段可以停止水平蚀刻工艺。在该情况下，一些单元柱PL贯穿剩余绝缘层111，并对其执行上面参照图9至图11描述的后续工艺。
图20至图21是示出根据本发明构思的示例性实施例的形成剩余绝缘层111的工艺的平面图。为了简洁起见，将不再更进一步详细地描述先前示出并描述的元件和特征。
如图21中所示，单元柱包括包含第一阵列的单元柱PL1和第二阵列的单元柱PL2的两种类型的阵列。第二阵列的单元柱PL2沿x轴移动预定距离。根据示例性实施例，第一子介电层RG1包括第一单元柱PL1和第二单元柱PL2，第二子介电层RG2包括两个第一阵列的单元柱PL1。两个第一阵列的单元柱PL1通过插入在它们之间的剩余绝缘层111彼此分隔开。
如图21中所示，当完全去除设置在第一子介电层RG1中的第二绝缘层110时，可以停止水平蚀刻工艺。贯穿第二子介电层RG2的单元柱PL可以被暴露。在第一子介电层和第二子介电层RG2具有d1和d2的宽度的情况下，剩余绝缘层111的宽度d3可以等于d2－d1的宽度。
图22是示出根据本发明构思的示例性实施例的半导体装置及其制造方法的平面图，图23至图25是沿图22的线A-A'和B-B'截取的剖视图。为简洁起见，将不再更进一步地详细描述该示例的先前示出并描述的元件和特征。
参照图22和图23，在基板100的上部区域中形成杂质区域102和第一导电区域101。杂质区域102共同连接到沿y方向和x方向都彼此分隔开的单元柱PL。杂质区域102可以利用离子注入工艺来形成。在示例性实施例中，杂质区域102可以形成为具有与基板100的导电类型不同的导电类型。第一导电区域101是沿x方向延伸的线形状掺杂区域。在示例性实施例中，第一导电区域101可以包括与基板100的导电类型相同的导电类型，并且可以具有比基板100的杂质浓度高的杂质浓度。
在提供有杂质区域102和第一导电区域101的基板100上形成缓冲绝缘层105。第一绝缘层120和水平电极PG交替地堆叠在缓冲绝缘层105上。在示例性实施例中，每个水平电极PG可以包括掺杂的半导体层。存储元件135形成在贯穿第一绝缘层120和水平电极PG的单元孔125中。存储元件135插入在单元孔125的侧壁和单元柱PL的侧壁之间。单元柱PL穿过存储元件135连接到杂质区域102。第二导电区域132形成在单元柱PL上。第二导电区域132可以通过部分去除单元柱PL的上部并在其上沉积掺杂多晶硅层或金属层来形成。在示例性实施例中，第二导电区域132可以包括n型杂质。形成第一层间绝缘层114以覆盖单元柱PL。
穿过第一绝缘层120和水平电极PG形成接触孔128以暴露基板100。例如，接触孔128形成为暴露第一绝缘层120和水平电极PG的侧表面。接触孔128可以通过执行各向异性蚀刻工艺来形成。接触塞CTS形成在接触孔128中。接触塞CTS分别连接到第一导电区域101。
参照图22和图24，第二绝缘层112部分地形成在被接触孔128暴露的水平电极PG的侧表面上。第二绝缘层112还形成在基板100的被接触孔128暴露的顶表面上。在示例性实施例中，第二绝缘层112可以包括可以通过对水平电极PG的侧表面进行热氧化形成的氧化层。
参照图22和图25，在接触孔128中形成接触塞CTS。接触塞CTS分别连接到第一导电区域101。在示例性实施例中，在形成接触塞CTS之间，还可以执行蚀刻工艺，以部分去除第二绝缘层112并且暴露第一导电区域101的顶表面。
每个第二绝缘层112形成为围绕接触塞CTS。例如，可以使每个第二绝缘层112成形为与接触塞CTS接触的环。第二绝缘层112和第一绝缘层120使接触塞CTS与水平电极PG电分离。
图26和图27是示出沿图3的线A-A'和线B-B'截取的根据本发明构思的示例性实施例的形成第一导电区域的工艺的剖视图。
参照图3和图26，在被缓冲绝缘层105和掩模层107暴露的基板100的顶表面上形成第一导电区域103。第一导电区域103可以包括金属层和/或金属硅化物层。在示例性实施例中，第一导电区域103形成为填充被掩模层107划定界限的间隙区域。可选择地，第一导电区域103可以通过在基板100上形成金属层和/或金属硅化物层并使其图案化来形成。第一导电区域103包括沿x方向延伸的线形状结构。
参照图3和图27，在设置有第一导电区域103得到的结构上交替地堆叠第二绝缘层110和第一绝缘层120。在示例性实施例中，在形成绝缘层110和120之前可以去除掩模层107。
可以以与参照图5至图11描述的方式相同的方式来完成后续的工艺，因此将省略进一步详细地描述。
图28和图29是示出沿图3的线A-A'和线B-B'截取的根据本发明构思的示例性实施例的形成第一导电区域的工艺的剖视图。
可以在形成水平电极PG之后形成图29的第一导电区域101。例如，如图28和图29中所示，可以通过离子注入工艺来形成第一导电区域101，这个步骤在形成贯穿剩余绝缘层111和第一绝缘层120的接触孔128之后来执行。在接触孔128的数量为两个或更多的情况下，第一导电区域101可以包括彼此分离的多个杂质区域，并且可以分别形成在多个接触孔128下方。
图30A至图30D是示出根据本发明构思的示例性实施例的存储元件的剖视图。
参照图30A，存储元件135包括：阻挡绝缘层135c，形成在水平电极PG上；隧道绝缘层135a，形成在单元柱PL上；电荷存储层135b，插入在阻挡绝缘层135c与隧道绝缘层135a之间。存储元件135部分插入在水平电极PG和第一绝缘层120之间。阻挡绝缘层135c可以包括诸如铝的氧化物层或铪的氧化物层的高k介电层。阻挡绝缘层135c可以包括包含多个层的多层结构。电荷存储层135b可以包括设置有导电纳米颗粒的绝缘层或电荷捕获层。例如，电荷捕获层可以包括硅氮化物层。隧道绝缘层135a可以包括硅氧化物层。
参照图30B至图30D，与图30A中示出的不同，存储元件135的至少一部分局部地插入在第一绝缘层120与单元柱PL之间。参照图30B，隧道绝缘层135a在第一绝缘层120与单元柱PL之间延伸，电荷存储层135b和阻挡绝缘层135c在第一绝缘层120和水平电极PG之间延伸。参照图30C，隧道绝缘层135a和电荷存储层135b在第一绝缘层120与单元柱PL之间延伸，阻挡绝缘层135c在第一绝缘层120和水平电极PG之间延伸。参照图30D，隧道绝缘层135a、电荷存储层135b和阻挡绝缘层135c在第一绝缘层120和单元柱PL之间延伸。
图31A至图31D是示出根据本发明构思的示例性实施例的存储元件的剖视图。
单元柱PL可以包括导电材料。例如，单元柱PL可以包括掺杂半导体层、金属层、导电金属氮化物层、硅化物层和/或纳米结构（例如，碳纳米管或石墨烯）。在示例性实施例中，存储元件135可以包括可变电阻图案。可变电阻图案可以包括具有可变电阻性质的材料。参照图31A，在水平电极PG和单元柱PL之间形成并定位存储元件135。参照图31B，存储单元135在第一绝缘层120和单元柱PL之间延伸，并在水平电极PG和单元柱PL之间进一步延伸。参照图31C，存储单元135形成在水平电极PG和单元柱PL之间，并在第一绝缘层120和水平电极PG之间进一步延伸。
存储元件135可以包括其电阻可以根据施加到其的热能而改变的材料（例如，相变材料）。热能可以是因穿过邻近于存储元件135的电极的电流而产生的。相变材料可以包括锑（Sb）、碲（Te）和/或硒（Se）。例如，相变材料可以具有硫属化合物玻璃的性质。材料可以包括具有大约20至大约80的原子百分比浓度的碲（Te）、具有大约5至大约50的原子百分比浓度的锑（Sb）以及具有剩余浓度的锗（Ge）。此外，相变材料还可以包括诸如N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy和/或La的杂质。在示例性实施例中，存储元件135可以包括GeBiTe、InSb、GeSb和/或GaSb。
存储元件135可以被构造成具有其电阻可以根据流过存储元件135的电流的自旋转移现象而改变的层状结构。例如，存储元件135可以被构造成具有呈现磁电阻性质的层状结构，并且可以包括至少一种铁磁材料和/或至少一种反铁磁材料。
存储元件135可以包括钙钛矿化合物或过渡金属氧化物。例如，存储元件135可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、PCMO（(Pr,Ca)MnO3）、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物和/或钡-锶-锆氧化物。
参照图31D，在存储元件135和水平电极PG之间插入开关元件SW。开关元件SW可以包括呈现自整流性质或非线性电流-电压性质的材料。例如，开关元件SW可以被构造成形成pn结二极管。
图32是示出根据本发明构思的示例性实施例的导电线之间的互连件的示例的平面图。图33和图35是沿图32的线A-A'截取的剖视图，图34和图36是沿图32的线B-B'截取的剖视图。
参照图32至图36，将位线BL_a和BL_b设置成将单元柱彼此连接。将单元柱PL1和PL2分组为通过剩余绝缘层111分离的单元组PLG1和PLG2。每个单元组PLG1和PLG2包括：第一单元柱PL1，布置在第一行中、沿x方向延伸、邻近于分离层145；第二单元柱PL2，布置在第二行中，沿x方向延伸，位于第一行和剩余绝缘层111之间。沿着x方向，第二单元柱PL2沿x方向移动预定的距离，因此第二单元柱PL2位于第一单元柱PL1之间。彼此邻近的单元组PLG1和PLG2具有与单元柱PL1和PL2的布置基本相同的布置。可选择地，彼此邻近的单元组PLG1和PLG2可以被构造为具有单元柱的关于彼此镜像对称的布置。本发明构思不限于具有两行单元柱PL1和PL2的单元组，而是可以包括具有三行或更多行的单元柱的单元组。
接触连接线SC可以起着使接触塞CTS彼此连接的作用。接触连接线SC和位线BL_a和BL_b可以包括金属层和/或导电金属氮化物层。接触连接线SC可以用于通过接触塞CTS和第一导电区域101将预定电压施加到基板100。接触连接线SC可以沿剩余绝缘层111的延伸方向（例如，x方向）延伸。在示例性实施例中，接触连接线SC设置在位线BL_a和BL_b与接触塞CTS之间。例如，接触连接线SC形成在接触塞CTS上，使接触塞CTS彼此连接。接触连接线SC还设置在位线BL_a和BL_b下。可选择地，接触连接线SC可以设置在位线BL_a和BL_b上。
位线BL_a和BL_b与分离层145和剩余绝缘层111交叉。在示例性实施例中，第一位线BL_a不与接触塞CTS叠置，第二位线BL_b与接触塞CTS叠置。第一单元组PLG1和第二单元组PLG2的第一单元柱PL1可以通过第一位线接触塞CP1连接到同一第一位线BL_a。
与第二位线BL_b叠置的单元柱PL_a没有连接到第二位线BL_b。在示例性实施例中，如图33和图34中所示，第二层间绝缘层115使第二位线BL_b与接触连接线SC电分离。可选择地，如图35和图36中所示，第二位线BL_b通过贯穿第二层间绝缘层115的第二位线塞CP2电连接到接触连接线SC。在这种情况下，第二位线BL_b可以起着将预定电压施加到第一导电区域101的作用。
图37是示出根据本发明构思的示例性实施例的导电线之间的互连的示例的平面图。图38和图40是沿图37的线A-A'截取的剖视图，图39和图41是沿图37的B-B'线截取的剖视图。为了简洁起见，将不再更进一步详细地描述该示例的先前示出并描述的元件和特征。
根据示例性实施例，与第二位线BL_b叠置的单元柱PL_a通过第三位线塞CP3连接到第二位线BL_b。在示例性实施例中，如图38和图39中所示，第二层间绝缘层115使第二位线BL_b与接触连接线SC电分离。可选择地，如图40和图41中所示，第二位线BL_b通过贯穿第二层间绝缘层115的第二位线塞CP2电连接到接触连接线SC。在这种情况下，第二位线BL_b可以起着将预定电压施加到基板100的作用。除了接触塞CTS以外，连接到第二位线BL_b的单元柱PL_a也将预定电压施加到基板100。
图42和图43是示出根据本发明构思的示例性实施例的导电线之间的互连的示例的平面图。第二位线BL_b通过第二位线塞CP2连接到接触塞CTS，而不需要接触连接线SC。第二位线BL_b可以通过附加导电线（未示出）彼此连接。如图42中所示，与第二位线BL_b叠置的单元柱PL_a没有连接到第二位线BL_b。可选择地，如图43中所示，与第二位线BL_b叠置的单元柱PL_a通过第三位线塞CP3连接到第二位线BL_b。在这种情况下，连接到第二位线BL_b的单元柱PL_a与接触塞CTS一起可以起着将预定电压施加到基板100的作用。
图44是示出根据本发明构思的示例性实施例的存储单元区域MR和焊盘接触区域CR的平面图，图45是沿图44的线C-C'截取的剖视图。
将参照图44和图45来描述接触塞CTS和焊盘接触塞PCP的形成。存储单元区域MR是具有单元柱PL的区域。焊盘接触区域CR是具有焊盘接触塞PCP的区域。焊盘接触塞PCP连接到从存储单元区域MR延伸到焊盘接触区域CR的水平电极PG。在焊盘接触区域CR中，水平电极PG具有使得每个焊盘接触塞PCP被连接到相应的水平电极PG的步进式结构的边缘。焊盘接触塞PCP形成在第三层间绝缘层116中，并且焊盘接触塞PCP均连接到彼此竖直分隔开的水平电极PG中的相对应的一个水平电极PG。在两个或更多个焊盘接触塞PCP连接到水平电极PG中的一个水平电极PG的情况下，全局字线GWL可以使焊盘接触塞PCP彼此连接。
形成接触塞CTS的工艺可以至少部分地用来在外围电路区域或焊盘接触区域CR中形成接触塞。在示例性实施例中，形成接触塞CTS的工艺中的至少一步可以应用在形成焊盘接触塞PCP中。例如，在接触孔128的形成过程中可以形成其中将形成焊盘接触塞PCP的至少一个焊盘接触孔124。通过形成导电层可以同时形成接触塞CTS和焊盘接触塞PCP以填充接触孔128和焊盘接触孔124。
图46和图47是示出根据本发明构思的示例性实施例的形成焊盘接触区域CR和外围电路区域PR的工艺的剖视图。
参照图46，在外围电路区域PR中形成外围晶体管TR。外围晶体管TR形成在由装置隔离层IS限定的有源区域上。每个外围晶体管TR包括源/漏区104和栅电极GE。第四层间绝缘层117形成在外围电路区域PR上以覆盖外围晶体管TR。
在焊盘接触区域CR上形成第一层堆叠件ST1。第一层堆叠件ST1包括交替地堆叠在基板100上的第一绝缘层120和第二绝缘层110。在形成第一层堆叠件ST1的步骤中，将第一绝缘层120和第二绝缘层110形成为覆盖基板100的整个顶表面，然后从外围电路区域PR中部分去除以暴露第四层间绝缘层117。在去除第一绝缘层120和第二绝缘层110的步骤中，在焊盘接触区域CR中的第一层堆叠件ST1的边缘处形成步进式结构。其后，形成第五层间绝缘层119以覆盖具有步进结构的第一层堆叠件ST1。第五层间绝缘层119可以形成为暴露第一层堆叠件ST1的顶表面。
在第一层堆叠件ST1上形成第二层堆叠件ST2。第二层堆叠件ST2覆盖焊盘接触区域CR和外围电路区域PR。第二层堆叠件ST2包括交替地堆叠在基板100上的第一绝缘层120和第二绝缘层110。
参照图47，在焊盘接触区域CR中形成具有步进式结构的水平电极PG。在形成具有步进式结构的水平电极PG的步骤中，将第二层堆叠件ST2图案化以形成步进式结构，然后，用导电层替换第二绝缘层110，如图8和图9所述。在示例性实施例中，在具有步进式结构的第二层堆叠件ST2上形成第六层间绝缘层118。
在示例性实施例中，在形成具有步进式结构的水平电极PG的步骤中，形成在外围电路区域PR上的第二层堆叠件ST2被保护并剩余在外围电路区域PR中。其后，在外围电路区域PR中形成外围电路接触件CPL以贯穿第二层堆叠件ST2。将外围电路接触件CPL穿过第一绝缘层120和第二绝缘层110连接到外围晶体管TR的源/漏区104和/或栅电极GE。将第二层堆叠件ST2的第二绝缘层110设置在第一绝缘层120之间。根据示例性实施例，每个第二绝缘层110可以与水平电极PG中的相对应的一个水平电极PG定位在同一水平面（例如，同一竖直平面）。外围电路接触件CPL形成为与第一绝缘层120和第二绝缘层110接触。在第二层堆叠件ST2上形成使外围电路接触件CPL彼此连接的外围导电线PD。
本发明构思不限于上面描述的实施例，而是在权利要求限定的本发明构思的范围内可以做出修改和改变。例如，在本发明构思的范围内可以将先前描述的实施例的特征和结构彼此交换或组合。
图48是示出根据本发明构思的示例性实施例的包括半导体装置的存储系统的示例的示意性框图。
参照图48，根据本发明构思的示例性实施例的电子系统1100包括控制器1110、输入/输出（I/O）单元1120、存储装置1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储装置1130、接口单元1140中的至少两个可以通过数据总线1150相互通信。数据总线1150可以对应于通过其传输电信号的路径。存储装置1130可以包括根据本发明构思的示例性实施例的半导体装置。
控制器1110可以包括微处理器、数字信号处理器、微控制器或逻辑装置。逻辑装置可以具有与微处理器、数字信号处理器和微控制器中的任何一种的功能相似的功能。I/O单元1120可以包括键区、键盘或显示单元。存储装置1130可以储存数据和/或命令。存储装置1130可以包括根据本发明构思的示例性实施例的半导体装置。存储装置1130还可以包括与所述半导体装置不同类型的半导体装置。接口单元1140可以将电气数据传输到通信网络或者可以接收来自通信网络的电数据。接口单元1140可以以无线连接或者电缆连接来工作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。尽管附图中没有示出，但是电子系统1100还可以包括用作用于改善控制器1110的操作的操作存储装置的快速DRAM（动态随机存储存储器）装置和/或快速SRAM（静态随机存储存储器）装置。
电子系统1100可以应用于膝上型计算机、个人数字助理（PDA）、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡或电子产品。电子产品可以被构造成通过无线通信接收或发送信息数据。
图49是示出根据本发明构思的示例性实施例的包括半导体装置的存储卡的示例的示意性框图。
参照图49，存储卡1200可以包括存储装置1210（例如，闪速存储器）。在示例性实施例中，存储装置1210可以包括根据本发明构思的示例性实施例的半导体装置。存储装置1210还可以包括与所述半导体装置不同类型的半导体装置。存储卡1200包括控制主机和存储装置1210之间的数据通信的存储控制器1220。存储装置1210和/或控制器1220可以包括根据本发明的示例性实施例的半导体装置。
存储控制器1220包括控制存储卡1200的全部操作的中央处理单元（CPU）1222。存储控制器1220还包括用作中央处理单元1222的操作存储器的SRAM装置1221。存储控制器1220还包括主机接口单元1223和存储接口单元1225。主机接口单元1223可以被构造成包括存储卡1200和主机之间的数据通信协议。存储接口单元1225可以将存储控制器1220连接到存储装置1210。存储控制器1220还包括误差检查和校正（ECC）块1224。ECC块1224可以检测并改正从存储装置1210读出的误差。尽管附图中未示出，但是存储卡1200还可以包括将储存代码数据以与主机装置接口的只读存储器（ROM）装置。存储卡1200可以用作便携式数据存储卡。可选择地，存储卡1200可以取代计算机系统的硬盘作为计算机系统的固态盘（SSD）。
图50是示出本发明构思的示例性实施例的包括半导体装置的信息处理系统的示例的示意性框图。
参照图50，信息处理系统1300包括包含根据本发明构思的示例性实施例的半导体装置的存储系统1310。信息处理系统1300还包括可通过系统总线760电连接到存储系统1310的调制解调器1320、中央处理单元（CPU）1330、RAM1340和用户接口1350。存储系统1310可以被构造成具有与图48的存储系统的技术特征相同的技术特征。被CPU1330处理和/或从外部输入的数据可以储存在存储系统1310中。这里，存储系统1310可以被设置为固态驱动器SSD，因此，信息处理系统1300可以能够将大量的数据稳定地储存在存储系统1310中。这使得能够使存储系统1310将误差校正的资源最小化和实现高速数据交换功能的可靠性增加。尽管附图中未示出，但是本领域普通技术人员将清楚的是，信息处理系统1300还可以被构造成包括应用芯片组、相机图像处理器（CIS）和/或输入/输出装置。
此外，根据本发明构思的示例性实施例的半导体装置或存储系统可以以各种类型的方式来封装。例如，半导体装置或存储系统可以应用在如下装置中：层叠封装件（PoP）、球栅阵列（BGA）、芯片级封装件（CSP）、塑料引线芯片载体（PLCC）、塑料双列直插式封装件（PDIP）、华夫裸片封装件（die in waffle pack）、晶片形式的裸片（die in wafer form）、板上芯片（COB）、陶瓷双列直插式封装件（CERDIP）、塑料公制四方扁平封装件（MQFP）、薄型四方扁平封装件（TQFP）、小外形集成电路（SOIC）、收缩型小外形封装件（SSOP）、薄型小外形封装件（TSOP）、系统级封装件（SIP）、多芯片封装件（MCP）、晶片级制造封装件（WFP）或晶片级处理堆叠封装件（WSP）。
根据本发明构思的示例性实施例，可以形成接触塞结构，而无需形成可以用于将接触塞与其它导电元件电分离的附加绝缘层的工艺。因此，可以将接触孔形成为具有减小的尺寸，从而，这可以使得半导体装置的集成密度增加。
尽管已经参照本发明构思的示例性实施例示出并描述了本发明构思，但是，对于本领域普通技术人员将清楚的是，在不脱离权利要求所限定的本发明构思的精神和范围的情况下，可以在形式上和细节上做出各种改变。

Claims (51)

1.一种半导体装置，所述半导体装置包括：
多个水平电极，竖直地堆叠在基板上；
多个第一绝缘层，每个第一绝缘层设置在所述多个水平电极中的相应的一对水平电极之间；
多个第二绝缘层，每个第二绝缘层设置在所述多个第一绝缘层中的相应的一对第一绝缘层之间并与所述多个水平电极中的相应的一个水平电极设置在同一竖直平面；
接触结构，贯穿第一绝缘层和第二绝缘层，
其中，接触结构与第一绝缘层和第二绝缘层接触。
2.如权利要求1所述的半导体装置，其中，所述多个第二绝缘层与所述多个第一绝缘层中的相应的一对第一绝缘层接触。
3.如权利要求1所述的半导体装置，其中，所述多个第二绝缘层具有相对于所述多个第一绝缘层的蚀刻选择性。
4.如权利要求3所述的半导体装置，其中，所述多个第一绝缘层包括硅氧化物层，所述多个第二绝缘层包括硅氮化物层、硅氮氧化物层或多晶硅层。
5.如权利要求1所述的半导体装置，其中，接触结构包括金属层、金属硅化物层或导电金属氮化物层。
6.如权利要求1所述的半导体装置，所述半导体装置还包括设置在基板中的第一导电区域，其中，接触结构连接到第一导电区域。
7.如权利要求6所述的半导体装置，其中，第一导电区域与基板具有相同导电类型的杂质，并且第一导电区域的杂质浓度比基板的杂质浓度大。
8.如权利要求6所述的半导体装置，其中，第一导电区域为金属层、金属-金属硅化物层和导电金属氮化物层中的至少一种。
9.如权利要求1所述的半导体装置，其中，接触结构包括彼此分隔开并沿所述多个第二绝缘层延伸所沿的方向布置的多个接触塞。
10.如权利要求1所述的半导体装置，其中，接触结构是线形状的，其中，接触结构与基板接触并沿所述第二绝缘层延伸所沿的方向延伸。
11.如权利要求1所述的半导体装置，所述半导体装置还包括贯穿电极结构的多个分离层，其中，所述多个水平电极在所述多个分离层之间水平地分离，其中，所述多个分离层沿所述多个第二绝缘层延伸所沿的方向延伸。
12.如权利要求11所述的半导体装置，所述半导体装置还包括设置在基板中的多个共源线，其中，所述多个共源线中的每个共源线与所述多个分离层中的相应的一个分离层叠置。
13.如权利要求11所述的半导体装置，其中，所述分离层包括第一分离层和第二分离层，其中，所述多个第二绝缘层设置在第一分离层和第二分离层之间，并且
其中，第一分离层和第二绝缘层之间的距离与第二分离层和第二绝缘层之间的距离基本相同。
14.如权利要求11所述的半导体装置，其中，所述多个分离层将所述多个第一绝缘层水平地分成第一多个子介电层和第二多个子介电层，其中，所述多个第二绝缘层填充第一多个子介电层中的相对应的一对子介电层之间的区域的一部分，所述多个水平电极填充所述区域的剩余部分。
15.如权利要求14所述的半导体装置，其中，第一多个子介电层的宽度比第二多个子介电层的宽度大。
16.如权利要求1所述的半导体装置，其中，所述多个第二绝缘层均具有围绕接触结构的侧壁的环状结构。
17.如权利要求1所述的半导体装置，其中，所述半导体装置还包括：
单元柱，贯穿所述多个水平电极和所述多个第一绝缘层；以及
多个存储元件，插入在单元柱和所述多个水平电极之间。
18.如权利要求17所述的半导体装置，其中，所述多个水平电极部分地插入在单元柱和所述多个第二绝缘层之间。
19.如权利要求17所述的半导体装置，其中，所述多个水平电极围绕单元柱的侧壁。
20.如权利要求17所述的半导体装置，所述半导体装置还包括：
接触连接线，设置在接触结构上、沿第二绝缘层延伸所沿的方向延伸，其中，接触连接线电连接到接触结构。
21.如权利要求20所述的半导体装置，所述半导体装置还包括：
位线，设置在接触连接线上方并与接触连接线交叉，
其中，接触连接线电连接到至少一条位线。
22.如权利要求20所述的半导体装置，其中，单元柱设置在位线下方，并且位线电连接到接触连接线。
23.如权利要求17所述的半导体装置，所述半导体装置包括：
位线，被设置成与单元柱叠置以延伸跨过第二绝缘层，
其中，接触结构电连接到位线。
24.如权利要求17所述的半导体装置，其中，单元柱包括半导体层，所述多个存储元件均包括电荷存储层、位于电荷存储层和水平电极之间的阻挡绝缘层、位于电荷存储层和单元柱之间的隧道绝缘层。
25.如权利要求17所述的半导体装置，其中，单元柱包括导电层，存储元件为可变电阻图案。
26.一种半导体装置，所述半导体装置包括：
堆叠结构，设置在基板上，堆叠结构包括顺序地依次堆叠的四个或更多个第一绝缘层和四个或更多个第二绝缘层；
接触结构，贯穿堆叠结构；以及
四个或更多个水平电极，在第一绝缘层之间延伸，
其中，第一绝缘层和第二绝缘层与接触结构接触，其中，第一绝缘层与第二绝缘层包括不同的材料。
27.如权利要求26所述的半导体装置，所述半导体装置还包括：第一导电区域，设置在基板中，其中，第一导电区域与基板具有相同导电类型的杂质，并且第一导电区域的杂质浓度比基板的杂质浓度大，其中，接触结构连接到第一导电区域。
28.如权利要求26所述的半导体装置，其中，第二绝缘层沿水平电极延伸所沿的方向延伸。
29.如权利要求28所述的半导体装置，其中，第一导电区域沿第二绝缘层延伸所沿的方向延伸，接触结构包括连接到第一导电区域的接触塞。
30.如权利要求28所述的半导体装置，所述半导体装置还包括：多个分离层，贯穿水平电极和第一绝缘层，其中，所述多个分离层接触基板并且沿着第二绝缘层延伸所沿的方向延伸。
31.如权利要求26所述的半导体装置，所述半导体装置还包括：单元柱，贯穿水平电极和第一绝缘层；多个存储元件，位于单元柱和水平电极之间。
32.如权利要求31所述的半导体装置，其中，水平电极部分地设置在单元柱和第二绝缘层之间。
33.如权利要求31所述的半导体装置，其中，水平电极围绕单元柱。
34.如权利要求31所述的半导体装置，所述半导体装置还包括：接触连接线，设置在接触结构上，沿着第二绝缘层延伸所沿的方向延伸，其中，接触连接线电连接到接触结构。
35.如权利要求34所述的半导体装置，所述半导体装置还包括：位线，连接到单元柱，其中，接触连接线结合到位线。
36.如权利要求35所述的半导体装置，其中，单元柱设置在位线下方。
37.如权利要求26所述的半导体装置，其中，基板包括存储单元区域和外围电路区域，并且接触结构设置在外围电路区域中。
38.一种制造半导体装置的方法，所述方法包括：
在基板上交替地堆叠多个第一绝缘层和多个第二绝缘层；
通过部分地蚀刻所述多个第二绝缘层而在所述多个第二绝缘层之间形成空间，其中，空间通过所述多个第一绝缘层和所述多个第二绝缘层的剩余部分来限定；
在空间中形成水平电极；以及
形成贯穿所述多个第一绝缘层和所述多个第二绝缘层的剩余部分的接触结构。
39.如权利要求38所述的方法，其中，接触结构与所述多个第一绝缘层和所述多个第二绝缘层的剩余部分接触。
40.如权利要求38所述的方法，所述方法还包括在基板中形成第一导电区域，其中，接触结构连接到第一导电区域。
41.如权利要求40所述的方法，其中，在形成所述多个第一绝缘层和所述多个第二绝缘层之前执行形成第一导电区域的步骤，第一导电区域与基板具有相同导电类型的杂质，并且第一导电区域的杂质浓度比基板的杂质浓度大。
42.如权利要求38所述的方法，其中，在所述多个第二绝缘层之间形成空间的步骤进一步包括：
形成贯穿所述多个第一绝缘层和所述第二绝缘层的分离区域，其中，分离区域暴露所述多个第一绝缘层的侧壁和所述多个第二绝缘层的侧壁；其中，选择性地部分蚀刻使所述多个第二绝缘层凹进。
43.如权利要求42所述的方法，其中，分离区域将所述多个第一绝缘层水平地分成多个第一子绝缘层和多个第二子绝缘层，所述多个第一子绝缘层的宽度比所述多个第二子绝缘层的宽度大，
其中，对所述多个第二绝缘层进行部分蚀刻去除了除在第一子绝缘层之间的局部区域之外的所述多个第二绝缘层。
44.如权利要求38所述的方法，所述方法还包括：
形成连接到基板并贯穿第一绝缘层和第二绝缘层的单元柱；以及
在单元柱和所述多个水平电极之间形成多个存储元件，
其中，在形成单元柱之后执行在所述多个第二绝缘层之间形成空间的步骤。
45.如权利要求38所述的方法，所述方法还包括：形成连接到所述多个水平电极的端部的多个焊盘接触塞，
其中，形成接触结构的步骤和形成所述多个焊盘接触塞的步骤包括同时执行的至少一个工艺步骤。
46.如权利要求45所述的方法，其中，所述至少一个工艺步骤包括用于形成用于接触结构的接触孔和形成用于焊盘接触塞的焊盘接触孔的蚀刻工艺。
47.一种半导体装置，所述半导体装置包括：
多个第一绝缘层和多个第二层，交替地并竖直地堆叠在基板上，其中，所述多个第二层中的每个第二层包括通过第二绝缘层水平分离的水平电极；以及
接触塞，贯穿所述多个第一绝缘层和所述多个第二层的第二绝缘层。
48.如权利要求47所述的半导体装置，所述半导体装置还包括：
第一分离层和第二分离层；
其中，第一分离层和第二分离层贯穿所述多个第一绝缘层和所述多个第二层的水平电极，以及
其中，第一分离层设置在第二绝缘层的一侧，第二分离层设置在第二绝缘层的另一侧。
49.如权利要求48所述的半导体装置，所述半导体装置还包括：
第一接触单元柱和第二接触单元柱，
其中，第一接触单元柱和第二接触单元柱贯穿所述多个第一绝缘层和所述多个第二层的水平电极，并且
其中，第一接触单元柱设置在第一分离层和接触塞之间，第二接触单元柱设置在第二分离层和接触塞之间。
50.如权利要求49所述的半导体装置，其中，接触塞设置在第一接触单元柱和第二接触单元柱之间的中心处。
51.如权利要求49所述的半导体装置，其中，多个存储元件竖直地设置在水平电极与第一单元柱之间和水平电极与第二单元柱之间。
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