KR20130098002A - 수직형 저항 메모리 장치의 프로그램 방법 - Google Patents

수직형 저항 메모리 장치의 프로그램 방법 Download PDF

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Abstract

본 발명에 따른 워드라인들에 대응하는 수평 전극들과 수직 전극 사이에 연결된 복수의 저항 셀들, 상기 수직 전극을 대응하는 비트라인에 연결하는 스트링 선택 트랜지스터를 갖는 복수의 스트링들을 포함하는 수직형 저항 메모리 장치의 프로그램 방법은, 선택된 워드라인으로 셋 전압을 제공하는 단계, 비선택된 워드라인들로 셋 금지 전압을 제공하는 단계; 선택된 비트라인들로 0V를 제공하는 단계; 및 비선택된 비트라인들로 상기 셋 금지 전압을 제공하는 단계를 포함한다.

Description

수직형 저항 메모리 장치의 프로그램 방법{PROGRAM METHOD OF VERTICAL RESISTANCE MEMORY DEVICE}
본 발명은 수직형 저항 메모리 장치의 프로그램 방법에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업의 발전에 따라, 빠른 읽기/프로그램 동작 속도, 비휘발성 및 낮은 동작 전압 등의 특성을 갖는 반도체 장치가 요구되고 있다. 하지만, 현재 사용되는 에스램(static random access memory; SRAM), 디램(Dynamic Random Access Memory; DRAM) 및 플래시 메모리(FLASH memory) 등과 같은 메모리 장치는 이러한 특성들을 모두 충족시키지 못하고 있다.
예를 들면, 상기 디램의 단위 셀은 한 개의 커패시터와 이를 제어하기 위한 한 개의 트랜지스터를 구비하기 때문에, 낸드 플래시 메모리에 비해 상대적으로 큰 단위 셀 면적을 갖는다. 또한, 디램은 커패시터에 정보를 저장하기 때문에, 알려진 것처럼, 리프레시 동작이 필요한 휘발성 메모리 장치이다. 상기 에스램은 빠른 동작 속도를 갖지만, 마찬가지로 휘발성 메모리 장치의 하나이며, 특히 단위 셀은 여섯 개의 트랜지스터들로 구성되기 때문에 단위 셀 면적이 매우 큰 단점을 갖는다. 상기 플래시 메모리는 비휘발성 메모리 장치이면서, (특히 낸드형 플래시 메모리 장치의 경우) 현존하는 메모리 장치들 중의 가장 높은 집적도를 제공하지만, 알려진 것처럼 동작 속도가 느린 단점을 갖는다.
이에 따라, 최근에는 빠른 읽기/프로그램 동작이 가능하며, 비휘발성을 갖고, 리프레쉬 동작이 불필요하며, 동작 전압이 낮은, 차세대 메모리 장치들에 대한 연구가 활발하게 진행되고 있다. 상변화 랜덤 억세스 메모리(phase random access memory; PRAM), 자기 RAM(Magnetic RAM; MRAM) 또는 저항 RAM(resistance RAM; ReRAM) 등은 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되는 차세대 메모리 장치들이다. 그럼에도 불구하고, 이러한 차세대 메모리 장치들이 양산 단계로 진입하기 위해서는, 시장이 요구하는 메모리 용량을 구현할 수 있는 기술이 준비돼야 한다.
본 발명의 목적은 수직형 저항 메모리 장치의 프로그램 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 워드라인들에 대응하는 수평 전극들과 수직 전극 사이에 연결된 복수의 저항 셀들; 상기 수직 전극을 대응하는 비트라인에 연결하는 스트링 선택 트랜지스터를 갖는 복수의 스트링들을 포함하는 수직형 저항 메모리 장치의 프로그램 방법은, 선택된 워드라인으로 셋 전압을 제공하는 단계; 비선택된 워드라인들로 셋 금지 전압을 제공하는 단계; 선택된 비트라인들로 비트 전압을 제공하는 단계; 및 비선택된 비트라인들로 비트 금지 전압을 제공하는 단계를 포함한다.
실시 예에 있어서, 상기 복수의 저항 셀들 각각은 스트링 선택 트랜지스터를 통해 공급되는 전류의 양에 따라 셋 상태 혹은 리셋 상태가 결정되는 가변 저항 소자를 갖는다.
실시 예에 있어서, 상기 복수의 저항 셀들 각각은, 상기 가변 저항 소자와 상기 수직 전극 사이에 다이오드를 더 포함한다.
실시 예에 있어서, 상기 수평 전극들은 복수의 층들에 배치되고, 상기 수직 전극은 상기 복수의 층들에 수직한 방향으로 배치된다.
실시 예에 있어서, 상기 수직형 저항 메모리 장치는 비트라인들을 공유하는 복수의 블록들을 포함하고, 그리고, 페이지 단위로 프로그램 동작을 수행하고, 상기 페이지는 하나의 워드라인에 연결되고 그리고 상기 비트라인들 중 소정의 개수의 비트라인들에 연결된 복수의 저항 셀들로 구성된다.
실시 예에 있어서, 상기 수직형 저항 메모리 장치는 비트라인들을 공유하는 복수의 블록들을 포함하고, 그리고, 페이지 단위로 프로그램 동작을 수행하고, 상기 페이지는 하나의 워드라인에 연결되고 그리고 상기 비트라인들에 연결된 복수의 저항 셀들로 구성된다.
실시 예에 있어서, 상기 복수의 블록들 중 비선택된 블록에서는, 스트링 선택 트랜지스터들이 턴오프된다.
실시 예에 있어서, 상기 비선택 블록에서 모든 워드라인들이 플로팅된다.
실시 예에 있어서, 상기 복수의 블록들 중 선택된 블록에서는 스트링을 선택하기 위하여 대응하는 스트링 선택 트랜지스터에 연결된 스트링 선택 라인으로 스트링 선택 전압을 제공하는 단계를 더 포함한다.
실시 예에 있어서, 상기 복수의 블록들 중 선택된 블록에서는, 스트링을 비선택하기 위하여 대응하는 스트링 선택 트랜지스터에 연결된 스트링 선택 라인으로 0V를 제공하는 단계를 더 포함한다.
실시 예에 있어서, 상기 셋 금지 전압은 상기 셋 전압의 절반이고, 상기 비트 전압은 0V이고, 상기 비트 금지 전압은 상기 셋 금지 전압와 동일하다.
실시 예에 있어서, 상기 수평 전극들은 복수의 층들에 배치되고, 상기 수평 전극들 각각은 전기적으로 연결되지 않은 짝수 수평 전극과 홀수 수평 전극으로 분리되고, 상기 짝수 수평 전극 및 상기 홀수 수평 전극은 하나의 수직 전극을 공유한다.
본 발명의 다른 실시 예에 따른 워드라인들에 대응하는 수평 전극들과 수직 전극 사이에 연결된 복수의 저항 셀들; 상기 수직 전극을 대응하는 비트라인에 연결하는 스트링 선택 트랜지스터를 갖는 복수의 스트링들을 포함하는 수직형 저항 메모리 장치의 프로그램 방법은, 워드라인들 및 비트라인들로 셋 금지 전압을 제공함으로써 워드라인 비트라인을 설정하는 단계; 선택된 워드라인으로 셋 전압을 제공하고, 프로그램될 저항 셀을 갖는 스트링 선택 트랜지스터를 턴온시킴으로써 스트링을 선택하는 단계; 및 선택된 비트라인들로 비트 전압을 제공함으로써 프로그램을 실행하는 단계를 포함한다.
실시 예에 있어서, 상기 스트링을 선택하는 단계는, 상기 선택된 스트링의 스트링 선택 트랜지스터에 연결된 스트링 선택 라인으로 스트링 선택 전압을 제공하는 단계를 포함한다.
실시 예에 있어서, 상기 프로그램을 실행하는 단계 이후에, 프로그램 동작이 제대로 수행되었는 지를 검증 읽기 동작을 수행하는 단계를 더 포함한다.
상술한 바와 같이 본 발명에 따른 수직형 저항 메모리 장치는, 선택된 워드라인으로 셋 전압을 제공하고, 선택된 비트라인들로 0V를 제공하고, 비선택된 워드라인들 및 비선택된 비트라인들로 셋 금지 전압을 제공함으로써 프로그램 동작을 수행한다.
도 1은 본 발명에 따른 수직형 저항 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 저항 셀의 가변 저항 소자를 예시적으로 보여주는 도면이다.
도 3a 내지 도 3d는 도 1에 도시된 저항 셀의 구조를 예시적으로 보여주는 회로도들이다.
도 4는 도 1에 도시된 수직형 저항 메모리 장치의 프로그램 동작시 바이어스 조건들을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 프로그램 동작시 선택된 스트링의 바이어스 타이밍도를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 프로그램 동작시 비선택된 스트링의 바이어스 타이밍도를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 프로그램 동작시 선택된 비트라인에 연결된 선택된 스트링에서 프로그램 금지를 위한 타이밍도를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 프로그램 동작시 비선택된 비트라인에 연결된 선택된 스트링에서 프로그램 금지를 위한 타이밍도를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 수직형 저항 메모리 장치의 프로그램 동작시 바이어스 조건들을 예시적으로 보여주는 도면이다.
도 10은 본 발명에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
아래에서는 본 발명의 실시 예에 따른 수직형 저항 메모리 장치(vertical resistance memory device; VRM)의 프로그램 방법을 설명하겠다.
도 1은 본 발명에 따른 수직형 저항 메모리 장치를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 수직형 저항 메모리 장치(100)는 메모리 셀 어레이(110), X-디코더(120), 및 페이지 버퍼 및 Y-디코더(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 블록들(BLK1, BLK2)을 포함한다. 복수의 블록들(BLK1, BLK2)은 비트라인들(BLs)을 공유한다. 도 1에서는 설명의 편의를 위하여 두 개의 블록들(BLK1, BLK2)만 도시된다. 본 발명의 블록들의 개수는 3개 이상 일 수 있다. 블록들(BLK1, BLK2) 각각은 X-Y 평면에서 수직 방향(예를 들어, z)으로 형성된 복수의 스트링들을 포함한다. 방향들(X, Y, Z)은 서로 교차한다.
아래에서는 하나의 스트링을 설명하도록 하겠다. 스트링은 복수의 수평 전극(horizontal electronode; HN)들과 하나의 수직 전극(vertical electronode; VN) 사이에 연결된 복수의 저항 셀(RC)들을 포함한다. 복수의 수평 전극(HN)들은 각각 워드라인들(WLs)에 대응되고, 각각 서로 다른 층에 존재한다. 수평 전극(HN)들 각각은 제 1 방향(X)으로 연장된다. 수직 전극(VN)은 스트링 선택 트랜지스터(SST)를 통하여 비트라인들(BLs) 중 대응하는 비트라인에 연결된다. 수직 전극(VN)은 수직한 제 3 방향(Z)으로 존재한다.
저항 셀(RC)들 각각은 가변 저항 소자를 포함한다. 여기서, 가변 저항 소자는, 예를 들어, 상변화 물질(phase-change materials), 전이 금속 산화막, 강유전체 물질(ferroelectric materials) 혹은 자성체 물질(magnetic materials)을 포함할 수 있다. 가변 저항 소자의 물질 종류에 따라, 본 발명에 따른 수직형 저항 메모리 장치(100)는 PRAM(Phase-change Random Access Memory), RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 또는 MRAM(Magnetic RAM)도 적용될 수 있다. 가변 저항 소자는 스트링 선택 트랜지스터(SST)을 통해 공급되는 전류의 양에 따라 그것의 상태(셋 상태 혹은 리셋 상태)가 결정될 수 있다.
스트링 선택 트랜지스터(SST)는 비트리인(BL)을 수직 전극(VN)에 연결할지를 결정한다. 다른 말로, 스트링 선택 트랜지스터(SST)는 비트라인(BL)에 제공된 전압을 수직 전극(VN)에 전송할지 여부를 결정한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)이 연결된 게이트를 포함한다.
X-디코더(120)는 블록들(BLK1, BLK2) 각각의 워드라인들(WLs)과 스트링 선택 라인들(SSL)에 연결된다. X-디코더(120)는 어드레스를 입력받아 복수의 블록들(BLK1, BLK2)을 어느 하나를 선택한다. 여기서 블록을 선택한다는 것은, 블록에 연결된 워드라인들(WLs)로 구동에 필요한 워드라인 전압들 및 스트링 선택 라인들(SSL)에 스트링을 선택하기 위한 전압(예를 들어, 스트링 선택 전압(Vssl))을 제공한다는 의미이다. 여기서, 스트링을 선택한다는 것은, 스트링에 대응하는 스트링 선택 라인으로 스트링 선택 전압(Vssl)을 제공하는 것을 의미한다. 스트링 선택 전압(Vssl)은 스트링 선택 트랜지스터를 턴온시키는 전압이다.
페이지 버퍼 및 Y-디코더(130)는 비트라인들(BLs)에 연결된다. 페이지 버퍼 및 Y-디코더(130)는 프로그램 동작시 외부에서 메모리 셀 어레이(110)에 쓰여질 데이터를 입력받아 임시로 저장하거나 혹은 읽기 동작시 메모리 셀 어레이(110)로부터 읽혀진 데이터를 임시로 저장한다. 또한, 페이지 버퍼 및 Y-디코더(130)는 입력된 어드레스를 근거로 하여 비트라인들(BLs) 중 임의의 개수를 선택할 수 있다.
도 1에 도시되지 않았지만, 수직형 저항 메모리 장치(100)는 프로그램 동작과 읽기 동작을 위하여 X-디코더(120) 및 페이지 버퍼 및 Y-디코더(130)를 제어하는 제어 로직을 더 포함한다. 제어 로직은 페이지 단위로 프로그램 동작을 수행하도록, X-디코더(120) 및 페이지 버퍼 및 Y-디코더(130)를 제어한다.
실시 예에 있어서, 페이지는 어느 하나의 워드라인에 연결되고 그리고 모든 비트라인들에 연결된 복수의 저항 셀들로 구성될 수 있다. 다른 실시 예에 있어서, 페이지는 어느 하나의 워드라인에 연결되고 그리고 소정 개수의 비트라인들에 연결된 복수의 저항 셀들로 구성될 수 있다.
본 발명의 수직형 저항 메모리 장치(100)는 복수의 층들에 존재하는 수평 전극(VN)들과 수직 전극(VN) 사이에 연결된 저항 셀(RC)들을 갖는 복수의 스트링들을 포함한다.
도 2는 도 1에 도시된 저항 셀(RC)의 가변 저항 소자를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 가변 저항 소자는 한 쌍의 전극들(10, 15), 그리고 전극들 사이에 형성되는 데이터 저장막(20)을 포함한다.
가변 저항 소자를 구성하는 전극들(10, 15)은 다양한 금속, 금속 산화물이나 금속 질화물들로 형성될 수 있다. 전극들(10, 15)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등을 들 수 있다.
데이터 저장막(20)은 쌍극성(Bipolar) 저항 기억 재료 또는 단극성(Unipolar) 저항 기억 재료로 형성될 것이다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램된다. 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있다. 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 단일의 천이 금속의 산화물(Metal Oxide) 등이 포함된다. 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다.
도 3a 내지 도 3d는 도 1에 도시된 저항 셀의 구조를 예시적으로 보여주는 회로도들이다. 도 3a는 선택 소자가 없는 저항 셀을 보여준다. 그리고 도 3b 내지 도 3d는 선택 소자를 포함하는 저항 셀을 보여준다.
도 3a를 참조하면, 저항 셀은 비트라인(BL)과 워드라인(WL)에 연결되는 저항 소자(R)를 포함한다. 선택 소자가 없는 이러한 구조의 저항 셀에는 비트라인(BL)과 워드라인(WL) 사이에 인가되는 전압에 의해서 데이터의 저장이 이루어질 것이다.
도 3b를 참조하면, 저항 셀은 저항 소자(R)와 다이오드(D)를 포함한다. 저항 소자(R)는 데이터를 저장하기 위한 저항 물질을 포함한다. 다이오드(D)는 워드라인(WL) 및 비트라인(BL)의 바이어스에 따라 저항 소자(R)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항 소자(R)와 워드라인(WL) 사이에 연결되며, 저항 소자(R)는 비트라인(BL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항 소자(R)의 위치는 서로 바뀔 수도 있다. 워드라인(WL) 전압에 따라 다이오드(D)가 턴온 또는 턴오프 된다. 따라서, 비선택된 워드라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항 셀은 구동될 수 없다.
도 3c를 참조하면, 저항 셀은 저항 소자(R)와 양방향 다이오드(BD)를 포함한다. 저항 소자(R)는 데이터를 저장하기 위한 저항 물질을 포함한다. 양방향 다이오드(BD)는 저항 소자(R)와 워드라인(WL) 사이에 연결되며, 저항 소자(R)는 비트라인(BL)과 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항 소자(R)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(BD)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 3d를 참조하면, 저항 셀은 저항 소자(R)와 트랜지스터(T)를 포함한다. 트랜지스터(T)는 워드라인(WL)의 전압에 따라 저항 소자(R)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(T)는 저항 소자(R)와 워드라인(WL) 사이에 연결되며, 저항 소자(R)는 비트라인(BL)과 트랜지스터(T) 사이에 연결된다. 트랜지스터(T)와 저항 소자(R)의 위치는 서로 바뀔 수도 있다. 저항 셀은 워드라인(WL)에 의해서 구동되는 트랜지스터(T)의 온-오프 여부에 따라 선택 또는 비선택될 수 있을 것이다.
위에서는 저항 셀(RC)의 예시들이 개시되었다. 하지만 저항 셀(RC)은 상술한 예시들에만 제한되지 않는다.
도 4는 도 1에 도시된 수직형 저항 메모리 장치(100)의 프로그램 동작시 바이어스 조건들을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 프로그램 동작시 기본적인 바이어스 조건은 선택된 워드라인으로 셋 전압(Vset)을 제공하고, 비선택된 워드라인으로 셋 금지 전압(1/2Vset)을 제공하고, 선택된 비트라인들로 데이터 값에 대응하는 비트 전압(예를 들어, 0V)을 제공하고, 비선택된 비트라인들로 비트 금지 전압을 제공한다.
실시 예에 있어서, 비트 전압은 0V일 수 있다.
실시 예에 있어서, 비트 금지 전압은 셋 금지 전압과 동일할 수 있다.
선택된 블록에서 선택된 저항 셀의 바이어스 조건은, 선택된 워드라인(WLn-1)에 셋 전압(Vset)을 제공하고, 수직 전극(VN)에 0V를 제공한다. 여기서, 스트링 노드(SN)에 0V를 제공하기 위해서는 선택된 비트라인에 0V가 제공되고, 스트링 선택 트랜지스터의 게이트에 스트링 선택 전압(Vssl)이 제공된다. 이때, 셋 전압(Vset)만큼의 포텐셜이 선택된 저항 셀에 걸리고, 선택된 저항 셀은 낮은 저항 상태(low resistance state, 혹은 'set state')가 된다. 실시 예에 있어서, 스트링 선택 트랜지스터에 제공되는 스트링 선택 전압(Vssl)은 멀티 레벨 셀로 구동할 경우 규정 전압(Vcompliance)으로 조절함으로써, 적어도 2개의 전압을 가질 수 있다. 이로써 저항 셀의 저항값이 임의로 변경될 수 있다.
선택된 블록에서 비선택된 셀의 바이어스 조건은, 비선택된 워드라인들(WLn, WLn-2)에 셋 금지 전압(1/2Vset)을 제공한다. 비선택된 저항 셀들의 양단에 셋 전압(Vset)의 절반인 셋 금지 전압(1/2Vset)만큼의 포텐셜이 걸리기 때문에 프로그램 동작은 금지된다. 여기서, 비선택된 저항 셀들에 셋 금지 전압(1/2Vset)이 걸리는 것은 셋 디스터번스(set disturbance)라고 부르겠다. 예를 들어, 선택된 블록에서 선택된 비트라인에 연결된 비선택된 스트링들에 연결된 스트링 선택 트랜지스터들에 0V를 제공한다.
또한, 선택된 블록에서 비선택된 비트라인에 연결된 선택된 스트링의 경우에도 프로그램 금지를 위한 바이어스 조건이 필요하다. 이를 위하여 비선택된 비트라인에 비트 금지 전압(1/2Vset)이 제공된다. 비선택된 비트라인에 비트 금지 전압(1/2Vset)이 제공되면, 비선택된 비트라인에 연결된 선택된 저항 셀은 셋 금지 전압(1/2Vset)의 포텐셜이 걸리고, 나머지 저항 셀은 0V가 걸린다. 따라서, 비선택된 비트라인에 연결된 선택된 저항 셀 및 비선택된 저항 셀들은 프로그램 금지된다. 여기서, 비선택된 저항 셀들에 0V가 걸리는 것은 리셋 디스터번스(reset disturbance)라고 부르겠다.
한편, 비선택된 블록에서 바이어스 조건은, 워드라인들(WLn, WLn-1, WLn-2)을 플로팅시키고, 선택된 비트라인들에 0V를 제공하고, 비선택된 비트라인들에 비트 금지 전압(1/2Vset)을 제공한다.
본 발명의 프로그램 방법은 스트링 방향으로 선택된 스트링에 연결된 선택된 저항 셀들을 순차적으로 프로그램할 수 있다.
도 5는 본 발명의 프로그램 동작시 선택된 스트링의 바이어스 타이밍도를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 프로그램 동작은, 비트라인/워드라인 셋업 구간, 스트링 선택 구간, 프로그램 실행 구간으로 구분된다.
비트라인/워드라인 셋업 구간에서, 비트라인(BL)에 비트 금지 전압(1/2Vset)이 제공되고, 워드라인들(Sel WL, Unsel WL)에 셋 금지 전압(1/2Vset)이 제공된다. 이후, 스트링 선택 구간에서, 스트링 선택 라인(SSL)에 스트링 선택 전압(Vssl)이 제공되고, 선택된 워드라인(Sel. WL)에 셋 전압(Vset)이 제공된다. 이후, 프로그램 실행 구간에서, 선택된 비트라인(BL)에 비트 전압(0V)이 제공된다. 이로써, 선택된 스트링의 선택된 저항 셀에 셋 전압(Vset)이 제공됨으로써 프로그램 동작이 수행된다. 또한, 선택된 스트링의 비선택된 저항 셀은 셋 금지 전압(1/2Vset)이 제공됨으로써, 프로그램금지된다.
도시되지 않았지만, 프로그램 실행 구간 이후에, 프로그램이 제대로 수행되었는지를 확인하기 위한 검증 읽기 동작이 수행될 수 있다.
도 6은 본 발명의 프로그램 동작시 비선택된 스트링의 바이어스 타이밍도를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 바이어스 조건은, 도 5에 도시된 바이어스 조건에서 스트링 선택 라인(SSL)에 0V가 제공되는 것을 제외하고 나머지 조건들은 동일하다. 비선택된 스트링의 저항 셀들은 전류가 흐르지 않기 때문에 프로그램금지된다.
도 7은 본 발명의 프로그램 동작시 선택된 비트라인에 연결된 선택된 스트링에서 프로그램 금지를 위한 타이밍도를 예시적으로 보여주는 도면이다. 도 7를 참조하면, 비트라인/워드라인 셋업 구간에서, 비트라인(BL)에는 비트 금지 전압(1/2Vset)이 제공되고 및 워드라인들(Sel WL, Unsel WL)에 셋 금지 전압(1/2Vset)이 제공된다. 이후, 스트링 선택 구간에서, 스트링 선택 라인(SSL)에 스트링 선택 전압(Vssl)이 제공되고, 선택된 워드라인(Sel WL)에 셋 전압(Vset)이 제공된다. 이후, 실행 구간에서, 선택된 비트라인(BL)에 비트 전압(0V)이 제공된다. 이로써, 선택된 스트링의 비선택된 저항 셀에는 셋 금지 전압(1/2Vset)이 제공됨으로써 프로그램 동작이 금지된다.
도 8은 본 발명의 프로그램 동작시 비선택된 비트라인에 연결된 선택된 스트링에서 프로그램 금지를 위한 타이밍도를 예시적으로 보여주는 도면이다. 도 8을 참조하면, 도 8에 도시된 바이어스 조건들은, 스트링 선택 라인(SSL)에 0V가 제공되는 것을 제외하고 도 7에 도시된 바이어스 조건들과 동일하다.
본 발명의 수직형 저항 메모리 장치는 집적도를 높이기 위하여 다양한 구조를 가질 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 수직형 저항 메모리 장치의 프로그램 동작시 바이어스 조건들을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 수직형 저항 메모리 장치(200)는 한 층에 홀수 수평 전극(HN_o)과 짝수 수평 전극(HN_e)이 존재한다. 여기서, 홀수 수평 전극(HN_o)은 하나의 홀수 워드라인(예를 들어, WLn-1_o)에 대응되고, 짝수 수평 전극(HN_e)은 하나의 짝수 워드라인(예를 들어, WLn-1_e)에 대응된다. 각 층의 홀수 수평 전극(HN_o)과 짝수 수평 전극(HN_e)은 하나의 수직 전극(VN)을 공유한다. 그 외의 스트링의 구조는 도 1에 도시된 수직형 저항 메모리 장치(100)와 동일하다.
도 9를 다시 참조하면, 프로그램 동작을 위한 기본적인 바이어스 조건은, 도 1 내지 도 8에서 설명한 것과 동일하다. 예를 들어, 선택된 워드라인(WLn-1_e)에 셋 전압(Vset)이 제공되고, 비선택된 워드라인들(WLn_e, WLn_o, WLn-1_o)에 셋 금지 전압(1/2Vset), 선택된 비트라인들에 비트 전압(0V)이 제공되고, 비선택된 비트라인에 비트 금지 전압(1/2Vset)이 제공되고, 선택된 스트링 선택 라인(SSL1)에 스트링 선택 전압(Vssl)이 제공되고, 비선택된 스트링 선택 라인들(SSL2, SSL3)에 0V가 제공된다.
도 10은 본 발명에 따른 메모리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 메모리 시스템(1000)은 적어도 하나의 비휘발성 메모리 장치(1100) 및 메모리 제어기(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 외부로부터 고전압(Vpp)을 옵션적으로 제공받을 수 있다. 비휘발성 메모리 장치(1100)는 도 1에 도시된 수직형 저항 메모리 장치(100) 혹은 제 2에 도시된 수직형 저항 메모리 장치(200)과 동일하게 구현될 수 있다.
메모리 제어기(1200)는 복수의 채널들을 통하여 비휘발성 메모리 장치(1100)에 연결된다. 메모리 제어기(1200)는 적어도 하나의 중앙처리장치(1210), 버퍼 메모리(1220), 에러 정정회로(1230), 코드(1240), 호스트 인터페이스(1250) 및 메모리 인터페이스(1260)를 포함한다. 도시되지 않았지만, 메모리 제어기(1200)는 데이터를 랜덤화시키거나 디랜덤화시키는 랜덤화 회로를 더 포함할 수 있다. 본 발명의 메모리 시스템(1000)은 PPN(Perfect Page New)에 적용가능하다. 비휘발성 메모리 장치(1110)는 도시되지 않았지만, 외부의 고전압을 선택적으로 입력받을 수 있다.
한편, 메모리 시스템에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 미국 등록 특허 번호 US 8,027,194, 미국 공개 번호 US 2010-0082890에서 설명될 것이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200: 수직형 저항 메모리 장치
110: 메모리 셀 어레이
120: X-디코더
130: 페이지 버퍼
HN: 수평 전극
VN: 수직 전극
RC: 저항 셀
Vset: 셋 전압

Claims (10)

  1. 수직형 저항 메모리 장치의 프로그램 방법에 있어서:
    상기 수직형 저항 메모리 장치는, 워드라인들에 대응하는 수평 전극들과 수직 전극 사이에 연결된 복수의 저항 셀들과 상기 수직 전극을 대응하는 비트라인에 연결하는 스트링 선택 트랜지스터를 갖는 복수의 스트링들을 포함하고,
    상기 수직형 저항 메모리 장치의 프로그램 방법은, 선택된 워드라인으로 셋 전압을 제공하고, 비선택된 워드라인들로 셋 금지 전압을 제공하고, 선택된 비트라인들로 비트 전압을 제공하고, 및 비선택된 비트라인들로 비트 금지 전압을 제공하는 것을 포함하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 복수의 저항 셀들 각각은 상기 스트링 선택 트랜지스터를 통해 공급되는 전류의 양에 따라 셋 상태 혹은 리셋 상태가 결정되는 가변 저항 소자 및 상기 가변 저항 소자와 상기 수직 전극 사이에 다이오드를 포함하는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 수평 전극들은 복수의 층들에 배치되고,
    상기 수직 전극은 상기 복수의 층들에 수직한 방향으로 배치되는 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 수직형 저항 메모리 장치는, 상기 수직형 저항 메모리 장치는 비트라인들을 공유하는 복수의 블록들을 포함하고, 그리고, 페이지 단위로 프로그램 동작을 수행하고,
    상기 페이지는 하나의 워드라인에 연결되고 상기 비트라인들 중 소정의 개수의 비트라인들에 연결된 복수의 저항 셀들로 구성되는 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 수직형 저항 메모리 장치는, 상기 수직형 저항 메모리 장치는 비트라인들을 공유하는 복수의 블록들을 포함하고, 그리고, 페이지 단위로 프로그램 동작을 수행하고,
    상기 페이지는 하나의 워드라인에 연결되고 그리고 상기 비트라인들에 연결된 복수의 저항 셀들로 구성되는 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 복수의 블록들 중 선택된 블록에서는 스트링을 선택하기 위하여 대응하는 스트링 선택 트랜지스터에 연결된 스트링 선택 라인으로 스트링 선택 전압을 제공하는 단계를 더 포함하는 프로그램 방법.
  7. 제 5 항에서,
    상기 복수의 블록들 중 선택된 블록에서는, 스트링을 비선택하기 위하여 대응하는 스트링 선택 트랜지스터에 연결된 스트링 선택 라인으로 0V를 제공하는 단계를 더 포함하는 프로그램 방법.
  8. 제 5 항에 있어서,
    상기 셋 금지 전압은 상기 셋 전압의 절반이고,
    상기 비트 전압은 0V이고,
    상기 비트 금지 전압은 상기 셋 금지 전압와 동일한 프로그램 방법.
  9. 제 1 항에 있어서,
    상기 수평 전극들은 복수의 층들에 배치되고,
    상기 수평 전극들 각각은 전기적으로 연결되지 않은 짝수 수평 전극과 홀수 수평 전극으로 분리되고,
    상기 짝수 수평 전극과 상기 홀수 수평 전극은 하나의 수직 전극을 공유하는 프로그램 방법.
  10. 수직형 저항 메모리 장치의 프로그램 방법에 있어서:
    상기 수직형 저항 메모리 장치는, 워드라인들에 대응하는 수평 전극들과 수직 전극 사이에 연결된 복수의 저항 셀들과 상기 수직 전극을 대응하는 비트라인에 연결하는 스트링 선택 트랜지스터를 갖는 복수의 스트링들을 포함하고,
    상기 수직형 저항 메모리 장치의 프로그램 방법은,
    워드라인들 및 비트라인들로 셋 금지 전압을 제공함으로써 워드라인과 비트라인을 설정하는 단계;
    선택된 워드라인으로 셋 전압을 제공하고, 프로그램될 저항 셀을 갖는 스트링 선택 트랜지스터를 턴온시킴으로써 스트링을 선택하는 단계; 및
    선택된 비트라인들로 비트 전압을 제공함으로써 프로그램을 실행하는 단계를 포함하는 프로그램 방법.
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KR102641097B1 (ko) * 2018-12-31 2024-02-27 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4088324B1 (ja) * 2006-12-08 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
JP4908555B2 (ja) * 2009-08-05 2012-04-04 株式会社東芝 情報記録再生装置
US20110297912A1 (en) * 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof

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