TW201209827A

TW201209827A - Non-volatile memory having 3D array of read/write elements with vertical bit lines and laterally aligned active elements and methods thereof

Info

Publication number: TW201209827A
Application number: TW100120027A
Authority: TW
Inventors: George Samachisa; Johann Alsmeier
Original assignee: Sandisk 3D Llc
Priority date: 2010-06-08
Filing date: 2011-06-08
Publication date: 2012-03-01
Also published as: WO2011156351A1; JP2013535101A; TW201207855A; CN102971799A; WO2011156357A1; EP2580759B1; US20140043911A1; EP2580758A1; US8547720B2; CN102971798B; KR20130132373A; US20110297912A1; JP2013535102A; KR20130132374A; CN102971798A; EP2580759A1; US9245629B2; US20110299314A1; KR101663354B1

Description

201209827 六、發明說明：【發明所屬之技術領域】此申請案之標的物係關於可再程式化非揮發性記憶體胞陣列之結構、使用及製作，且更具體而言係關於形成於半導體基板上之記憶體儲存元件之三維率列。【先前技術】利用快閃記憶體之可再程式化非揮發性大容量資料儲存系統之使用係廣泛用於儲存電腦檔案、相機圖像及由其他類型之主機產生及/或使用之資料。一流行形式之快閃記憶體係透過一連接器可抽換地連接至主機之一卡。存在諸多不同的市售快閃記憶卡’其實例為以商標 (CF) ^ the MultiMediaCard(MMC) ^ Secure Digital(SD) ^ mimSD > microSD ^ Memory Stick ^ Memory Stick Micro ^ xD-Picture Card、SmartMedia及 TransFlash售賣之彼等快閃記憶卡。此等·卡根據其說明書具有特有之機械插頭及/或電介面，且插入至提供為主機之一部分或與主機連接之配對插座中。廣泛使用之另一形式之快閃記憶體系統為快閃驅動機，其係一小的經伸長封裝中之一手持式記憶體系統，該封裝具有用於藉由將其插入至一主機之USB插座中而與該主機連接之一通用串列匯流排（USB)插頭。本發明之受讓人

SanDisk 公司以其 Cruzer、Ultra及 Extreme Contour 商標售賣快閃驅動機。在另一形式之快閃記憶體系統中，大量記憶體係永久地安裝於主機系統内，例如安裝於一筆記型電 156760.doc 201209827 腦内替代常用之磁碟驅動大容4資料儲存系統。此三個形式之大容量資料儲存系統中之每一者通常包含同一類型之快閃記憶料列。其每—者亦通常含有其自身之記憶體控制器及驅動器’但亦存在某些唯記憶體系統（mem〇ry 〇niy system) ’該等唯記憶體系統替代地至少部分地由該記憶體所連接至之主機所執行之軟體控制。快閃記憶體通常形成於一個或多個積體電路晶片上且控制器通常形成於另一電路晶片上。但在包含該控制器之某些記憶體系統中，尤其在嵌入於一主機内之彼等記憶體系統中，記憶體、控制器及驅動器通常形成於一單個積體電路晶片上。存在藉以在主機與快閃記憶體系統之間傳送資料之兩種主要技術。在該兩種技術中之一者中，將由該系統產生或接收之資料檔案之位址映射至為該系統創建之一連續邏輯位址空間之不同範圍中。該位址空間之廣度通常足以涵蓋該系統能夠處置之位址之全部範圍。作為一個實例，磁碟儲存驅動機透過此一邏輯位址空間與電腦或其他主機系統通信。主機系統藉由一檔案配置表（FAT)記錄指派至其檔案之邏輯位址，且記憶體系統維持彼等邏輯位址至實體記憶體位址（儲存資料之處）中之一映射。大多數市售記憶卡及快閃驅動機利用此類型之介面’乃因其模仿主機已普遍介接之磁碟驅動機之介面。在該兩種技術中之第二者中’唯一地識別由一電子系統產生之資料檔案且其資料係藉由檔案内之偏移而邏輯定址。然後’在記憶體系統内將此等檔案識別符直接映射為 156760.doc 201209827 實體圯憶體位置。在別處（例如在第us 2〇〇6/〇i8472〇八1號專利申請公開案中）闡述及對比了兩個類型之主機/記憶體系統介面。快閃記憶體系統通常利用具有記憶體胞陣列之積體電路該等3己憶體胞根據其中所儲存之資料個別地儲存控制該等記憶體胞之臨限位準之一電荷。導電浮動閘極係最普遍地提供為記憶體胞之用以儲存該電荷之部分，但替代地使用介電電荷陷獲材料。對於用於大容量儲存系統之記憶體胞陣列，一 NAND架構通常較佳。其他架構（例如N〇R) 通常替代地用於小容量記憶體。藉由參照美國專利第 5,570’315、5,774,397、6,046,935、6,373,746、6,456,528、 6’522,580、6,643，188、6,771，536、6,781，877 及 7,342,279 號了獲知作為快閃s己憶體系統之一部分之快閃陣列及其操作之實例。夕年以來，5己憶體胞陣列中所健存之每一位元之資料所必需之積體電路面積之量已顯著減小且目標尚需進一步減小此面積。因此，快閃記憶體系統之成本及大小亦減小。 NAND陣列架構之使用有助於此但亦已採用其他途徑來減小記憶體胞陣列之大小。此等其他途徑中之一者為：在一半導體基板上形成在不同平面中彼此疊加之多個二維記憶體胞陣列替代更典型之單個陣列。美國專利第7,〇23,739及 7，177，191號中給出具有多個堆疊式NANI>^閃記憶體胞陣列平面之積體電路之實例。另一類型之可再程式化非揮發性記憶體胞使用可變電阻 156760.doc 201209827 記憶體it件，可將該等可變電阻記憶體元件設定至導電或非導電狀態（或另-選擇為，分別設定至低或高電阻狀態）’且額外地將某些可變電阻記憶體元件設定至部分導電狀態且保持在彼狀態中直至隨後重設至初始狀況。該等可變電阻元件個別地連接於以二維陣列彼此交又之兩個正父延伸導體（通常為位元線與字線）之間。此一元件之狀態通常藉ΐ置故於相Η體上之恰當電壓改冑。由於必須亦將此等電壓施加至大量其他未選定電阻元件(此乃因當選定几件之狀態為經程式化或讀取時，其係沿相同導體連接）因此一極體通常與可變電阻元件串聯連接以減小可流動穿過其之洩漏電流。期望針對大量記憶體胞並行執行資料讀取及程式化操作導致將讀取或程式化電壓施加至極大里之其他記憶體胞。專利申請公開案第us 2〇〇9/〇〇〇1344 A1號中給出了可變電阻記憶體元件及相關聯二極體之一陣列之一實例。【發明内容】根據本發明之一通用框架，三維記憶體包含配置成由具有X、y及Z方向之矩形座標界定且具有在2方向上堆疊之複數個平行平面之三維型樣之記憶體元件。每一平面中之記憶體70件係由與複數個全域位元線串聯之複數個字線及相對短局部位元線存取。該複數個局部位元線在z方向上穿過該複數個平面，且配置成在χ方向上之列及在7方向上之仃之二維矩形陣列。每一平面中之複數個字線在χ方向上伸長’且在y方向上在個別平面中之複數個局部位元線之 156760.doc 201209827 間間隔開且與個別平面中之該複數個局部位元線分離。一非揮發性再程式化記憶體元件位於一字線與局部位元線之間的一交叉點附近，且可由該字線及局部位元線存取，且其中一記憶體元件群組可由一共同字線及一局部位元線列並行存取。該記憶體具有三維電阻網結構。該三維陣列中所使用之記憶體元件較佳為可變電阻記憶體元件。亦即，個別記憶體元件之電阻（且因此相反地電導）通常因跨越正交相交導體（該元件連接至其）所置放之一電壓而改變。相依於可變電阻元件之類型，狀態可回應於跨越其之一電壓、穿過其之一電流位準、跨越其之一電場量、施加至其之一熱位準及諸如此類而改變。在某些可變電阻元件材料之情形中，正是將電壓、電流、電場、熱及諸如此類施加至該元件之時間量判定其導電狀態何時改變及該改變發生所在之方向。在此等狀態改變操作之間，記憶體元件之電阻保持不變，因此為非揮發性。可藉助自具有不同性質及操作特性之各種各樣的此等材料選擇之一記憶體元件材料實施上文所概述之三維陣列架構。該三維記憶體較佳地具有一單側字線架構，其中每線獨佔地連接至一記憶體元件列。此係藉由針對每一記·: 體元件列提供一個字線來實現’而不是在兩個記憶體元令列之間分享-個字線並跨㈣等字線鏈接跨越該陣列之畜憶體元件…單側字線架構提供獨佔地將每—記憶體夭件列之-字線而不是在兩個記憶體元件列之間共用一個导 156760.doc 201209827 線，從而避免跨越該等字線鏈接跨越該陣列之記憶體元件。儘管該記憶體元件列亦係藉由一對應局部位元線列存取，但毗鄰局部位元線列之間的耦合且因此該字線以外的洩漏電流不存在擴展^此幫助減小跨越電阻網狀結構之洩漏。具有垂直位元線及侧向對準之主動元件之讀取/寫入元件之三維陣列根據本發明之-個態樣’ #由其中不像先前技術中層層垂直地而是同時在所有層上側向形成R/w元件及視情況形成二極體之一製程來形成三維陣列。此可藉由形成一簡單夕層、構而實現，從而藉由開放—入口而曝露該等分層式層之一剖面並在一側向方向上於經曝露層中之每一者中形 mu不管包含還是不包含二極體此製程均係有利’此乃因不像逐層處理-樣需要諸多若干個處理步驟。佔用最小空間之側向對準之二極體按照慣例，二極體通常與三維記憶體陣列之R/w元件串聯連接以減小電阻網狀結構中之⑨漏電流。跨越—字線與一位7C線之間的每一交又點安置一 r/w元件（先前亦稱作 NVM)與鬆他串聯之二極體。與浙^相比，二極體通常在大小上大得多。因此，二極體在NVM上方形成一層且實質上增加記憶體之厚度。相依於R/Wtl件之材料及性質，該說明中所揭示之各種技術提供洩漏之減小達成可去除與每一R/W元件串聯之二極體之彳行二維陣列。至少，由短位元線及單侧字線引 156760.doc 201209827 起之洩漏減小使得一可行三維陣列能夠採用與每一 R/w元件串聯之一不那麼理想之二極體（或可視為—「差勁二極體」之二極體）。根據本發明之另-態樣，在於垂直方向上定向之位元線服務於R/W元件之二雒陣列之多個層及每一層中在水平或側向方向上之字線之情形下，與二極體串聯之每一r/w元件在一側向方向上於一交又點處形成於一字線與一位元線之間。藉由在水平或侧向方向上將二極體與卿元件記憶體元件對準，每—層字線之厚度不增加。料，將二極體形成或並為位元線結構之—部分，從而在不為二極體花費額外空間之情形下提供該二極體。形成諸如二極體之主動裝置係—高溫過程。若在形成主動裝置之前發生金屬化，則金屬將須能夠經得起隨後的該南溫過程。這可排除使用紹或鋼，此乃因其較佳導電性及經濟性。字線中増加之電阻可加㈣漏問題。目前製程允許針對所有層之高溫製程聚集在-起且同時處理’而不是逐層處理。因此，可在該高溫製程之後執行對子線之金屬化。因此’有責任使用相對低溫之金屬化。創新性三維可變電阻元件記憶體系統之各個態樣、優點、特徵及細節包含於下文對本發明實例性實例之—說明中’該說明應結合附圖一起閱讀。本文中所提及之所有專利、專利申請案、論文、其他公開案、文獻及諸如此類皆出於各種目的以全文引用入本文中。若在所併人之公開案、檔案或諸如此類中:任 156760.doc

S -10. 201209827 一者與本申請案之間存在術語之定義或使用之任何不一致或衝突’則應以本申請案之定義或使用為准。【實施方式】最初參照圖1，以三維記憶體1〇之一部分之—等效電路之形式示意性地且大體地圖解說明此一記憶體之一架構。此係上文所概述之三維陣列之一具體實例。使用一標準三維矩形座標系統11作為參考，向量x、7及2中之每一者之方向與其他兩者正交。用於選擇性地連接内部記憶體元件與外部資料電路之一電路較佳地形成於一半導體基板13中。在此具體實例中，利用選擇或切換裝置Qxy之二維陣列，其中χ給出該裝置在 X方向上之一相對位置且y給出其在丫方向上之相對位置。作為實例，個別裝置Qxy可係一選擇閘或選擇電晶體。全域位元線（GBLX)在y方向上伸長且在乂方向上具有由下標指示之相對位置。全域位元線（GBLx)可個別地與在X方向上具有相同位置之選擇裝置Q之源極或汲極連接，但在讀取且通常亦在程式化期間，—次僅接通與—特定全域位元線連接之一個選擇裝置。個別選擇裝置卩之源極或汲極中之另-者與局部位元線(LBLxy)中之一者連接。局部位元線在z方向上垂直地伸長且在x(列(行)方向上形成一規則二維陣列。為連接-組（在此實例中，指定為一列）局部位元線與對應之全域位元線，控制閘極線叫在,方向上伸長且與在y 方向上具有-共同位置之—單個列選擇裝置Q”之控制端 s 156760.doc -11 - 201209827 子（閘極）連接。因此，相依於控制閘極線SGy中之哪—者接收到接通其所連接至之選擇裝置之一電壓，選擇裝置 Qxy—次將跨越在X方向（在y方向上具有相同位置） ^工^ —局部位元線列（LBLxy)連接至全域位元線（gblx)中之對應者。剩餘之控制閘極線接收保持其所連接之選擇裝置關斷之電壓。可注意到，由於僅一個選擇裝置（Qxy)與局部位元線 (LBLxy)中之每一者一起使用，因此該陣列之在父及丫兩個方向上跨越半導體基板之間距可製作得極小，且因此記憶體儲存元件之密度大。 ~ 記憶體儲存元件Mzxy形成於在基板13上方在2方向上之不同距離處定位之複數個平面中。圖丨中圖解說明兩個平面1及2 ’但通常將存在更多平面，例如4個、6個或甚至更多個。在距離z處之每一平面中，字線-[^在乂方向上伸長且在y方向上在局部位元線（LBLxy)之間間隔開。每一平面之字線WLzy個別地與該等字線每一側上之局部位元線 LBLxy中之毗鄰兩者交叉。個別記憶體儲存元件連接於毗鄰此等個別交又點之一個局部位元線LBL^與一個字線WLzy之間。因此，一個別記憶體元件M…可藉由在該記憶體元件連接於其間之局部位元線咖”與字線饥”上置放恰當之電壓來定址。該等電壓經選擇以提供致使記憶體元件之狀態自一現有狀態改變至期望之新狀態所必需之電刺激此等電廢之位準、持續時間及其他特性相依於用於該等記憶體元件之材料。該三維記憶體胞結構之每一「平面」通常由至少兩個層 156760.doc

S -12 - 201209827 形成：其中^位有導電字線WLz〆 —個層及使該等平面彼此電隔離之一介電材斜« 料之另一層。相依於（例如）記憶體元件Mzxy之結構，在每一平面中亦可出現額外層。該等平面彼此疊加地堆疊於一半導體基板上，其中局部位元線 LBLX#該等局部位元線延伸穿過之每一平面之儲存元件 MZXy連接。圖2係可使用圖i之三維記憶體1〇之一說明性記憶體系統之一方塊圖。資料輸入輪出電路21經連接以圖！之全域位元線GBLx並行地提供（在程式化期間）及#收（在讀取期間）表示經定址鍺存元件Mzxy中所儲存之資料之類比電量。電路2m常含有用於在讀取期間將此等電量轉換為數位資料值之感測放大器，該等數位值然後被經由線23傳遞至一記憶體系統控制器25。相反地，欲程式化至陣列1〇中之資料由控制器25發送至輸入輸出電路2卜然後該輸入輸出電路藉由在王域位線GBLx上置放恰當電壓來將彼資料程式化至經定址記憶體元件中。對於二進制操作，一個電壓位準通常係置玫P全域位元線上以表示二進制…且另一電壓位準用以表示二進制「〇」。藉由由各別字線選擇電路27及局部位元線電路29置放於字線脱"及選擇閘極控制線SGy„L之電㈣定址記憶體元件以用於讀取或程式化。在圖^之特定三維陣列中，位於一選定字線與在一個例項處透過選擇裝置Qxy連接至全域位元線gbLx之局部位元線 LBLxyt之任一者之間的記憶體元件可藉由透過選擇電路 27及29施加適當電壓來定址以用於程式化或讀取。

S 156760.doc -13· 201209827 記憶體系統控制器25通常自-主機系統31接收資料且向該主機系統發送資料。控制器25通常含有用於暫時儲存此等資料及操作資訊之若干隨機存取記憶體（ram)34。命 7狀號及正被讀取或程式化之資料之位址亦在控制器25與主機31之間交i該記憶體系統與各種各樣的主機系統起操#其包含個人電腦（pc)、膝上型電腦及其他可攜式電腦、蜂巢式電話、個人數位助理（pDA)、數位照相機 '數位攝像機及可攜式音訊播放器。該主機通常包含用於-個或多個類型之記憶卡或快閃驅動機之—内建式插座33，該插座接受記憶體系統之一配對記憶體系統插頭 35 ’但某些主機需要使用其中插入有一記憶卡之配接器，且其他主機需要在其間使用電镜。另_選擇為，該記憶體系統可建立至該主機系統中作為其一組成部分。記憶體系統控制器25向解碼器/驅動器電路37傳遞自該，機接收之命令。類似地’將由記憶體系統產生之狀態信號自電路37傳送至控制器25。在其中該控制器控制幾乎所有記憶體操作之情形中，電路37可係簡單邏輯電路，或可包含-狀態機以控制執行給定命令所必、需之重複記憶體操作中之至少某些操作。將由解碼命令所得之控制信號自電路37施加至字線選擇電路27、局部位元線選擇電路”及資料輸入輸出電路21。位址線39亦自控制器連接至電路”及 29，該等位址線攜載陣列10内之欲存取之記憶體元件之實體位址以執行來自主機之一命令。該等實體位址對應於自主機系統31接收之邏輯位址，轉換係由控制器乃及/或解 156760.doc •14· 201209827 碼器/驅動器37做出。因此，電路29藉由在用以連接選定局部位元線（LBLxy)與全域位元線（GBLx)之選擇裝置q之控制元件上置放恰當電屋來部分地定址陣㈣内之指定儲存凡件。藉由電路27將恰當錢施加至該陣列之字線机來完成該定址。 Zy 儘管圖2之記憶體系統利用圖】之三維記憶體元件陣列 1〇’但該系統並不限於僅使用彼陣列架構。另一選擇係， -給定記憶體系統可組合此類型之記憶體與另一其他類型，包含快閃記憶體（例如，具有一勵〇記憶體胞陣列架構之快閃）、-磁碟驅動機或某—其他類型之記憶體。該另-類型之記憶體可具有其自身之控制器，或可在某些情形中與三維記憶體胞陣列1〇共用控制器25，尤其當處於二操作級之兩個類型之記憶體之間存在某—相容性時。儘管圖1之陣列中之記憶體元件U之每—者可經個別地定址，以用於根據傳入資料改變其狀態或用於讀取其現有儲存«，但〇個域體元件為單減行地程式化 =讀取該陣列當然較佳。在圖1之三維陣财，可並行地程式化及讀取-個平面上之_記㈣元件列。並行操作之記憶體元件之數目相依於連接至選定字線之記憶體元件之 :目。在某些陣列令’可將字線分段(圖1中未展示)以使得沿其長度連接之總數目個記憶體元件中之僅一部分（即，連接至該等區段中之—選定區段之記憶體it件）可經定址以用於並行操作。其貢料已變為過期之先前經程式化記憶體元件可經定址 s 156760.doc •15- 201209827 及自其先前經程式化所處之狀態再程式化。因此，正被並行再程式化之記憶體元件之狀態將通常在彼此之間具有不同開始狀態。對於諸多記憶體元件材料而言，此係可接受，但通常較佳地在再程式化一群組記憶體元件之前將其重設至一共同狀態。出於此目的，可將記憶體元件分組至若干區塊中，其中每一區塊之記憶體元件係大致重設至一共同狀態（較佳地係經程式化狀態中之一者）以準備用於隨後程式化該等記憶體元件。若正使用之記憶體元件材料之特性為以比自第二狀態改變回該第一狀態所花費之時間顯著為少之時間自一第一狀態改變至一第二狀態，則較佳選擇致使做出花費較長時間之轉變之重設操作。然後，比重設更快地進行程式化。較長之重設時間通常不係一問題，此乃因重設僅含有過期資料之記憶體元件區塊於先前技術中的大部分情形下通常係能夠實現的，因此不會不利地影響記憶體系統之程式化效能。藉助使用記憶體元件之區塊重設，可以與當前快閃記憶體胞陣列類似之一方式操作可變電阻記憶體元件之三維陣列。將一記憶體元件區塊重設至一共同狀態對應於將一快閃記憶體胞區塊抹除至一經抹除狀態。本文中之個別記憶體元件區塊可進一步劃分為複數個儲存元件頁，其中一頁之記憶體元件被一起程式化及讀取^此係如同快閃記憶體中之頁之使用。一個別頁之記憶體元件被一起程式化及讀取。當然，在程式化時，欲儲存由重設狀態表示之資料之彼等記憶體元件不自該重設狀態改變。一頁之記憶體元件 156760.doc • 16 - 201209827 中需要改變至另-狀態以表示其中正儲存之資料之彼等記憶體元件係藉由程式化操作來改變其狀態。圖3中圖解·制此料塊及頁之—實例，其提供圖i 之陣列之平面1及2之平面示意圖。以二維展示跨越該等平面中之每-者延伸之不同字線脱”及延伸穿過該等平面之局部位元線LBLxy。個別區塊係由在該等平面中之一單個平面中連接至一個字線（或若該等字線分段，則係一字線之個區段）之兩個側之記憶體元件構成。因此，在該陣列之每一平面中存在極大數目個此等區塊。在圖3中所圖解說明之區塊中，連接至一個字線WL1Z之兩個側之記憶體元件Mm、Μ丨24、Μ丨34 ' M115、M125及M135中之每一者形成該區塊。當然，將存在沿一字線之長度連接之更多個記憶體元件，但為簡明起見僅圖解說明其中之少數幾個記憶體元件。每一區塊之記憶體元件係連接於單個字線與局部位元線中之不同者之間，即，對於圖3中所圖解說明之區塊而言’連接於字線WLl2與各別局部位元線lBLi2、 LBL22、LBL32、LBL13、LBL23及 LBLg 間。圖3中亦圖解說明一頁。在正闡述之具體實施例中，每區塊存在兩個頁。一個頁係由沿該區塊之字線之一個側之記憶體元件形成’且另一頁係由沿該字線之相對側之記憶體元件形成。圖3中所標記之實例性頁係由記憶體元件 M1M、Mm及％34形成。當然，一頁通常將具有極大數目個記憶體元件以便能夠一次程式化及讀取大量資料。為解釋之簡明起見，僅包含圖3之該頁之儲存元件中之少數幾

S 156760.doc -17- 201209827 個儲存元件。現在將闡述在將圖i及圖3中之記憶體陣列操作為圖2之記憶體系統巾之陣列_，該等記憶料狀實例性重設、程式化及讀取操作。對於此等實例，記憶體元件〜中之每-者被認為是包含—非揮發性記憶體材料，該非揮發性記憶體材料可藉由跨越記憶體元件加不同極性之電壓 (或電流)或具有相同極性但不同量值及/或持續時間之電壓而在不同電阻位準之兩個穩定狀態之間切換。舉例而言，可藉由使電流在-個方向上穿過該元件來將—類材料置放於-南電阻狀態中，立藉由使電流在另一方向上穿過該元件來將該類材料置放於一 Μ電阻狀態中H，在使用相同電壓極性切換之情形中，一個元件可能需要一較高電壓及一較紐時間來切換至一高電阻狀態，以及一較低電壓及 -較長時間來切換至一較低電阻狀態。此等狀態係指示儲存個資料位兀之個别記憶體元件之兩個記憶體狀態，其相依於記憶體元件狀態而係一「〇」或—「i 。 ^ 為重設（抹除）一記憶體元件區塊，將彼區塊中之記憶體兀件置放於其高電阻狀態中。此狀態將遵循當前快閃記憶體陣列中所使用之慣例而被指定為邏輯資料狀態「1」，伸另-選擇為，其可被指定為一「0」。如由圖3中之實例所展7Γ 區塊包含電連接至一個字線WL或其區段之所有 α己L體το件。一區塊係該陣列中被一起重設之記憶體元件之最小單位。其可包含數千個記憶體元件。若一字線之一個側上之圮憶體元件列包含其中之（例如）1〇〇〇個記憶體 156760.doc 201209827 元件，則一區塊將具有來自該字線之每一側上之兩個列之 2000個記憶體元件。可採取以下步驟使用圖3中所圖解說明之區塊作為—實例來重設一區塊之所有記憶體元件： 1·藉由圖2之電路21將所有全域位元線（圖丨及圖3之陣列中之GBL,、GBL2及GBL3)設定至〇伏。 2.將該區塊之一個字線之每一側上之至少兩個選擇閘極線設定至H’伏，以使得在y方向上位於該字線之每一側上之局部位元線透過其選擇裝置連接至其各別全域位元線且因此達到0伏《使電壓Ηι足夠高（例如介於丨至3伏之一範圍中之某一電壓，通常為2伏）以接通選擇裝置

Qxy。圖3中所展示之區塊包含字線WLis，使得藉由圖2 之電路29將彼字線之每一側上之選擇閘極線Sg2及 SG3(圖1)設定至伏以接通選擇裝置Qi2、、匕2、

Qn、Q23及Q33。此致使在父方向上延伸之兩個毗鄰列中之局部位元線LBL丨2、LBL22、LBL32、lbl丨3、lbl^ LBL33中之每一者連接至全域位元線及 GBL3中之各別者。在丫方向上彼此她鄰之局部位元線中之兩者連接至-單個全域位元線。然後，將彼等局部位兀線叹疋至全域位兀線之〇伏。剩餘之局部位元線較佳地保持不連接且其甲其電壓浮動。 3 ·將正被重之區塊之字線設定至η伏。此重設電壓值相依於記憶體元件中之切換材料，且可介於m之一小部分至幾伏之間。將該陣列之所有其他字線（包含選定

S 156760.doc -19- 201209827 平面1之其他子線及其他未選定平面上之所有字線）設定至〇伏。在圖1及圖3之陣列中，字線WLi2係置放於11伏處，而該陣列中之所有其他字線係置放於〇伏處，所有此等操作皆係藉由2之電路27。結果係跨越該區塊之記憶體元件中之每一者置放^伏。在圖3之實例性區塊中，此包含記憶體元件河…、Mm、 Mm、Μ"5、Mm及。對於正被用作一實例之記憶體材料類型，穿過此等記憶體元件之所得電流將其中尚未處於—而電阻狀態中之任一者置放於彼重設狀態中。可/主意到，由於僅一個字線具有一非〇電壓因此不會有雜散電流流動。該區塊之該一個字線上之電壓可致使電流僅穿過該區塊之記憶體元件流動至接地。亦不存在可將未選疋及電浮動之局部位元線中之任一者驅動至Η伏之物，因此將不存在跨越該區塊外部之該陣列之任何其他記憶體元件之電壓差。因此，不跨越其他區塊中之未選定記憶體元件施加可致使其被無意地擾亂或重設之電壓。亦可注意到，可藉由將字線與毗鄰選擇閘極之任一組合分別設定至Η或Η，來同時地重設多個區塊。在此情形中，這樣做之唯一代價係同時重設增加數目個記憶體元件所需之電流量之一增加。此影響所需之電力供應之大小。 —頁之記憶體元件較佳地經同時程式化以增加記憶體系統操作之並行性。圖4中提供圖3中所指示之頁之一展開圖’其中添加注解以圖解說明一程式化操作。該頁之個別 »己丨意體元件最初係處於其重設狀態中，此乃因其區塊中之 156760.doc 20- 201209827 所有s己憶體疋件先前已被重設。本文中採用重設狀態來表不-邏輯資料「！」。對於根據正被程式化至該頁中之傳入資料將儲存-邏輯資料「〇」之此等記憶體元件中之任一者’將彼等記憶體元件切換至其低電阻狀態、其設定狀態中’同時該頁之剩餘記憶體元件保持於重設狀態中。為程式化一頁，僅接通一選擇装置列，從而導致僅一局部位元線列連接至全域位元線。另—選擇為，此連接允許該區塊之兩個頁之記憶體元件在兩個順序程式化循環中被程式化，然後此使得重設單元及程式化單元中之記憶體元件之數目相等。參照圖3及圖4 ’闡述記憶體元件％"、Mi24及m134之一個所指示頁内之一實例性程式化操作，如下： 1.置放於全域位元線上之電壓係根據由該記憶體系統接收之用於程式化之資料之型樣。在圖4之實例中，gbl , 攜載邏輯資料位元「1」，GBL2攜載邏輯位元「〇」且 GBL3攜載邏輯位元「1」。如圖所展示，該等位元線係分別设定至對應電壓Μ、Η及Μ，其中Μ位準電壓較高但不足以程式化一記憶體元件，且Η位準足夠高以迫使一記憶體元件進入經程式化狀態中。Μ位準電壓可介於〇伏與Η之間約為Η位準電壓之一半。舉例而言，一 μ位準可係0.7伏，且一 Η位準可係1 _5伏。用於程式化之η位準不必與用於重設或讀取之Η位準相同。在此情形中，根據所接收之資料’記憶體元件Μ114& Μ134將保持在其重設狀態中，而記憶體元件Μ124正被程式化。因此，藉由 s 156760.doc -21 - 201209827 以下步驟將程式化電壓僅施加至此頁之記憶體元件 M124。將正被程式化之頁之字線（在此情形中，選定字線 WL!2) 5又定至〇伏。此係該頁之記憶體元件所連接至之唯一字線。將所有平面上之其他字線中之每一者設定至M 位準。由圖2之電路27施加此等字線電壓。 3.將該選定字線之每一側下方及每一側上之選擇閘極線中之一者設定至H，電壓位準以選擇一頁用於程式化。對於圖3及圖4中所指示之頁，在選擇閘極線SG2上置放H· 電壓以接通選擇裝置Qu、Qn及Q32(圖1)。在此實例中，將所有其他選擇閘極線（即，線設定至〇伏以保持其選擇裝置關斷。由圖2之電路29施加選擇閘極線電壓。此將一個局部位元線列連接至全域位元線，且使所有其他局部位元線浮動。在此實例中，透過所接通之選擇裝置將該局部位元線列LBLi2、LBL22及連接至各別全域位元線GBLi、GBL2及GBL3，同時使該陣列之所有其他局部位元線（LBL)浮動。對於上文所提及之實例性記憶體元件材料而言，此操作之結果係發送一程式化電流IPR0G穿過記憶體元件M124，因此致使彼記憶體元件自一重設狀態改變至一設定（經程式化）狀態。相同情形將發生於連接於選定字線WL12與施加有程式化電壓位準Η之一局部位元線（LBL)之間的其他記憶體元件（未展示）處。施加上文所列之程式化電壓之相對時序之一實例為：最 156760.doc

S -22· 201209827 初將個頁上之所有全域位元線（GBL)、選定之選擇閘極線（SG)、選定字線及該選定字線之每一側上之兩個毗鄰字線全部設定至電壓位準在此之後，在程式化循環之持續時間内，根據正被程式化之資料將GBL·中之選定者升高至包壓位準Η，而同時將選定字線之電壓降低至〇伏。可將平面1中除選定字線WLi2之外的字線及未選定之其他平面中之所有字線微弱地驅動至Μ、某一較低電壓，或允許其洋動以減小必須由字線驅動器（其係圖2之電路27之部分）遞送之電力。藉由使除選定列之外的所有局部位元線（在此實例中，除LBL1Z、LBL22及LBL32之外的所有局部位元線）浮動，可透過連接於浮動局部位元線與毗鄰字線之間的處於其低電阻狀態（經程式化）中之記憶體元件將電壓鬆散地耦合至選定平面1之外部字線及被允許浮動之其他平面之字線。儘管允許選定平面之此等外部字線及未選定平面中之字線浮動，但可能最終透過經程式化記憶體元件之一組合將此等字線驅動上升至電壓位準Μ» 在程式化操作期間，通常出現有寄生電流，該寄生電流可增加必須透過選定字線及全域位元線供應之電流。在程式化期間，存在兩個寄生電流源，一個寄生電流源至一不同區塊中之毗鄰頁，而另一個寄生電流源至同一區塊中之毗鄰頁。該第一寄生電流之一實例係圖4上所展示之來自在程式化期間已升高至電壓位準Η之局部位元線LBL22之寄生電流IP1 »記憶體元件Mm連接於彼電壓與其字線貿^丨上 156760.doc . -¾¾ 201209827 之電壓位準Μ之間。此電壓差可致使寄生電流·Ιρι流動。由於在局部位元線LBL〗2或LBL32與字線WLn之間不存在此電壓差，無此寄生電流流動穿過記憶體元件河⑴或河⑴中之任一者，因此此等記憶體元件根據正被程式化之資料而保持於重設狀態中。其他寄生電流可類似地自同一局部位元線LBL22流動至其他平面中之一毗鄰字線。此等電流之出現可限制記憶體系統中可包含之平面之數目，此乃因總電流可隨平面數目增加。對程式化之限制在於記憶體電力供應之電流容量，因此平面之最大數目係電力供應之大小與平面數目之間的一折衷。在大多數情形中，通常可使用4至8個平面中之若干平面。在程式化期間之另一寄生電流源係至同一區塊中之一毗鄰頁。趨於透過任一平面上之任一經程式化記憶體元件將使其浮動之局部位元線（除連接至正被程式化之記憶體元件列之彼等局部位元線之外的所有局部位元線）驅動至未選定之字線之電壓位準M。此又可致使寄生電流在選定平面中自處於Μ電壓位準之此等局部位元線流動至處於〇伏之選定字線。此之一實例由圖4中所展示之電流卜〗、h及 Ip4給出。一般而言，此等電流將比上文所論述之另一寄生電流IP1小得多，此乃因此等電流僅流動穿過毗鄰於選定平面中之選定字線之處於其導電狀態中之彼等記憶體元件。上文所闡述之程式化技術確保選定頁被程式化（局部位元線處於Η，選定字線處於〇)且毗鄰之未選定之字線處於 156760.doc -24· 201209827 Μ。如先前所提及，可將其他未選定之字線微弱地驅動至 Μ或最初軸至Μ且㈣使其浮動。另—選擇為，亦可使遠離該選定字線（例如，離開5個以上字線）之任一平面中之字線不充電（處於接地）或浮動，此乃因流動至其之寄生電流係如此低以至於與已識別之寄生電流相比微不足道（此乃因該等寄生電流必須流動穿過五個或更多個ON裝置(處於其低電阻狀態中之裝置）之一串聯組合）。此可減小因給大量字線充電所致之電力耗散。儘管上文說明假定正被程式化之頁之每一記憶體元件將藉助一程式化脈衝之一次施加而達到其期望〇n值，但另選擇為，可使用通常用於NOR或NAND快閃記憶體技術中之一程式化-驗證技術。在此過程中，針對一給定頁之一 το整程式化操作包含一係列個別程式化操作，其中在每一程式化操作内發生0N電阻之一較小改變。一驗證（讀取）操作散佈於每一程式化操作之間，其判定一個別記憶體元件是否已達到與正在該記憶體元件中程式化之資料一致的電阻或電導之期望經程式化位準β當每一記憶體元件係驗 €為已達到期望之電阻或電導值時，針對該每一記憶體元件之程式化/驗證序列終止。在所有正被程式化之記憶體元件係驗證為已達到其期望之經程式化值之後，則該記憶體7L件頁之程式化完成D此技術之一實例闡述於美國專利第 5,172,338號中。主要參照圖5，闡述對一記憶體元件（例如，記憶體元件 Mm、Mm及Mm)頁之狀態之並行讀取。一實例性讀取過 156760.doc •25, 201209827 程之步驟如下：將所有王域位元線GBL及所有字線wl設定至一電壓 VR。電壓VR僅係—方便參考電壓JL可係任-數目的值通爷’丨於〇與1伏之間。一般而言對於其中發生重複咳取之操作模式，將陣列巾之所有字線設定至VR以減小寄生讀取電流係方便的，儘管此需要給所有字線充電然而，作為一替代方案，僅須將選定字線（圖5中之 WL,2)、其他平面中之每一者中處於與該選定字線相同之位置之字線及所有平面中之緊接毗鄰之字線升高至 VR 〇 2·藉由在毗鄰於該選定字線之控制線上置放一電壓來接通一選擇裝置列以界定欲讀取之頁。在圖丨及圖5之實例中，將一電壓施加至控制線SG2以接通選擇裝置、 Q22及Q32。此將一局部位元線列lbl12、lbl22a lbl32 連接至其各別全域位元線GBLi、GBL2及GBL3。然後，將此等局部位元線連接至出現於圖2之電路21中之個別感測放大器（SA)，且採取其所連接至之全域位元線之電位VR。允許所有其他局部位元線LBL浮動。 3. 將選定子線（WL12)設定至一電壓Vr土 Vsense。Vsense之符號係基於感測放大器選擇且具有約〇. 5伏之一量值。所有其他字線上之電壓保持相同。 4. 在時間T感測流至每一感測放大器中（vR+Vsense)或流出每一感測放大器（VR-Vsense)之電流。此等電流係展示為正流動穿過圖5之實例之經定址記憶體元件之電流 156760.doc -26 - 201209827

Iri、Ir2及1们’此等電流與各別記憶體元件M114、Mi24 及Μ134之經程式化狀態成比例。然後’由連接至各別全域位兀線GBLi、GBL2及GBL3之電路21内之感測放大器之進制輸出給出5己憶體元件Μ〗μ、Mm及m134之狀態。然後’經由線23(圖2)將此等感測放大器輸出發送至控制器25，該控制器又將所讀取之資料提供至主機 3卜 5.藉由自選擇閘極線（SG2)移除電壓來關斷選擇裝置 (Q〗2、Q22及Q32)，以使得局部位元線與全域位元線斷開連接，且使選定字線（WLi2)返回至電壓Vr。此一讀取操作期間之寄生電流具有兩個不期望之效應。與程式化-樣，寄生電流使得對記憶體系統電力供應之需求增加。另外，寄生電流可能存在，其錯誤地包含於穿過正被讀取之經定址記憶體元件之電流中。因此，若此等寄生電流足夠大，則此可導致錯誤的讀取結果。如在程式化之情形中，除選定列（圖5之實例中之 LBL〗2、LBL22&LBL32)之外的所有局部位元線係浮動的。 =動局部位元線之電位可由處於其經程式化（低電阻冰 =且連接於任—平面中之-浮動局部位it線與處於Vr之子線之間的任_記丨咅科；彳生酿·么 70件㈣至VR。在程式化情形中與W目當之-寄生電流並不出現於資料讀此乃因選定局部位元線與批鄰之非選定字線兩者皆處於 V”然而’寄生電流可流動穿過連接於浮動局部位選定字線之間的低電阻呓情 _电阻°己隐體兀件。此等電流與程式化

S 156760.doc -27- 201209827 (圖4)期間之電流I?2、In及ip#相當（在圖$中指示為^、h 及IP7)»此等電流中之每一者可在量值上等於穿過一經定址δ己憶體元件之最大讀取電流。然而，此等寄生電流正自處於電壓vR之字線流動至處於一電壓vR±Vsense之選定字線而不流動穿過感測放大器。此等寄生電流將不流動穿過該等感測放大器所連接至之選定局部位元線（圖5中之 LBI^2、LBL22及LBL32)。儘管此等寄生電流有助於電力耗散’但其不因此引入一感測錯誤。儘管相鄰字線應處於VR以最小化寄生電流（如在程式化情形中），但可期望微弱地驅動此等字線或甚至允許其浮動。在一個變化中，可將選定字線及相鄰字線預充電至¥1^ 且然後允許其浮動。當感測放大器致能時，其可將選定字線及相鄰字線充電至Vr以便由來自該感測放大器之參考電壓（與來自子線驅動器之參考電壓相反）精確地設定此等線上之電位。此可在將選定字線充電至VR±Vsense之前發生，但在完成此充電瞬變之前不量測感測放大器電流。。己憶體陣列1 〇内亦可包含參考胞以促進共同資料操作 (抹除、程式化或讀取）中之任一者或全部。一參考胞係其中電阻係設定至一特定值之在結構上與一資料胞盡可能地幾乎相同之一胞。參考胞可用於去除或追蹤資料胞之與溫度、過程不均勻性、重複程式化、時間或可在記憶體之操作期間變化之其他胞性質相關聯之電阻漂移。通常，其係又疋為具有尚於一記憶體元件在一個資料狀態中之最高可接又低電阻值（例如，0N電阻）且低於一記憶體元件在另一 156760.doc

S -28 - 201209827 資；斗狀L中之最低可接党咼電阻值（例如，〇ff電阻）之一電阻。參考胞對於一平面或整個陣列而言可係「全域」的，或可含納於每一區塊或頁内。在―項實施例中’每-頁内可含有多個參考胞。此等胞之數目可係僅僅幾個（少於10個）或可多達每一頁内之胞之 %數目之數個百分點。在此情形中，通常在獨立於該頁内之資料之一單獨操作中重設及寫入該等參考胞。舉例而 &，其可係在工廠中設定過一次，或其可係在記憶體陣列之操作期間設定過一次或多次。在上文所闡述之一重設操作J間，將所有全域位元線設定為低，但此可經修改以僅設定與正被重設至一低值之記憶體元件相關聯之全域位元線同時將與參考胞相關聯之全域位元線設定至一中間值，因此抑制其被重設。另一選擇為，為重設一給定區塊内之參考胞’將與參考胞相關聯之全域位元線設定至一低值’同時將與資料胞相關聯之全域位元線設定至一中間值。在程式化期間’反轉此過程且將與參考胞相關聯之全域位元線升高至一高值以將該等參考胞設定至一期望〇N 電阻’同時記憶體元件保持在重設狀態中。通常將改變程式化電壓或程式化次數以將參考胞程式化至比在程式化記憶體元件時高之一 ON電阻。舉例而言，若每一頁中之參考胞之數目係選擇為資料儲存記憶體元件之數目的1%，則該等參考胞可沿每一字線貫體地配置以使得每一參考胞與其相鄰參考胞分離開1 00 個資料胞’且與讀取參考胞相關聯之感測放大器可與讀取 156760.doc •29- 201209827 資料之介入感測放大器共用其參考資訊。在程式化期間，可使用參考胞來確保在程式化資料時有充足容限。可在美國專利第 6,222,762、6,538,922、6,678,192及 7,237,074號中找出關於使用在一頁内之參考胞之進一步資訊。在一特定實施例中’參考胞可用於大致去除陣列中之寄生電流。在此情形中，將參考胞之電阻值設定至重設狀態之值，而非先前所闡述之介於重設狀態與一資料狀態之間的一值。每一參考胞中之電流可由其相關聯感測放大器量測，且自相鄰資料胞減去此電流。在此情形中，該參考胞正逼近流動於所追蹤之記憶體陣列之一區域中且類似於在一育料操作期間流動於該陣列之彼區域中之寄生電流的寄生電流。可在一兩步驟操作（量測參考胞中之寄生電流且隨後自在—資料操作期間所獲得之值減去其值）中或與資料操作同時施加此校正。其中可能同時操作之一個方式係使用參考胞來調整毗鄰資料感測放大器之時序或參考位準。此之—實例展示於美國專利第7,324,393號中。在可變電阻記憶體元件之習用二維陣列中，通常包含盘父又之位元線與字線之間的記憶體元件串聯之二極體。二 =體之主要目的係減小於重設(抹除)、程式化體:件期間寄生電流之數目及量值。本文中之三維陣；二電與在其他類型之陣列中相比，所得之寄生此對㈣収操作具有—減二極體亦可與該三維瞌幻貝甸政應。 . '•車列之個別記憶體元件串聯連接隐體疋件之其他陣列中所進行）以進 156760.doc •30- 201209827 一步減小寄生電流之數目，但這樣做有弊端。主要地，製造製程變得更複雜。然後，添加之遮罩及添加之製造步驟係必要的。此外，由於矽p_n二極體之形成通常需要至少一個尚溫步驟，因此字線及局部位元線不能由具有一低熔點之金屬製成，例如通常用於積體電路製造中之鋁，此乃因其可在隨後之高溫步驟期間熔化。使用一金屬或包含一金屬之複合材料為較佳，此乃因其導電性比因曝露至此等高溫而通常用於位元線及字線之導電性經摻雜多晶矽材料局。專利申睛公開案第US 2009/0001344 A1號中給出具有形成為個別記憶體元件之一部分之二極體之電阻切換記憶體元件之一陣列之一實例。由於本文中之三維陣列中之寄生電流之減小之數目，因此可管理寄生電流之總量值而不使用此等二極體。除較簡單之製造製程之外，二極體之缺乏允許雙極操作；亦即，其中將記憶體元件自其第一狀態切換至其第二記憶體狀態之電壓極性與將記憶體元件自其第二記憶體狀態切換至其第一記憶體狀態之電壓極性相反之一操作。雙極操作勝過一單極操作（使用與將記憶體元件自其第二記憶體狀態切換至其第一記憶體狀態相同之極性電壓將該記憶體元件自其第一記憶體狀態切換至其第二記憶體狀態）之一優點為用以切換記憶體元件之電力之減小及記憶體元件之可靠性之一改良。在其中一導電細絲之形成及毁壞係用於切換之貝體機制之記憶體元件中（如在由金屬氧化物及固體電解質材料製成之記憶體元件中）可見該雙極操作之此等優 s 156760.doc •31 · 201209827 寄生電流之位準隨早& 數目且隨沿每一平面内字線連接之記憶體元件之數目增加。但由於每—平面上」字線之數目不=地影響寄生電流之量，因此該等平面^ 個別地包含大1字線。可藉由將字線分段為具有較少數目個§己憶體元件之區段來推 ^ 奴來進—步官理由沿個別字線之長度連接之大量記憶體元件所致 "夂之寄生電流。然後，可對沿每一子線之一個區段連接之印倍骑-灿/ β ^體凡件（而非沿該字線之整個長度運接之總數目個妒掊脚- 體疋件）執行抹除、程式化及讀取操作。中正闡述之可再矛王式化非揮發性記憶體陣列具有諸多優點。每單位半導體基板面積可儲存之數位資料之量為 •高。該可再㈣化麵發性記憶㈣列可騎—所儲存之貧料位元一較低成本來製造。對於整個平面堆疊，僅需要幾個遮罩，而*是需要用於每—平面之—單獨遮罩組。與該基板連接之局部位元線之數目比不使用垂直局部位元線之其他多平面結構顯著減小。該架構消除使每一記憶體胞具有與電阻記憶體元件串聯之二極體之需要，因此進一步簡化製造製程且使得能夠使用金屬導電線。此外，操作該陣列所必需之電壓比當前市售之快閃記憶體中所使用之電壓低得多。由於每一電流路徑之至少二分之一係垂直的，因此大交又點陣列中出現之電壓降顯著減小。電流路徑之由於較短的垂直組件所致之減小的長度意味著在每一電流路徑上存 156760.doc -32- 201209827 在大致-半數目個記憶體胞，且因此㈣電流減小且—資料程式化或讀取操作期間所干擾之未選定胞之數目亦減小。舉例而言’若-習㈣财存在與—字線相關聯^ 個胞及與一位元線（具有相等長度）相關聯個胞，則存在與每一資料操作相關聯或「相關（t〇uched)」之2\個胞。在本文中㈣述之垂直局部位元線架構中，存在與位元線相關聯之η個胞（η係平面之數目且通常係例如4至8之一小數目），或Ν+η個胞係與一資料操作相關聯。對於一大ν，此意味著受-資料操作影響之胞之數目多達__習用三維陣列中之大致一半。可用於記憶體儲存元件之材料

用於圖1之陣列中之非揮發性記憶體儲存元件M 料可係硫族化物、一金屬氧化物或回應於施加至該J料之一外部電壓或穿過該材料之電流而展現一穩定、可逆之電阻移位之若干材料中之任一者。金屬氧化物之特性為在最初沈積時係絕緣的。一種適合之金屬氧化物係氧化鈦（Ti〇x)。圖6中圖解說明一先前所1 告之使用此材料之記憶體元件。在此情形中，在一退火製程中更改近化學計量Ti〇2體材料以接近底部電極形成一缺氧層（或具有氧空位之-層）。頂部銘電極藉助其高功函數為電子形成一高電位Pt/Ti〇2障壁。因此，在適度電壓（低於1伏）下，一極低電流將流動穿過該結構。藉由存在氧空位（〇+2)來降低底部Pt/Ti〇2_x障壁，且該障壁表現為一低^ 阻接觸(歐姆接觸）。（已知Ti〇2中之氧空位係充當n型摻雜 156760.doc •33- 201209827 劑，從而變換一經導電摻雜之半導體中之絕緣氧化物）。所得之複合結構處於一非導電（高電阻）狀態中。但當跨越該結構施加一大的負電壓（例如1.5伏）時，氧空位朝向頂部電極漂移，且因此電位障壁Pt/Ti02減小且一相對高之電流可流動穿過該結構。於是該裝置處於其低電阻 (導電）狀恶中。其他人所報告之實驗已展不導電係在細絲狀Ti02區域中發生（可能沿顆粒邊界）。藉由跨越圖6之結構施加一大的正電壓來斷開導電路徑。在此正偏壓下，氧空位移動遠離頂部Pt/Ti02障壁之近端，且「斷開」細絲。該裝置返回至其高電阻狀態。導電狀態及非導電狀態兩者皆為非揮發性。藉由施加約0.5伏之一電壓來感測記憶體儲存元件之導電可容易地判定該記憶體元件之狀態。儘管此特定導電機制可能不適用於所有金屬氧化物，但作為一群組，其具有一類似行為：當施加適當電壓時，自一低導電狀態轉變至一高導電狀態，且該兩個狀態皆為非揮發性。其他材料之實例包含HfOx、ZrOx、Wox、 NiOx、CoOx、CoalOx、MnOx、ZnMn2〇4、ZnOx、 TaOx、NbOx、HfSiOx、HfAlOx。適合之頂部電極包含具有一高功函數（通常>4.5 eV)之金屬，其能夠與金屬氧化物接觸吸取氧以在接觸處形成氧空位。某些實例係TaCN、 TiCN、Ru、RuO、Pt、富鈦 TiOx、TiAIN、TaAIN、 TiSiN、TaSiN、Ir02。用於底部電極之適合材料為任一導電富氧材料，例如Ti(0)N、Ta(0)N、TiN及TaN。該等電 156760.doc •34· 201209827 極之厚度通常為1 nm或更大。金屬氧化物之厚度通常介於 5 nm至50 nm之範圍中。適合於記憶體儲存元件之另一類材料為固體電解質，但由於其在沈積時導電，因此需要形成個別記憶體元件且使其彼此隔離。固體電解質略微類似於金屬氧化物，且假定導電機制係頂部電極與底部電極之間的一金屬細絲之形成。在此結構中，藉由使來自一個電極（可氧化電極）之離子溶解至胞體（固體電解質）中來形成該細絲。在一個實例中，該固體電解質含有銀離子或銅離子，且該可氧化電極較佳地係夾入於例如AX(MB2)〗-X等一過渡金屬硫化物或硒化物材料中之一金屬，其中ASAg或Cu，8係8或“，且M 係例如Ta、V或Ti等一過渡金屬且X之範圍自約〇 .丨至約 0.7。此一組成最小化將不需要之材料氧化至固體電解質中。此一組成之一個實例係Agx(TaS2)i x。替代組成材料包含a-Agl。另一電極（中立或中性電極）應係一良好電導體同時保持在固體電解質材料中絕緣。實例包含金屬及化合物，例如W、Ni、Mo、Pt、金屬矽化物及類似物質。固體電解質材料之實例為：TaO、GeSe或GeS。適合用作固體電解質胞之其他系統為：Cu/TaO/W、Ag/GeSe/W、 Cu/GeSe/W、Cu/GeS/W及 Ag/GeS/W，其中第一材料為可氧化電極’中間材料為固體電解質，且第三材料為中立 (中性）電極。固體電解質之典型厚度在30 nm與1〇〇 nm之最近數年來’已廣泛地研究碳作為一非揮發性記憶體材 156760.doc -35· 201209827 料^乍為-非揮發性記憶體元素，碳通常係以兩種形式使導電（或眉石墨碳）及絕緣（或非晶碳）。兩個類型之碳㈣之間的差別係碳化學鍵之内纟，即所謂的sp2及sp3雜交在sp組態中，碳價電子保持在強共價鍵中且因此sp3 雜交為非導電。其中sp3組態佔優勢之碳膜通常指四面體非晶碳或類金剛石碳。在邛2組態中，並非所有碳價電子係保持在共價鍵令。弱緊密電子（phi鍵）有助於導電，從而使大邛刀sp組態成為一導電碳材料。碳電阻切換非揮發性記憶體之操作係基於以下事實：可能藉由將適當電流 (或電壓）脈衝轭加至碳結構來將sp3組態變換至sp2組態。舉例而5，虽跨越該材料施加一極短（i⑽至5 高振幅電壓脈衝時，電導在材料sp2改變至一sp3形式（「重設」狀二、）中時大大減小。已提出如下理論：由此脈衝產生之高局部溫度致使材料中之無序，且若該脈衝極短，則碳於一非晶狀態（sp3雜交）中「驟冷」。另一方面，當處於重設狀 I中蛉，施加一較低電壓達一較長時間（〜3 〇〇 nsec)致使該材料之部分改變至sp2形式（「設定」狀態）中。碳電阻切換非揮發性記憶體元件具有一電容器式組態，其中頂部電極及底部電極係由如W、pd、pt& TaN等高溫熔點金屬製成。最近，已顯著地關注碳奈米管（CNT)作為一非揮發性記憶體材料之應用。一（單壁式）碳奈米管係一中空碳圓柱體，其通常係一個碳原子厚之一捲曲式且自閉合之薄片，具有約1 nm至2 nm之一典型直徑及數百倍大之一長度。此 156760.doc

S -36 - 201209827 等奈米官可表現出極高導電性，且已提出關於與積體電路製作之相容性之各種提議。已提議將「短」（：\了囊封於一惰性黏結劑矩陣中以形成一CNT構造。可使用一旋塗或喷塗將此等CNT構造沈積於一矽晶圓上，且在施加時CNT相對於彼此具有一隨機定向。當跨越此構造施加一電場時， CNT趨於自撓曲或自對準以使得改變該構造之導電性。自低·至-尚電阻及相反情形之切換機制不好理解。如在其他基於碳之電阻切換非揮發性記憶體中，基於CNT之記憶體具有電容器式組態，其中頂部電極及底部電極由高熔點金屬（例如上文所提及之彼等金屬）製成。適合於記憶體儲存元件之再一類材料係相變材料。相變材料之一較佳群組包含硫族玻璃，其組成通常為 GexSbyTez，其中較佳地x=2，尸2且2=5。已發現亦有用。其他材料包含 AglnSbTe、GeTe、GaSb、BaSbTe、 InSbTe及此等基本元素之各種其他組合。厚度通常在i nm 至500 nm範圍中。通常所接受之對切換機制之解釋為：當施加一高能脈衝達一極短時間以致使該材料之一區域熔化時，該材料於一非晶狀態（其係一低導電狀態）中「驟冷」。當施加一較低的能量脈衝達一較長時間以使得溫度保持高於結晶溫度但低於熔化溫度時，該材料結晶以形成具有高導電性之多晶相。通常使用與加熱器電極整合之次微影柱製作此等裝置。通常，經受相變之局部化區域可經設計以對應於-階梯邊緣或其中材料在以—低熱傳導性材料姓刻之—槽上方交叉之一區域上方之一過渡。接觸電極可係厚 156760.doc -37- 201209827 度自1 nm至500 nm之任一高熔化金屬，例如TiN、W、WN 及 TaN。應注意，前述實例中之大多數實例中之記憶體材料利用在其任一側上之電極（其組成經特定選擇）。在本文中之三維記憶體陣列之實施例中，其中字線（WL)及/或局部位元線（LBL)亦藉由直接與記憶體材料接觸而形成此等電極，彼等線較佳地由上文所闡述之導電材料製成。因此，在針對兩個s己憶體元件電極中之至少一者使用額外導電區段之貫施例中’彼等區段係由上文所闡述之用於記憶體元件電極之材料製成。引導兀件通常併入至可控制電阻類型之記憶體儲存元件中。引導元件可係一電晶體或二極體。儘管本文中所闡述之三維架構之一優點為不需要此等引導元件，但可能存在期望包含引導元件之特定組態。該二極體可係一 p_n接面 (不必有矽）、一金屬/絕緣體/絕緣體/金屬（μπμ)或一肖特基（Schottky)類型金屬/半導體接觸，但另一選擇為，可係一固體電解質元件。此類型之二極體之一特性為：為校正 1憶體陣列中之操作’必須在每—位址操作期間將其切換為「接通」及「關斷」。在定址該記憶體元件之前，該一極體係處於高電阻狀態（「關斷」狀態）中且「屏蔽」電阻記憶體元件免受擾亂電壓影響。為存取一電阻記憶體元件’需要三個不同操作、)將該二極體自高電阻轉換至低電阻，b)藉由施加適當之跨越該二極體之電壓或穿過該二極體之電流來程式化、讀取或會—以一貝取及宣议（抹除）該記憶體元件及 156760.doc •38· 201209827 C)重設（抹除）該二極體。在某些實施例中，可將此等操作中之一或多者組合至同一步驟中。可藉由將一反向電壓施加至包含二極體之記憶體元件來實現重設該二極體，此致使二極體細絲崩潰且該二極體返回至高電阻狀態。為簡明起見，上文說明已考量在每一胞内儲存一個資料值之最簡單情形：每一胞經重設或設定且保持一個位元之資料。然而，本申請案之技術不限於此簡單情形。藉由使用ON電阻之各種值且將感測放大器設計為能夠在此等值中之數者之間進行區分，每一記憶體元件可在一多位階胞 (MLC)中保持多個位元之資料。先前提及之美國專利第 5,172,33 8號中闡述此操作之原理。應用至記憶體元件三維陣列之MLC技術之實例包含Kozicki等人之標題為「Multibit Memory Using Programmable Metallization Cell Technology」之一論文（2005年6月12至17日，法國格勒諾布爾，關於電子裝置及記憶體之國際會議之會議錄 (Proceedings of the International Conference on Electronic Devices and Memory，Grenoble，France)，48 至 53 頁）及 Schrogmeier 等人之「Time Discrete Voltage Sensing and Iterative Programming Control for a 4F2 Multilevel CBRAM」（2007，關於VLSI電路之學術報告會（2007 Symposium on VLSI Circuits))。三維陣列之特定結構實例現在闡述用於實施圖1之三維記憶體元件陣列之三個替代半導體結構。 156760.doc -39- 201209827 圖7中所圖解說明之一第一實例係組態用於在第一次沈積時為非導電性之記憶體元件（NVM)材料。上文所論述之類里之金屬氧化物具有此特性。如相對於圖6所闡釋，回應於置放於該材料之相對側上之電極上之適當電壓而在彼等電極之間形成導電細絲。此等電極係該陣列中之一位凡線及一字線。除此以外，由於該材料係非導電性，因此不必使s己憶體元件在字線與位元線之交叉點處彼此隔離。數個記憶體元件可由一單個連續材料層實施，在圖7之情形中該等§己憶體元件係在y方向上沿垂直位元線之相對側垂直地定向且穿過所有平面向上延伸之NVM材料條帶。圖 7之結構之一顯著優點係：可藉由使用一單個遮罩同時界定一平面群組中之所有字線及其下部之絕緣條帶，因此大大簡化製造製程。參照圖7，展示三雒陣列之四個平面丨〇 ji 〇3、】〇5及 107之一小部分。對應於圖丨之等效電路之彼等元件之圖7 陣列之元件係由相同參考編號識別。應注意，圖7展示圖i 之兩個平面1及2加上其頂部上之兩個額外平面。所有平面具有相同之水平閘極型樣、介電及記憶體儲存元件（nvm) 材料。在每一平面中，金屬字線（’“在父方向上伸長且在丫方向上間隔開。每一平面包含一絕緣介電層，該層將其字線與其下方之平面之字線（或在平面〗〇1之情形中其下方之基板電路組件）隔離。延伸穿過每一平面的係在垂直2方向上伸長且在x-y方向上形成一規則陣列之金屬局部位元線（LBL)「柱」之一集合。 156760.doc •40· 201209827 每一位元線柱皆連接至矽基板中之一組全域位元線 (GB1：)中之-者，該等全域位元線穿過形成於該基板中之選擇裝置（Qxy)以與柱間隔相同之間距在y方向上延伸，該等選擇裝置之閘極由在x方向上伸長之選擇閑極線⑺(其亦形成於該基板中）驅動。切換裝置Qxy可係習用cm〇s電晶體（或垂直η ρ η電晶體）且係使用與用於形成另一習用電路相同之製程製作。在使用ηρη電晶體替代厘〇3電晶體之情形中’選擇閘極（SG)線由在χ方向上伸長之基底接觸電極線替代/亦於該基板中製作（但未展示於圖7中）感測放大器、輸入輸出（I/O)電路、控制電路及任一其他必需之周邊電路。存在用於在χ方向上之每一局部位元線柱列之一個選擇閘極線（SG)及用於每—個別局部位元線（lbl)之一個選擇裝置⑴卜非揮發性記憶體元件（NVM)材料之每一垂直條帶夾在垂直局部位兀線（LBL)與垂直地堆疊於所有平面中之複數個字線（WL)之間。較佳地，NVM材料在χ方向上出現於局部位元線（LBL)之間。一記憶體儲存元件（Μ)位於一字線 (WL)與一局部位元線（LBL)之每一相交處。在上文針對記憶體儲存元件材料所闡述之一金屬氧化物之情形中，一相父局部位π線（LBL)與字線（WL)之間的一小區域之料藉由施加至相交線之適當電壓在導電（設定）與非導電（重設）狀態之間可控制地交替。亦可存在形成於LBL與平面之間的電介質之間的一寄生 NVMto件。藉由將介電條帶之厚度選擇為大（與nvm材料 s 156760.doc •41- 201209827 層之厚度（亦即，局部位元線與字線之間的間隔）相比），可使藉由在相同垂直字線堆疊中之字線之間的不同電壓所致的一電場足夠小以使得該寄生元件永遠不傳導大量電流。類似地，在其他實施例中’若毗鄰LBL之間的操作電壓保持低於程式化臨限值’則可使非導電NVM材料位於她鄰局部位元線之間之處。一種用於製作圖7之結構之製程之一概述如下： 1. 以一習用方式在石夕基板中形成包含選擇裝置〇、全域位元線GBL、選擇閘極線SG及該陣列周邊之其他電路之支援電路，且平坦化此電路之頂部表面，例如藉由藉助使用置放於該電路上方之一蝕刻停止材料層來餘刻。 2. 將交替之介電（絕緣體）層及金屬層形成為彼此疊加且至少在其中形成有選擇裝置Q之基板區上方之薄片。在圖7之實例中，形成四個此等薄片。 3. 然後，藉由使用形成於此等薄片頂部上方之一遮罩來蝕刻（隔離）該等薄片，該遮罩具有在父方向上伸長且在y方向上間隔開之狹縫。將所有材料向下移除至蝕刻停止層以形成圖7中所展示之溝渠’稍後在該等溝渠中形成局部位元線（LBL)柱及NVM材料。亦透過該等溝渠之底部處之餘刻停止材料層触刻接觸孔以允許通向選擇裝置Q之在隨後形成之柱之位置處之汲極。該等溝渠之形成亦界定字線（WL)在y方向上之寬度。 4·沿此等溝渠之側壁且跨越該等溝渠上方之結構在薄層中沈積非揮發性記憶體（NVM)材料❶此使得NVM材料 -42· 156760.doc

S 201209827 沿該等溝渠中之每-者之相對側壁且與曝露至該等溝準中之字線（WL)表面接觸。 5.然後在此等溝渠中沈積金屬以與該非揮發性記憶體 (NVM)材枓接觸。使用^方向上具有狹縫之—遮罩型樣化該金屬。藉由透過此遮罩進行㈣來移除該金屬材料留下局部位元線（LBL)柱。亦可移除柱之間在χ方向上之非揮發性記憶體（NVM)材料。然後，以-介電材料填充在χ方向上之柱之間的間隔且將其平坦切至結構之頂部。圖7之、.且&、之—顯著優點為：僅需要透過—單個遮罩之 -個餘刻操作來一次形成穿過該等平面之所有材料層之溝渠。然而，製程限制可限制可以此方式一起银刻之平面之數目。若所有層之總厚度太大，則可能需要在順序步驟中形成溝渠。姓刻第一數目個層，且在第二數目個層已形成於該第一數目個經挖溝渠之層之頂部上之後，使頂部層經又第飯幻步驟以在其中形成與底部層中之溝渠對準之溝渠。針對具有極大數目個層之一實施方案，可將此序列重複更多次。由圖8圓解說明實施，之三維記憶體胞陣列之一第二實例’且關於圖9至圖14概述形成此結構之-製程。此結構經組態以針對非揮發性記憶體儲存元件使用任一類型之材料（當沈積於該結構上時，導電或非導電），例如上文所闡述=彼等材料。NVM元件與LBL隔離且夾在底部金屬電極與子線之間。底部電極與LBL電接觸，同時字線透過一絕

S 156760.doc -43- 201209827 緣體與LBL電關。位於局部位元線（lbl)與字線（叫之相交處之NVM元件在…方向上彼此電隔離。 —圖8展示此第二結構實例之三個平面⑴、⑴及⑴中之每-者在一局部位元線(LBL)之僅一個側上之一部分。當形成每一平面時，使用兩個遮蔽步驟界定該平面中之字線 (WL)及記憶體儲存元件（Μχ》。在界定群組中之最後一個 :面之後，全域地界定在2方向上與該群組中之每一平面交又之局位凡線。圖8之結構之一顯著特徵係儲存元件 Mxy位於其各別字線下方，而非如圖7之實例中所做充當字線⑽)與垂直局部位W(LBL)之間的—絕緣體。此外，一底部電極接觸每-館存元件、之下表面且在y方向上側向延伸至局部位元線(LBL)。穿過記憶體胞中之一者之導電穿過位元線’侧向地沿底部電極’垂直地在z方向上穿過儲存元件Mxy之切換材料（及可選障壁金屬層（若存在））且到達選疋子線（WL)。此允許針對儲存元件μ叫使用導電切換材料’在圖7之實例中’此將使垂直地彼此重疊之不同平面十之字線電短路。如圖8中所展示，字線（WL)在局部位兀線（LBL)之y方向上突然停止且在與圖7之實例中之情形相同之z位置處不具有爽在字線與局部位元線之間的非揮發性記憶體（NVM)材料。儲存元件Μ”類似地與局部位 7G線（LBL)間隔開’藉由底部電極電連接至該等局部位元線。 -種用於形成具有在”方向上成一規則陣列之儲存元件MZXy之圖8之三維好播夕 ^ 择、、”構之一個平面之製程之一概述如 156760.doc

S -44 - 201209827 a·在-連續介電（絕緣體）層上形成含有—底部電極、切換材料及（視情況）一障壁金屬之條帶之平行堆聂组，中該等堆疊在y方向上伸長且在乂方且、你X万向上間隔開。圖9中展示此中間結構。形成此結構之劁再<I程包含：順序地沈積底部絕緣體層（以使裝置與層i丨〖中甲之基板及與層1丨3及 115中之下平面絕緣)、一導電材料(例如，鈦)底部電極詹、切換NVM材料層、-頂部電極障壁金屬（例如，銘）層，後跟著n阻騎料層。㈣綠_樣化為 -組水平線及在y方向上伸展之間隔。減小光阻劑線之寬度(使該光阻劑「變細」）以減小遮罩材料之線之寬度，以使得堆疊之間的間隔大於線之寬度。此將補償不同平面之間的切換元件列之-可能的隨後未對準且將允許-共同垂直局部位it線同時與所有平面中之底部電極接觸。此亦減小切換元件之大小（且因此電流使用光阻劑作為-遮罩㈣該堆疊，在底部絕緣體層上停止。然後移除該光阻劑，且以另-絕緣體(圖9中未展示)填充各列之間的間隙且平坦化所得之結構。 b.參照圖職圖12，分離該等堆疊以形成個別記憶體元件之-x-y陣列，其每一者含有聯結在y方向上之兩個破鄰s己憶體元件之一底部電極。 1 _在5玄結構上方沈積一介電（絕緣體）層。 2.型樣化在X方向上袖展夕^, 评展之干仃先阻劑線且蝕刻頂部絕緣體層以自此層形忐圖〗Λ击& s _ G增办成圖10中所展不之平行絕緣條帶

S I56760.doc -45- 201209827 ii。此蝕刻在障壁金屬（或記憶體材料（若該障壁金屬不存在））及填充堆疊（未展示）之間的間隙之絕緣體上停止。 3. 以具有與絕緣體]^不同之蝕刻性質之一第二絕緣體 (12)填充因此形成之該陣列之曝露區然後平坦化該第二絕緣體。圖1 1中圖解說明該結果。 4. 此後，藉由使用所曝露之12作為一遮罩之選擇性蝕亥！移除所有剩餘之絕緣體J J。然:後，如圖】2中戶斤圖解說明沿12之邊緣形成間隔件。使用該等間隔件及12條帶作為一遮罩，㈣穿過該等平行堆豐（包含底部電極條帶），因此藉由底部電極條帶之間的溝渠隔離該等底部電極條帶以使得每一條帶僅接觸兩㈣鄰記憶^件Mzxy。作為形成該等間隔件供用作飯刻遮罩之-部分之—替代方案，可替代地形成一光阻劑遮罩。然而，此一光阻劑遮罩及其間距之一可能未對準可能不像該等間隔件之使用者可獲得之一般小。 6.然後在該結構上方沈積一第三絕緣體層且沈積至剛剛蝕刻之溝渠中，且將該第三絕緣體層回蝕至略微高於所曝露之切換材料之高度’因此留下第三絕緣體13。圖 12(在y方向上沿一個底部電極線繪示之一剖面圖）中展不結果。 c·然後’在曝露區域中形成該等字線，&而與兩個毗鄰記憶體元件歐姆接觸（此係—鑲嵌製程）。 1·首先移除間隔件。結果如圖13所展示，記憶體堆疊 156760.doc

S •46- 201209827 之一矩形x-y陣列（如面朝上之柱），在y方向上之每兩個毗鄰堆疊由一共同底部電極連接。為簡明起見，未展示填充柱之間的底部電極上方之區之絕緣體12及填充分離底部電極之間隙與毗鄰柱之間的溝渠之絕緣體13。 2.然後，沈積導電字線材料且藉由cMp移除該導電字線材料以使得其填充所曝露之溝渠，在絕緣體及障壁金屬（右存在）或記憶體材料上停止。應注意，絕緣體12 形成其中界定導電字線材料之一溝渠（作為一鑲嵌製程）。字線（WL)坐在絕緣體13及兩個毗鄰記憶體堆疊（此處展不有障壁金屬）上方。圖14中展示所得之結構。 d. 針對平面群組中之每_平面重複前述處理步驟。應注思個平面中之記憶體元件將由於光微影未對準而不與另一平面中之記憶體元件精準地對準。 e. 在已形成所冑平面之電路元件之後，X形成垂直局部位元線： 1. 在上部平面之字線上方沈積一頂部絕緣體。 2. 使用光阻劑遮罩，針對個別局部位元線顯露一「接觸」型樣’且執行㈣穿過平面群組—直至基板。此等開口之列沿χ方向與字線平行對準但在丫方向上在字線之間的間隙中的中途間隔開。此等開口之大小小於字線之間的間隔且在χ方向上對準以切割穿過每一平面中之，部電極。隨著餘刻劑移動穿過數個平面之底部電極运八將忒等底部電極分離為兩個區段以使得每一區段僅㈣—個域體元件。該㈣繼續至基板，此 s 156760.doc •47· 201209827 處其曝露至選擇裝置Qxy之接觸。二支X金屬填充此等孔以形成局部位元線，且平坦頂°卩表面以使得每一局部位元線獨立於任一其他局部位元線（與其電分離）。作為此製程之一部分，可視情況沈積一障壁金屬。在圖8之垂直剖面圖中展示所得之結構。立4‘另一選擇為，替代蝕刻一x_y「接觸」型樣供用於局部位元線，在12氧化區域中蝕刻在X方向上伸長且在丫方向上間隔開之狹縫。透過平面群組執行蝕刻一直至基板，從而形成其中潲後形成局部位元線柱之溝渠。 5.然後，沈積金屬以填充此等溝渠。所沈積之金屬與所有平面中之記憶體元件之底部電極接觸。然後，使用具有在x方向上之狹縫之一遮罩型樣化該金屬。藉由透過此遮罩蝕刻移除該金屬材料留下局部位元線柱。以一介電材料填充柱之間的在X方向上之間隔且將其平坦化回至該結構之頂部。由圖15展示一第三特定結構實例，該圖展示三個平面 121、123及125之一小部分。記憶體儲存元件Μ”亦係自一導電切換材料形成。此係第二實例之一變化，其中圖】5 之記憶體元件個別地採取底部電極之形狀且接觸垂直局部位元線（LBL)。自圖15中所展示之層省掉圖8之實例之底部電極。圖15中所展示之結構係由與上文針對第二實例所闡述之製程基本相同之製程製成。主要差別係：在第二實例中對 156760.doc •48· 201209827 底部電極之引用在此第三實例中由切換材料替代，且對第 -貫施例之切換材料之引用在此第三實施例中不使用。 = 之第二實例性結構特定地適合於沈積為一絕緣體或 =之任一切換材料。圖15中所展示之第三實例性結構 2㈣合於沈積為-電導體之切換材料（相變材料、碳材 #石反奈米f及類似材料）。藉由隔離該切換材料以使得其不跨過兩個堆疊之間的區域，消除切換元件之間的電短路之可能性。具有減小之洩漏電流之實施例 —習用地，二極體通常與一記憶體陣列之各種電阻元件串 J連接以減小可流動穿過其之洩漏電流。本發明中闡述之尚度緊密三維可再程式化記憶體具有不需要與每一記憶體疋件串聯之二極體同時能夠保㈣漏電流減小之一架構。藉助選擇性地竊合至一組全域位元線之短局部垂直位元線，此係可能的。以，士士斗、^ _ 乂此方式，该三维記憶體之結構須經分段且在該網狀結構中個別路徑之間的輕合減小。、即使該三維可再程式化記憶體具有允許減小之電流鴻漏之-架構’其亦期望進一步減小該等浪漏電流。如先前及結合圖5所闡述，寄生電流可存在於一讀取操作期間且此等電流具有兩個不期望之效應。首先，其導致較高之功率 /肖耗。第一，且更嚴重地，其可出現於正被感測之記憶體元件之感測路徑中’致使所感測電流之錯誤讀取。圖16圖解說明跨越圖1及圖3中展示之三維記憶體之多個平面之讀取偏屋電壓及電流茂漏。圖16係沿圖】中展示之

S 156760.doc -49- 201209827 s己憶體之二維透視圖之一部分之x方向跨越4個平面之—叫面圖。應清楚地瞭解，儘管圖1展示基板及2個平面，但圖 16展示該基板及4個平面以更好地圖解說明自一個平面至另一平面之電流洩漏之效應。根據結合圖5闡述之一般原理’在欲判定圖16中之一記憶體元件200之電阻狀態時’跨越該記憶體元件施加—偏壓电壓且感測其元件電流IELEMENT。記憶體元件2〇〇駐存於平面4上，且可藉由選擇字線21〇(Sel_WLi)及局部位元線 220(Sel-LBLj)來存取。舉例而言，為施加該偏壓電壓，經由一接通之選擇閘極222由一感測放大器240將選定字線 210(Sel-WLi)設定至〇 V，且將對應之選定局部位元線 220(Sel-LBLj)設定至一參考電壓，諸如〇5 V。藉由將所有平面中之所有其他未選定之字線亦設定至參考電壓 v且將所有未選疋之局部位元線亦設定至參考電壓v，則由感測放大器240感測之電流將正好為記憶體元件2〇〇之 Ielement 0 圖1及圖16中展示之架構具有未選定之局部位元線 (LBLj + 1、LBLj+2、…）及選定之局部位元線（Sel_LBLj)，其皆共用同一全域位元線25〇(GBLi)至感測放大器24〇。於記憶體元件200之感測期間，未選定之局部位元線可藉由使其各別選擇閘極（諸如閘極232)關斷而僅與感測放大器 240隔離。以此方式，使未選定之局部位元線浮動，且其將藉助處於〇·5 V之毗鄰節點而耦合至參考電壓〇 5 v。然而’ s玄等她鄰節點並不完全地處於參考電壓〇.5 v處。此 156760.doc -50· 201209827 係由於每一字線（正交於圖16中之平面）中之一有限電阻，其導致运離施加有〇_5 V之該字線之一端之一漸進電壓降。此最終導致浮動、毗鄰之未選定局部位元線耦合至稱微不同於參考0·5 V之一電壓。於此示例中，在選定與未選定之局部位元線之間將存在洩漏電流，如圖丨6中之虛流線所圖解說明。則然後感測電流係Ielement+洩漏電流而非僅Ielemen。在增加字線之長度及電阻時此問題變得更嚴重。雙重全域位元線架構根據本發明之一個態樣，三維記憶體包含配置成由具有 x、y及z方向之矩形座標界定且具有在2方向上堆疊之複數個平行平面之三維型樣之記憶體元件。每一平面中之記情體元件係由與複數個全域位元線串聯之複數個字線及局部位元線存取。該複數個局部位元線在z方向上穿過該複數個平面，且配置成在x方向上之列及在丫方向上之行之二維矩形陣列。每一平面中之複數個字線在X方向上伸長，且在y方向上在個別平面中之複數個局部位元線之間間隔開且與個別平面中之該複數個局部位元線分離。一非揮發性可再程式化記憶體元件位於一字線與局部位元線之間的— 交又點附近，且可由該字線及位元線存取，且其中一記憶體元件群組可由一共同字線及一局部位元線列並行存取。該三維記憶體進一步包含一雙重全域位元線架構，其中兩個全域位元線分別服務在丫方向上在其一行中之偶數及奇數個局部位元線。此架構允許一感測放大器使用一個全域 156760.doc -51 - 201209827 位元線存取一選定局部位元線’且將另一全域位元線用於存取在y方向上就鄰該選定局部位元線之—未選定立元線。以此方式’可將該毗鄰之未選定局部線設定至—精準之參考電壓’該參考電壓與選定局部位元線之電壓^目同，以消除毗鄰位元線之間的洩漏電流。圖17圖解說明具有一雙重全域位元線架構以改良對—組局部位元線之存取之二維記憶體。以此—記憶體之一部分之一專效電路之形式示意性地及大致地圖解說明三維記憶體10’之一架構。此係上文所概述之三維陣列之一具體實例。一標準三維矩形座標系統u係用於參考，向量x、y及 z中之每一者之方向較佳地與其他兩者正交且具有在z方亡上堆疊之複數個平行平面。局部位元線在2方向上垂直地伸長且在X(列）及y(行）方向上形成一規則二維陣列。記憶體儲存元件Mzxy形成於在基板13上方在2方向上之不同距離處定位之複數個平面中。圖17中圖解說明兩個平面1及2 ’但通常將存在更多平面，例如4個、6個或甚至更多個。在距離z處之每一平面中，字線琛^^在乂方向上伸長且在y方向上在局部位元線（LBLxy)之間間隔開。每一平面之每列局部位TG線LBLxy夾於一對字線WLzy及WLzy+i之間。一局部位兀·線與一字線之間的交叉點個別地出現於每一平面中局部位元線與平面相交之處。個別記憶體儲存元件Mzxy連接於毗鄰此等個別交叉點之一個局部位元線 LBLxy與一個字線WLzy之間。因此，一個別記憶體元件 Mzxy可藉由在該記憶體元件連接於其間之局部位元線 156760.doc

S -52· 201209827 LBLxy與字線WLzy上置放恰當之電壓來定址。該等電壓經選擇以提供致使記憶體元件之狀態自一現有狀態改變至期望之新狀態所必需之電刺激。此等電壓之位準、持續時間及其他特性相依於用於該等記憶體元件之材料。該二維記憶體胞結構之每一「平面」通常由至少兩個層形成：其中定位有導電字線WLz〆 —個層及使該等平面彼此電隔離之-介電材料之另―層。相依於（例如）記憶體元件Mzxy之結構，在每—平面中亦可出現額外層。該等平面彼此疊加地堆疊於一半導體基板上，其中局部位元線 LBLX#該等局部位元線延伸穿過之每—平面之儲存元件連接。一圖17中展示之三維記憶體1〇，基本上類似於圖丨中展示之三維記憶體10 ’除具有加倍之全域位元線之全域位元線結構外。用於選擇性地連接内部記憶體元件與外部資料電路之一電路較佳地形成於—半導體基板13中。在此具體實例中，利用選擇或切換裝置Qxy之二維陣列，其中χ給出該裝置在 X方向上之一相對位置且7給出其在7方向上之相對位置。作為實例’個別裝置Q”可係__選擇閘或選擇電晶體。一對全域位域（GBLxA，GD在y方向上伸長且在找向上具有由下標指示之相對位置。個別裝置Qxy各自將一局部位，合至-個全域位元線。基本上，一列中之每一局部位元線Μ合至—對對應全域位元線巾之—者一行局部位⑽，偶數個局部位^可輕合至—對對岸之

S 156760.doc •53- 201209827 全域位域巾之-第-者，㈣數個局部位元線該對應對全域位元線中之一第二者。因此，以使得在χ·位置處且 /TT^T y万向之局部位元線 (LBLxiy)可替代地耦合至該對全域位元線⑴虹以， gblx.b)之一方式，約在該乂，位置處之一對全域位：線 (GBLX.A ' GBLx.b)可個別地與選擇裝置q之源極或沒極連接。舉例而言，在χ=1位置處在方向 /〇該仃之奇數個局 …疋線(LBLn、LBLl3、…)可分別經由選擇裝置⑴"、

Qn、...）耦合至該對全域位元線在χ=1處之—第一者狐1A。類似地，在該X=1位置處沿同一行之偶數個局部位兀線（LBL丨2、LBL丨4、…）可分別經由選擇裝置⑺丨2、

Qm、·.·）耦合至該對全域位元線在x=1處之一第二 GBL1B。一有 +於讀取期間且通常亦於程式化期間，每—全域位元線通常藉由透過已接通之一對應選擇裝置存取而耦合至一個局部位元線。以此方式，一感測放大器可經由所耦合之全域位元線來存取局部位元線。為連接一組（在此實例中，指定為一列）局部位元線與一組對應之全域位元線，控制閘極線8(^在乂方向上伸長且與在y方向上具有一共同位置之一單個列選擇裝置之控制端子（閘極）連接。以此方式，可並行存取一組或一頁記憶體元件。因此，相依於控制閘極線SGy中之哪一者接收到接通其所連接至之選擇裝置之一電壓，選擇裝置一次將跨越X方向（在y方向上具有相同位置）之一局部位元線列 156760.doc • 54· 201209827 (LBLxy)連接至全域位元線中之誠者。於雙重全域位元線架構中，在約每—χ位置處存在—對全域位元線。若沿該X方向之-局部位元線列可_合至每—對對應全域位元線中之第-者，則沿y方向，鄰列之局部位元線將可耦合至每一對對應全域位元線中之第二者。舉例而言，沿 X方向之㈣部位元❹丨（LBLn ' LBL2i ' LBLn、）藉由經由控制閘極線SG!接通選擇裝置（Qn ' Q2i、、）而耦合至每一對對應全域位元線中之第一者（GBL1A、 GBL2A、GBL3A、…）。沿y方向，沿χ方向之一她鄰列之局 4位70線（lbl12、lbl22、lbl32、·"）藉由經由控制閘極線 SG2接通選擇裝置（hq32、…）而&合至每一對對應全域位元線中之第二者（GBLib、GBL2b、gBL3b、卜類似地，以一替代方式在每一對之第一者與第二者之間，下-紕鄰列局部位元線（LBL13、LBL23、LBL33、）輕合至每一對對應全域位元線中之第一者（GBLia、gBL2a、 GBL3A ' ...) 0 藉由使用每一對對應全域位元線中之不同者來存取一局部位元線列及一毗鄰列，可同時獨立地存取該局部位元線列及毗鄰局部位元線列。此係與圖i中展示之單個全域位 70線架構之情形形成對比，其令一局部位元線列及其毗鄰局部位元線列共用相同之對應全域位元線。如結合圖1 6所論述，在毗鄰位元線不能獨立地設定至表考電壓以消除電流洩漏時，不能很好地控制由於毗鄰列所致之洩漏電流。 156760.doc •55- 201209827 圖18圖解說明在圖17之雙重全域位元線架構三維陣列中對洩漏電流之消除。對洩漏電流之分析類似於參照圖“所述之彼分析。然而，藉助雙重全域位元線架構，選定之局部位元線220(Sel-LBLj)允許由感測放大器24〇經由該對全域位元線中之第一者GBLiA來感測記憶體元件2〇〇，其中該對全域位元線中之第一者&81^^係維持於一參考電壓處（例如，0.5 V)。同時，可由該對全域位元線中之第二者b 獨立地存取毗鄰局部位元線23〇。此允許將毗鄰之局部位元線230設定至同一參考電壓。由於選定之局部位元線22〇及其毗鄰之局部位元線（沿y方向）二者皆處於同一參考電壓處，則在彼此毗鄰之該兩個局部位元線之間將不存在洩漏電流。該雙重全域位元線架構使記憶體陣列中之全域位元線數目與圖1中展示之架構相比加倍。然而，此弊端係藉由提供在記憶體元件之間幾乎不具有洩漏電流之—記憶體陣列來抵消。單側字線架構根據本發明之另一實施例，三維記憶體包含配置成由具有x、y&z方向之矩形座標界定且具有在z方向上堆疊之複數個平行平面之三維型樣之記憶體元件。每—平面中之記憶體元件係由與複數個全域位元線串聯之複數個字線及局部位元線存取。該複數個局部位元線在z方向上穿過該複數個平面，且配置成在χ方向上之列及在丫方向上之行之二維矩形陣列。每一平面中之複數個字線在X方向上伸長， 156760.doc -56- 201209827 且在y方向上在個別平面中之複數個局部位元線之間間隔開且與個別平面中之該複數個局部位元線分離。一非揮發陡可再程式化S己憶體元件位於一字線與局部位元線之間的一乂又點附近，且可由該字線及位元線存取，且其中一記憶體元件群組可由一共同字線及一局部位元線列並行存取。該二維記憶體具有一單側字線架構，其中每一字線獨佔地連接至一 δ己憶體元件列。此係藉由針對每一記憶體元件列提供一個子線來實現，而不是在兩個記憶體元件列之間分享一個字線並跨越該等字線鏈接跨越該陣列之記憶體元件。儘管該記憶體元件列亦係藉由一對應局部位元線列存取’但该予線以外的該局部位元線列之麵合不存在擴展。先前已闡述一種雙側字線架構，其中每一字線連接至與兩列對應之局部位元線相關聯之兩個毗鄰列之記憶體元件，一個眺鄰列沿該字線之一個側且另一她鄰列沿另一侧。舉例而言，如圖1及圖3中展示，字線WIj12在一個側上連接至分別與局部位元線（LBLl2、lbl22、LBL32、…）相關聯之一第一（或頁）記憶體元件列（m114、m124 ' M134、…）且在另一側上亦連接至分別與局部位元線（LBLl3、LBL23、 LBL33、…）相關聯之一第二（或頁）記憶體元件列（M丨丨5、 m125、m135、…）。圖19示意性地圖解說明—單側字線架構。每一字線在僅一個側上連接至與一個列之局部位元線相關聯之一毗鄰列記憶體元件》 156760.doc •57- 201209827 具有圖1所圖解說明之雙側字線架構之三维記憶體陣列可修改至單側字線架構，其中除在陣列之一邊緣處之—者外的每一字線將由—對字線替代。以此方式，每-字線獨 2地連接至-記憶體元件m，現在在圖㈣由該對子線WL丨3及WL,4替換圖！中展示之字線乳丨2。將看到， WLl3連接至一記憶體元件列（M114、M124、Ml34、…）且連接至-記憶體元件列（Mll5、Μΐ25、Μ】”、…）。如先前閣述，一記憶體元件列構成將並行讀取或寫入之一頁。圖20圖解說明具有單侧字線架構之三維陣列之一個平面及基板。類似地，自圖3之雙側字線架構，將用圖2〇中之該對WLU、WLM來替換圖3中之WLn。於圖3中一典型之雙側字線（例如，WLl2)連接至兩列記憶體元件（在該字線之兩側上）。於圖20中，每一單側字線（例如，WL〗3)連接至僅一記憶體元件列。圖20亦圖解說明一最小記憶體元件區塊，其可作為將由共用同一局部位元線列（例如，LBL12、LBL22、LBL32、) 之兩列S己憶體元件（M113、Mi23、Μ丨33、..·）及（jyj114、 Mi24、M134、…）界定之一單位來擦除。圖21圖解說明對圖19及圖20之單側字線架構三維陣列中之洩漏電流之消除。洩漏電流之分析類似於參照圖丨6所述之彼等。然而，藉由單側字線架構，選定之局部位元線 220(Sel-LBLj)不跨越分離之字線210及220耦合至一 B比鄰位元線230。因此，在毗鄰局部位元線之間不存在茂漏電流，且經由全域位元線250及局部位元線220在感測放大器 156760.doc •58- 201209827 240中之感測電流將僅係來自記憶體元件之電流“^抓” 該單側字線架構使記憶體陣列中之字線數目與圖丨中所示之架構相比加倍。然而，此弊端係藉由提供在記憶體元件之間幾乎不具有洩漏電流之一記憶體陣列來抵消。圖22係具有圖19中展示之單側字線架構之三維陣列之一部分之一等角視圖。而且，類似於圖7中展示之雙側字線架構之等角視圖，圖22係用於單側字線架構之實施方案之一個特定實例。與圖7相比之主要差別係每一字線連接至一記憶體元件列之一個側。如先前闌釋，此架構具有對跨越在y方向上的該複數個字線之位元線至位元線耦合進行解耦合之優勢。該三維陣列係組態用於使用在第一次沈積時係非導電性之記憶體元件（NVM)材料。先前所論述之該類型之一金屬氧化物具有此特性。如相對於圖6所闡釋，回應於置放於該材料之相對側上之電極上之適當電壓而在彼等電極之間形成‘電細絲。此等電極係該陣列中之一位元線及一字線。除此以外，由於該材料係非導電性，因此不必使記憶體7L件在字線與位元線之交又點處彼此隔離。數個記憶體元件可由一單個連續材料層實施，在圖22之情形中該等記憶體兀件係在y方向上沿垂直位元線之相對側垂直地定向且穿過所有平面向上延伸之NVM材料條帶。圖22之結構之一顯著優點係：可藉由使用一單個遮罩同時界定一平面群組中之所有字線及其下部之絕緣條帶，因此大大簡化製造製程。 156760.doc -59- 5 201209827 參照圖22，展示三維陣列之四個平面丨〇丨、1 〇3、！ μ及 107之一小部分。對應於圖19之等效電路之彼等元件之圖 22陣列之兀件係由相同參考編號識別。應注意，圖展示圖19之兩個平面1及2加上其頂部上之兩個額外平面。所有平面具有相同之水平字線型樣、介電及記憶體儲存元件 (NVM)材料。在每一平面中，金屬字線（WL)在χ方向上伸長且在y方向上間隔開。每一平面包含一絕緣介電層，該層將其字線與其下方之平面之字線（或在平面1〇1之情形中，其下方之基板電路組件）隔離。延伸穿過每一平面的係在垂直z方向上伸長且在x_y方向上形成一規則陣列之金屬局部位元線（LBL)「柱」之一集合。每一位元線柱皆連接至矽基板中之一組全域位元線 (GBL)中之一者，該等全域位元線穿過形成於該基板中之選擇裝置（Qxy)以與柱間隔相同之間距在y方向上延伸，該等選擇裝置之閘極由在X方向上伸長之選擇閘極線（sg乂其亦形成於該基板中）驅動。切換裝置可係習用CM〇s電晶體（或垂直npn電晶體）且係使用與用於形成另一習用電路相同之製程製作。在使用npn電晶體替代M〇s電晶體之情形中，選擇閘極（SG)線由在X方向上伸長之基底接觸電極線替代。亦於該基板中製作（但未展示於圖22中）感測放大器、輸入輸出（I/O)電路、控制電路及任一其他必需之周邊電路《存在用於在X方向上之每一局部位元線柱列之一個選擇閘極線（SG)及用於每一個別局部位元線（LBL)之一個選擇裝置。 156760.doc -60- 201209827 非揮發性記憶體元件（NVM)材料之每一垂直條帶夾在垂直局部位元線（LBL)與垂直地堆疊於所有平面中之複數個字線（WL)之間。較佳地，NVM材料在χ方向上出現於局部位元線（LBL)之間。一記憶體儲存元件（Μ)位於一字線 (WL)與一局部位元線（LBL)之每一相交處。在上文針對記憶體儲存元件材料所闡述之一金屬氧化物之情形中，一相父局部位元線（LBL)與字線（WL)之間的一小區域之NVM材料藉由施加至相交線之適當電壓在導電（設定）與非導電（重設）狀態之間可控制地交替。亦可存在形成於LBL與平面之間的電介質之間的一寄生 NVM元件。藉由將介電條帶之厚度選擇為大（與nvm材料層之厚度（亦即，局部位元線與字線之間的間隔）相比），可使藉由在相同垂直字線堆疊中之字線之間的不同電壓所致的一電場足夠小以使得該寄生元件永遠不傳導大量電流。類似地，在其他實施例中，若毗鄰LBL之間的操作電壓保持低於程式化臨限值，則可使非導電NVM材料位於毗鄰局部位元線之間之處。該單侧字線架構使記憶體陣列中之字線數目與雙側架構相比幾乎加倍。此弊端係藉由提供在記憶體元件之間幾乎不具有洩漏電流之一更細分記憶體陣列來抵消。儘官已使用較佳地具有正交軸線之三維座標系統來闡述貫例性貫施例，但其中局部位元線LBL、字線WL及全域位元線GBL以不同於90。之角度相交之其他實施例亦有可能且涵蓋在内。

S 156760.doc • 61 · 201209827 具有垂直位元線及側向對準之主動元件之讀取/寫入元件之三維陣列不像具有須自經擦除狀態開始被程式化之電荷儲存元件之記憶體裝置’先前所述之可變電阻記憶體元件可在不自一既定狀態開始之情形下被寫入至其狀態中之任一者。因此與電荷儲存類型之讀取/擦除/程式化記憶體相比，其稱作讀取/寫入（R/W)記憶體。因此，先前所提及之電阻記憶體元件亦稱作R/W記憶體元件或R/W元件。此等R/w元件之三維陣列可視為三雒互連式電阻網狀結構。如先前所述，按照慣例，二極體通常與三維記憶體陣列之R/W元件串聯連接以減小電阻網狀結構中之洩漏電流。跨越一予線與一位元線之間的每一交叉點安置一元件 (先前亦稱作NVM)與鬆弛串聯之二極體。與NVM相比，二極體通常在大小上大得多。因此，二極體在NVM上方形成一層且實質上增加記憶體之厚度。先前結合圖1及圖7所述之具有相對短的垂直位元線之三維陣列幫助限制電阻網狀結構之互連性及因此洩漏。此外，先前結合圖19所述之三維陣列之單側字線架構亦幫助給電阻網狀結構分段並進—步減小互連性及洩漏。相依於R/W元件之材料及性f 1漏之減小達成可去除與每-R/W元❹聯之二極體之—可行三維陣列。至少，由短位元線及單側字線引起之㈣減小使得—可行三維陣列能夠採用與每-R/Wit件串聯之—不那麼理想之二極體 (或可視為一「差勁二極體」之二極體 156760.doc

S 201209827 根據本發明之-個態樣，在於垂直方向上定向之位元線服務於R/Wit件之二維陣列之多個層及每—層中在水平或側向方向上之字線之情形下，與二極體串聯之每—元件在一側向方向上於-交又點處形成於-字線與-位元線之間藉由在水平或側向方向上將二極體與r/w元件記憶體兀件對準’每一層字線之厚度不增加。此外，將二極體形成或並為位線結構之—部分從而在不為：極體花費額外空間之情形下提供該二極體。根據本發明之另-態樣，藉由其中不像先前技術中層層垂直地而疋並行地在所有層上側向形成r/w元件及二極體之製程來形成二維陣列。必匕可藉由形成一簡單多層結構而只現，從而藉由開放一入口而曝露該等分層式層之一剖面並在-側向方向上於經曝露層中之每—者中形成細小結構。不管包含還是不包含二極體，此過程均係有利的。形成諸如二極體之主動裝置係一高溫過程。若之前發生金屬化，則金屬將須能夠經得起隨後的該高溫過程。這可排除使用鋁或銅，此乃因其較佳導電性及經濟性。字線中增加之電阻可加劇洩漏問題。目前過程允許對所有層之高溫過程聚集在一起，且允許在該高溫過程之後執行對字線之金屬化。圖23圖解說明具有垂直局部位元線及水平形成之主動記憶體兀件及二極體之一較佳三維記憶體結構。相對於一 X· y-z座標系統來界定該三維記憶體結構。局部位元線在乙方向上’且字線在X方向上且全域線在y方向上。 156760.doc -63- 201209827 可將該三维結構視為包括兩部分。一基礎部分，其通稱為FE〇L(「（製造）線之前端」），其由其上形成主動元件（諸如選擇或切換裝置Qxy)之一半導體基板（亦參見圖1及圖7) 支撐。用作全域線之一係列金屬線及各個金屬接觸墊形成於主動元件之頂部上。每一選擇裝置Qxy具有連接至一金屬線之一源極及連接至一汲極端子之汲極。以此方式，選擇裝置充當該金屬線與該汲極端子之間的一開關。如之前所述，沿X方向針對一既定丫之(^^具有形式為沿該X方向行進之多晶石夕線之一共同閘極。舉例而言，當在針對〖之 Qii、Q21、Q31、…之共同閘極上確定一選擇信號sgi時，沿χ=1、2、3、_··之汲極端子分別連接至全域線GBq、 GBL2、GBL3、…。如稍後將見，汲極端子經由接觸墊31〇連接至各別局部位元線或字線。該基礎部分上方之一第二部分稱作BEOL(「（製造）線之後端」）。BEOL係R/W材料、字線及垂直局部位元線之多個層形成之地方。局部位元線連接至該FEOL部分中之各別接觸墊。按圖示’ z方向上之複數個局部位元線33〇連接至一組接觸點3 10。沿z方向’形成記憶體元件層之一堆疊。在每一層處，一對字線340自相反側圍繞一組局部位元線330 »舉例而言，該組局部位元線（LjBLn、lbl21 ' LBL31、…）被層1中之字線（WL10、WLn)及層2中之 (WL20 ' WL21).·.圍繞。位元線330較佳地係由p+多晶矽形成。在一位元線之其中其毗鄰一字線之一區域中，藉助N+摻雜來摻雜區域 156760.doc -64 - 201209827 332。以此方式，二極體336形成於位元線330之當其毗鄰一字線340時之每一區域中。在每一字線340與二極體336 之間形成一 R/W記憶體元件346。在一較佳實施例中，電阻記憶體元件346係由緊挨字線340之一 Ti層344後跟著一 HfOx層342形成。該三維結構之頂層係由氮化物層350加蓋。因此，R/W元件342及344以及二極體332及330之各個層沿該X方向繞每一垂直局部位元線330(例如，LBLi!、 LBL21、LBL31、…）而形成以便其在一個側上耦合至各另ij 位元線330且在另一側上耦合至隨後形成之各別字線WL 340(例如，WL1()、WL2〇、WL3〇、…）。類似 R/W 元件及二極體沿X方向形成於相同組之位元線330(LBLn、LBL21、 LBL31、…）之另一側上且亦連接至各別字線（WLn、WL21、 WL31、…）。 BE0L·部分之其他體積係由一電介質（諸如氧化物320)填充。以此方式，除了串聯於每一 R/W元件與其各別位元線之間的二極體之外，三維R/W陣列經形成以類似於圖19中所示意性圖解說明之彼三維R/W陣列。圖24A更詳細地圖解說明於一交叉點處形成於一對字線與位元線之間的R/W元件及二極體。在一項實施例中， R/W記憶體元件346係由Ti層344及HfOx層342形成。Ti層與字線340電接觸而HfOx層342與二極體336電接觸。位元線330通常摻雜為一 P+多晶矽。然而，位元線330在其中與 —字線（諸如字線340)存在一交叉點之區域332中反摻雜為 N+。所得PN接面有效地形成二極體336,該二極體和字線 156760.doc -65- 201209827 340與局部位元線330之間的R/W元件346串聯安置。圖24B示意性地圖解說明串聯於一字線340與一局部位元線330之每一交叉點之間之R/W記憶體元件346及二極體 336之等效電路。圖23及亦圖24A及圖24B中所展示之三維記憶體結構具有實現其中每一記憶體元件具有二極體隔離以減小至毗鄰局部位元線的電流鏈接之三維記憶體之優點。不像其中二極體在z方向上形成於每一記憶體元件之頂部上之先前技術結構，記憶體元件346之水平（X方向）定向允許每一個二極體形成為一局部位元線之一區域，從而不佔用額外空間。圖25A至圖25F圖解說明圖23中所展示之三維記憶體之 BEOL(頂部）部分在各個處理級處之形成。圖25A圖解說明作為正形成於FEOL基礎層之頂部上之一多層結構之BEOL部分之形成。一總體結構形成為含多個交替氧化物320層及犧牲材料322層之一夾層結構。未經摻雜多晶矽較佳地用以形成犧牲層322，此乃因其可容易被蝕刻掉並由其他結構替換。FEOL基礎層形成有切換裝置 Qxy，如先前所述該切換裝置Qxy在各別全域線與汲極端子之間切換。較佳一 W或TiN金屬墊形成於每一汲極端子上以進行連接。此後跟著氧化物320層。該氧化物層然後經平坦化以與該等金屬墊之層齊平。隨後，鋪設含未經摻雜多晶矽322及氧化物320之交替層之一夾層結構。該夾層結構由一保護性氮化物層350加蓋。在較佳實施例中，另一 156760.doc -66 -

S 201209827 氧化物犧牲層亦沈積於氮化物層之頂部上。圖25B圖解說明於其處複數個局部位元線330欲形成於圖 25A之二維結構中之溝渠之形成。實質上設定一硬遮罩 (「HM」）沈積及微影以便然後可姓刻掉三維結構中沿X方向行進之垂直溝渠以形成其中欲形成局部位元線之溝渠。該等溝渠在X方向上與接觸墊排齊以便將形成局部位元線以與該等接觸墊接觸。圖25C圖解說明圖25B之溝渠中之局部位元線之形成。 HM移除之後，一 BOE(「緩衝氧化物蝕刻」）幫助清理該結構從而曝露乳化物層作為一頂部層。然後藉由用P+多晶石夕填充該#溝渠來开> 成（以沿X方向之一板之形式）局部位元線 330。然後平坦化該p+多晶矽。圖25D圖解說明用以側向存取分層式三維結構之一入口之形成。這允許每一層中之結構（諸如R/w元件、二極體及子線）針對所有層並行形成。這藉由沈積後跟著微影及蝕刻而實現。圖25E圖解說明用於在每層形成該等結構之凹入空間之形成。並行形成用於所有層之凹入空間。此可由一 KOH濕式蝕刻後跟著選擇性地移除未經摻雜多晶矽直至局部位元線行之一第二各向同性凹入钱刻實現。然後藉由一氣相摻雜過程用N+來反摻雜局部位元線之板之經曝露條帶。這將剛好在該等局部位元線之經曝露表面下面形成一 PN接面。在另一實施例中’用N+多晶矽來形成該等局部位元 156760.doc -67- 201209827 線。然後將藉由P+擴散來製成二極體。在不實施二極贈夕〜 <另一貫施例中，將跳過N+摻雜。在彼情形中，可用金屬來形成局部位元線。圖25F圖解說明針對所有該等凹入空間中之每一者R/w 層後跟著字線之形成。首先B〇E(緩衝氧化物钱刻）餘刻凹入工間，然後藉由一第一層342(例如，册叫之原子層沈積來形成R/W材料。這後跟著藉由化學氣相沈積來沈積一第一層344(例如，Ti(鈦））。接下來，可形成字線34〇。藉助所有如圖25e中所述而完成^形成二極體332、33〇之主動元件之高溫過程，可在不考量隨後高溫降級之情形下針對其導電性來最佳化該金屬化。舉例而言，可沈積鋁或銅。在其他實施例中，亦可藉由化學氣相沈積預期高溫金屬，諸如—薄TiN層後跟著一塊狀W(鈦）層。可回蝕來自各種沈積物之過量。圖25G圖解説明藉由首先沿χ方向移除局部位元線板之部分而對個別局部位元線行之形成。然後用如圖23中所展示之氧化物320來填充所得空隙。藉由化學及機械拋光來平坦化頂部表面。圖26Α至26Β圖解說明用於存取圖23中所展示之三維記憶體之子線3 40之金屬線及觸點之形成。實質上，該等字線係由來自三維記憶體結構之頂部或底部之觸點存取。每 -字線藉由-垂直豎立柱狀物3 i 4連接至三維記憶體結構之一表面處之一金屬線。圖26A圖解說明二維結構經成階地以在不同層處提供一 156760.doc •68- 201209827 偏移。藉由使不同層成階地，每一層處之字線將具有用於其來自頂部之豎立柱狀物之一暢通路徑。較佳地，存取在該等子線之結尾處。舉例而言，階地形成於三維結構沿χ 方向之兩端處以便與存取來自一個端之所有字線相比表面處之金屬線密度減半。在使每一層字線成階地並針對其形成一暢通視野之後，用氧化物重新填充在成階地期間所移除之體積並將其平坦化。圖26Β圖解說明藉由豎立柱狀物連接至各別字線的表面金屬綵之开> 成。自階地層中之每一者之頂部钱刻掉用於豐立柱狀物之空間以為豎立柱狀物讓路。然後用將一字線連接至三維結構之頂部表面之一豎立柱狀物314來填充所得空隙。在一項實施例中，然後豎立柱狀物3 14可由形成於頂部表面處之一金屬線312連接。根據欲在下一章節中更詳細闡述之本發明之另一態樣，經由全域位元線中之一些全域位元線（諸如圖22中所展示之彼等全域位元線）來存取該等字線。圖27圖解說明其中字線係由三維結構之基礎部分處之金屬導線存取之另一實施例，諸如撥圖22中所展示之全域位元線中之一些全域位元線來充當全域字線。在一項實施例中，至一字線的連接引至如圖26Α及圖26Β中之三維結構之頂部處之一金屬線。在頂部處之金屬線用作一連接橋之情形下’ 一卓一柱狀立柱316向下鑽以經由接觸塾中之一者與一適當全域字線接觸。為了形成第二豎立柱狀物 s 156760.doc -69· 201209827 316’自該三維結構之頂部將該等柱狀物排空且然後用導電材料（諸如金屬）來填充該等柱狀物。然後形成頂部處用作連接橋之金屬線312。垂直位元線及水平字線之有效解碼根據本發明之另一態樣，在x-y平面中具有二維R/W元件陣列之多個層之三維記憶體可由每一層中間之字線及所有層共同之z方向上之一垂直局部線陣列存取。沿該y方向之複數個金屬線提供於三維記憶體之一基礎部分或一頂部表面處。以可切換方式連接一第一組金屬線以允許對充當一選定群組垂直局部位元線之一第一組垂直局部線進行存取。以可切換方式連接一第二組金屬線以允許對連接至各別層中之選定子線之一苐二組垂直局部線進行存取。該組金屬線用作選定組之局部位元線及字線之全域存取線。該組金屬線切換至該選定組之局部位元線及字線係由三維記憶體之基礎部分處之一組切換電晶體實現。當金屬線位於三維記憶體之頂部表面處時，一組豎立柱狀物行提供自切換電晶體至該等金屬線的連接。如先前所述，三維記憶體陣列具有一基礎層（FE〇L)部分及具有多個層記憶體元件平面之另—部分（BE〇L)。在先前結合圖i、圖7及圖22所述之實施例中，《當全域位元線之一組金屬線形成於該三維結構之基礎部分（FE〇L)處。在本發明中’不是該組中之所有金屬線用於解碼該等局部位元線。類似地，不是該陣列φ ♦ β > 干夕』中之所有局部垂直線用作局部位元線。而是該等金屬線中之 •70- 156760.doc

S 201209827 垂直線中之一些局部垂直線經保留以用於解碼一組選定字線，每層兩個。此方案提供一高度可擴展性解碼架構。其允許對字線及局部位元線之任__組合之解碼。其允許將該等字線進-步分段成局部字線，從而幫助減小字線電阻及三維電阻網狀結構之互動性。圖28圖解說明經由—組全域線及選擇裝置對三維記憶體陣列中之垂直位元線及水平字線之一有效解碼。展示沿2 方向堆疊有4個層之一實例性三維陣列。類似於圖17及圖 23中所展示之三維陣列，該4個層可係由z方向上之局部垂直線331及332之二維陣列存取。局部垂直線之該二維陣列被分割成兩組。一第一組局部垂直線331個別地充當局部位元線並以可切換方式連接至一第一組全域線（諸如全域位元線2 5 1)。一苐一組局部垂直線3 3 2個別地充當以可切換方式連接於字線34〇與一第二組全域線（諸如全域字線 252)之間的連接件。該第一組局部垂直線332中之每一者經由一連接器或觸點348與每一層處之一字線接觸。在每一層處’將存在沿y方向分隔開且與沿X方向行進之每一字線分隔開之一組字線340。圖28僅展示由每一層上之一對選定字線34〇構成之一個記憶體元件區塊’該對選定字線在充當局部位元線 (LBLU、LBL21、LBL31、…、、LBLP1)之一選定頁之垂直局部線3 3 1之兩侧上包裹。因此，WL10及WL11 係層1處之選定字線對；WL2〇及WL21係層2處之選定字線對’ WL30及WL31係層3處之選定字線對；且WL40及

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WL41係層4處之選定字線對

該區塊係由2*P_bl*L_layer

L ’共計2PL個記憶體元件。

第一組之兩侧上，其中分別針對奇數字線（WLn、wLn、 WL3丨及WL4丨）之4個金屬線（GWL丨丨、GWL2丨、GWL3丨及 GWLn)之一左側面在4個層中之每一者處。類似地，在該4 個層中之每一者處存在分別針對偶數字線（WLi〇、WL2〇、 WL30 及 WL40)之 4 個金屬線（GWL丨〇、gwl20、GWL30 及 GWL4〇)之一右側面。金屬線（全域線）至選定字線及局部位元線的連接係經由被選擇線221 (諸如充當一區塊選擇線之 SG〗）控制之選擇裝置Qxy 222。因此，藉由確定區塊選擇線呂仏來解碼一選定頁/區塊。如前文所述，該區塊令之R/W元件346可由全域線存取，其中經由全域線251存取位元線且經由全域線252存取字線°然後感測電路可連接至位元線以用於感測R/W元件之記憶體狀態。圖29圖解說明根據圖28中所展示之三維陣列之一第一架 156760.doc •72· 201209827 構之字線及r/W元件之一 BEOL(三維記憶體之頂部部分）佈局之一平面視圖。在第一 BE0L架構中，全域線25〇(包含全域字線252及全域位元251線）自垂直局部線330(包含垂直局部位元線33 1及垂直局部線332)之柱中之每一者偏移 (〜IF ; F係特徵長度）。垂直局部線陣列劃分成一第一組及一第二組。該第一組充▲垂直局部位元線，其中每一局部位元線3 3 1用以結合一子線340存取一 R/W元件346。在較佳實施例中，在每一詹處，一局部位元線共用於一對字線之間以用於存取兩個 R/W元件。每一局部位元線331耦合至形成一全域位元線 2 51之一金屬線。第二組垂直局部線332中之每一者充當一字線340與形成全域子線252之一金屬線之間的一互連件。垂直局部線 332經由連接器348連接至字線340。若存在四個層，則每字線列將存在四個垂直局部線。該第一垂直局部線連接至該第一層上之字線，該第二垂直局部線連接至該第二層上之字線，等等。

一單位胞具有尺寸XF* YF。XF由位元線柱至位元線間隔限制（〜4F)。YF由局部WL至局部WL至R/W材料至BL柱限制（〜2.5F)。此等條件針對每一層給出一胞大小〜1〇ρ2。當在多個層上方分攤時，胞大小係XF*XY/L_layer。然而，當s十及WL驅動器所佔據之空間時，有效胞大小=xf*xf/ L_layer+2*XF*XF/P_bl，其中 LJayer=層數目且 p_bl係並行讀取或寫入之一胞頁中之位元線數目。因此，由kWL s 156760.doc •73- 201209827 驅動器之損失百分比=2*L jayei7p_bb 可藉由經由一共同閘極選擇線（例如，SGl，參見圖28) 賦月b選擇裝置庫來選擇該區塊。因此，FE〇L(三維記憶體之基礎部分）之佈局將須容納p+2L個金屬線加上等於 (P 2L)(每一層中予線對之數目）之若干個選擇裝置。每一選擇裝置係三維記憶體之基礎部分（或FEC)L平面）上之一主動區域。一選擇裝置通常形成於基板上，其中一多晶矽閘極在對源極及沒極擴散點上方。對於一選擇裝置庫而言，一共同多晶矽線達成對該選擇裝置庫之並行控制。圖3 OA圖解說明當BEOL具有圖29之第一架構時一單位區塊之一平面視圖中之FE〇L佈局之一第一實施例。將理解，在多晶矽線221之任一側上存在（未明確展示）複數個選擇電晶體222 ’每一選擇電晶體之源極及汲極與一垂直局 4線柱3 3 1或3 3 2或一觸點2 5 3 —致。選擇電晶體係圖2 8中所展示之選擇裝置Qxy 222。可見將位元線331及字線340切換至全域線251及252之選擇裝置分別被沿y方向之柱331或 3 3 2之間的間隔限制大小。然而，由於B比鄰正連接至相同全域線之一垂直局部線柱之兩個觸點253，確實具有藉由允許並行使用兩個選擇裝置庫而倍增驅動功率之優勢。因此具有一乘數M=2。圖30B圖解說明當BEOL具有圖29之第一架構時一單位區塊之一平面視圖中之FEOL佈局之一第二實施例。藉由以相對於全域線之一對角線方式形成主動元件（未明確展示選擇電晶體222但每一選擇電晶體之源極及汲極與—垂直 156760.doc • 74· 201209827 局部線柱331或332或一觸點253—致），選擇裝置之長度可增加一因數SQRT(2)。然而，對折兩個選擇裝置庫之特徵不可行，此乃因毗鄰一局部位元線柱之兩個接觸點不連接至相同全域線。因此其僅具有一乘數M=1。圖30C圖解說明當BE〇L具有圖29之第一架構時一單位區域之一平面視圖中之FEOL佈局之一第三實施例。該第三貫施例服務於克服該第二實施例之在M= 1之情形下驅動功率減小之缺陷。在圖30C中之佈局之情形下，一局部位元線柱之任一側上之兩個觸點連接至相同全域線。因此，M 再一次等於2。圖31圖解說明根據圖28中所展示之三維陣列之一第二架構之字線及R/W元件之一平面視圖中之一 BEOL(三維記憶體之頂部部分）佈局。在第二BEOL架構中，全域線（包含全域字線252及全域位元線25 1)形成於三維記憶體之頂部部分上。全域線與垂直局部線331及332之柱對準。一單位胞具有尺寸XF*YF。XF由垂直局部線柱331、332至柱間隔限制（〜2F)。YF由局部WL 340至局部WL至R/W材料346至垂直局部線柱331、332亦及一觸點253之額外空間限制 (〜3.5Fp此等條件針對每一層給出一胞大小〜7F2。每一位元線柱與一全域線251或252接觸。圖32圖解說明y-z平面中圖31之BEOL佈局之一剖面。實質上’與一字線340相關聯之一局部位元線33 1坐落於一選擇電晶體222之一個端子（源極224或汲極226)上且經由選擇電晶體及一豎立柱狀物3 14與三維記憶體之頂部上之全域 156760.doc -75· 201209827 線251中之一者連接。圖33圖解說明當BE0L具有圖31之第二架構時一單位區塊之一平面視圖中之FEOL佈局之一第一實施例。在一垂直局部線柱331或332之任一侧上存在兩個觸點253且其連接至相同全域線251或252。因此，Μ再一次等於2。圖33中所展示之第二架構之第一實施例類似於圖中所展示之第一架構之第一實施例。以相同方式，分別在圖 30Β及圖30C中所展示之第一架構之第二及第三實施例可容易適用於第二架構。圖34圖解說明包含周邊電路之整個三維陣列之一示意性俯視圖、將看到，使用全域線來解碼局部位元線及字線兩者之目前架構有高度可擴展性。全域字線驅動器、感測放大器及區塊選擇驅動器可在陣列之相同側上或交替側上。舉例而言，可將每一字線之長度減半以跨越其長度減小電Ρ及電令。每一次將予線之長度減半日寺，用卩解碼之字線之數目倍增，且將需要把更多垂直局部線及全域線徵用於字線解碼。雖然已關於本發明之實例性實施例對本發明之各個態樣進仃了《述’但應理解’本發明有權在隨附中請專利範圍之全部範疇内受到保護。【圖式簡單說明】圖1係可變電阻記憶體^件之三維陣列之—部分之一等效電路，其t該陣列具有垂直位元線；圖2係利用圖】之記憶體胞陣列之一可再程式化非揮發性 156760.doc

S -76- 201209827 2體系狀-示意性方塊圖，且該方塊圖指示記憶體系統與一主機系統之連接；圖3提供圖】之添加有某一結構之三維陣列之兩個平面及基板之平面圖；圖4係圖3之平面中之一者之一部分之一展開圖，其經注釋以展不程式化其中之資料之效應；圖5係圖3之平面中之一者之一部分之_展開圖，其經注釋以展示自其讀取資料之效應；圖6圖解說明一實例性記憶體儲存元件；圖7係根據本發明之—實施方案之—第—具體實例展示於圖1中之三維陣列之一部分之一等角視圖；圖8係根據本發明之—實施方案之_第三具體實例展示於圖1中之三維陣列之一部分之剖面圖；圖9至圖14圖解說明形成圖8之三維陣列實例之一製程；圖1 5係根據本發明之一實施方案之一第三具體實例展示於圖1中之三維陣列之一部分之一剖面圖； "圖16圖解說明跨越圖丨及圖3中展示之三維記憶體之多個平面之所讀取偏壓電壓及電流洩漏；圖17圖解說明具有一雙重全域位元線架構以改良對一組局部位元線之存取之三維記憶體；圖18圖解說明對圖17之雙重全域位元線架構三維陣列中之戌漏電流之消除；圖19示意性地圖解說明一單側字線架構； s 156760.doc -77- 201209827 圖20圖解說明具有單側字線架構之三維陣列之一個平面及基板；圖21圖解說明對圖19及圖20之單側字線架構三維陣列中之洩漏電流之消除；圖22係具有圖19中展示之單側字線架構之三維陣列之一部分之一等角視圖；圖23圖解說明具有垂直局部位元線及水平形成之主動記憶體元件及二極體之一較佳三維記憶體結構；圖24A更詳細地圖解說明於一交叉點處形成於一對字線與位元線之間的R/W元件及二極體；圖24B示意性地圖解說明串聯於一字線340與一局部位元線330之每一交叉點之間之R/W記憶體元件346及二極體 336之等效電路；圖25A圖解說明作為正形成於FEOL基礎層之頂部上之一多層結構之BEOL部分之形成；圖25B圖解說明於其處複數個局部位元線330欲形成於圖 25 A之三維結構中之溝渠之形成；圖25C圖解說明圖25B之溝渠中之局部位元線之形成；圖25D圖解說明用以側向存取分層式三維結構之一入口之形成；圖25E圖解說明用於在每層形成該等結構之凹入空間之形成；圖25F圖解說明針對所有該等凹入空間中之每一者R/W 層後跟著字線之形成； 156760.doc -78 - 201209827 圖25G圖解說明藉由首先沿χ方向移除局部位元線板之部分而對個別局部位元線行之形成；圖26A圖解說明三維結構經成階地以在不同層處提供一偏移；圖26B圖解說明藉由豎立柱狀物連接至各別字線的表面金屬線之形成；圖27圖解說明其中字線係由三維結構之基礎部分處之金屬導線存取之另一實施例，諸如撥圖22中所展示之全域位元線中之一些全域位元線來充當全域字線；圖28圖解說明經由一組全域線及選擇裝置對三維記障體陣列中之垂直位元線及水平字線之一有效解碼；圖29圖解說明根據圖28中所展示之三維陣列之—第—架構之字線及R/W元件之一 BEOL(三維記憶體之頂部部分）佈局；圖30A圖解說明當BEOL具有圖29之第一架構時_單位區塊之FEOL佈局之一第一實施例；圖30B圖解說明當BEOL具有圖29之第一架構時—單位區塊之FEOL佈局之一第二實施例；圖30C圖解說明當BEOL具有圖29之第一架構時一單位區塊之FEOL佈局之一第三實施例；圖3 1圖解說明根據圖28中所展示之三維陣列之—第二架構之字線及R/W元件之一 BEOL(三維記憶體之頂部部分）佈局；圖32圖解說明y-z平面中圖31之BE〇L佈局之一剖面；

S 156760.doc '79* 201209827 圖33圖解說明當BEOL具有圖31之第二架構時一單位區塊之FEOL佈局之一第一實施例；及圖34圖解說明包含周邊電路之整個三維陣列之一示意性俯視圖。【主要元件符號說明】 1 平面 2 平面 3 平面 4 平面 10 三維記憶體 10' 三維記憶體 11 標準三維矩形座標系統 13 半導體基板 21 資料輸入輸出電路 23 線 25 控制器 27 字線選擇電路 29 局部位元線選擇電路 31 主機糸統 33 内建式插座 34 隨機存取記憶體 35 配對記憶體系統插頭 37 解碼器/驅動器電路 39 位址線 156760.doc 80- 201209827 101 平面 103 平面 105 平面 107 平面 111 平面 113 平面 115 平面 121 平面 123 平面 125 平面 200 記憶體元件 201 記憶體元件 210 字線 211 字線 212 字線 220 局部位元線 221 選擇線 222 選擇閘極 224 源極 226 汲極 230 局部位元線 232 閘極 240 感測放大器 250 全域位元線 156760.doc 201209827 251 252 253 310 312 314 316 320 322 330 331 332 336 340 342 344 346 348 350 BL-BLj GBL GWL 11 12 全域線全域線觸點接觸墊金屬線登立柱狀物豎立柱狀物氧化物犧牲材料局部位元線局部垂直線局部垂直線二極體字線

HfOx層/讀取/寫入元件 Ti層/讀取/寫入元件讀取/寫入記憶體元件/電阻記憶體元件連接器/觸點氮化物層位元線全域位元線全域字線絕緣體絕緣體 156760.doc -82 - 201209827 13 絕緣體 LBL 局部位元線 Μ 記憶體元件 Q 選擇或切換裝置 SG 控制閘極 SG! 選擇閘極線 WL 字線 156760.doc - 83 -

Claims

201209827 七、申請專利範圍： 1. 種5己憶體’其包含配置成由具有x、y及z方向之矩形座&界疋且具有在一半導體基板上方於該z方向上堆疊之複數個平行平面之三維型樣之記憶體元件，該記憶體進一步包括：複數個局部位元線，其穿過該複數個平面在該z方向上伸長且配置成具有該X方向上之列及該y方向上之行之位元線柱之二維矩形陣列；複數個字線’其跨越個別平面在該X方向上伸長且在邊y方向上在該等個別平面中之該複數個位元線柱之間間隔開並與該等個別平面中之該複數個位元線柱分離，其中该等位7〇線柱與字線跨越該等個別平面在複數個位置處彼此此鄰地交又；複數個非揮發性可再程式化記憶體元件，其毗鄰該等位元線柱與該等字線之該等交叉點而個別地連接於其之間；且其中在一位元線柱與一字線之間的每一交又點處，每一非揮發性可再程式化記憶體元件在該交叉點處進一步包括沿該y方向堆疊之一第一層及一第二層，其中該第—層與一位元線柱之一表面進行電接觸且該第二層與一字線之一表面進行電接觸。 2. 如請求項1之記憶體，其中：該第一層係具有氧空位之一金屬氧化物層；且該第二層係充當具有一高功函數之一電極之一金屬 156760.doc 201209827 層0 3. 如請求項1之記憶體’其中該等個別記憶體元件包含— 碳材料或一相變材料中之至少一者。 4. 如請求項1之記憶體，其中該等個別記憶體元件之特徵在於回應於施加至其的一電刺激而改變之一電導位準。 5. 如請求項1之記憶體，其中：該荨字線係包含鋁或銅之低熔點金屬。 6·如請求項1之記憶體，其中：該等字線係包含鈦之高熔點金屬。 7.如請求項1之記憶體，其中：在該2方向上堆疊之該複數個平行平面具有—項立面及一底部表面；且 #表丁囬甲I 一芋線係豆柱狀物而自該頂部表面存取 8_如請求項1之記憶體，其中：在該Z方向上堆疊之該複數個平行平面具有一面及一底部表面；且項部表一平面中之一字線係經由至該頂部表面之—第、豎立柱狀物、後跟著該頂部導電貝邵表面上之一金屬橋接私^ 跟著連接至該字線的—第二導、後表面存取。導電立立柱狀物而自讀底部 9. 如請求項1之記憶體，其進一步包括複數個金屬線；及若干個選擇裝置，其經配置以將該X方向上之選定 156760.doc 201209827 列局部位元線柱切換至該等金屬線中之個別金屬線。月长項1之s己憶體，其中該複數個選擇裝置及該複數個第三導線係形成於一半導體基板上。 u.如請求項丨之記憶體，其中該第一及第二層在χ_ζ平面中 -有與該交叉點處在該字線上之該位元線柱之一 y方向突出相當之尺寸。 ° 12. 如請求項丨之記憶體，其進一步包括： :個二極體，其串聯於每一非揮發性可再程式化記憶體70件與一各別位元線柱之間。 13. 如睛求項12之記憶體，其中該二極體在該交又點處完全實體整合至該位元線柱中。 14. 如凊求項12之記憶體，其中該二極體具有一州接面，該 PN接面係由除了該交叉點處之一 N+捧雜局部化區域之外全部具有p +摻雜之該位元線柱構成。 15. 如請求項12之記憶體’其中該二極體具有_pN接面，該接面係由除了該父叉點處之一 p+摻雜局部化區域之外全部具有N+摻雜之該位元線柱構成。 %如請求％之記憶體’其中該等個別記憶體元件之特徵在於包含回應於透過該記憶體元件連接於其間之該第一及第二導線施加之一電刺激而在至少第一與第二穩定位準之間可逆地改變其電導位準之一材料。 17. —種形成一記憶體之方法，該記憶體具有配置成由具有 X、y及z方向之矩形座標界定且具有在該z方向上堆疊之複數個平行平面之三維型樣之記憶體元件，該方法包 156760.doc 201209827 括：提供一半導體基板；在該半導體基板上形成預定主動元件及金屬線；在該基板之頂部上形成一多層結構，該多層結構係— 電介質與-犧牲材料之交替層以形成對應於該多個層之總分層式層；在穿過該複數個平面在該2方向上伸長之導電柱之χ·Υ 平面中形成二維陣列；藉由在該多層結構中打開複數個溝渠而曝露該總分層式層之一剖面；在該多個層之該犧牲層中蝕刻凹部以自該等溝渠中之每一者存取該等導電柱；及同時在该等靜指定層（designated mutely-Uyer)之該等凹部中於-側向方向上在該多個平面上形成該等記憶體元件之層。 18. 19. 20. 如請求項17之方法，其進一步包括：在該等記憶體元件之該等層上方形成金屬線。如晴求項17之方法，其十：該等導電柱係由多晶矽形成；且該方法進一步包括：用P+摻雜劑摻雜該多晶石夕；及在該形成該等記憶體元件之該等層之前，用^^+摻雜劑摻雜藉由該等凹部曝露之該導電柱之每—區域以形成一個二極體。如請求項17之方法，其中： 156760.doc S 201209827 該等導電柱係由多晶矽形成；且該方法進一步包括：用N+摻雜劑摻雜該多晶矽；及 ’用P+摻雜劑摻雜藉區域以形成一個二極在該形成該等記憶體元件之前由該等凹部暖曝路之垓導電柱之每— 體0 156760.doc