KR101054321B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

하부 전극(8) 위에, 산화티탄막(10), 산화니켈막(11) 및 상부 전극(12)이 형성되어 있고, 하부 전극(8), 산화티탄막(10), 산화니켈막(11) 및 상부 전극(12)으로부터 저항 소자(VR)가 구성되어 있다. 산화티탄막(10)의 두께는 5nm이며, 산화니켈막(11)의 두께는 60nm이다. 산화니켈막(11)을 구성하는 산화니켈 중의 산소의 비율은, 화학량론 조성에 있어서의 산소의 비율보다도 낮다.
Figure R1020097017093
저항 소자, 저항 변화막, 산화니켈막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은, 저항 소자의 전기 저항의 변화에 따라 정보를 기억하는 불휘발성 메모리에 호적(好適)한 반도체 장치 및 그 제조 방법에 관한 것이다.
근래, 외부로부터의 전기적인 자극에 따라 저항값이 변화하는 물질을 사용하여 데이터를 기억하는 불휘발성 메모리 셀이 제작되고 있다. 이와 같은 불휘발성 메모리 셀을 구비한 메모리는, 저항 변화 메모리라고 불린다. 이와 같은 물질은, 그 전기적 특성에 따라 크게 둘로 분류할 수 있다. 한쪽은 쌍극성 재료라 불리는 것이 있고, 다른 쪽은 단극성 재료라 불리는 것이 있다.
쌍극성 재료로서는, Cr 등의 불순물이 미량으로 도핑된 SrTiO3 및 SrZrO3을 들 수 있다. 초거대 자기 저항(CMR)을 나타내는 Pr(1-x)CaxMnO3 및 La(1-x)CaxMnO3 등도 쌍극성 재료이다. 쌍극성 재료로 이루어지는 박막 또는 벌크 재료에, 어느 역치 이상의 전압을 인가하면, 저항의 변화가 생긴다. 단, 변화의 전후에서 저항은 안정하게 유지된다. 저항의 변화가 생긴 후에, 역극성의 다른 역치 이상의 전압을 인가하면, 쌍극성 재료의 저항은 원래의 저항과 같은 정도로 돌아간다. 이와 같 이, 쌍극성 재료에서는, 저항의 변화에 서로 극성이 다른 전압의 인가가 필요하다.
비특허문헌 1에는, 0.2%의 Cr이 도핑된 SrZrO3의 저항의 변화가 기재되어 있다. 부(-)의 전압을 인가해가면, -0.5V 부근에서 전류의 절대값이 급증한다. 즉, SrZrO3의 저항이 고(高)저항에서 저(低)저항으로 급격히 변화한다. 이와 같은 고저항에서 저저항으로의 전환 현상 및 그 과정은 셋(set)이라 불리는 경우가 있다. 다음으로, 전압을 정(+)의 방향으로 소인(掃引)해가면, +0.5V 부근에서 전류의 값이 급감한다. 즉, SrZrO3의 저항이 저저항에서 고저항으로 급격히 돌아간다. 이와 같은 저저항에서 고저항으로의 전환 현상 및 그 과정은 리셋(reset)이라 불리는 경우가 있다. 또한, 각 저항은, ±0.5V의 범위 내에서는 안정하며, 전압이 인가되어 있지 않아도 유지된다. 따라서, 고저항의 상태 및 저저항의 상태를, 각각 「0」 및 「1」에 대응시킴으로써, 쌍극성 재료를 메모리에 사용하는 것이 가능하게 된다. 또, 저항이 변화하는 역치 전압은, 재료 및 결정성 등에 의존한다. 또한, 직류 전압 뿐만 아니라, 펄스 전압을 인가함으로써 저항을 변화시키는 것도 가능하다.
단극성 재료로서는, NiOx 및 TiOx 등의 단일 전이 금속의 산화물(TMO : Transition Metal Oxide)을 들 수 있다. 단극성 재료에서는, 저항의 변화가 인가 전압의 극성에 의존하지 않고 생김과 함께, 저저항에서 고저항으로의 변화(reset)가 생기는 전압의 절대값이, 고저항에서 저저항으로의 변화(set)가 생기는 전압의 절대값보다도 작다. 또한, 쌍극성 재료와 같이, 변화의 전후에서 저항은 안정하게 유지된다. 또한, 저항의 변화는 가역적이다. 따라서, 전압의 극성을 바꾸지 않고 저항의 크기를 전환하는 것이 가능하다. 이와 같이, 단극성 재료에서는, 저항의 변화에 서로 단일 극성의 전압의 인가가 필요하다. 이와 같은 단극성 재료의 성질은 비특허문헌 2에 기재되어 있다. 또, 펄스 전압이 인가된 경우, 펄스폭이 고정되어 있는 경우에 상술한 바와 같은 거동이 확인된다.
도 12는, 단극성 재료인 TiOx의 박막의 전류-전압 특성을 나타내는 그래프이다. 저항이 높은 상태의 박막에 전압을 인가해가면(1), 어느 전압(1.5V 정도)에서 저항이 급격히 낮아져, 전류가 급증한다(2). 그 후, 전류 제한(제한값 : 20mA)을 걸면서 전압을 내려가면(3), 저항이 낮은 상태인 채로 전류가 제로로 돌아간다(4). 이와 같은 처리에 의해, 박막의 저항이 고저항에서 저저항으로 변화한다. 즉, 셋 과정이 발현한다. 그리고, 이 저항이 낮은 상태는, 전압이 인가되어 있지 않아도 유지된다. 또, 전류 제한을 걸고 있는 것은, 전류 제한을 걸지 않으면, 박막에 대(大)전류가 흘려 파괴되어 버리기 때문이다.
한편, 저항이 낮은 상태의 박막에 전압을 인가해가면(5), 어느 전압(1.2V 정도)에서 저항이 급격히 높아져, 전류가 급감한다(6). 그 후, 전압을 내려가면(7), 저항이 높은 상태인 채로 전류가 0으로 돌아간다. 이와 같은 처리에 의해, 박막의 저항이 저저항에서 고저항으로 변화한다. 즉, 리셋 과정이 발현한다. 그리고, 이 저항이 높은 상태는, 전압이 인가되어 있지 않아도 유지된다.
따라서, 고저항의 상태 및 저저항의 상태를, 각각「0」 및 「1」에 대응시킴 으로써, 단극성 재료를 메모리에 사용하는 것도 가능하게 된다. 즉, 도 12에 나타내는 예에서는, 0.2V 정도의 전압을 인가했을 때의 전류값으로부터, 단극성 재료의 저항을 식별할 수 있고, 이 저항으로부터 「0」 또는 「1」 중 어느 것이 기억되어 있는지 식별할 수 있다.
이들 쌍극성 재료 및 단극성 재료의 저항의 변화는, 박막 등의 형성 직후로부터 발현하는 것이 아니라, 박막 등에 비교적 큰 전압을 인가함으로써, 절연 파괴를 발생시키거나, 또는 절연 파괴와 유사한 현상을 발생시킨 후에 발현한다. 이와 같은 처리에 의해 생기는 현상 및 그 과정은, 포밍(forming)이라 불리는 경우가 있다. 그리고, 포밍 과정에 의해 필라멘트라 불리는 전도 영역이 생성되고, 이 필라멘트에 있어서의 특성의 변화에 의해 저항이 변화한다고 생각되고 있다. 도 13A∼도 13C에, 각 처리에 있어서의 TiOx막의 특성의 변화를 나타낸다. 도 13A는, 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프이며, 도 13B는, 셋 과정에 있어서의 전류의 변화를 나타내는 그래프이며, 도 13C는, 리셋 과정에 있어서의 전류의 변화를 나타내는 그래프이다. 또, 각 그래프 중의 화살표는, 전류의 변화의 방향을 나타내고 있다.
도 13A에 나타내는 바와 같이, 형성된 직후의 TiOx막의 저항은 높고, 포밍 과정에 있어서 8V 정도의 전압을 인가하지 않으면 전류는 급증하지 않는다. 또, 포밍 과정에 있어서도 전류 제한(제한값 : 10mA)을 걸고 있다.
포밍 과정이 완료한 TiOx막에, 다시 전압을 인가해가면, 도 13B에 나타내는 바와 같이, 2.5V 정도의 전압을 인가했을 때에 저항이 급감한다. 그리고, 인가 전압을 제로로 해도, 저항이 낮은 상태가 유지된다. 즉, 셋 과정의 처리가 행해진다.
그 후, 셋 과정이 완료한 TiOx막에, 다시 전압을 인가해가면, 도 13C에 나타내는 바와 같이, 전류가 신속하게 상승하지만, 1.2V 정도의 전압을 인가했을 때에 저항이 급증한다. 그리고, 인가 전압을 제로로 해도, 저항이 높은 상태가 유지된다. 즉, 리셋 과정의 처리가 행해진다.
그 후는, 저항의 대소 및 인가 전압에 따라, 셋 과정 또는 리셋 과정이 발현한다. 또, 포밍 과정시의 제한 전류의 값 등에 따라서는, 포밍 과정이 완료한 TiOx막의 저항이 낮아, 그 직후가 셋 과정이 아니라 리셋 과정이 되는 경우도 있다. 이 경우에도, 그 후는, 저항의 대소 및 인가 전압에 따라, 셋 과정 또는 리셋 과정만이 발현한다. 즉, 열적 스트레스의 인가 등이 없는 한, 포밍 과정이 발현하는 것은, 최초의 한번뿐이다.
저항 변화 메모리는, 스케일링 한계가 가까워지고 있는 플래쉬 메모리의 대체 메모리로서 기대되고 있다. 그러나, 상술한 바와 같이, TiOx의 포밍 과정에는 높은 전압의 인가가 필요하게 된다. 이 때문에, 재료의 적절한 선택 등이 필요로 되고 있다. 본원 발명자들에 의한 실험의 결과에 의하면, NiOx를 사용한 경우에는, TiOx보다도 낮은 전압으로 포밍 과정이 완료하는 것이 확인되어 있다. 따라서, NiOx의 사용이 유용하다고도 생각된다.
그러나, 본원 발명자들은, 메모리 셀이 작아짐에 따라 포밍 과정에 필요한 전압(포밍 전압)이 높아지는 경향이 있는 것을 알아내고, NiOx를 사용한 경우에도, 포밍 전압을 다른 소자의 구동 전압과 균형을 이루는 정도까지 내리기는 곤란한 것을 알아냈다.
특허문헌 1 : 일본 특개2004-241396호 공보
특허문헌 2 : 일본 특개2004-363604호 공보
비특허문헌 1 : A. Beck et al., Apply. Phys., Lett. 77, 139(2001)
비특허문헌 2 : I. G. Baek et al., Tech. Digest IEDM 2004, p.587
[발명의 개시]
본 발명은, 포밍 전압을 저하시킬 수 있는 반도체 장치 및 그 제어 방법을 제공하는 것을 목적으로 한다.
여기서, 본원 발명자들이 행한 실험에 대해 설명한다. 도 1A는, 제1 시료의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프이며, 도 1B는, 제2 시료의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프이다. 제1 시료에서는, 그 평면 형상을 한 변의 길이가 170㎛의 정방형으로 했다. 제2 시료에서는, 그 평면 형상을 한 변의 길이가 1.5㎛의 정방형으로 했다. 또한, 두 전극간에 NiOx막을 형성했다. 그리고, 포밍 전압을 측정했다.
도 1A에 나타내는 바와 같이, 큰 제1 시료의 포밍 전압은 1V 정도이었지만, 도 1B에 나타내는 바와 같이, 미소한 제2 시료의 포밍 전압은 3V 이상이 되었다. 제조 판매되는 저항 변화 메모리의 메모리 셀의 크기는 100nm 이하로 생각되고 있기 때문에, 이대로는, 매우 큰 포밍 전압이 필요하게 되어 버린다.
그래서, 본원 발명자들은, 포밍 전압이 높은 원인을 구명하고자, NiOx막의 CAFM(Conductive Atomic Force Microscopy)상의 관찰을 행했다. 도 2는, NiOx막의 CAFM상을 나타내는 도면(현미경 사진)이다. CAFM상에서는, 밝은 영역일수록 저항이 낮다. 도 2 중의 영역(R1 및 R2)은, 어느 것도 한 변의 길이가 100nm의 정방형의 영역이다. 영역(R1)은, 저항이 높은 부분(전류가 작은 부분)에 의해 차지되고 있지만, 영역(R2) 중에는, 저항이 낮은 부분(전류가 큰 부분)이 존재하고 있다. 영역(R2)과 같이, 1개의 메모리 셀 중에 저항이 낮은 부분이 포함되어 있으면, 당해 메모리 셀의 포밍 전압이 매우 높아지지는 않지만, 영역(R1)과 같이, 1개의 메모리 셀 중에 저항이 낮은 부분이 포함되어 있지 않는 경우에는, 그 포밍 전압이 높아져 버린다. 그리고, 저항이 낮은 부분은, Ni의 산화가 비교적 낮은 부분이거나, 결정립계이라고 생각된다. 따라서, 메모리 셀이 작아질수록, 저항이 높은 부분에 의해 차지되는 빈도가 높아져, 포밍 전압이 높은 메모리 셀이 형성되기 쉬워져 버린다고 생각된다.
또한, 본원 발명자들은, 종래의 저항 변화 메모리에 있어서 하부 전극으로서 사용되고 있는 Pt막 위에, 여러가지 조건 하에서 산화니켈막을 형성하고, 그 단면 SEM(Scanning Electron Microscopy)상의 관찰을 행했다. 도 3A는, 시료 S1의 단면 SEM상을 나타내는 도면(현미경 사진)이며, 도 3B는, 시료 S2의 단면 SEM상을 나타내는 도면(현미경 사진)이며, 도 3C는, 시료 S3의 단면 SEM상을 나타내는 도면(현미경 사진)이며, 도 3D는, 시료 S4의 단면 SEM상을 나타내는 도면(현미경 사진)이다. 시료 S1에서는, Ni막을 Pt막 위에 형성한 후에, 101325Pa(1atm)의 산소 분위기 중에서 Ni막을 395℃에서 30분간 어닐링함으로써, 산화니켈막을 형성했다. 시료 S2에서는, Ni막을 Pt막 위에 형성한 후에, 101325Pa(1atm)의 산소 분위기 중에서 Ni막을 395℃에서 60분간 어닐링함으로써, 산화니켈막을 형성했다. 시료 S3에서는, Ni막을 Pt막 위에 형성한 후에, 101325Pa(1atm)의 산소 분위기 중에서 Ni막을 435℃에서 60분간 어닐링함으로써, 산화니켈막을 형성했다. 시료 S4에서는, 101325Pa(1atm)의 산소 분위기 중에서 Ni막을 Pt막 위에 형성한 후에, Ni막을 485℃에서 60분간 어닐링함으로써, 산화니켈막을 형성했다.
도 3A 및 도 3B에서 알 수 있는 바와 같이, 어닐링 시간이 길수록 결정립이 커졌다. 이것은, 어닐링 시간이 길어질수록, 포밍 전압이 높아지는 경향이 있는 것을 나타내고 있다. 또한, 도 3B 내지 도 3D에 나타내는 바와 같이, 어닐링 온도가 높을수록 결정립이 커졌다. 이것은, 어닐링 온도가 높아질수록, 포밍 전압이 높아지는 경향이 있는 것을 나타내고 있다.
또한, 본원 발명자들은, 시료 S1∼S4의 산화니켈막의 XPS 분석을 행했다. 이 결과를 도 4에 나타낸다. 도 4에 나타내는 바와 같이, 시료 S1의 산화니켈막의 산화도(산소 함유량/니켈 함유량)는, 0.81이었다. 또한, 시료 S2에서의 산화도는 0.84이며, 시료 S3에서의 산화도는 0.85이며, 시료 S4에서의 산화도는 0.86이었다. 이와 같이, 결정립이 작은 시료일수록, 산화도가 낮다는 결과가 얻어졌다.
이와 같은 실험 결과로부터 고찰하면, Ni 등의 도전성 산화물에 있어서의 금속 원소의 산화를 비교적 낮게 억제하거나, 결정립을 미세화하거나 하면, 저항이 낮은 부분을 넓게 확보하는 것이 가능하게 되어, 포밍 전압이 낮은 저항 변화 메모리를 얻을 수 있다고 생각된다.
단, 단순히 어닐링 온도를 내리는 것만으로는, Ni 등의 산화가 진행하지 않아, 금속막에서 도전성 산화막으로 변화하는 정도까지 산화시키기 위해서 필요한 시간이 매우 길어져 버린다. 또한, 단순히 어닐링 시간을 짧게만 한 경우에도, Ni 등의 산화가 진행하지 않아, 금속막에서 도전성 산화막으로 변화하는 정도까지 산화시키기 위해서 필요한 온도가 매우 높아져 버린다. 즉, 어닐링 온도 및 어닐링 시간의 조정만으로 산화 및 결정 입경의 조정을 행하는 것은 곤란하다.
그리고, 본원 발명자들은, 이와 같은 지견에 의거하여 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 태양으로 상도(想到)했다.
본 발명에 따른 반도체 장치에는, 제1 전극과, 상기 제1 전극 위에 형성되고, 금속 원자를 함유하는 금속 함유막과, 상기 금속 함유막 위에 형성되고, 금속 산화물을 함유하는 저항 변화막과, 상기 저항 변화막 위에 형성된 제2 전극이 마련되어 있다. 상기 저항 변화막은, 상기 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성되어 있다. 또한, 상기 저항 변화막의 저항은, 상기 제1 전극과 상기 제2 전극 사이에 인가된 전압에 따라 변화한다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 제1 전극 위에, 금속 원자 를 함유하는 금속 함유막을 형성하고, 그 후, 상기 금속 함유막 위에, 금속 산화물을 함유하는 저항 변화막을 형성한다. 다음으로, 상기 저항 변화막 위에, 제2 전극을 형성한다. 상기 저항 변화막으로서는, 상기 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성된 것을 형성한다. 또한, 상기 저항 변화막으로서는, 그 저항이 상기 제1 전극과 상기 제2 전극 사이에 인가된 전압에 따라 변화하는 것을 형성한다.
도 1A는, 제1 시료의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 1B는, 제2 시료의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 2는, NiOx막의 CAFM상을 나타내는 도면.
도 3A는, 시료 S1의 단면 SEM상을 나타내는 도면.
도 3B는, 시료 S2의 단면 SEM상을 나타내는 도면.
도 3C는, 시료 S3의 단면 SEM상을 나타내는 도면.
도 3D는, 시료 S4의 단면 SEM상을 나타내는 도면.
도 4는, 시료 S1∼S4의 XPS 분석의 결과를 나타내는 그래프.
도 5A는, 본 발명의 실시 형태에 따른 저항 변화 메모리의 구조를 나타내는 단면도.
도 5B는, 본 발명의 실시 형태에 따른 저항 변화 메모리의 구조를 나타내는 레이아웃 도면.
도 6은, 본 실시 형태에 따른 저항 변화 메모리의 구성을 나타내는 회로도.
도 7은, 도 6 중의 파선으로 둘러싸인 영역을 확대하여 나타내는 회로도.
도 8A는, 본 발명의 실시 형태에 따른 저항 변화 메모리를 제조하는 방법을 공정순으로 나타내는 단면도.
도 8B는, 도 8A에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8C는, 도 8B에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8D는, 도 8C에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8E는, 도 8D에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8F는, 도 8E에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8G는, 도 8F에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8H는, 도 8G에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 9A는, 시료A의 CAFM상을 나타내는 도면.
도 9B는, 시료B의 CAFM상을 나타내는 도면.
도 10A는, 시료C의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 10B는, 시료D의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 10C는, 시료C의 CAFM상을 나타내는 도면.
도 11A는, 시료E에 있어서의 저항의 변화를 나타내는 그래프.
도 11B는, 시료F에 있어서의 저항의 변화를 나타내는 그래프.
도 12는, 단극성 재료인 TiOx의 박막의 전류-전압 특성을 나타내는 그래프.
도 13A는, 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 13B는, 셋 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 13C는, 리셋 과정에 있어서의 전류의 변화를 나타내는 그래프.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시 형태에 대해, 첨부의 도면을 참조하여 구체적으로 설명한다. 도 5A는, 본 발명의 실시 형태에 따른 반도체 장치(저항 변화 메모리)의 구조를 나타내는 단면도이며, 도 5B는, 본 발명의 실시 형태에 따른 반도체 장치(저항 변화 메모리)의 구조를 나타내는 레이아웃 도면이다.
본 실시 형태에서는, 표면의 도전형이 p형의 반도체 기판(1) 위에, 게이트 절연막(2) 및 게이트 전극(3)이 형성되어 있다. 또한, 반도체 기판(1)의 표면에는, 평면시(平面視)로 게이트 전극(3)을 끼도록 하여, 도전형이 n형의 소스(4s) 및 드레인(4d)이 형성되어 있다. 이와 같이 하여, 트랜지스터(Tr)가 구성되어 있다. 또, 드레인(4d)은, 트랜지스터(Tr)마다 독립하여 형성되어 있지만, 소스(4s)는, 예를 들면 인접하는 2개의 트랜지스터(Tr)에 의해 공유되어 있다.
반도체 기판(1) 위에, 트랜지스터(Tr)를 덮는 층간 절연막(5)이 형성되어 있다. 층간 절연막(5)은, 예를 들면 산화실리콘으로 구성되어 있다. 층간 절연막(5)에, 소스(4s)까지 도달하는 콘택트 홀 및 드레인(4d)까지 도달하는 콘택트 홀이 형성되어 있고, 이들의 내부에 콘택트 플러그(6)가 임베드(imbed)되어 있다. 층간 절연막(5)에, 게이트 전극(3)까지 도달하는 콘택트 홀도 형성되어 있고, 이 내부에도 콘택트 플러그(도시하지 않음)가 임베드되어 있다. 또한, 층간 절연 막(5)의 표면은 평탄화되어 있다.
층간 절연막(5) 위에, 소스(4s)에 접하는 콘택트 플러그(6)에 접하는 신호선(7(SL)), 및 드레인(4d)에 접하는 콘택트 플러그(6)에 접하는 하부 전극(8)이 형성되어 있다. 신호선(7(SL)) 및 하부 전극(8)은, 예를 들면 Pt로 구성되어 있다. 또한, 신호선(7(SL)) 및 하부 전극(8) 사이에는, 절연막(9)이 형성되어 있다.
하부 전극(8) 위에, 산화티탄막(10), 산화니켈막(11) 및 상부 전극(12)이 형성되어 있고, 하부 전극(8), 산화티탄막(10), 산화니켈막(11) 및 상부 전극(12)으로부터 저항 소자(VR)가 구성되어 있다. 산화티탄막(10)의 두께는, 예를 들면 5nm이며, 산화니켈막(11)의 두께는, 예를 들면 60nm이다. 또한, 산화니켈막(11)을 구성하는 산화니켈 중의 산소의 비율은, 화학량론 조성에 있어서의 산소의 비율보다도 낮다. 상부 전극(12)은, 예를 들면 Pt로 구성되어 있다.
절연막(9) 위에, 신호선(7(SL)) 및 저항 소자(VR)를 덮는 층간 절연막(13)이 형성되어 있다. 층간 절연막(13)은, 예를 들면 산화실리콘으로 구성되어 있다. 층간 절연막(13)에, 상부 전극(12)까지 도달하는 콘택트 홀이 형성되어 있고, 이 내부에 콘택트 플러그(14)가 임베드되어 있다. 또한, 층간 절연막(13)의 표면은 평탄화되어 있다.
그리고, 층간 절연막(13) 위에, 복수의 콘택트 플러그(14)에 접하는 비트선(15(BL))이 형성되어 있다. 비트선(15(BL))은, 예를 들면 Cu로 구성되어 있다. 층간 절연막(13) 위에는, 또한 다른 층간 절연막 및 배선 등이 형성되어 있다.
비트선(15)은, 도 5B에 나타내는 바와 같이, 복수 마련되어 있고, 이들은 서 로 평행하게 늘어져 있다. 또한, 게이트 전극(3)은 워드선(WL)으로서 기능하고, 1개의 신호선(7(SL))이 2개의 워드선(WL)에 끼워져 있다. 도 6은, 본 실시 형태에 따른 저항 변화 메모리의 구성을 나타내는 회로도이며, 도 7은, 도 6 중의 파선으로 둘러싸인 영역을 확대하여 나타내는 회로도이다.
도 6 및 도 7에 나타내는 바와 같이, 복수의 신호선(SL)이 평행하게 서로 늘어져 있고, 각 신호선(SL)의 양측에 1개씩의 워드선(WL)이 위치하고 있다. 또한, 복수의 비트선(BL)이 이들과 교차하여 있다. 그리고, 신호선(SL)과 비트선(BL)의 교점의 근방에서, 2개의 트랜지스터(Tr)의 소스가 신호선(SL)에 공통 접속되고, 이들 트랜지스터(Tr)의 각 게이트가 당해 신호선(SL)을 끼는 2개의 워드선(WL)의 각각에 접속되어 있다. 또한, 이들 트랜지스터(Tr)의 드레인에 저항 소자(VR)의 하부 전극(8)이 접속되고, 저항 소자(VR)의 상부 전극(12)이 비트선(BL)에 접속되어 있다.
또한, 도시하지 않지만, 워드선(WL), 신호선(SL) 및 비트선(BL)에는, 산화니켈막(11)의 저항을 변화시킴으로써, 저항 소자(VR)에 정보를 기억시키는 기입 회로가 접속되어 있다. 또한, 신호선(SL) 및 비트선(BL)에는, 산화니켈막(11)의 저항을 판별함으로써, 저항 소자(VR)로부터 정보를 독출(讀出)하는 독출 회로도 접속되어 있다.
이와 같이 구성된 저항 변화 메모리에 있어서는, 저항 소자(VR)에, 저항 변화막으로서 기능하는 산화니켈막(11) 아래에 산화티탄막(10)이 형성되어 있다. 그리고, 티탄 쪽이 니켈보다도 산소와 결합하기 쉽다. 즉, 산화 전후에서의 깁스의 자유 에너지의 차ΔG는, 산화니켈에서는, 395℃에서 -210KJ/mol 정도임에 대해, 산화티탄에서는, 395℃에서 -810KJ/mol 정도이다. 따라서, 티탄막 위에 니켈막이 형성된 구조에 대해, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 395℃의 어닐링을 행하면, 산소는 티탄과 우선적으로 결합하고자 하기 때문에, 니켈의 산화가 낮게 억제되고, 또한, 결정 입경이 작은 것이 된다. 이 결과, 상술의 본원 발명자들에 의한 실험에서 명백한 바와 같이, 저항이 낮은 부분이 넓게 확보된다. 따라서, 포밍 전압이 낮게 억제된다.
다음으로, 본 발명의 실시 형태에 따른 저항 변화 메모리를 제조하는 방법에 대해 설명한다. 도 8A 내지 도 8H는, 본 발명의 실시 형태에 따른 저항 변화 메모리를 제조하는 방법을 공정순으로 나타내는 단면도이다.
우선, 도 8A에 나타내는 바와 같이, 반도체 기판(1)의 표면에 트랜지스터(Tr)를 형성한다. 트랜지스터(Tr)의 형성시에는, 우선, 게이트 절연막(2) 및 게이트 전극(3)을 순차 형성한다. 다음으로, 평면시로 게이트 전극(3)을 끼도록 하여, 도전형이 n형의 소스(4s) 및 드레인(4d)을 반도체 기판(1)의 표면에 형성한다. 또, 소스(4s)는, 인접하는 2개의 트랜지스터(Tr)에 의해 공유시킨다.
이어서, 도 8B에 나타내는 바와 같이, 트랜지스터(Tr)를 덮는 층간 절연막(5)을 형성한다. 층간 절연막(5)으로서는, 예를 들면 실리콘산화막을 형성한다. 다음으로, 층간 절연막(5)의 표면을 평탄화한다. 그 후, 소스(4s)까지 도달하는 콘택트 홀 및 드레인(4d)까지 도달하는 콘택트 홀을 층간 절연막(5)에 형성하고, 이들의 내부에 콘택트 플러그(6)를 임베드한다. 이 때, 게이트 전극(3)까지 도달 하는 콘택트 홀의 형성 및 그 내부에의 콘택트 플러그(도시하지 않음)의 임베드도 행한다.
계속해서, 도 8C에 나타내는 바와 같이, 층간 절연막(5) 위에, 소스(4s)에 접하는 콘택트 플러그(6)에 접하는 신호선(7), 및 드레인(4d)에 접하는 콘택트 플러그(6)에 접하는 하부 전극(8)을 형성한다.
다음으로, 도 8D에 나타내는 바와 같이, 신호선(7) 및 하부 전극(8) 간의 간극에 절연막(9)을 형성한다. 절연막(9)으로서는, 예를 들면 실리콘산화막을 형성한다.
이어서, 도 8E에 나타내는 바와 같이, 신호선(7), 하부 전극(8) 및 절연막(9) 위에, 두께가 5nm 정도의 티탄막을, 스퍼터링법 또는 CVD법 등에 의해 형성한다. 계속해서, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 550℃의 어닐링을 30분간 어닐링함으로써, 티탄막을 산화티탄막(10a)으로 변화시킨다. 이 때, 산화티탄의 조성은, 화학량론 조성보다도 산소가 부족한 것으로 한다.
그 후, 산화티탄막(10a) 위에, 두께가 60nm 정도의 니켈막을, 스퍼터링법 또는 CVD법 등에 의해 형성한다. 계속해서, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 395℃의 어닐링을 30분간 어닐링함으로써, 니켈막을 산화니켈막(11a)으로 변화시킨다. 이 때, 화학량론 조성보다도 산소가 결핍하여 있는 산화티탄은, 니켈보다도 산소와 결합하기 쉽기 때문에, 니켈의 산화가 억제되어, 산화니켈막(11a)은 산화의 정도가 낮은 산화막이 된다. 또한, 그 결정 입경도 비교적 작아진다.
다음으로, 산화니켈막(11a) 위에 상부 전극막(12)을 형성한다. 상부 전극 막(12)으로서는, 예를 들면 Pt막을 형성한다.
이어서, 도 8F에 나타내는 바와 같이, 상부 전극막(12a), 산화니켈막(11a) 및 산화티탄막(10a)을 패터닝함으로써, 상부 전극(12), 산화니켈막(11) 및 산화티탄막(10)을 형성한다. 이 결과, 저항 소자(VR)가 얻어진다.
그 후, 도 8G에 나타내는 바와 같이, 신호선(7) 및 저항 소자(VR)를 덮는 층간 절연막(13)을 형성한다. 층간 절연막(13)으로서는, 예를 들면 산화실리콘막을 형성한다. 다음으로, 층간 절연막(13)의 표면을 평탄화한다. 계속해서, 상부 전극(12)까지 도달하는 콘택트 홀을 층간 절연막(13)에 형성하고, 이 내부에 콘택트 플러그(14)를 임베드한다.
그리고, 층간 절연막(13) 위에, 복수의 콘택트 플러그(14)에 접하는 비트선(15)을 형성한다. 그 후, 층간 절연막(13) 위에, 또한 다른 층간 절연막 및 배선 등을 형성한다. 이 결과, 저항 변화 메모리가 완성된다.
이와 같은 방법에 의하면, 산화니켈막(11)에 적절하게 산소 결손을 발생시켜, 포밍 전압을 낮게 억제할 수 있다. 또, 이 방법에서는, 산화니켈막(11a)의 형성에 있어, 티탄막 위에 니켈막을 형성하는 것이 아니라, 산화티탄막(10a) 위에 니켈막을 형성하고 있다. 이것은, 티탄막 위에 니켈막을 형성한 경우에는, 산화티탄의 ΔG가 산화니켈의 것보다도 현저하게 커지기 때문에, 산화니켈막(11a)에 과다한 산소 결손이 생겨 버리기 때문이다. 과다한 산소 결손이 생기면, 캐리어가 다량으로 주입되어, 저항이 크게 저하해 버려, 저항 변화막으로서 기능하지 못하게 되는 경우가 있다. 한편, 산화티탄막(10a) 위에 니켈막을 형성한 경우에는, 산소 결손 이 적절한 정도의 것이 되기 쉽다.
또, 산화니켈막(11a)의 형성 방법은, 스퍼터링법 또는 CVD법 등에 의해 형성된 니켈막의 산화라는 방법에 한정되지 않는다. 예를 들면, 산소 반응성 스퍼터링법 등의 반응성 스퍼터링법에 의해 산화니켈막(11a)을 형성해도 좋다. 이 경우에는, 상술의 방법보다도 산화니켈막(11a) 중의 니켈이 산소와 결합하기 쉽기 때문에, 티탄막을 산화시키지 않고 그대로 사용해도 좋다.
또한, 저항 변화막 및 그 아래의 금속 함유막의 재료는 특별히 한정되지 않는다. 저항 변화막의 재료로서는, 예를 들면 산화티탄, 산화니켈, 산화이트륨, 산화세륨, 산화마그네슘, 산화아연, 산화지르코늄, 산화텅스텐, 산화니오븀, 산화탄탈, 산화크롬, 산화망간, 산화알루미늄, 산화바나듐 및 산화실리콘을 들 수 있다. 또한, 금속 함유막은, 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성되어 있으면 좋다. 예를 들면, 저항 변화막을 구성하는 물질과 비교해, 산화 반응에 대한 에너지차ΔG가 작은 금속 또는 그것을 어느 정도 산화한 것을 금속 함유막의 재료로서 사용하는 것이 바람직하다.
또한, 상부 전극의 재료도 한정되지 않는다. 예를 들면, Pt, Ir, W, Ni, Au, Cu, Ag, Pd, Zn, Cr, Al, Mn, Ta, Si, TaN, TiN, Si3N4, Ru, ITO, NiO, IrO, SrRuO, CoSi2, WSi2, NiSi, MoSi2, TiSi2, Al-Si, Al-Si, Al-Cu, 또는 Al-Si-Cu 등을 사용할 수 있다.
다음으로, 본원 발명자들이 행한 실험의 내용 및 결과에 대해 설명한다.
(제1 실험)
제1 실험에서는, 2종류의 시료(시료A 및 시료B)를 제작하고, 그 CAFM상의 관찰을 행했다. 시료A의 제작에서는, Pt 기판 위에 니켈막(두께 : 60nm)을 스퍼터링법에 의해 형성하고, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 395℃의 어닐링을 30분간 행함으로써, 니켈막을 산화니켈막으로 변화시켰다. 시료B의 제작에서는, 우선, Pt 기판 위에 티탄막(60nm)을 스퍼터링법에 의해 형성하고, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 550℃의 어닐링을 30분간 행함으로써, 티탄막을 산화티탄막으로 변화시켰다. 다음으로, 산화티탄막 위에 니켈막(두께 : 60nm)을 스퍼터링법에 의해 형성하고, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 395℃의 어닐링을 30분간 행함으로써, 니켈막을 산화니켈막으로 변화시켰다. 시료A의 CAFM상을 도 9A에 나타내고, 시료B의 CAFM상을 도 9B에 나타낸다.
도 9A 및 도 9B에 나타내는 바와 같이, 시료B에서, 저저항의 영역이 많았다. 이것은, 시료B에서는, 산화티탄의 존재에 의해 산화니켈에 산소 결손이 생기기 쉬워졌음에 대해, 시료A에서는, 산소 결손이 생기기 어려워, 산화니켈의 조성이 제2 시료보다도 화학량론 조성에 가까워졌기 때문이다.
(제2 실험)
제2 실험에서는, 2종류의 시료(시료C 및 시료D)를 제작하고, 그 포밍 전압을 측정했다. 시료C는, 산화티탄막의 두께를 5nm로 한 것을 제외하고, 시료B와 같은 방법에 의해 제작했다. 시료D는, 산화티탄막의 두께를 10nm로 한 것을 제외하고, 시료B와 같은 방법에 의해 제작했다. 시료C의 포밍 과정에 있어서의 전류의 변화 를 나타내는 그래프를 도 10A에 나타내고, 시료D의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프를 도 10B에 나타낸다.
도 10A 및 도 10B에 나타내는 바와 같이, 시료C의 포밍 전압은 1.6V 정도이며, 이것은 셋 전압과 동등한 정도이었지만, 시료D의 포밍 전압은 5.5V 이상이며, 셋 전압보다도 높았다. 이것은, 어느 시료에 있어서도 산화티탄막에도 리크 스팟을 형성하는 것이 필요하지만, 시료D에서는, 산화티탄막이 두꺼운 만큼 높은 전압이 필요하게 되었기 때문이다.
또한, 도 10C에, 시료C의 CAFM상을 나타낸다. 도 9B 및 도 10C에 나타내는 바와 같이, 산화티탄막이 5nm로 얇은 시료C에 있어서도, 시료B에 대해 손색없이 저저항의 영역이 넓혀져 있었다. 이것에서, 산화티탄막 등의 금속 함유막의 두께는, 10nm 미만, 특히 8nm 이하인 것이 바람직하다.
(제3 실험)
제3 실험에서는, 2종류의 시료(시료E 및 시료F)를 제작하고, 그 동작의 확인을 행했다. 시료E의 제작에서는, 우선, Pt 기판 위에 티탄막(두께 : 2nm)을 스퍼터링법에 의해 형성했다. 다음으로, 티탄막 위에 산화니켈막(두께 : 5nm)을 반응성 스퍼터링법에 의해 형성했다. 또한, 산화니켈막 위에 Pt막을 형성했다. 시료F의 제작에서는, Pt 기판 위에 산화니켈막(두께 : 5nm)을 반응성 스퍼터링법에 의해 형성하고, 그 위에 Pt막을 형성했다. 그리고, Pt 기판을 하부 전극으로 하고, Pt막을 상부 전극으로 하여, 이들 사이에 전압을 인가하여, 하부 전극 및 상부 전극간의 저항의 변화의 확인을 행했다. 시료E의 확인 결과를 도 11A에 나타내고, 시 료F의 확인 결과를 도 11B에 나타낸다.
도 11A에 나타내는 바와 같이, 시료E에서는, 저항의 변화가 발현했지만, 시료F에서는 저항의 변화가 발현하지 않았다. 따라서, 시료E를 저항 변화 메모리에 사용하는 것은 가능하지만, 시료F를 저항 변화 메모리에 사용할 수는 없다.
본 발명에 의하면, 제1 전극과 저항 변화막 사이에, 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성된 금속 함유막이 마련되기 때문에, 저항 변화막의 산화의 정도가 적절하게 조정되어, 포밍 전압을 적절하게 저하시킬 수 있다.

Claims (17)

  1. 제1 전극과,
    상기 제1 전극 위에 형성되고, 금속 원자를 함유하는 금속 함유막과,
    상기 금속 함유막 위에 형성되고, 금속 산화물을 함유하는 저항 변화막과,
    상기 저항 변화막 위에 형성된 제2 전극을 갖고,
    상기 금속 함유막은, 산소 결손이 있고 상기 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성되고,
    상기 저항 변화막의 저항은, 상기 제1 전극과 상기 제2 전극 사이에 인가된 전압에 따라 변화하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 금속 함유막은, 상기 저항 변화막의 결정 입경이, 상기 저항 변화막이 상기 제1 전극 위에 형성된 경우보다도, 상기 저항 변화막이 상기 금속 함유막 위에 형성된 경우 쪽이 작아지는 물질로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 금속 산화물의 조성은, 화학량론 조성보다도 산소가 결핍한 것으로 되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 금속 함유막의 두께는, 8nm 이하인 것을 특징으로 하는 반도체 장치.
  5. 제1 전극 위에, 금속 원자를 함유하는 금속 함유막을 형성하는 공정과,
    상기 금속 함유막 위에, 금속 산화물을 함유하는 저항 변화막을 형성하는 공정과,
    상기 저항 변화막 위에, 제2 전극을 형성하는 공정을 갖고,
    상기 금속 함유막으로서, 산소 결손이 있고 상기 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성된 것을 형성하고,
    상기 저항 변화막으로서, 그 저항이 상기 제1 전극과 상기 제2 전극 사이에 인가된 전압에 따라 변화하는 것을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 금속 함유막으로서, 상기 저항 변화막의 결정 입경이, 상기 저항 변화막이 상기 제1 전극 위에 형성된 경우보다도, 상기 저항 변화막이 상기 금속 함유막 위에 형성된 경우 쪽이 작아지는 물질로 구성된 것을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 금속 함유막을 형성하는 공정에서,
    상기 제1 전극 위에, 제1 금속층을 형성하고,
    그 후, 상기 제1 금속층을 산화시킴으로써, 그 조성이 화학량론 조성보다도 산소가 결핍한 조성의 금속 산화물층을 상기 금속 함유막으로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 저항 변화막을 형성하는 공정에서,
    상기 금속 함유막 위에, 제2 금속층을 형성하고,
    그 후, 상기 제2 금속층을 산화시킴으로써, 그 조성이 화학량론 조성보다도 산소가 결핍하여 있는 금속 산화물층을 상기 저항 변화막으로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항에 있어서,
    상기 저항 변화막을 형성하는 공정에서, 상기 금속 함유막 위에, 반응성 스퍼터링법에 의해, 그 조성이 화학량론 조성보다도 산소가 결핍하여 있는 금속 산화물층을 상기 저항 변화막으로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제5항에 있어서,
    상기 저항 변화막으로서, 상기 금속 산화물의 조성이 화학량론 조성보다도 산소가 결핍하여 있는 것을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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