KR101054321B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101054321B1
KR101054321B1 KR1020097017093A KR20097017093A KR101054321B1 KR 101054321 B1 KR101054321 B1 KR 101054321B1 KR 1020097017093 A KR1020097017093 A KR 1020097017093A KR 20097017093 A KR20097017093 A KR 20097017093A KR 101054321 B1 KR101054321 B1 KR 101054321B1
Authority
KR
South Korea
Prior art keywords
film
resistance
metal
electrode
oxygen
Prior art date
Application number
KR1020097017093A
Other languages
English (en)
Other versions
KR20100004968A (ko
Inventor
겐타로 기노시타
지카코 요시다
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20100004968A publication Critical patent/KR20100004968A/ko
Application granted granted Critical
Publication of KR101054321B1 publication Critical patent/KR101054321B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0069Writing or programming circuits or methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011Manufacture or treatment of multistable switching devices
    • H10N70/021Formation of switching materials, e.g. deposition of layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011Manufacture or treatment of multistable switching devices
    • H10N70/021Formation of switching materials, e.g. deposition of layers
    • H10N70/026Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011Manufacture or treatment of multistable switching devices
    • H10N70/061Shaping switching materials
    • H10N70/063Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • H10N70/826Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/883Oxides or nitrides
    • H10N70/8833Binary metal oxides, e.g. TaOx
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0069Writing or programming circuits or methods
    • G11C2013/0083Write to perform initialising, forming process, electro forming or conditioning
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0069Writing or programming circuits or methods
    • G11C2013/009Write using potential difference applied between cell electrodes
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2213/00Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10Resistive cells; Technology aspects
    • G11C2213/15Current-voltage curve
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2213/00Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30Resistive cell, memory material aspects
    • G11C2213/32Material having simple binary metal oxide structure
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2213/00Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50Resistive cell structure aspects
    • G11C2213/56Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2213/00Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70Resistive array aspects
    • G11C2213/79Array wherein the access device being a transistor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49082Resistor making
    • Y10T29/49099Coating resistive material on a base

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Compositions Of Oxide Ceramics (AREA)

Abstract

하부 전극(8) 위에, 산화티탄막(10), 산화니켈막(11) 및 상부 전극(12)이 형성되어 있고, 하부 전극(8), 산화티탄막(10), 산화니켈막(11) 및 상부 전극(12)으로부터 저항 소자(VR)가 구성되어 있다. 산화티탄막(10)의 두께는 5nm이며, 산화니켈막(11)의 두께는 60nm이다. 산화니켈막(11)을 구성하는 산화니켈 중의 산소의 비율은, 화학량론 조성에 있어서의 산소의 비율보다도 낮다.
Figure R1020097017093
저항 소자, 저항 변화막, 산화니켈막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은, 저항 소자의 전기 저항의 변화에 따라 정보를 기억하는 불휘발성 메모리에 호적(好適)한 반도체 장치 및 그 제조 방법에 관한 것이다.
근래, 외부로부터의 전기적인 자극에 따라 저항값이 변화하는 물질을 사용하여 데이터를 기억하는 불휘발성 메모리 셀이 제작되고 있다. 이와 같은 불휘발성 메모리 셀을 구비한 메모리는, 저항 변화 메모리라고 불린다. 이와 같은 물질은, 그 전기적 특성에 따라 크게 둘로 분류할 수 있다. 한쪽은 쌍극성 재료라 불리는 것이 있고, 다른 쪽은 단극성 재료라 불리는 것이 있다.
쌍극성 재료로서는, Cr 등의 불순물이 미량으로 도핑된 SrTiO3 및 SrZrO3 들 수 있다. 초거대 자기 저항(CMR)을 나타내는 Pr(1-x)CaxMnO3 및 La(1-x)CaxMnO3 등도 쌍극성 재료이다. 쌍극성 재료로 이루어지는 박막 또는 벌크 재료에, 어느 역치 이상의 전압을 인가하면, 저항의 변화가 생긴다. 단, 변화의 전후에서 저항은 안정하게 유지된다. 저항의 변화가 생긴 후에, 역극성의 다른 역치 이상의 전압을 인가하면, 쌍극성 재료의 저항은 원래의 저항과 같은 정도로 돌아간다. 이와 같 이, 쌍극성 재료에서는, 저항의 변화에 서로 극성이 다른 전압의 인가가 필요하다.
비특허문헌 1에는, 0.2%의 Cr이 도핑된 SrZrO3의 저항의 변화가 기재되어 있다. 부(-)의 전압을 인가해가면, -0.5V 부근에서 전류의 절대값이 급증한다. 즉, SrZrO3의 저항이 고(高)저항에서 저(低)저항으로 급격히 변화한다. 이와 같은 고저항에서 저저항으로의 전환 현상 및 그 과정은 셋(set)이라 불리는 경우가 있다. 다음으로, 전압을 정(+)의 방향으로 소인(掃引)해가면, +0.5V 부근에서 전류의 값이 급감한다. 즉, SrZrO3의 저항이 저저항에서 고저항으로 급격히 돌아간다. 이와 같은 저저항에서 고저항으로의 전환 현상 및 그 과정은 리셋(reset)이라 불리는 경우가 있다. 또한, 각 저항은, ±0.5V의 범위 내에서는 안정하며, 전압이 인가되어 있지 않아도 유지된다. 따라서, 고저항의 상태 및 저저항의 상태를, 각각 「0」 및 「1」에 대응시킴으로써, 쌍극성 재료를 메모리에 사용하는 것이 가능하게 된다. 또, 저항이 변화하는 역치 전압은, 재료 및 결정성 등에 의존한다. 또한, 직류 전압 뿐만 아니라, 펄스 전압을 인가함으로써 저항을 변화시키는 것도 가능하다.
단극성 재료로서는, NiOx 및 TiOx 등의 단일 전이 금속의 산화물(TMO : Transition Metal Oxide)을 들 수 있다. 단극성 재료에서는, 저항의 변화가 인가 전압의 극성에 의존하지 않고 생김과 함께, 저저항에서 고저항으로의 변화(reset)가 생기는 전압의 절대값이, 고저항에서 저저항으로의 변화(set)가 생기는 전압의 절대값보다도 작다. 또한, 쌍극성 재료와 같이, 변화의 전후에서 저항은 안정하게 유지된다. 또한, 저항의 변화는 가역적이다. 따라서, 전압의 극성을 바꾸지 않고 저항의 크기를 전환하는 것이 가능하다. 이와 같이, 단극성 재료에서는, 저항의 변화에 서로 단일 극성의 전압의 인가가 필요하다. 이와 같은 단극성 재료의 성질은 비특허문헌 2에 기재되어 있다. 또, 펄스 전압이 인가된 경우, 펄스폭이 고정되어 있는 경우에 상술한 바와 같은 거동이 확인된다.
도 12는, 단극성 재료인 TiOx의 박막의 전류-전압 특성을 나타내는 그래프이다. 저항이 높은 상태의 박막에 전압을 인가해가면(1), 어느 전압(1.5V 정도)에서 저항이 급격히 낮아져, 전류가 급증한다(2). 그 후, 전류 제한(제한값 : 20mA)을 걸면서 전압을 내려가면(3), 저항이 낮은 상태인 채로 전류가 제로로 돌아간다(4). 이와 같은 처리에 의해, 박막의 저항이 고저항에서 저저항으로 변화한다. 즉, 셋 과정이 발현한다. 그리고, 이 저항이 낮은 상태는, 전압이 인가되어 있지 않아도 유지된다. 또, 전류 제한을 걸고 있는 것은, 전류 제한을 걸지 않으면, 박막에 대(大)전류가 흘려 파괴되어 버리기 때문이다.
한편, 저항이 낮은 상태의 박막에 전압을 인가해가면(5), 어느 전압(1.2V 정도)에서 저항이 급격히 높아져, 전류가 급감한다(6). 그 후, 전압을 내려가면(7), 저항이 높은 상태인 채로 전류가 0으로 돌아간다. 이와 같은 처리에 의해, 박막의 저항이 저저항에서 고저항으로 변화한다. 즉, 리셋 과정이 발현한다. 그리고, 이 저항이 높은 상태는, 전압이 인가되어 있지 않아도 유지된다.
따라서, 고저항의 상태 및 저저항의 상태를, 각각「0」 및 「1」에 대응시킴 으로써, 단극성 재료를 메모리에 사용하는 것도 가능하게 된다. 즉, 도 12에 나타내는 예에서는, 0.2V 정도의 전압을 인가했을 때의 전류값으로부터, 단극성 재료의 저항을 식별할 수 있고, 이 저항으로부터 「0」 또는 「1」 중 어느 것이 기억되어 있는지 식별할 수 있다.
이들 쌍극성 재료 및 단극성 재료의 저항의 변화는, 박막 등의 형성 직후로부터 발현하는 것이 아니라, 박막 등에 비교적 큰 전압을 인가함으로써, 절연 파괴를 발생시키거나, 또는 절연 파괴와 유사한 현상을 발생시킨 후에 발현한다. 이와 같은 처리에 의해 생기는 현상 및 그 과정은, 포밍(forming)이라 불리는 경우가 있다. 그리고, 포밍 과정에 의해 필라멘트라 불리는 전도 영역이 생성되고, 이 필라멘트에 있어서의 특성의 변화에 의해 저항이 변화한다고 생각되고 있다. 도 13A∼도 13C에, 각 처리에 있어서의 TiOx막의 특성의 변화를 나타낸다. 도 13A는, 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프이며, 도 13B는, 셋 과정에 있어서의 전류의 변화를 나타내는 그래프이며, 도 13C는, 리셋 과정에 있어서의 전류의 변화를 나타내는 그래프이다. 또, 각 그래프 중의 화살표는, 전류의 변화의 방향을 나타내고 있다.
도 13A에 나타내는 바와 같이, 형성된 직후의 TiOx막의 저항은 높고, 포밍 과정에 있어서 8V 정도의 전압을 인가하지 않으면 전류는 급증하지 않는다. 또, 포밍 과정에 있어서도 전류 제한(제한값 : 10mA)을 걸고 있다.
포밍 과정이 완료한 TiOx막에, 다시 전압을 인가해가면, 도 13B에 나타내는 바와 같이, 2.5V 정도의 전압을 인가했을 때에 저항이 급감한다. 그리고, 인가 전압을 제로로 해도, 저항이 낮은 상태가 유지된다. 즉, 셋 과정의 처리가 행해진다.
그 후, 셋 과정이 완료한 TiOx막에, 다시 전압을 인가해가면, 도 13C에 나타내는 바와 같이, 전류가 신속하게 상승하지만, 1.2V 정도의 전압을 인가했을 때에 저항이 급증한다. 그리고, 인가 전압을 제로로 해도, 저항이 높은 상태가 유지된다. 즉, 리셋 과정의 처리가 행해진다.
그 후는, 저항의 대소 및 인가 전압에 따라, 셋 과정 또는 리셋 과정이 발현한다. 또, 포밍 과정시의 제한 전류의 값 등에 따라서는, 포밍 과정이 완료한 TiOx막의 저항이 낮아, 그 직후가 셋 과정이 아니라 리셋 과정이 되는 경우도 있다. 이 경우에도, 그 후는, 저항의 대소 및 인가 전압에 따라, 셋 과정 또는 리셋 과정만이 발현한다. 즉, 열적 스트레스의 인가 등이 없는 한, 포밍 과정이 발현하는 것은, 최초의 한번뿐이다.
저항 변화 메모리는, 스케일링 한계가 가까워지고 있는 플래쉬 메모리의 대체 메모리로서 기대되고 있다. 그러나, 상술한 바와 같이, TiOx의 포밍 과정에는 높은 전압의 인가가 필요하게 된다. 이 때문에, 재료의 적절한 선택 등이 필요로 되고 있다. 본원 발명자들에 의한 실험의 결과에 의하면, NiOx를 사용한 경우에는, TiOx보다도 낮은 전압으로 포밍 과정이 완료하는 것이 확인되어 있다. 따라서, NiOx의 사용이 유용하다고도 생각된다.
그러나, 본원 발명자들은, 메모리 셀이 작아짐에 따라 포밍 과정에 필요한 전압(포밍 전압)이 높아지는 경향이 있는 것을 알아내고, NiOx를 사용한 경우에도, 포밍 전압을 다른 소자의 구동 전압과 균형을 이루는 정도까지 내리기는 곤란한 것을 알아냈다.
특허문헌 1 : 일본 특개2004-241396호 공보
특허문헌 2 : 일본 특개2004-363604호 공보
비특허문헌 1 : A. Beck et al., Apply. Phys., Lett. 77, 139(2001)
비특허문헌 2 : I. G. Baek et al., Tech. Digest IEDM 2004, p.587
[발명의 개시]
본 발명은, 포밍 전압을 저하시킬 수 있는 반도체 장치 및 그 제어 방법을 제공하는 것을 목적으로 한다.
여기서, 본원 발명자들이 행한 실험에 대해 설명한다. 도 1A는, 제1 시료의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프이며, 도 1B는, 제2 시료의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프이다. 제1 시료에서는, 그 평면 형상을 한 변의 길이가 170㎛의 정방형으로 했다. 제2 시료에서는, 그 평면 형상을 한 변의 길이가 1.5㎛의 정방형으로 했다. 또한, 두 전극간에 NiOx막을 형성했다. 그리고, 포밍 전압을 측정했다.
도 1A에 나타내는 바와 같이, 큰 제1 시료의 포밍 전압은 1V 정도이었지만, 도 1B에 나타내는 바와 같이, 미소한 제2 시료의 포밍 전압은 3V 이상이 되었다. 제조 판매되는 저항 변화 메모리의 메모리 셀의 크기는 100nm 이하로 생각되고 있기 때문에, 이대로는, 매우 큰 포밍 전압이 필요하게 되어 버린다.
그래서, 본원 발명자들은, 포밍 전압이 높은 원인을 구명하고자, NiOx막의 CAFM(Conductive Atomic Force Microscopy)상의 관찰을 행했다. 도 2는, NiOx막의 CAFM상을 나타내는 도면(현미경 사진)이다. CAFM상에서는, 밝은 영역일수록 저항이 낮다. 도 2 중의 영역(R1 및 R2)은, 어느 것도 한 변의 길이가 100nm의 정방형의 영역이다. 영역(R1)은, 저항이 높은 부분(전류가 작은 부분)에 의해 차지되고 있지만, 영역(R2) 중에는, 저항이 낮은 부분(전류가 큰 부분)이 존재하고 있다. 영역(R2)과 같이, 1개의 메모리 셀 중에 저항이 낮은 부분이 포함되어 있으면, 당해 메모리 셀의 포밍 전압이 매우 높아지지는 않지만, 영역(R1)과 같이, 1개의 메모리 셀 중에 저항이 낮은 부분이 포함되어 있지 않는 경우에는, 그 포밍 전압이 높아져 버린다. 그리고, 저항이 낮은 부분은, Ni의 산화가 비교적 낮은 부분이거나, 결정립계이라고 생각된다. 따라서, 메모리 셀이 작아질수록, 저항이 높은 부분에 의해 차지되는 빈도가 높아져, 포밍 전압이 높은 메모리 셀이 형성되기 쉬워져 버린다고 생각된다.
또한, 본원 발명자들은, 종래의 저항 변화 메모리에 있어서 하부 전극으로서 사용되고 있는 Pt막 위에, 여러가지 조건 하에서 산화니켈막을 형성하고, 그 단면 SEM(Scanning Electron Microscopy)상의 관찰을 행했다. 도 3A는, 시료 S1의 단면 SEM상을 나타내는 도면(현미경 사진)이며, 도 3B는, 시료 S2의 단면 SEM상을 나타내는 도면(현미경 사진)이며, 도 3C는, 시료 S3의 단면 SEM상을 나타내는 도면(현미경 사진)이며, 도 3D는, 시료 S4의 단면 SEM상을 나타내는 도면(현미경 사진)이다. 시료 S1에서는, Ni막을 Pt막 위에 형성한 후에, 101325Pa(1atm)의 산소 분위기 중에서 Ni막을 395℃에서 30분간 어닐링함으로써, 산화니켈막을 형성했다. 시료 S2에서는, Ni막을 Pt막 위에 형성한 후에, 101325Pa(1atm)의 산소 분위기 중에서 Ni막을 395℃에서 60분간 어닐링함으로써, 산화니켈막을 형성했다. 시료 S3에서는, Ni막을 Pt막 위에 형성한 후에, 101325Pa(1atm)의 산소 분위기 중에서 Ni막을 435℃에서 60분간 어닐링함으로써, 산화니켈막을 형성했다. 시료 S4에서는, 101325Pa(1atm)의 산소 분위기 중에서 Ni막을 Pt막 위에 형성한 후에, Ni막을 485℃에서 60분간 어닐링함으로써, 산화니켈막을 형성했다.
도 3A 및 도 3B에서 알 수 있는 바와 같이, 어닐링 시간이 길수록 결정립이 커졌다. 이것은, 어닐링 시간이 길어질수록, 포밍 전압이 높아지는 경향이 있는 것을 나타내고 있다. 또한, 도 3B 내지 도 3D에 나타내는 바와 같이, 어닐링 온도가 높을수록 결정립이 커졌다. 이것은, 어닐링 온도가 높아질수록, 포밍 전압이 높아지는 경향이 있는 것을 나타내고 있다.
또한, 본원 발명자들은, 시료 S1∼S4의 산화니켈막의 XPS 분석을 행했다. 이 결과를 도 4에 나타낸다. 도 4에 나타내는 바와 같이, 시료 S1의 산화니켈막의 산화도(산소 함유량/니켈 함유량)는, 0.81이었다. 또한, 시료 S2에서의 산화도는 0.84이며, 시료 S3에서의 산화도는 0.85이며, 시료 S4에서의 산화도는 0.86이었다. 이와 같이, 결정립이 작은 시료일수록, 산화도가 낮다는 결과가 얻어졌다.
이와 같은 실험 결과로부터 고찰하면, Ni 등의 도전성 산화물에 있어서의 금속 원소의 산화를 비교적 낮게 억제하거나, 결정립을 미세화하거나 하면, 저항이 낮은 부분을 넓게 확보하는 것이 가능하게 되어, 포밍 전압이 낮은 저항 변화 메모리를 얻을 수 있다고 생각된다.
단, 단순히 어닐링 온도를 내리는 것만으로는, Ni 등의 산화가 진행하지 않아, 금속막에서 도전성 산화막으로 변화하는 정도까지 산화시키기 위해서 필요한 시간이 매우 길어져 버린다. 또한, 단순히 어닐링 시간을 짧게만 한 경우에도, Ni 등의 산화가 진행하지 않아, 금속막에서 도전성 산화막으로 변화하는 정도까지 산화시키기 위해서 필요한 온도가 매우 높아져 버린다. 즉, 어닐링 온도 및 어닐링 시간의 조정만으로 산화 및 결정 입경의 조정을 행하는 것은 곤란하다.
그리고, 본원 발명자들은, 이와 같은 지견에 의거하여 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 태양으로 상도(想到)했다.
본 발명에 따른 반도체 장치에는, 제1 전극과, 상기 제1 전극 위에 형성되고, 금속 원자를 함유하는 금속 함유막과, 상기 금속 함유막 위에 형성되고, 금속 산화물을 함유하는 저항 변화막과, 상기 저항 변화막 위에 형성된 제2 전극이 마련되어 있다. 상기 저항 변화막은, 상기 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성되어 있다. 또한, 상기 저항 변화막의 저항은, 상기 제1 전극과 상기 제2 전극 사이에 인가된 전압에 따라 변화한다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 제1 전극 위에, 금속 원자 를 함유하는 금속 함유막을 형성하고, 그 후, 상기 금속 함유막 위에, 금속 산화물을 함유하는 저항 변화막을 형성한다. 다음으로, 상기 저항 변화막 위에, 제2 전극을 형성한다. 상기 저항 변화막으로서는, 상기 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성된 것을 형성한다. 또한, 상기 저항 변화막으로서는, 그 저항이 상기 제1 전극과 상기 제2 전극 사이에 인가된 전압에 따라 변화하는 것을 형성한다.
도 1A는, 제1 시료의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 1B는, 제2 시료의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 2는, NiOx막의 CAFM상을 나타내는 도면.
도 3A는, 시료 S1의 단면 SEM상을 나타내는 도면.
도 3B는, 시료 S2의 단면 SEM상을 나타내는 도면.
도 3C는, 시료 S3의 단면 SEM상을 나타내는 도면.
도 3D는, 시료 S4의 단면 SEM상을 나타내는 도면.
도 4는, 시료 S1∼S4의 XPS 분석의 결과를 나타내는 그래프.
도 5A는, 본 발명의 실시 형태에 따른 저항 변화 메모리의 구조를 나타내는 단면도.
도 5B는, 본 발명의 실시 형태에 따른 저항 변화 메모리의 구조를 나타내는 레이아웃 도면.
도 6은, 본 실시 형태에 따른 저항 변화 메모리의 구성을 나타내는 회로도.
도 7은, 도 6 중의 파선으로 둘러싸인 영역을 확대하여 나타내는 회로도.
도 8A는, 본 발명의 실시 형태에 따른 저항 변화 메모리를 제조하는 방법을 공정순으로 나타내는 단면도.
도 8B는, 도 8A에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8C는, 도 8B에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8D는, 도 8C에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8E는, 도 8D에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8F는, 도 8E에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8G는, 도 8F에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 8H는, 도 8G에 이어, 저항 변화 메모리를 제조하는 방법을 나타내는 단면도.
도 9A는, 시료A의 CAFM상을 나타내는 도면.
도 9B는, 시료B의 CAFM상을 나타내는 도면.
도 10A는, 시료C의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 10B는, 시료D의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 10C는, 시료C의 CAFM상을 나타내는 도면.
도 11A는, 시료E에 있어서의 저항의 변화를 나타내는 그래프.
도 11B는, 시료F에 있어서의 저항의 변화를 나타내는 그래프.
도 12는, 단극성 재료인 TiOx의 박막의 전류-전압 특성을 나타내는 그래프.
도 13A는, 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 13B는, 셋 과정에 있어서의 전류의 변화를 나타내는 그래프.
도 13C는, 리셋 과정에 있어서의 전류의 변화를 나타내는 그래프.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시 형태에 대해, 첨부의 도면을 참조하여 구체적으로 설명한다. 도 5A는, 본 발명의 실시 형태에 따른 반도체 장치(저항 변화 메모리)의 구조를 나타내는 단면도이며, 도 5B는, 본 발명의 실시 형태에 따른 반도체 장치(저항 변화 메모리)의 구조를 나타내는 레이아웃 도면이다.
본 실시 형태에서는, 표면의 도전형이 p형의 반도체 기판(1) 위에, 게이트 절연막(2) 및 게이트 전극(3)이 형성되어 있다. 또한, 반도체 기판(1)의 표면에는, 평면시(平面視)로 게이트 전극(3)을 끼도록 하여, 도전형이 n형의 소스(4s) 및 드레인(4d)이 형성되어 있다. 이와 같이 하여, 트랜지스터(Tr)가 구성되어 있다. 또, 드레인(4d)은, 트랜지스터(Tr)마다 독립하여 형성되어 있지만, 소스(4s)는, 예를 들면 인접하는 2개의 트랜지스터(Tr)에 의해 공유되어 있다.
반도체 기판(1) 위에, 트랜지스터(Tr)를 덮는 층간 절연막(5)이 형성되어 있다. 층간 절연막(5)은, 예를 들면 산화실리콘으로 구성되어 있다. 층간 절연막(5)에, 소스(4s)까지 도달하는 콘택트 홀 및 드레인(4d)까지 도달하는 콘택트 홀이 형성되어 있고, 이들의 내부에 콘택트 플러그(6)가 임베드(imbed)되어 있다. 층간 절연막(5)에, 게이트 전극(3)까지 도달하는 콘택트 홀도 형성되어 있고, 이 내부에도 콘택트 플러그(도시하지 않음)가 임베드되어 있다. 또한, 층간 절연 막(5)의 표면은 평탄화되어 있다.
층간 절연막(5) 위에, 소스(4s)에 접하는 콘택트 플러그(6)에 접하는 신호선(7(SL)), 및 드레인(4d)에 접하는 콘택트 플러그(6)에 접하는 하부 전극(8)이 형성되어 있다. 신호선(7(SL)) 및 하부 전극(8)은, 예를 들면 Pt로 구성되어 있다. 또한, 신호선(7(SL)) 및 하부 전극(8) 사이에는, 절연막(9)이 형성되어 있다.
하부 전극(8) 위에, 산화티탄막(10), 산화니켈막(11) 및 상부 전극(12)이 형성되어 있고, 하부 전극(8), 산화티탄막(10), 산화니켈막(11) 및 상부 전극(12)으로부터 저항 소자(VR)가 구성되어 있다. 산화티탄막(10)의 두께는, 예를 들면 5nm이며, 산화니켈막(11)의 두께는, 예를 들면 60nm이다. 또한, 산화니켈막(11)을 구성하는 산화니켈 중의 산소의 비율은, 화학량론 조성에 있어서의 산소의 비율보다도 낮다. 상부 전극(12)은, 예를 들면 Pt로 구성되어 있다.
절연막(9) 위에, 신호선(7(SL)) 및 저항 소자(VR)를 덮는 층간 절연막(13)이 형성되어 있다. 층간 절연막(13)은, 예를 들면 산화실리콘으로 구성되어 있다. 층간 절연막(13)에, 상부 전극(12)까지 도달하는 콘택트 홀이 형성되어 있고, 이 내부에 콘택트 플러그(14)가 임베드되어 있다. 또한, 층간 절연막(13)의 표면은 평탄화되어 있다.
그리고, 층간 절연막(13) 위에, 복수의 콘택트 플러그(14)에 접하는 비트선(15(BL))이 형성되어 있다. 비트선(15(BL))은, 예를 들면 Cu로 구성되어 있다. 층간 절연막(13) 위에는, 또한 다른 층간 절연막 및 배선 등이 형성되어 있다.
비트선(15)은, 도 5B에 나타내는 바와 같이, 복수 마련되어 있고, 이들은 서 로 평행하게 늘어져 있다. 또한, 게이트 전극(3)은 워드선(WL)으로서 기능하고, 1개의 신호선(7(SL))이 2개의 워드선(WL)에 끼워져 있다. 도 6은, 본 실시 형태에 따른 저항 변화 메모리의 구성을 나타내는 회로도이며, 도 7은, 도 6 중의 파선으로 둘러싸인 영역을 확대하여 나타내는 회로도이다.
도 6 및 도 7에 나타내는 바와 같이, 복수의 신호선(SL)이 평행하게 서로 늘어져 있고, 각 신호선(SL)의 양측에 1개씩의 워드선(WL)이 위치하고 있다. 또한, 복수의 비트선(BL)이 이들과 교차하여 있다. 그리고, 신호선(SL)과 비트선(BL)의 교점의 근방에서, 2개의 트랜지스터(Tr)의 소스가 신호선(SL)에 공통 접속되고, 이들 트랜지스터(Tr)의 각 게이트가 당해 신호선(SL)을 끼는 2개의 워드선(WL)의 각각에 접속되어 있다. 또한, 이들 트랜지스터(Tr)의 드레인에 저항 소자(VR)의 하부 전극(8)이 접속되고, 저항 소자(VR)의 상부 전극(12)이 비트선(BL)에 접속되어 있다.
또한, 도시하지 않지만, 워드선(WL), 신호선(SL) 및 비트선(BL)에는, 산화니켈막(11)의 저항을 변화시킴으로써, 저항 소자(VR)에 정보를 기억시키는 기입 회로가 접속되어 있다. 또한, 신호선(SL) 및 비트선(BL)에는, 산화니켈막(11)의 저항을 판별함으로써, 저항 소자(VR)로부터 정보를 독출(讀出)하는 독출 회로도 접속되어 있다.
이와 같이 구성된 저항 변화 메모리에 있어서는, 저항 소자(VR)에, 저항 변화막으로서 기능하는 산화니켈막(11) 아래에 산화티탄막(10)이 형성되어 있다. 그리고, 티탄 쪽이 니켈보다도 산소와 결합하기 쉽다. 즉, 산화 전후에서의 깁스의 자유 에너지의 차ΔG는, 산화니켈에서는, 395℃에서 -210KJ/mol 정도임에 대해, 산화티탄에서는, 395℃에서 -810KJ/mol 정도이다. 따라서, 티탄막 위에 니켈막이 형성된 구조에 대해, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 395℃의 어닐링을 행하면, 산소는 티탄과 우선적으로 결합하고자 하기 때문에, 니켈의 산화가 낮게 억제되고, 또한, 결정 입경이 작은 것이 된다. 이 결과, 상술의 본원 발명자들에 의한 실험에서 명백한 바와 같이, 저항이 낮은 부분이 넓게 확보된다. 따라서, 포밍 전압이 낮게 억제된다.
다음으로, 본 발명의 실시 형태에 따른 저항 변화 메모리를 제조하는 방법에 대해 설명한다. 도 8A 내지 도 8H는, 본 발명의 실시 형태에 따른 저항 변화 메모리를 제조하는 방법을 공정순으로 나타내는 단면도이다.
우선, 도 8A에 나타내는 바와 같이, 반도체 기판(1)의 표면에 트랜지스터(Tr)를 형성한다. 트랜지스터(Tr)의 형성시에는, 우선, 게이트 절연막(2) 및 게이트 전극(3)을 순차 형성한다. 다음으로, 평면시로 게이트 전극(3)을 끼도록 하여, 도전형이 n형의 소스(4s) 및 드레인(4d)을 반도체 기판(1)의 표면에 형성한다. 또, 소스(4s)는, 인접하는 2개의 트랜지스터(Tr)에 의해 공유시킨다.
이어서, 도 8B에 나타내는 바와 같이, 트랜지스터(Tr)를 덮는 층간 절연막(5)을 형성한다. 층간 절연막(5)으로서는, 예를 들면 실리콘산화막을 형성한다. 다음으로, 층간 절연막(5)의 표면을 평탄화한다. 그 후, 소스(4s)까지 도달하는 콘택트 홀 및 드레인(4d)까지 도달하는 콘택트 홀을 층간 절연막(5)에 형성하고, 이들의 내부에 콘택트 플러그(6)를 임베드한다. 이 때, 게이트 전극(3)까지 도달 하는 콘택트 홀의 형성 및 그 내부에의 콘택트 플러그(도시하지 않음)의 임베드도 행한다.
계속해서, 도 8C에 나타내는 바와 같이, 층간 절연막(5) 위에, 소스(4s)에 접하는 콘택트 플러그(6)에 접하는 신호선(7), 및 드레인(4d)에 접하는 콘택트 플러그(6)에 접하는 하부 전극(8)을 형성한다.
다음으로, 도 8D에 나타내는 바와 같이, 신호선(7) 및 하부 전극(8) 간의 간극에 절연막(9)을 형성한다. 절연막(9)으로서는, 예를 들면 실리콘산화막을 형성한다.
이어서, 도 8E에 나타내는 바와 같이, 신호선(7), 하부 전극(8) 및 절연막(9) 위에, 두께가 5nm 정도의 티탄막을, 스퍼터링법 또는 CVD법 등에 의해 형성한다. 계속해서, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 550℃의 어닐링을 30분간 어닐링함으로써, 티탄막을 산화티탄막(10a)으로 변화시킨다. 이 때, 산화티탄의 조성은, 화학량론 조성보다도 산소가 부족한 것으로 한다.
그 후, 산화티탄막(10a) 위에, 두께가 60nm 정도의 니켈막을, 스퍼터링법 또는 CVD법 등에 의해 형성한다. 계속해서, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 395℃의 어닐링을 30분간 어닐링함으로써, 니켈막을 산화니켈막(11a)으로 변화시킨다. 이 때, 화학량론 조성보다도 산소가 결핍하여 있는 산화티탄은, 니켈보다도 산소와 결합하기 쉽기 때문에, 니켈의 산화가 억제되어, 산화니켈막(11a)은 산화의 정도가 낮은 산화막이 된다. 또한, 그 결정 입경도 비교적 작아진다.
다음으로, 산화니켈막(11a) 위에 상부 전극막(12)을 형성한다. 상부 전극 막(12)으로서는, 예를 들면 Pt막을 형성한다.
이어서, 도 8F에 나타내는 바와 같이, 상부 전극막(12a), 산화니켈막(11a) 및 산화티탄막(10a)을 패터닝함으로써, 상부 전극(12), 산화니켈막(11) 및 산화티탄막(10)을 형성한다. 이 결과, 저항 소자(VR)가 얻어진다.
그 후, 도 8G에 나타내는 바와 같이, 신호선(7) 및 저항 소자(VR)를 덮는 층간 절연막(13)을 형성한다. 층간 절연막(13)으로서는, 예를 들면 산화실리콘막을 형성한다. 다음으로, 층간 절연막(13)의 표면을 평탄화한다. 계속해서, 상부 전극(12)까지 도달하는 콘택트 홀을 층간 절연막(13)에 형성하고, 이 내부에 콘택트 플러그(14)를 임베드한다.
그리고, 층간 절연막(13) 위에, 복수의 콘택트 플러그(14)에 접하는 비트선(15)을 형성한다. 그 후, 층간 절연막(13) 위에, 또한 다른 층간 절연막 및 배선 등을 형성한다. 이 결과, 저항 변화 메모리가 완성된다.
이와 같은 방법에 의하면, 산화니켈막(11)에 적절하게 산소 결손을 발생시켜, 포밍 전압을 낮게 억제할 수 있다. 또, 이 방법에서는, 산화니켈막(11a)의 형성에 있어, 티탄막 위에 니켈막을 형성하는 것이 아니라, 산화티탄막(10a) 위에 니켈막을 형성하고 있다. 이것은, 티탄막 위에 니켈막을 형성한 경우에는, 산화티탄의 ΔG가 산화니켈의 것보다도 현저하게 커지기 때문에, 산화니켈막(11a)에 과다한 산소 결손이 생겨 버리기 때문이다. 과다한 산소 결손이 생기면, 캐리어가 다량으로 주입되어, 저항이 크게 저하해 버려, 저항 변화막으로서 기능하지 못하게 되는 경우가 있다. 한편, 산화티탄막(10a) 위에 니켈막을 형성한 경우에는, 산소 결손 이 적절한 정도의 것이 되기 쉽다.
또, 산화니켈막(11a)의 형성 방법은, 스퍼터링법 또는 CVD법 등에 의해 형성된 니켈막의 산화라는 방법에 한정되지 않는다. 예를 들면, 산소 반응성 스퍼터링법 등의 반응성 스퍼터링법에 의해 산화니켈막(11a)을 형성해도 좋다. 이 경우에는, 상술의 방법보다도 산화니켈막(11a) 중의 니켈이 산소와 결합하기 쉽기 때문에, 티탄막을 산화시키지 않고 그대로 사용해도 좋다.
또한, 저항 변화막 및 그 아래의 금속 함유막의 재료는 특별히 한정되지 않는다. 저항 변화막의 재료로서는, 예를 들면 산화티탄, 산화니켈, 산화이트륨, 산화세륨, 산화마그네슘, 산화아연, 산화지르코늄, 산화텅스텐, 산화니오븀, 산화탄탈, 산화크롬, 산화망간, 산화알루미늄, 산화바나듐 및 산화실리콘을 들 수 있다. 또한, 금속 함유막은, 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성되어 있으면 좋다. 예를 들면, 저항 변화막을 구성하는 물질과 비교해, 산화 반응에 대한 에너지차ΔG가 작은 금속 또는 그것을 어느 정도 산화한 것을 금속 함유막의 재료로서 사용하는 것이 바람직하다.
또한, 상부 전극의 재료도 한정되지 않는다. 예를 들면, Pt, Ir, W, Ni, Au, Cu, Ag, Pd, Zn, Cr, Al, Mn, Ta, Si, TaN, TiN, Si3N4, Ru, ITO, NiO, IrO, SrRuO, CoSi2, WSi2, NiSi, MoSi2, TiSi2, Al-Si, Al-Si, Al-Cu, 또는 Al-Si-Cu 등을 사용할 수 있다.
다음으로, 본원 발명자들이 행한 실험의 내용 및 결과에 대해 설명한다.
(제1 실험)
제1 실험에서는, 2종류의 시료(시료A 및 시료B)를 제작하고, 그 CAFM상의 관찰을 행했다. 시료A의 제작에서는, Pt 기판 위에 니켈막(두께 : 60nm)을 스퍼터링법에 의해 형성하고, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 395℃의 어닐링을 30분간 행함으로써, 니켈막을 산화니켈막으로 변화시켰다. 시료B의 제작에서는, 우선, Pt 기판 위에 티탄막(60nm)을 스퍼터링법에 의해 형성하고, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 550℃의 어닐링을 30분간 행함으로써, 티탄막을 산화티탄막으로 변화시켰다. 다음으로, 산화티탄막 위에 니켈막(두께 : 60nm)을 스퍼터링법에 의해 형성하고, 산소의 분압이 101325Pa(1atm)의 분위기 중에서 395℃의 어닐링을 30분간 행함으로써, 니켈막을 산화니켈막으로 변화시켰다. 시료A의 CAFM상을 도 9A에 나타내고, 시료B의 CAFM상을 도 9B에 나타낸다.
도 9A 및 도 9B에 나타내는 바와 같이, 시료B에서, 저저항의 영역이 많았다. 이것은, 시료B에서는, 산화티탄의 존재에 의해 산화니켈에 산소 결손이 생기기 쉬워졌음에 대해, 시료A에서는, 산소 결손이 생기기 어려워, 산화니켈의 조성이 제2 시료보다도 화학량론 조성에 가까워졌기 때문이다.
(제2 실험)
제2 실험에서는, 2종류의 시료(시료C 및 시료D)를 제작하고, 그 포밍 전압을 측정했다. 시료C는, 산화티탄막의 두께를 5nm로 한 것을 제외하고, 시료B와 같은 방법에 의해 제작했다. 시료D는, 산화티탄막의 두께를 10nm로 한 것을 제외하고, 시료B와 같은 방법에 의해 제작했다. 시료C의 포밍 과정에 있어서의 전류의 변화 를 나타내는 그래프를 도 10A에 나타내고, 시료D의 포밍 과정에 있어서의 전류의 변화를 나타내는 그래프를 도 10B에 나타낸다.
도 10A 및 도 10B에 나타내는 바와 같이, 시료C의 포밍 전압은 1.6V 정도이며, 이것은 셋 전압과 동등한 정도이었지만, 시료D의 포밍 전압은 5.5V 이상이며, 셋 전압보다도 높았다. 이것은, 어느 시료에 있어서도 산화티탄막에도 리크 스팟을 형성하는 것이 필요하지만, 시료D에서는, 산화티탄막이 두꺼운 만큼 높은 전압이 필요하게 되었기 때문이다.
또한, 도 10C에, 시료C의 CAFM상을 나타낸다. 도 9B 및 도 10C에 나타내는 바와 같이, 산화티탄막이 5nm로 얇은 시료C에 있어서도, 시료B에 대해 손색없이 저저항의 영역이 넓혀져 있었다. 이것에서, 산화티탄막 등의 금속 함유막의 두께는, 10nm 미만, 특히 8nm 이하인 것이 바람직하다.
(제3 실험)
제3 실험에서는, 2종류의 시료(시료E 및 시료F)를 제작하고, 그 동작의 확인을 행했다. 시료E의 제작에서는, 우선, Pt 기판 위에 티탄막(두께 : 2nm)을 스퍼터링법에 의해 형성했다. 다음으로, 티탄막 위에 산화니켈막(두께 : 5nm)을 반응성 스퍼터링법에 의해 형성했다. 또한, 산화니켈막 위에 Pt막을 형성했다. 시료F의 제작에서는, Pt 기판 위에 산화니켈막(두께 : 5nm)을 반응성 스퍼터링법에 의해 형성하고, 그 위에 Pt막을 형성했다. 그리고, Pt 기판을 하부 전극으로 하고, Pt막을 상부 전극으로 하여, 이들 사이에 전압을 인가하여, 하부 전극 및 상부 전극간의 저항의 변화의 확인을 행했다. 시료E의 확인 결과를 도 11A에 나타내고, 시 료F의 확인 결과를 도 11B에 나타낸다.
도 11A에 나타내는 바와 같이, 시료E에서는, 저항의 변화가 발현했지만, 시료F에서는 저항의 변화가 발현하지 않았다. 따라서, 시료E를 저항 변화 메모리에 사용하는 것은 가능하지만, 시료F를 저항 변화 메모리에 사용할 수는 없다.
본 발명에 의하면, 제1 전극과 저항 변화막 사이에, 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성된 금속 함유막이 마련되기 때문에, 저항 변화막의 산화의 정도가 적절하게 조정되어, 포밍 전압을 적절하게 저하시킬 수 있다.

Claims (17)

  1. 제1 전극과,
    상기 제1 전극 위에 형성되고, 금속 원자를 함유하는 금속 함유막과,
    상기 금속 함유막 위에 형성되고, 금속 산화물을 함유하는 저항 변화막과,
    상기 저항 변화막 위에 형성된 제2 전극을 갖고,
    상기 금속 함유막은, 산소 결손이 있고 상기 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성되고,
    상기 저항 변화막의 저항은, 상기 제1 전극과 상기 제2 전극 사이에 인가된 전압에 따라 변화하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 금속 함유막은, 상기 저항 변화막의 결정 입경이, 상기 저항 변화막이 상기 제1 전극 위에 형성된 경우보다도, 상기 저항 변화막이 상기 금속 함유막 위에 형성된 경우 쪽이 작아지는 물질로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 금속 산화물의 조성은, 화학량론 조성보다도 산소가 결핍한 것으로 되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 금속 함유막의 두께는, 8nm 이하인 것을 특징으로 하는 반도체 장치.
  5. 제1 전극 위에, 금속 원자를 함유하는 금속 함유막을 형성하는 공정과,
    상기 금속 함유막 위에, 금속 산화물을 함유하는 저항 변화막을 형성하는 공정과,
    상기 저항 변화막 위에, 제2 전극을 형성하는 공정을 갖고,
    상기 금속 함유막으로서, 산소 결손이 있고 상기 저항 변화막을 구성하는 물질보다도 산소와 결합하기 쉬운 물질로 구성된 것을 형성하고,
    상기 저항 변화막으로서, 그 저항이 상기 제1 전극과 상기 제2 전극 사이에 인가된 전압에 따라 변화하는 것을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 금속 함유막으로서, 상기 저항 변화막의 결정 입경이, 상기 저항 변화막이 상기 제1 전극 위에 형성된 경우보다도, 상기 저항 변화막이 상기 금속 함유막 위에 형성된 경우 쪽이 작아지는 물질로 구성된 것을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 금속 함유막을 형성하는 공정에서,
    상기 제1 전극 위에, 제1 금속층을 형성하고,
    그 후, 상기 제1 금속층을 산화시킴으로써, 그 조성이 화학량론 조성보다도 산소가 결핍한 조성의 금속 산화물층을 상기 금속 함유막으로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 저항 변화막을 형성하는 공정에서,
    상기 금속 함유막 위에, 제2 금속층을 형성하고,
    그 후, 상기 제2 금속층을 산화시킴으로써, 그 조성이 화학량론 조성보다도 산소가 결핍하여 있는 금속 산화물층을 상기 저항 변화막으로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항에 있어서,
    상기 저항 변화막을 형성하는 공정에서, 상기 금속 함유막 위에, 반응성 스퍼터링법에 의해, 그 조성이 화학량론 조성보다도 산소가 결핍하여 있는 금속 산화물층을 상기 저항 변화막으로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제5항에 있어서,
    상기 저항 변화막으로서, 상기 금속 산화물의 조성이 화학량론 조성보다도 산소가 결핍하여 있는 것을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
KR1020097017093A 2007-03-01 2007-03-01 반도체 장치 및 그 제조 방법 KR101054321B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/053884 WO2008107941A1 (ja) 2007-03-01 2007-03-01 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20100004968A KR20100004968A (ko) 2010-01-13
KR101054321B1 true KR101054321B1 (ko) 2011-08-05

Family

ID=39737846

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097017093A KR101054321B1 (ko) 2007-03-01 2007-03-01 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US7924138B2 (ko)
JP (1) JP5152173B2 (ko)
KR (1) KR101054321B1 (ko)
WO (1) WO2008107941A1 (ko)

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100773537B1 (ko) * 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
JP5309615B2 (ja) * 2008-03-05 2013-10-09 富士通株式会社 抵抗変化型メモリおよびその作製方法
WO2009141857A1 (ja) 2008-05-22 2009-11-26 パナソニック株式会社 抵抗変化型不揮発性記憶装置
WO2010048127A2 (en) 2008-10-20 2010-04-29 The Regents Of The University Of Michigan A silicon based nanoscale crossbar memory
US8350245B2 (en) 2008-12-10 2013-01-08 Panasonic Corporation Variable resistance element and nonvolatile semiconductor memory device using the same
WO2010087000A1 (ja) * 2009-01-30 2010-08-05 株式会社 東芝 不揮発性記憶装置の製造方法
EP2259267B1 (en) * 2009-06-02 2013-08-21 Imec Method for manufacturing a resistive switching memory cell comprising a nickel oxide layer operable at low-power and memory cells obtained thereof
KR101055748B1 (ko) * 2009-10-23 2011-08-11 주식회사 하이닉스반도체 저항 변화 장치 및 그 제조방법
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9012307B2 (en) 2010-07-13 2015-04-21 Crossbar, Inc. Two terminal resistive switching device structure and method of fabricating
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US8198144B2 (en) 2010-06-11 2012-06-12 Crossbar, Inc. Pillar structure for memory device and method
US8441835B2 (en) 2010-06-11 2013-05-14 Crossbar, Inc. Interface control for improved switching in RRAM
US8351241B2 (en) 2010-06-24 2013-01-08 The Regents Of The University Of Michigan Rectification element and method for resistive switching for non volatile memory device
US8241944B2 (en) 2010-07-02 2012-08-14 Micron Technology, Inc. Resistive RAM devices and methods
US8374018B2 (en) 2010-07-09 2013-02-12 Crossbar, Inc. Resistive memory using SiGe material
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8467227B1 (en) 2010-11-04 2013-06-18 Crossbar, Inc. Hetero resistive switching material layer in RRAM device and method
US8947908B2 (en) 2010-11-04 2015-02-03 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8168506B2 (en) 2010-07-13 2012-05-01 Crossbar, Inc. On/off ratio for non-volatile memory device and method
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US9401475B1 (en) 2010-08-23 2016-07-26 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8404553B2 (en) 2010-08-23 2013-03-26 Crossbar, Inc. Disturb-resistant non-volatile memory device and method
US8889521B1 (en) 2012-09-14 2014-11-18 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8492195B2 (en) 2010-08-23 2013-07-23 Crossbar, Inc. Method for forming stackable non-volatile resistive switching memory devices
US8558212B2 (en) 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
US8391049B2 (en) 2010-09-29 2013-03-05 Crossbar, Inc. Resistor structure for a non-volatile memory device and method
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8088688B1 (en) 2010-11-05 2012-01-03 Crossbar, Inc. p+ polysilicon material on aluminum for non-volatile memory device and method
US8930174B2 (en) 2010-12-28 2015-01-06 Crossbar, Inc. Modeling technique for resistive random access memory (RRAM) cells
US8791010B1 (en) 2010-12-31 2014-07-29 Crossbar, Inc. Silver interconnects for stacked non-volatile memory device and method
US9153623B1 (en) 2010-12-31 2015-10-06 Crossbar, Inc. Thin film transistor steering element for a non-volatile memory device
US8815696B1 (en) 2010-12-31 2014-08-26 Crossbar, Inc. Disturb-resistant non-volatile memory device using via-fill and etchback technique
US8450710B2 (en) 2011-05-27 2013-05-28 Crossbar, Inc. Low temperature p+ silicon junction material for a non-volatile memory device
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8394670B2 (en) 2011-05-31 2013-03-12 Crossbar, Inc. Vertical diodes for non-volatile memory device
WO2012169195A1 (ja) 2011-06-10 2012-12-13 株式会社アルバック 抵抗変化素子及びその製造方法
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US8659929B2 (en) 2011-06-30 2014-02-25 Crossbar, Inc. Amorphous silicon RRAM with non-linear device and operation
EP2735028A4 (en) 2011-07-22 2015-05-06 Crossbar Inc SEALING LAYER FOR SILICON-GERMANIUM P + MATERIAL FOR REMAINING MEMORY DEVICE AND ASSOCIATED METHOD
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8716098B1 (en) 2012-03-09 2014-05-06 Crossbar, Inc. Selective removal method and structure of silver in resistive switching device for a non-volatile memory device
US9087576B1 (en) 2012-03-29 2015-07-21 Crossbar, Inc. Low temperature fabrication method for a three-dimensional memory device and structure
KR101356958B1 (ko) * 2012-04-10 2014-01-29 성균관대학교산학협력단 저항 메모리 소자 및 이의 제조방법
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8796658B1 (en) 2012-05-07 2014-08-05 Crossbar, Inc. Filamentary based non-volatile resistive memory device and method
US8765566B2 (en) 2012-05-10 2014-07-01 Crossbar, Inc. Line and space architecture for a non-volatile memory device
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US8946673B1 (en) 2012-08-24 2015-02-03 Crossbar, Inc. Resistive switching device structure with improved data retention for non-volatile memory device and method
US9312483B2 (en) 2012-09-24 2016-04-12 Crossbar, Inc. Electrode structure for a non-volatile memory device and method
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US11068620B2 (en) 2012-11-09 2021-07-20 Crossbar, Inc. Secure circuit integrated with memory layer
US8982647B2 (en) 2012-11-14 2015-03-17 Crossbar, Inc. Resistive random access memory equalization and sensing
US9412790B1 (en) 2012-12-04 2016-08-09 Crossbar, Inc. Scalable RRAM device architecture for a non-volatile memory device and method
US9406379B2 (en) 2013-01-03 2016-08-02 Crossbar, Inc. Resistive random access memory with non-linear current-voltage relationship
US9112145B1 (en) 2013-01-31 2015-08-18 Crossbar, Inc. Rectified switching of two-terminal memory via real time filament formation
US9324942B1 (en) 2013-01-31 2016-04-26 Crossbar, Inc. Resistive memory cell with solid state diode
US8934280B1 (en) 2013-02-06 2015-01-13 Crossbar, Inc. Capacitive discharge programming for two-terminal memory cells
US8913418B2 (en) * 2013-03-14 2014-12-16 Intermolecular, Inc. Confined defect profiling within resistive random memory access cells
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US20180175290A1 (en) * 2016-12-19 2018-06-21 Arm Ltd. Forming nucleation layers in correlated electron material devices
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
CN111179991B (zh) * 2019-12-31 2022-06-03 清华大学 阻变存储阵列及其操作方法、阻变存储器电路
CN114525472B (zh) * 2022-02-22 2023-09-19 重庆工商大学 一种纳米结构氧化镍薄膜的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050105297A (ko) * 2004-04-28 2005-11-04 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
KR20060023860A (ko) * 2004-09-10 2006-03-15 삼성전자주식회사 전이금속 산화막을 데이터 저장 물질막으로 채택하는비휘발성 기억 셀들 및 그 제조방법들
KR20070005040A (ko) * 2005-07-05 2007-01-10 삼성전자주식회사 단위 셀 구조물과 그 제조 방법 및 이를 갖는 비휘발성메모리 소자 및 그 제조 방법
WO2007013174A1 (ja) * 2005-07-29 2007-02-01 Fujitsu Limited 抵抗記憶素子及び不揮発性半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759249B2 (en) * 2002-02-07 2004-07-06 Sharp Laboratories Of America, Inc. Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
JP2004241396A (ja) 2002-02-07 2004-08-26 Sharp Corp 抵抗変化素子の製造方法および不揮発性抵抗変化メモリデバイスの製造方法、並びに不揮発性抵抗変化メモリデバイス
US6872963B2 (en) * 2002-08-08 2005-03-29 Ovonyx, Inc. Programmable resistance memory element with layered memory material
US7242469B2 (en) * 2003-05-27 2007-07-10 Opto Trace Technologies, Inc. Applications of Raman scattering probes
US7384792B1 (en) * 2003-05-27 2008-06-10 Opto Trace Technologies, Inc. Method of fabricating nano-structured surface and configuration of surface enhanced light scattering probe
US7460224B2 (en) * 2005-12-19 2008-12-02 Opto Trace Technologies, Inc. Arrays of nano structures for surface-enhanced Raman scattering
US7956997B2 (en) * 2003-05-27 2011-06-07 Optotrace Technologies, Inc. Systems and methods for food safety detection
US7892489B2 (en) * 2003-05-27 2011-02-22 Optotrace Technologies, Inc. Light scattering device having multi-layer micro structure
US8031335B2 (en) * 2003-05-27 2011-10-04 Opto Trace Technologies, Inc. Non-invasive disease diagnosis using light scattering probe
KR100773537B1 (ko) * 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
KR100682908B1 (ko) * 2004-12-21 2007-02-15 삼성전자주식회사 두개의 저항체를 지닌 비휘발성 메모리 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050105297A (ko) * 2004-04-28 2005-11-04 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
KR20060023860A (ko) * 2004-09-10 2006-03-15 삼성전자주식회사 전이금속 산화막을 데이터 저장 물질막으로 채택하는비휘발성 기억 셀들 및 그 제조방법들
KR20070005040A (ko) * 2005-07-05 2007-01-10 삼성전자주식회사 단위 셀 구조물과 그 제조 방법 및 이를 갖는 비휘발성메모리 소자 및 그 제조 방법
WO2007013174A1 (ja) * 2005-07-29 2007-02-01 Fujitsu Limited 抵抗記憶素子及び不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US7924138B2 (en) 2011-04-12
US20090309690A1 (en) 2009-12-17
KR20100004968A (ko) 2010-01-13
WO2008107941A1 (ja) 2008-09-12
JP5152173B2 (ja) 2013-02-27
JPWO2008107941A1 (ja) 2010-06-03

Similar Documents

Publication Publication Date Title
KR101054321B1 (ko) 반도체 장치 및 그 제조 방법
JP4607257B2 (ja) 不揮発性記憶素子及び不揮発性記憶装置
US9373789B2 (en) Resistive random access memory and method for fabricating the same
CN102132408B (zh) 存储元件及存储装置
TWI544607B (zh) 不揮發性半導體記憶裝置及其製造方法
JP4822287B2 (ja) 不揮発性メモリ素子
JP5157448B2 (ja) 抵抗記憶素子及び不揮発性半導体記憶装置
US8957399B2 (en) Nonvolatile memory element and nonvolatile memory device
US8675393B2 (en) Method for driving non-volatile memory element, and non-volatile memory device
JPWO2007023569A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP2007027755A (ja) Msmバイナリスイッチメモリ素子
JP5390730B2 (ja) 不揮発性記憶素子のデータ書き込み方法及び不揮発性記憶装置
US20140056056A1 (en) Method for reading data from nonvolatile memory element, and nonvolatile memory device
US9601692B1 (en) Hetero-switching layer in a RRAM device and method
KR102464065B1 (ko) 스위칭 소자, 이의 제조 방법, 스위칭 소자를 선택 소자로서 포함하는 저항 변화 메모리 장치
US7932505B2 (en) Perovskite transition metal oxide nonvolatile memory element
JP5232935B2 (ja) 抵抗変化素子の製造方法
US8872152B2 (en) IL-free MIM stack for clean RRAM devices
JP2012227275A (ja) 抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置
KR100785032B1 (ko) 저항성 메모리 소자 및 그 제조방법
JPWO2013057912A1 (ja) 不揮発性記憶素子、不揮発性記憶装置、及び不揮発性記憶素子の書き込み方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee