CN105336366A - 包含并联晶体管和双端子开关器件的nand阵列 - Google Patents

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Abstract

本发明提供包含并联晶体管和双端子开关器件的NAND阵列。通过示例的方式，本发明公开一种NAND阵列，其包括具有1晶体管─1双端子存储器器件(1T-1D)布局的存储器单元。该NAND阵列的存储器单元可以被排列为相对于彼此，从源极电气串联到漏极。此外，各个存储器单元可以包括与双端子存储器器件并联的晶体管元件。在一些实施例中，被激活的晶体管元件的电阻被选择为比该双端子存储器器件本质上较小，以及去激活的晶体管元件的电阻被选择为比双端子存储器器件本质上较高。因此，通过激活或去激活该晶体管元件，施加到该存储器单元的信号可分别被短路而略过该双端子存储器器件或被导引而通过该双端子存储器器件。

Description

包含并联晶体管和双端子开关器件的NAND阵列
技术领域
本发明大体涉及电子存储器，例如，包括改善的效率和性能的NAND存储器阵列，NAND存储器阵列由并联晶体管组和各自电气并联排列的双端子开关器件组成。
背景技术
本发明的发明人一直集中研究集成电路技术领域中的电阻式存储器的区域。大部分的电阻式存储器技术正处于发展阶段，电阻式存储器的各种技术概念已经被本发明的发明人发明，并且是在一个或多个验证阶段以证明或反驳相关理论。发明人认为，电阻式存储器技术有望在电子业半导体晶体管为基础的技术保持优势。
半导体晶体管在过去几十年为电子内存和处理器件的基础。随着时间的推移，科技的进步大致遵循摩尔定律，其预测半导体器件(如晶体管)的数目的增加，
可以制造在半导体芯片的给定的几何面积上。增加半导体器件的数目意味增加半导体芯片和相关联的电子器件的存储容量和处理能力。摩尔定律到现在已经相当准确地预测半导体技术的演化。
本发明人已用双端子存储器件(如电阻式存储器)替换三端半导体晶体管。根据他们在该领域的经验、数学预测和测试结果，本发明人相信双端子存储器件可以克服在有关性能和可靠性的各种类别的三端半导体晶体管(例如，配置在闪存)的缺点。例如包括写入、擦除和访问时间、数据可靠性、器件密度及其他。因此，本发明人在发明新的方法来创建或制造双端子存储器技术和如何能取代传统的微电子系统和器件。
发明内容
以下呈现本发明的简要概述以提供本发明一些面向的基本理解。此概述不是本发明的详尽概况。其既不旨在标识说明书的关键或重要元素，也不在于描绘本说明书中，或在权利要求的任何范围中的任何特定实施例的范围。其目的在于以简化形式呈现本说明书的一些概念，作为呈现本公开更详细描述的前言。
对于电子存储器的高速双端子存储器为基础的NAND架构，提供了提述发明的多个面向。本发明的发明人预期所公开的双端子存储器为基础的NAND架构可比传统的NAND具有更快的写入和擦除时间，以及比传统的NAND快的多的访问时间。此外，所公开的NAND架构可以具有改善的数据寿命、减小的位错误的概率以及其他好处。
在一个或多个实施例中，根据本发明的双端子存储器为基础的NAND架构可具有1晶体管─1双端子存储器件(IT-1D)的配置。1T-1D配置可以被提供为电气串联排列的存储器单元阵列，每个存储器单元包括并联连接到双端子存储器件的晶体管。根据本实施例，该NAND结构可以促进相对高的存储密度及改进的性能。例如，不同于传统的NAND闪存，并联1T-1D配置可以促进存储器单元阵列上的选定的存储器单元的快速读取时间。
在另外的实施例中，对于程序操作，所公开的双端子存储器为基础的NAND架构的个别存储器单元可被访问。这可促进高运行粒度；减轻或避免其它NAND架构(如NAND闪存)的页面访问或阻止访问特性相关的低效率。对于单一单元访问，选择的单元的晶体管可以被去激活，或设置为非导通状态，而未被选中的单元的晶体管可被激活或分别设置为导电状态。读取信号可以通过那些存储器单元的各导电晶体管主要旁路非选择单元的双端子存储器件。然而，相对于选择的单元，去激活的晶体管将导致读取信号主要通过双端子存储器件传播，促进确定选择的单元的双端子存储器件的状态，并由此读取选择的单元的状态。最小化存储器单元阵列的电容可促进读取时间的进一步的改进。
根据至少一个实施例，用于一个或更多个所公开的NAND架构的双端子存储器件可以是电阻式存储器件。在其他实施例中，双端子存储器件可以是铁磁性存储器、相变存储器、磁阻存储器、有机存储器、导电桥接存储器或类似物。在至少一个实施例中，双端子存储器件可以是电阻式随机存取存储器。
在一实施例中，本发明提供了一种存储器。该存储器可以包括基底和至少部分形成于衬底内并从存储器单元的各自一个的各个第一端子电气串联排列到该存储器单元的各自一个的各个第二端子的存储器单元阵列。根据本实施例的一个或多个面向，阵列的至少一个存储器单元包括电气并联连接双端子多状态元件的晶体管元件，施加到存储器单元阵列的信号通过至少一个存储器单元传播，至少一个存储器单元主要通过晶体管元件响应被激活的晶体管元件。在替代的或附加的面向中，信号主要通过双端子多状态元件响应被去激活的晶体管元件通过至少一个存储器单元传播。
根据另一个实施例，本发明提供了一种制造存储器的方法。该方法可以包括在半导体衬底中形成用于晶体管的阵列的沟道区，沟道区从源极到漏极电气串联排列晶体管的阵列和形成用于存储器作为晶体管阵列的各自一个的各自控制栅极的字线组。此外，该方法可包括形成双端子开关器件组，从双端子开关器件组的各自的第一端子到各自的第二端子电气串联排列，和双端子开关器件组之一并联连接晶体管阵列之一。
附图说明
发明的许多层面、实施例，目的和优点将从后续的详细描述结合前后文相同的参考符号指向相同部份中显而可知。在本说明书中，许多特定细节被阐述以便提供本公开的彻底理解。然而，应该理解的是，题述公开的某些方面可以在没有这些具体细节或利用其它方法，元件，材料等情况下实施在其它实例中，公知的结构和器件以方块图的形式以帮助描述题述公开。
图1描绘根据本发明的一个或多个实施例的示例双端子存储器NAND架构的示意图。
图2描绘实施例中的包括多个双端子存储器NAND阵列的存储器的示例子块的示意图。
图3描绘根据本发明的其它实施例的用于选择的NAND阵列的示例信号传播路径的示意图。
图4描绘根据一些面向的包括双端子存储器件的双端子存储器NAND阵列的示例层的示意图。
图5描绘图4的NAND阵列的样本的侧视图的方块图。
图6描绘根据本发明的一个或多个实施例的用于制造电子存储器的示例方法的流程图。
图7描绘根据进一步的实施例的用于制造1T-1DNAND阵列的样本方法的流程图。
图8描绘根据另一实施例的包括用于制造NAND阵列的指令的示例计算系统的方块图。
图9描绘用于促进本文中所揭示的一个或多个面向的操作的示例操作环境便的方块图。
图10描绘可以在各个实施例相结合来实现的示例计算环境的方块图。
具体实施方式
本技术揭露涉及用于数字信息存储的双端子存储器单元。在一些实施例中，所述双端子存储器单元可包括电阻式技术，诸如电阻性切换两端子存储器单元。电阻性切换两端子存储器单元(也被称为电阻性切换存储器单元或电阻性切换存储器)，如这里所利用的，包括有与于两个导电触点之间的主动区两个导电接触(这里也称为电极或端)的电路元件。双端子存储器器件的主动区，在电阻性切换存储器的情况下，表现出多个稳定或半稳定的电阻状态-且每个电阻状态具有不同的电阻。此外，多个状态中的各个状态可形成或响应于施加在两个导电触点的合适电信号上。合适的电信号可以是电压值、电流值，电压或电流的极性、或类似物，或合适的组合。电阻性切换双端子存储器单元的范例，虽不是穷尽的例子，可以包括一个电阻性随机存取存储器(RRAM)。
本主题所揭露的实施例可以提供一个丝状为主的存储器单元。丝状为主的存储器单元的一个范例可以包含：p型或n型的硅(Si)支承层(例如，p型或n型多晶硅，P型或n型SiGe等)，用于提供电阻性切换层(RSL)灯丝形成离子的电阻性切换层以及活性金属层。p型或n型Si支承层可以包括p型或n型多晶硅，P型或n型SiGe或类似物。RSL(其也可以被本领域当成电阻开关介质(RSM)来提及)可以包含如：未掺杂的无定形硅层，具有固有特性的半导体层，硅(Si)亚氧化物等等。活性金属层的实例可以包括(但不限于)：银(Ag)，金(Au)，钛(Ti)，镍(Ni)，铝(Al)，铬(Cr)，钽(Ta)，铁(Fe)，锰(Mn)，钨(W)，钒(V)，钴(Co)，铂(Pt)和钯(Pd)。其它合适的导电材料，以及化合物或前述的组合，在本主题公开的一些方面，是可以用于活性金属层的。关于类似于前述(多个)实施例的本主题公开的实施例的一些细节可以在下面的美国专利申请被授权给本申请的受让人的专利中找到：申请序列案号为11/875541(提交于2007年10月19日)的案和申请序列案号为12/575921(提交于2009年10月8日)的案，其每一个在此通过引用各自全文并为了所有目的并入本文。
本主题公开在存储器中提供改善的效率和效用。在各种题述公开的实施例中，所公开的存储器结构可被用作具有CPU或微计算机的独立的或集成的嵌入式存储器器件。一些实施例可以被实现成，举例来说，作为计算机存储器的部分(例如，随机存取存储器、高速缓存存储器、唯读存储器、储存存储器或类似物)。其它可实施的实施例，例如，作为可携存储器器件。合适的可携存储器器件的示例可包括诸如可移除存储器、安全数字(SD)卡、通用序列总线(USB)储存器棒、紧凑闪存(CF)卡等，或前述的合适组合。(例如，参见图9和10及下文)。
NANDFLASH可被采用于紧凑型闪存器件、USB器件、SD卡、固态硬盘(SSD)、和存储等级储存器、也可被用于其他形式。本申请的发明人认为NAND已经在过去十年中证明促进驱动缩减到更小的器件和较高的芯片密度的成功的技术。然而，随着技术的按比例缩小的旧25纳米(nm)的存储器单元的技术，发明人认为一些结构、性能和可靠性问题也变得明显。例如，误码率(BER)显着增加，而存储器循环(存储器续航相关)降低。此外，本发明人认为由于存储器的阵列之间的高电容耦合，NAND具有传统的缺点，包括相对较慢的读取速度或延迟。随着技术规模下降和半导体芯片上的存储器阵列之间的间距变得更小，电容性问题恶化。许多这些或相似的缺点可以通过本文公开的NAND架构来减轻或避免。
在一个或多个实施例中，公开包括一个晶体管-一个双端子存储器器件(1T-1D)并联电路的NAND架构。在那些实施例的至少一子集中，双端子存储器器件可被称为具有电气上区别(例如，通过电特性，如电流，电压，电荷，电阻等)至少第二状态的至少第一状态的双端多状态元件。这里所公开的NAND存储器阵列相比其他的NAND技术可以提供较高的效率。此外，所公开的NAND架构可以很好地适用于三维集成和堆叠，导致较高的存储密度。还公开了用于所公开的NAND架构的至少一子集的用于读取、写入和擦除操作的编程操作。根据一些实施例，所公开的NAND架构可包括电气串联排列的存储器单元阵列，各个存储器单元包括1T-1D并联电路。在一个或多个实施例中，双端子存储器件可以包括非易失性电阻式开关器件。在至少一个实施例中，双端子存储器器件可以包括非易失性电阻式随机存取存储器(RRAM)。根据其它实施例，双端子存储器件可以包括电阻式存储器、铁磁存储器、相变存储器、磁阻存储器、有机存储器、导电桥接存储器或类似物或合适的组合。
现在参考附图，图1描绘出根据各种公开的实施例之示例之NAND电路100的示意图。在一个示例中，NAND电路100可生成在半导体衬底上而作为集成芯片的一部分。在另一个示例中，NAND电路100可建构为三维结构，例如，其中存储器元件(例如存储器单元、晶体管元件、双端子器件元件等)是垂直地构成在衬底上方。此外，NAND电路100可以被包括，而作为用于大量的NAND(其设置在区块、子区块、页、或其类似者，或其合适的组合)的阵列的图案或导引。此外，NAND电路100是可折迭成NAND电路的二维阵列，或为堆叠为三维的多个二维阵列。因此，应理解的是，NAND电路100和本文中所揭示的NAND阵列的其他实施例不应该被理解为仅限于所描述的(多个)实施例，除非在文中明确指出。
NAND电路100可以包括存储器单元102的数组，其中该阵列的各个存储器单元103被电气布置而与其他这样的存储器单元103串联。各个存储器单元103可以由包括有电气设置而与双端存储器器件106并联的晶体管104的1T-1D布局而组成。晶体管104可以是各种合适的工艺的三端半导体晶体管。示例可包括场效应晶体管(FET)或场效应晶体管的各种衍生物，例如纳米碳管FET、金属氧化物半导体场效应晶体管(MOSFET)、接面场效应晶体管(JFET)、有机场效应晶体管(OFET)、双闸极场效应管、鳍式场效应管等、绝缘栅双极晶体管、薄膜晶体管、和其他。在一些态样中，双端存储器器件106可包括非易失性存储器器件。至少一个态样中，示例可包括电阻式切换器件。在其它方面中，双端子存储器器件106可以包括可变电阻式存储器，铁磁式存储器，相变化存储器，磁阻式存储器，有机存储器，导电桥接存储器(conductivebridingmemory)，或其合适的组合。各个存储器单元103具有第一共享节点，其使相关联的晶体管104的第一晶体管端(如源极、漏极)与对应的相关联的双端子存储器器件106的的第一端相连。第二共享节点使该相关联的晶体管104的第二晶体管端(如源极、漏极)与对应的该相关联的双端子存储器器件106端相连。
如所描述的，存储器单元102的数组的各个存储器单元103是可用串连方式连接，其中一存储器单元103的第二共享节点是连结至后续的存储器单元103的第一共享节点。该数组的第一存储器单元103A是于第一共享节点而链接至第一选择晶体管108(select1108)且该数组的最后的存储器单元103B是于第二共享节点而链接至第二选择晶体管112(select2108)。select1108可以经由选择线而被激活或去激活，且在被激活时，施加至位线110的信号将被连接至第一存储器单元103A的第一共享节点。因此，施加于位线110的该信号(例如电压、电流)可经由select1108的激活，而被施加至该存储器单元102，且该信号可经由select1108的去激活而自该存储器单元102的数组分离。select2112可以经由源线而被激活或去激活。select2112的第二节点可以连接至接地、至第二信号(例如，反向偏压、擦除偏压、或其类似物等)或至读取电路，以利于用于存储器单元102的数组的各种存储器操作(例如，见图3用于通过存储器的数组的信号路径和此存储器的操作的示例)。
图2示出根据本公开的其他的实施例的示例存储器架构200的示意图。存储器架构200可包括多个NAND存储器阵列，其包括NAND阵列0202A，NAND阵列1202B，通过NAND阵列N-1202C和NAND阵列N202D(统称为存储器阵列202A-202D)，其中N是一个合适而大于1的整数。NAND阵列202A-202D分别包括存储器单元的数组，该存储器单元是设置而使自第一共享节点(连接第一晶体管端和存储器单元的第一双端子存储器器件端)至第二共享节点(连接第二晶体管端和存储器单元的第二双端子存储器器件端)为电串连，如于上文之图1所述。此外，该存储器单元可以各自包括电气设置而与双端子存储器器件并联的晶体管元件。
存储器架构200的存储器单元的晶体管元件可经由形成或链接至自该晶体管元件(例如场效应晶体管，或其他合适的闸极操作晶体管)的闸极的字线集合而控制(例如，激活或去激活)。存储器架构200可包含用于存储器单元各行的字线(例如页)，以用于控制各存储器单元之行之晶体管元件之激活或去激活。所描绘之字线包括WL0206A、WL1206B、WL2206C、WL3206D、...、WLX-3206E、WLX-2206F、WLX-1206G、WLX206H(这里统称为字线206A-206H)，其中X是大于1的合适的整数。另外，各个NAND阵列202A-202D是可透过由选择线210所控制的选择晶体管208(select1晶体管208)的第一集合，而连接到或分离自存储器架构200的各个位线。NAND阵列0202A可以经由select1晶体管208分别地激活或去激活，而与BL0204A连接或切断。同样的NAND阵列1可以透过NAND阵列N-1202C(其可与BLN-1204C连接或切断)和NAND阵列N202D(其可与BLN204D连接或切断)和BL1204B连结或切断等等(该等位线以下统称为位线204A-204D)。
在本文公开的一个或更多个实施例中，存储器架构200的存储器单元可以被配置而具有当激活时具有低于存储器单元之对应之双端子存储器器件之电阻之晶体管元件。因此，当晶体管元件被激活时，施加到存储器单元的信号主要透过被激活的晶体管元件来传播。此外，当被去激活时，该晶体管元件可具有比存储器单元的相对应的双端存储器器件较高的电阻。施加到存储器单元中的信号，接着主要透过存储器单元的双端存储器器件传播，而利于对存储器单元的存储器操作。示例的存储器操作将在下方进行更详细的描述。
施加于选择线210的信号可利于控制select1晶体管的激活和去激活。当去激活时，NAND阵列202A-202D是与其各自的位线204A-204D电隔离。当被激活时，施加于位线204A-204D的中之一的信号是被施加在相关联的NAND数组202A-202D中之一。同样地，第二选择线214和选择晶体管212的第二集合(select2晶体管212)可以连接或分离NAND阵列202A-202D至位于各NAND阵列202A-202D之相对端的源线216。源线216可以接地(例如，在用于单极双端子存储器器件的读取操作或擦除操作期间)、设定在正向电位(例如，在编程操作期间)、设置在反向电位(例如，用于擦除双极双端子存储器器件)、连接到位线204A-204D中之一、或类似者，以进一步利于在一个或多个NAND阵列202A-202D的选择性存储器操作(例如，读取、写入、擦除等等)。
现在将对于图2的NAND阵列的编程操作的示例进行说明。本示例涉及对NAND阵列1202B上的选择存储器单元218的选择，和选择存储器单元218的双端子存储器器件的编程。位线204B是设置在对于选择存储器单元为合适的编程电压(例如，约为3伏、约为5伏、约为1.5伏、或类似者)，而存储器架构200的其他的位线204A、204C、204D则设置为0伏。高于合适的编程电压的电压是施加在选择线210上，从而激活select1晶体管，并将NAND数组202A-202D的各自的第一端连结至其各自的位线204A-204D。这将施加合适的编程电压到NAND阵列1202B的第一端，并将0伏施加到各NAND阵列202A，202C，202D的第一端。此外，0伏系施加在字线WL1206B，从而去激活选择存储器单元218的晶体管元件，而高于合适的编程电压的电压系施加在存储器架构200的其他字在线，其包括字线206A、206C、206D、206E、206F、206G、206H，从而于后者的字在线激活没被选择的存储器单元(与字线206A、206C、206D、206E、206F、206G、206H相关联的NAND数组1202B的存储器单元)的晶体管元件。如前所述，基于晶体管元件和存储器单元的双端子存储器器件元件的被选的相对电阻，经由激活没被选择的存储器单元的晶体管元件，经由合适的编程电压所造成的编程信号主要绕开该没被选择的存储器单元的该双端子存储器单元，可使该双端子存储器单元不会被该编程信号影响。相反地，经由去激活该被选的存储器单元218的晶体管元件，该编程信号的编程电压主要呈现在被选的存储器单元218的双端子存储器器件。因此，该被选的存储器单元218可经由此编程电压(见如图3、下文、信号编程路径中的示例)而被编程。
用于在NAND数组1202B的被选的存储器单元218示例之擦除操作现在将进行描述。在本公开之一些实施例中，链接至NAND数组1202B的位线204B是设置为0伏，且链接至NAND数组202A、202C、202D之位线204A、204C、204D是设置为0伏。此外，大于合适之编程电压的电压是施加在选择线210上，从而激活select1晶体管208，以及施加0伏于位线204A-204D至NAND数组202A-202D的第一端。再者，字线WL1206B是设置为0伏而去激活在字线WL1206B上的存储器单元的晶体管元件(包括如被选的存储器单元218的晶体管元件)，而字线206A、206C、206D则设置为0伏，而适于激活在这些字线206A、206C、206D上的存储器单元的各个晶体管元件。另外，合适的擦除电压可被施加至源线216，且合适的电压是施加在第二选择线以用于激活select2晶体管212，以及施加该合适的擦除电压至NAND数组202A-202D的该第二端上。在该实施例中，由于施加0伏至位线204B上，该施加于源线216上的合适的擦除电压可为正电压，导致具有该正电压之规模之负极性将在选择的存储器单元218上被观察到。这些实施例可为合适的，举例而言，其中选择的存储器单元218包括双极双端子存储器器件(例如，见下方图5)。在本公开之其他实施例中，位线204B可设定为与该合适之编程电压不同之合适的正擦除电压，而源线216可设置为0伏。这些其他的实施例可为合适的，举例而言，其中选择的存储器单元218包括单极双端子存储器器件(例如，见下方图6)。
现将对在NAND数组1202B上用于选择的存储器单元218的示例读取操作进行描述。在至少一个实施例中，该读取操作可包括预充电阶段和读取阶段，其中预充电电压(如约0.5伏)是施加在位线204B以用于预充电，而接着感测电路是施加在位线204上以用于读取阶段，以感测该0.5伏有无衰减或保持恒定。根据在位在线的衰减或恒定量测，可以测定选择的存储器单元218的状态。此外，0伏可施加在位线204A、204C、204D上，且该施加在选择线210的合适的编程电压从而激活select1晶体管208并电连接NAND数组202A-202D至其各自的位线204A-204D。该各自的位线电压从而施加至NAND数组202A-202D各自的第一端。再者，0伏可施加在WL1206B，且大于合适的编程电压之电压可施加在WL0206A、WLN-1206C、WLN206D。这将去激活在WL1206B上之存储器单元的晶体管元件，同时激活在WL0206A、WLN-1206C、WLN206D上的存储器单元的晶体管元件。此外，0伏可施加在源线216上，且该合适之编程电压可施加至选择线214，从而激活select2晶体管212并施加该0伏字线216至NAND数组202A-202D的第二端。
现将描述用于测定选择的存储器单元218的状态的示例读取操作。选择的存储器单元218可如上所述而进行选择。在预充电之阶段，位线204B可用于传送电流而通过该选择的存储器单元218。在读取之阶段，感测电路可连接至位线204B，以感测残留在位线204B上的电流。若位线电压衰减，这意味着选择的存储器单元218为导通状态。若位线电压并未衰减(如保持在0.5伏)，这意味着选择的存储器单元218为电阻状态。其他感测选择的存储器单元218的状态之方法可经由本技术领域中具有通常知识者实行；那些其他经由本文所提供而使本技术领域中具有通常知识者所了解的方法，应被视为落在本专利之范畴中。
图3示出根据本公开之一个或更多的额外实施例的示例之存储器架构300之示意图。在至少一个态样中，存储器架构可以与上文之图2之存储器架构200实质上相似。然而，本发明并非限制于此态样。存储器架构300可包括NAND存储器单元数组之布局，其中该数组之至少一存储器单元包括与双端子存储器器件电并联的晶体管元件。再者，该晶体管元件在被激活时，可具有较该双端子存储器器件低的电阻(且此特征对于该双端子存储器器件之所有状态可为真)。此外，该晶体管元件在被去激活时，可具有较该双端子存储器器件高的电阻(此特征对于该双端子存储器器件之所有状态可为真)。在各种实施例中，该晶体管元件(当被去激活时)对于该双端子存储器器件(于高电阻状态)的去激活状态电阻比例，是可被选择以利于对于该存储器单元的(例如图2，于上文)合适的存储器操作，且在其他的实施例中，该晶体管元件(当被激活时)对于该双端子存储器器件(于低电阻状态)的激活状态电阻比例，也可被选择，以利于一个或更多的存储器操作。
存储器架构300可包括用于存储器操作(如编程操作)的被选的NAND数组，简称为被选的NAND数组302。此外，存储器架构300可包括未被选择用于该存储器操作，而复不会被该存储器操作影响的NAND数组，其简称为抑制NAND数组304。为了利于对该被选的NAND数组302的该存储器操作，操作信号(例如读取信号、编程信号、擦除信号等)是施加在第一位线、位线1308、以及透过第一选择晶体管施加至被选的NAND数组302的第一端。第二选择晶体管可被激活，从而连接NAND数组302的第二端至源节点316，其中源线，举例而言，在擦除操作时可连接至一正电压，或在读取操作时可接地等等。抑制NAND数组304是可经由施加于第二位线(位线2310)上的合适的抑制信号314，而免于编程或擦除，该第二位线可经由相关联的第二选择晶体管来电连接至抑制NAND数组304。
应注意的是，操作信号312是可设置以透过(经由相交该存储器单元的字线来)控制该存储器单元的晶体管，来影响存储器单元或绕开该存储器单元。透过独立地控制存储器架构300的字线的集合的各字线，各别的存储器单元的晶体管元件可被激活或去激活，其分别地设置相关联的存储器单元以不会被存储器操作影响，或会被存储器操作影响。
对于存储器架构300的各别存储器单元的激活或去激活的控制可以相关联的存储器器件提供相当的灵活度和效率。举例而言，灵活度发生自存储器单元(其可被选择用在存储器操作/被存储器操作影响)的数量在位级、字节级、字级的控制。在一个示例中，控制的灵活度可借由选择将被编程、读取、擦除、复写等等的一个字、字节、甚至是位而达成。其可允许，举例而言写入或复写单一位至存储器或类似者的一字、页、或区块等等。在另一个示例中，控制的低灵活度可对应于限制在完整的页、区块、子区块等等或实质上为前述者的子集的存储器操作。该低灵活度可利于经由单一操作且在许多的存储器单元上的大量的存储器操作、写入、复写、擦除等等。后者的示例可包括页写入、区块写入(如透过多重页写入)、页擦除、区块擦除等等。当单一位或字操作在一些其他的NAND架构为可能时，选择性地在大量存储器操作和单一为元或字写入、复写、或擦除操作之间选择对于NAND快闪架构仍未特别被了解，特别是本公开所提供的可借由基于双端子存储器的NAND架构来达成的效能。因此，本公开的对于用在NAND数组(如NAND快闪等)的宽数组(widearray)的应用上的优点是非常地显着的。
如存储器架构300所示，单一的选择的存储器单元306(虚线椭圆)系提供给图3的存储器操作。与选择的存储器单元306相关联的字线是设置为0伏，从而去激活选择的存储器单元306的晶体管元件。该被去激活得晶体管元件具有高电阻，造成操作信号312主要经由选择的存储器单元306的双端子存储器器件306A传播，如指出操作信号312的路径的点线所描绘的。存储器架构300中的其他字线(未连接至选择的存储器单元306者)可设置为合适的激活电压(例如4伏，但本公开并未限于此)，而激活这些未被选择的存储器单元的各个晶体管元件。因此，这些晶体管元件具有低于其相关的个别的双端子存储器器件的电阻。所以，操作信号主要经由这些未被选择的存储器单元的晶体管元件传播，如由点线的操作信号路径所示。对于编程操作，该信号输出路径316可连接至接地(或另一合适的电压)。对于擦除操作，该信号输出路径316可连接至一反向偏压(对于双极存储器单元)，或至接地(对于单极存储器单元，其中操作信号312为合适的操作电压)。对于读取操作，源节点306是接地的，且感测电路可连接至位线1308，以感测位线电压并测定选择的存储器单元306的状态。
注意存储器架构300包括存储器单元的两个区块，被选的区块和未被选择的区块318。该被选的区块包括被选的NAND数组302和抑制NAND数组304。未被选择的区块318系在图3的底部由点椭圆所圈起，且可经由选择晶体管320的集合与涉及该被选的区块的操作电隔离。选择晶体管320为去激活的，而减免或避免了经由未被选择的区块318的存储器单元的操作信号312或抑制信号314的传播。因此，存储器架构300可包括多个与NAND数组，其以串联方式连接合适地布置的选择晶体管，其系设置以将存储器的个别的区块的NAND数组与存储器的其他区块的其他NAND数组电隔离。
图4描绘出根据本公开的一个或更多的实施例的部分形成于半导体衬底之内部分形成于半导体衬底之上的NAND存储器架构400之顶面之区块示意图。存储器架构400可包括形成于半导体衬底(例如互补式金属氧化物半导体(complementarymetaloxidesemiconductor,CMOS)衬底)内的扩散线402的集合。扩散线402可形成存储器架构400的晶体管元件个别的数组的信道区域。在半导体衬底之上，字线404的集合可以被形成。字线404可以形成晶体管组建的数组的晶体管闸级。在字线404之上，可以形成互联M1406的集合。互联的集合，即互联M1406的集合可以是不连续的导电材料(例如导电金属)的线，其与扩散线402中之一并联(例如于下文的图5，M1互联510)。此外，垂直接点的第一集合可以形成以连接晶体管的个别的信道区域至M1互联406中的各一者、连接第一选择晶体管(扩散线402的顶部)之信道区域至M1互联406中之一、和连接第二选择晶体管(扩散线402的底部)的信道区域至M1互联406中之第二者。因此，选择晶体管的个别信道区域以及存储器单元晶体管元件是与M1互联406中之各者具电气连续性的。
双端子存储器器件(未示出)的集合可形成在各个M1互联406上，其于一端而个别与M1互联406之各者连接。导电互连的第二集合，即M2互联408，可形成在与扩散线402中之一并联之双端子存储器器件之上，且与M1互联406类似，彼此之间是断开的。此外，各个M2互联408可连接至该双端子存储器器件之各者之第二端。垂直vias2410的第二集合电连接互联M1406之各者至M2互联408各者。除了前述者，位线414可形成在M2互联408之上。虽然图4仅示出单一的位线414，应该理解的是，类似的位线416可形成在存储器架构400的其他扩散线402之上。via2互联412可以将位线416连接至M2互联408中之一，其依次地在各条扩散线402之顶部连接该通孔1互联中之一至M1互联406中之一，其复透过在各扩散线402的顶部将这些M1互联406的各者连接至第一选择晶体管的信道区域的接点而进行连接。因此，该第一选择晶体管的激活或去激活可以自位线416施加信号而至存储器结构400的扩散线402和存储器单元。同样地，接点414中之第二者于扩散线402之底部将第二选择晶体管与源线连接。该源线可被用于施加合适的接地至扩散线402、连接扩散线402至位线416之各者或类似者，以利于存储器操作。
图5示出根据本公开之一个或更多的实施例的用于双端子存储器器件的示例存储器架构500的方块测试图。在一些实施例中，存储器架构500可以与上方之图4之存储器架构400实质上相似。然而，本公开并非仅限于这些实施例，在至少一个实施例中，存储器架构500是不同的于存储器架构400的，这应由本技术领域中具通常知识者所理解。
存储器架构500可包括衬底502，在一些实施例中，其可为CMOS相关之衬底。如所描绘的，扩散线可形成晶体管的集合的信道区域。在本文的一些实施例中，晶体管的集合的信道区域可形成在扩散线之上(例如为一垂直布局，以用于三维晶体管布局)，或是在一些实施例中，无须形成衬底区域。该晶体管的集合可具有至少三端(例如具有三端、四端等等)。在一些实施例中，晶体管的集合可为在信道区域504中具有个别的源极端和漏极端，以及经由在衬底502上的字线506、516、526而形成的个别的闸极端的三端晶体管。该闸极端可包括存储器晶体管闸极506，以及第一选择晶体管闸极，即select1闸极516，和第二选择晶体管闸极，即select2闸极526。
垂直接点508的第一集合是连接在信道区域504的晶体管端之各者至金属互联的第一集合之各者，即M1互联510。双端切换器件512是形成在M1互联510之顶上。在至少一个实施例中，双端切换器件512具有电连接至M1互联510的各者的第一接点(水平纹路者)。在一个或更多的切换介质(网纹者)是可形成而具有一个或更多用于储存数字信息的状态，且第二接点(对角纹路者)是可电连接至金属互联的第二集合之各者，即M2互联514。在一些实施例中，双端切换器件512可为非易失性之双端子存储器器件。在进一步的实施例中，双端切换器件512可包括阻抗性存储器器件(resistivememorydevice)、铁磁性存储器器件、相变换存储器器件(phasechangememorydevice)、磁阻性存储器器件(magneto-resistivememorydevice)、有机存储器器件、导桥式存储器器件(conductivebridgememorydevice)、或其类似者，或其合适的组合。
为了在双端切换器件512之各者和三端晶体管元件之各者之间形成平行布局(各自包括在信道区域504内源极和漏极端，和存储器闸极506)，垂直通孔515的第二集合是连接至M2互联514的各者和与M1互联510之相邻者，如所描绘的。在存储器架构500的左端，选择晶体管是经由select1闸极516、第一信道区域504端(选择晶体管的源极和漏极)、和第二信道区域504端(选择晶体管的漏极/源极)。该选择晶体管之第一信道区域504端为位线接点518，其经由垂直接点508的第一集合中之一连接至M1互联，如所描绘的。第一通孔(即via1520)连接位线M1互联至位线M2互联。再者，第二通孔(即via2522)连接位线M2互联至位线524。
于存储器架构500之右端，第二选择晶体管是由select2闸极526，以及该两个最右边的信道区域504端所形成。该第二选择晶体管之一信道区域504端是经由垂直接点508之一而连接至共同源线528，其可透过一个或更多的其他相似于存储器架构500的存储器单元数组而分享。经由施加合适的操作信号(例如编程信号、读取信号、擦除信号等等)至位线524和共同源线528上，以及该第一选择晶体管和第二选择晶体管的合适的控制，存储器操作是可执行在存储器架构500的一个或更多的存储器单元上，如所描绘的(例如上方的图2)。再者，存储器架构500的个别的存储器单元是可经由存储器闸极506的控制而被选择或不被选择用于存储器操作。举例而言，于高电压下的存储器闸极可使相关联的信道区域504导电，从而激活相关联的三端晶体管元件，并绕开相关联的双端切换器件512。反之，在低电压下的存储器闸极可使相关联的信道区域504具有高电阻，而去激活相关联的三端晶体管元件，并使信号经由相关联的双端切换器件512来传播。三端晶体管元件的选择控制可因此用于选择或不选用于存储器操作的相关联的双端子存储器器件512。
在各种实施例中，存储器架构500的双端子存储器器件可为单极或双极器件，如单极阻抗切换材料(例如单极阻抗随机存取存储器)或双极阻抗切换材料(例如双极阻抗随机存取存储器)。对于双极双端子存储器器件，第一极性是可用于双极双端子存储器器件的被选择者之编程操作，而第二极性可用于该双极双端子存储器器件的另一个被选择者之擦除操作。此外，对于单极双端子存储器器件，具有极性和适用于编程该单极双端子存储器器件之被选择者和第一幅值(magnitude)的编程信号是可用于编程，而具有同样的极性和适于擦除一个或更多的单极双端子存储器器件之第二幅值之擦除信号(例如，大于第一幅值，或小于第一幅值)是可用于擦除该单极双端子存储器器件。
前述的图示系对于存储器单元之数个元件、存储器数组、或包括这样的存储器单元的存储器架构之间的互动来进行说明。应该理解的是，在本公开中的一些合适的替代之态样中，这样的图示可包括在本文中所指定的元件和架构、部分指定的元件/架构、或额外的元件/架构。子元件(sub-component)也可被实施而电连接至其他的子元件，而非包括于母架构中。此外，应注意的是，一个或更多所公开的程序可被合并至一单一的程序中而提供聚合之功能性(aggregatefunctionality)。举例而言，沉积程序可包括填充或蚀刻程序、退火程序、或类似者、或反之亦然，经由聚合程序(aggregateprocess)以利于存储器单元层的沉积、填充或蚀刻。公开的架构的元件也可包括与一个或更多的其他未在本文中具体描述，但为本领余所习知的元件进行互动。
鉴于示例性图的前文所述，参照图6和7的流程图将更容易理解根据已公开主题实现的工艺方法。虽然为了解释上简化，所示和描述的图6和7的方法为一系列区块，但应理解并了解，所主张的主题物不受区块顺序的限制，因为一些区块与从其它所描绘和描述的区块可能在不同的顺序或同时发生。此外，并非所有示出的方框都是实现本文描述方法所必须的。另外，应该进一步理解，说明书整体所公开的方法能够被储存在制品上，以便运输和传送这些方法至电子器件。制造品的术语，如同所使用的，意在涵盖于可接受计算机程序的任何合适的计算机可读设备，设备中配合有载体、存储媒介、或类似物、或合适的组合。
图6示意根据题述公开的一或多个实施例的用于制造存储器阵列的示例性方法600的流程图。在602处，方法600可以包括形成用于晶体管阵列的通道区。通道区可以形成，在一或多个所公开方面而言，从源极到漏极通过设置晶体管阵列电性串联。在604处，方法600可包括形成用于存储器阵列的字线组。在至少一方面中，该组字线中的相应可以被形成为作为晶体管阵列中相应的控制栅极。除了上述之外，在606处，方法600可以包括形成一组双端点开关器件受电性配置从相应的第一端子至一组双端点开关器件的相应第二端子电性串连。此外，在608处，方法600可以包括连接晶体管阵列的一个并联于双端点开关器件的组中的一个。这种电性并联配置可通过连接双端点开关器件的组的一个的第一端子(例如，顶部电极，底部电极)至电晶体阵列的一个的相应第一端子(例如，源极、汲极)，且连接双端点开关器件的组的一个的第二端子(例如，顶部电极，底部电极)至电晶体阵列的一个的相应第一端子(例如，源极、汲极)。此外，这双端点晶体管中的一个可以被形成为，当取消激活时，比双端点开关器件中的一个具有更高的电阻，并当被激活时，比两端点开关器件中的一个具有较低的电阻。因此，施加到所述平行电路的信号传播主要通过晶体管阵列中的一个当后者被激活的时候，并且当晶体管阵列中的一个被解除激活时主要通过双端点开关器件中的一个。
根据本题述公开的一或多个附加方面，图7示意用于形成一个1T-1DNAND阵列的示例方法700流程图。在702处，方法700可以包括形成用于晶体管阵列的通道区。在一些实施例中，通道区可以被形成于半导体衬底内。在其他实施例中，可以形成通道区的一部分或全部在半导体衬底上(例如，在垂直三维排列中)，并在其他实施例中，仍旧可以不需要半导体衬底形成通道区。通道区可以被形成以使晶体管阵列从相应源极端到相应漏极端电性串联。在704处，方法700可包括形成字线组在用于对晶体管阵列中相应的通道区之上。在706处，方法700可包括形成一组顶部电极接触在字线上，并在708处，方法700可以包括形成在晶体管阵列的相应晶体管漏极端以及相应顶部电极接触之间的通孔。
在710处，方法700可包括形成一组双端点开关器件在顶端电极接触组的相应顶部电极接触上。在712处，方法700可包括形成一组顶底电极接触在双端点开关器件的顶部上。此外，在714处，方法700可包括从相应的底部电极接触到相邻的相应顶部电极接触连接一组电性短路。在716处，方法700可以包括在最后的底部电极接触至阵列的公共漏极节点之间连接短路，其中，所述公共漏节点被共享作为晶体管阵列的最后晶体管的漏极端以及作为选择晶体管的源极端。在718处，方法700可包括连接选择晶体管的漏极到共享源极线，并且在720处，方法700可以包括从晶体管阵列的晶体管中的第一个源极至位线形成一或多个通孔。
图8示意用于实现题述公开的一或多个方面的示例性器件800的区块图。具体地，设备800可以被配置用于提供在NAND阵列中存储器单元的1T-1DNAND阵列布置，分别包括三端点晶体管的并联电路和双端点存储器器件。举例来说，器件800可至少部分地位于电子器件、存储器、存储器模块、手持式计算机，个人计算机、网络计算机或类似物中。但是应当理解的是，器件800被表示为包括功能块，其可以是表示由硬件、软件、或其组合(例如，固件)实施功能的功能块。在一些方面中，所述功能块可表示为非暂时性计算机可读媒介内。在其它方面，所述功能块可表示为暂时性计算机可读媒介。
器件800可包括包含储存操作，一旦执行过的，促进制造1T-1DNAND阵列的电子可执行部件802。电子可执行部件1002可被操作、执行或通过数据通信接口804访问。{0}数据通信接口804可包括数据总线、数据线、位线、有线或无线通信接口、网络或网络接口、或类似物，或合适的组合。{/0}在题述公开的至少一方面中，用于促进于制造1T-1DNAND阵列存储操作的子集可以包括存储在(多个)操作存储器808的计算机可执行指令或由(多个)处理器806执行以促进器件800的功能性。在另一个方面，存储操作的一或多个可以由用于执行操作的一个或多个电力、机械或电动机械方案取代，响应于由处理器方案或机械自动化方案的激活。
如所描绘的，电子可执行部件802可以包括用于形成晶体管的串联阵列的通道区域的操作810(例如，在半导体衬底中、在半导体衬底上的垂直配置中，或没有半导体衬底)，以及用于形成字线组在通道区上作为用于晶体管阵列相应的控制栅极打的操作812。此外，电子可执行部件可以包括操作814用于形成晶体管的各自一个上方的双端子开关器件的串联阵列，和操作816用于并联连接双端子开关器件中的各自一个到晶体管的各自一个。除了上述之外，电子可执行部件802可以包括用于连接平行阵列的第一端到位线的操作818，并且用于连接平行阵列的第二端到共用源极线的操作820。
为了提供所公开主题的各个方面的上下文，图9，以及下面的讨论中，旨在提供简要的、一个合适的环境一般说明其中公开主题各种方面可以被实现或处理。当用于制造或操作这种结构已在半导体结构和工艺方法的一般上下文中所描述的主题时，本领域的技术人员将理解到，本发明还可以其它结构或工艺方法的组合来实现。此外，本领域的技术人员将理解，所公开的工艺可以在处理系统或计算机处理器、单独的或结合于主计算机，其可以包括单处理器或多处理器计算机系统、小型计算设备、大型计算机，以及个人计算机、手持式计算器件(例如，PDA、智能电话、手表)、基于微处理器或可编程消耗器或工业电子设备等所实现。所说明的方面也可以被实现于，其中通过通信网络连接的远程处理器件来执行任务的分散式计算环境。然而，某些状况，如果所请求保护的创新并非全部方面可以在实施在单机电子设备，诸如存储卡、FLASH存储器模块、可移动存储器，或类似物。在分散式计算环境中，程序模块可以同于位于本地和远程存储器储存模块或器件。
图11说明根据题述公开的各方面中用于存储器单元阵列902的示例操作和控制环境900的区块图。在题述公开的至少一个方面中，存储器单元阵列902可以包括各种存储器单元技术。特别是，存储器单元阵列902可以包括诸如阻变存储器单元的双端点存储器。在各种实施例中，存储器单元阵列902可以是包括双端点存储器的NAND阵列。在至少一实施例中，存储器单元阵列902可以是具有包括1T-1D并联电路的相应存储器单元的NAND阵列，如本文所述。
列控制器906可以形成邻近于存储器单元阵列902。另外，列控制器906可以电性耦合于存储器单元阵列902的位线。列控制器906可控制相应的位线，施加适当的编程，擦除或读出电压至选定位线。
此外，操作和控制环境900可以包括行控制器904。行控制器904可形成于邻近列控制器906、且电性连接于存储器单元阵列902的字线。行控制器904可以选择具有合适选择电压的储存器单元的特定行。此外，行控制器904可以藉由施加合适的电压在选择的字线以促进编程、擦除或读出操作。
(多个)时钟源908可以提供相应的时钟脉冲以促进用于行控制904及列控制906的读，写，和程序操作的定时。(多个)时钟源908可以进一步促进字线或位线的选择以响应于由操作和控制环境900所接收的外部或内部的命令。输入/输出缓冲器912可被连接到例如通过I/O缓冲器或其他I/O通信接口的方式的计算机或其他处理设备(未示出)的外部主机器件。输入/输出缓冲器912可以被配置为接收写入数据、收到擦除指令、输出读出数据、及接收位址数据和命令数据，以及作为相应指令的地址数据。通过地址寄存器910，地址数据可以被转移至行控制器904及列控制器906。此外，输入的数据经由信号输入线传递到存储器单元阵列902，且输出数据是从经由信号输出线从存储器单元阵列902接收。输入数据可从主器件接收，且输出数据可以经由I/O缓冲器传送到主器件。
从主器件接收的命令可以被提供给命令接口914。命令接口914可以被配置为接收来自主器件的外部控制信号，并且确定数据输入到输入/输出缓冲器912为写入数据、命令或地址。输入的命令可以被转移到状态机916。
状态机916可以被配置为管理存储器单元阵列902的编成和重新编程。状态机916从主机器件经由输入/输出接口912和命令接口914接收命令，并管理读、写、擦除、数据输入、数据输出、以及与存储器单元阵列902相关联的类似功能。在一些方面中，状态机916可以发送和接收关于成功接收或执行各种命令的确认和否定确认。
为了实现读取、写入、擦除、输入、输出等的功能，状态机916可以控制(多个)时钟源908。(多个)时钟源908的控制可以造成配置为促进行控制器904和列控制器906实施特定功能的输出脉冲。输出脉冲可以通过，列控制器906，例如，或藉由行控制器904的字线被传送到选定的位线。
本公开的所说明方面也可以在分散式计算环境中被实施，其中某些任务由通过通信网络链接的远程处理器件执行。在分散式计算环境中，程序模块或储存的信息、指令、或类似物，可以位于本地或远程存储器储存器件中。
此外，可以理解，本文描述可以包括(多个)电力电路可以包括部件及合适值的电路元件，以实现(多个)题述创新的实施例。此外，可以理解的是许多各种元件可在一或多个集成电路芯片上实现。例如，在实施例中，一组的元件可以由单个的IC芯片来实现。在其他实施方案中，一或多个相应的元件被制造或在单独的IC芯片所实现的。
在图10的连接中，下面描述的系统和程序可以在硬件中实现，例如单个集成电路(IC)芯片、多个IC、专用集成电路(ASIC)、或类似物。另外，出现在各程序中的部分或全部程序方块的顺序不应该被认为是限制性的。而应当理解的是，一些程序方块可以用各种顺序来执行，而不是所有可能都在此明确说明。
参考图10，用于实现所请求保护主题各方面的合适的环境1000包括计算机1002。该计算机1202包括处理单元1004、系统存储器1006、解码器1035、以及系统总线1008。系统总线1008耦合系统部件包括但不限于，系统存储器1006到处理单元1004。该处理单元1004可以是任何各种可使用的处理器。双微处理器和其他多处理器架构也可以作为处理单元1004。
系统总线1008可以是任何若干类型的(多个)总线结构，包括存储器总线或存储器控制器、外围总线或外部总线、和/或使用任何各种可用总线体系结构的本地总线，包括但不限于、工业标准架构(ISA)、微通道架构(MSA)、扩展ISA(EISA)、智能驱动器电子(IDE)、VESA局部总线(VLB)、外围元件互连(PCI)、卡总线、通用串联总线(USB)、高级图形端口(AGP)、个人计算机存储卡国际协会总线(PCMCIA)、火线(IEEE1394)、以及小型计算机系统接口(SCSI)。
系统存储器1006包括易失性存储器1010和非易失性存储器1012。基本输入/输出系统(BIOS)，包含基本例程以在计算机1002内的元件之间传输信息，例如在启动期间，被存储在非挥发性存储器1012中。此外，根据本发明，编解码器1035可以包括至少一个编码器或解码器，其中，该至少一个编码器或解码器可以由硬件、软件、或硬件和软件组合所组成。虽然，编解码器1035被描绘为单独的元件，编解码器1035可包含非易失性存储器1012在内。通过说明的方式而非限制，非挥发性存储器1012可以包括唯读存储器(ROM)、可编程ROM(PROM)、电性可编程ROM(EPROM)、电子抹除式可复写唯读记忆体(EEPROM)或闪存存储器。易失性存储器1010，包括随机存取存储器(RAM)，其充当外部缓冲存储器。根据本发明的方面，所述易失性存储器可以储存在写操作重试逻辑(图10中未示出)等。通过说明而非限制的方式，RAM以许多形式，如静态RAM(SRAM)，动态RAM(DRAM)，同步DRAM(SDRAM)，双数据速率SDRAM(DDRSDRAM)，和增强型SDRAM(ESDRAM)。
计算机1002还可以包括可移除/不可移除、挥发性/非挥发性计算机存储媒介。举例而言，图9示意碟盘存储1014。磁盘存储1014包括，但不限于，诸如磁盘驱动器，固态盘(SSD)、软盘驱动器，磁带驱动器，Jaz驱动器，Zip驱动器，LS-100驱动器，闪存卡，或记忆棒的设备。此外，碟盘储存1014可包括储存媒介单独或组合于其他储存媒介，包括但不限于，例如紧凑碟盘ROM器件(CD-ROM)、CD可记录驱动器(CD-R驱动器)、CD可重写驱动器(CD-RW驱动器)或数字多功能碟盘ROM驱动器(DVD-ROM)的光学盘驱动器。为促进碟盘存储设备1014连接到系统总线1008，可移动或不可移动接口典型地被使用，诸如接口1016。可以理解，存储设备1014可以存储相关用户的信息。这样的信息可以被储存在或提供到服务器或用户器件上运行的应用程序。在实施例中，用户可被通知(例如，透过输出(多个)器件1036)的信息的类型被储存到碟盘储存1014和/或发送到服务器或应用程序。可提供的机会给用户以选择加入或选择退出具有收集和/或共享于服务器或应用程序(例如，透过从输入器件1028的输入方式)这样的信息。
应当理解的是，图10描述的软件，其作为在用户和在合适的操作环境1000中描述的基本计算机资源之间的中介。这样的软件包括操作系统1018。操作系统1018，其可以存储在碟盘存储1014，其作用是控制和分配计算机系统1002的资源。应用程序1020藉由操作系统1018利用通过诸如启动/关闭异动表及类似物的程序模块1024及程序数据1026，储存在系统存储器1006或碟盘储存1014。应当理解，所要求保护的主题可以用各种操作系统或操作系统的组合来实现。
通过(多个)输入器件1028，用户输入命令或信息至计算机1002。输入器件1028包括，但不限于，指向器件例如鼠标、轨迹球、感应笔、触摸垫、键盘、话筒、操纵杆、游戏手把、卫星天线、扫描器、TV调节卡、数码相机、数码摄像机、网络摄像头等等。这些和其他输入器件经由(多个)接口端口1030通过系统总线1008连接到处理单元1004。接口端口1030包括，例如，串联端口、并联端口、游戏端口，以及通用串联总线(USB)。(多个)输出器件1036使用一些相同类型的端口作为(多个)输入器件1028。因此，举例而言，USB端口可以用来提供输入到计算机1002，并从计算机1002输出信息至输出器件1036。输出适配器1034被提供以说明有一些输出设备1036像是监视器，扬声器，和打印机以及需要特殊适配器的其他输出设备1036。输出适配器1034包括，通过举例说明的方式而不是限制，提供输出设备1036和系统总线1008之间的连接的方案的视频和声音卡。应当注意的是，其他设备和/或设备的系统提供诸如(多个)远程计算机1038输入和输出能力。
计算机1002可以在网络环境中操作使用逻辑连接至一或多个远程计算机，如(多个)远程计算机1038。(多个)远程计算机1038可以是个人计算机、服务器、路由器、网络PC、工作站、基于微处理器的电器、对等器件、智能电话、平板电脑、或其他网络节点，并且通常包括许多元件关联于计算机1002的描述。出于简洁的目的，仅具有(多个)远程计算机1038的存储器储存器件1040被示意。(多个)远程计算机1038通过网络接口1042逻辑地连接到计算机1002，然后经由(多个)通信连接1044相连。网络接口1042包括有线和/或无线通信网络，例如局域网络(LAN)和广域网络(WAN)和蜂巢网络。LAN技术包括光纤分散式数据接口(FDDI)、铜分散式数据接口(CDDI)、以太网、令牌环(TokenRing)及类似物。WAN技术包括，但不限于，点对点链路、电路交换网例如综合业务数字网(ISDN)及其变体、分组交换网络，以及数字用户线(DSL)。
(多个)通信连接1044指的是硬件/软件将网络接口1042连接到总线1008。当通信连接1044被示意以清楚说明内部计算机1002时，其也可以对于计算机1002是外部。用于连接到网络接口1042的硬件/必要的软件包括，只作示例，内部和外部技术，诸如，数据机，包括常规电话级数据机、电缆数据机和DSL数据机，ISDN适配器，以及有线和无线以太网卡，集线器和路由器。
如本文中所使用的，术语“元件”、“系统”、“结构”和其类似物，乃意在指向计算机或电子相关的实体、或硬件、硬件和软件的组合、软件(例如，执行中的)、或固件。例如，元件可以是一或多个晶体管、存储器单元、晶体管或存储器单元的配置、闸极阵列、可编程闸极阵列、专用集成电路、控制器、处理器、在运行处理器的进程，对象，可执行、程序或应用程序访问或接口于半导体存储器、计算机、或类似物、或其合适的组合。该元件可以包括可擦除编程(例如程序指令至少部份储存于可擦除存储器)或硬编程(例如，程序指令在制造时烧入不可擦除存储器)。
通过说明的方式，从存储器和处理器同时执行的程序可以是元件。如另一个示例，体系架构可包括电子硬件(例如，并联或串联晶体管)、处理指令和处理器的配置中，以适合的电子硬件的配置的方式而实现的处理的指令。另外，体系结构可以包括单个部件(例如，晶体管，闸极阵列，...)或元件的配置(例如，晶体管的并联或串联配置、连接程序电路的闸极阵列、电性接地、输入信号线和输出信号线，等等)。系统可以包括一或多个部件，以及一或多个体系结构。示例性系统可以包括跨过输入/输出线且通过栅晶体管的切换块体系结构，以及(多个)动力源、(多个)信号产生器、(多个)通信总线、控制器、I/O接口、地址寄存器、等等。应当理解的，在所预期的定义一些重叠，以及体系结构或系统可以是独立的部件，或另一结构的元件，系统等。
除了上述之外，所公开主题可以被实现为方法、设备、或使用通常制造的制造产物、对于产生硬体的编程或工程技术、固件、或任何其合适组合，以控制实现公开主题的电子器件。其中本文中使用的术语“设备”和“制品”意在包含电子器件、半导体器件、计算机、或可从任何计算机可读设备、载体、或媒介访问的计算机程序。计算机可读媒介可包括硬件媒介或软件媒介。此外，该媒介可以包括非临时性媒介媒介或传输媒介。在实施例中，非短暂性媒介可以包括计算机可读的硬件媒介。计算机可读硬件媒介的具体示例可包括但不限于：磁储存器件(例如，硬盘，软盘，磁条...)，光盘(例如，压缩光盘(CD)，数字多功能盘(DVD)...)，智能卡，和快闪存储器器件(例如，卡，棒，键驱动...)。计算机可读传输媒介可包括载波，或类似物。当然，本领域的技术人员将认识到做出许多修改而不会偏离所公开的主题的范围或精神。
以上所描述的包括题述创新的示例。其是，当然，为了描述题述创新，不可能描述元件或方法的每个可想到的组合，但本领域的普通技术人员可认识到，许多进一步的组合和题述创新的排列是可能的。因此，所公开的主题旨在涵盖落入本公开的精神和范围内的所有此类更改、修改和变化。此外，就术语“包括”的范围内，“包括”，“具有”或“具有”及其变体被用于在不论是详细描述或权利要求书中来说，此术语旨在是包容性的以类似于的方式术语“包括”作为在权利要求中用作连接词的“包括”时所解读的。
此外，单词“示例性”在本文中用于表示用作示例、实例或说明。本文中描述为“示范性”的任何方面或设计并不一定要被解释为优于或胜过其他方面或设计。而是，词语示例性的使用旨在以具体方式呈现概念。如本申请中使用的，术语“或”意在表示包括性的“或”而不是排他性的“或”。也就是说，除非另有指定，或从上下文清楚可见，“X使用A或B”旨在表示任何自然的包括性排列。也就是说，如果X使用A；X使用B；或X同时采用A和B，则“X采用A或B”在任何上述实例都能满足。此外，冠词“一”和“一个”用在本申请和所附权利要求书一般应被解释为表示“一或多个”，除非另有指定或从上下文中明确得知其针对于单数形式。
此外，详细说明中的一些部分已被呈现在电子存储器内的数据位元的演算法或程序操作。这些程序描述或表示的机构被本领域所能认知，以有效地传达他们的工作内容给其他同样熟练者。在此处一种程序，一般地，设想为导致期望的结果的行为的自相容序列。该行为是那些需要物理量的物理操纵。典型地，尽管非必要，这些量采用能够被存储、传输、组合、比较、和/或以其他方式操纵的电和/或磁信号的形式。
已经证明，主要出于公共使用的原因，将这些信号意指为位元、值、元素、符号、字符、术语、数字、或类似物。然而，应当记住，所有这些和类似的术语都将与恰当的物理量相关联并且仅仅是应用于这些量的方便的标签。除非特别声明，否则或从前面的讨论中很明显地，应该理解，在本公开的整体主题中，利用诸如处理，计算，复制，模仿，确定、或发送，以及类似的术语的讨论内容，指的是处理系统的动作和程序，和/或类似的消耗或工业电子器件或机器，以操作或转换信息或在电路中呈现信号的物理(电性或电子)量、寄存器或(多个)电子器件的存储器，进入其它在机器或计算机系统存储器或寄存器或其他这种信息储存、传送和/或显示器件内近似地表现为物理量的数据或信号。
在关于由上述元件、系统架构、电路、程序及类似物所执行的各种功能等，用于描述这些构件的术语(包括提及的“手段”)都旨在对应于，除非特别指出，任何执行描述构件特定功能的所述构件(例如，功能性等价物)，即使在结构上不等效于所公开的结构，其进行此处所说明实施例方面的功能。另外，虽然特定特征可能已经仅仅被相对于数个实例中之一所公开，这些特征可以与其他实例的一或多个其它特征组合，作为任何给定或特定的应用所可能期望和有利的。应理解的，实施例包括系统，以及具有用于执行的动作和/或各种程序的事件的计算机可执行指令的计算机可读媒介。

Claims (20)

1.一种存储器器件，包括：
存储器单元阵列，其包括：
晶体管元件阵列；以及
双端子多状态元件阵列，其中：
该存储器单元阵列被排列为从该存储器单元的各自一个的各个第一端子电气串联到该存储器单元的各自一个的各个第二端子；并且进一步地，其中：
该晶体管元件阵列的晶体管元件以并联方式与该双端子多状态元件阵列的双端子多状态元件电气连接；
响应于该晶体管元件被激活，施加到该存储器单元阵列的信号主要经由该晶体管元件通过该至少一个存储器单元而传播；以及
响应于该晶体管元件被去激活，该信号主要经由该双端子多状态元件通过该至少一个存储器单元而传播。
2.如权利要求1所述的存储器，其中，该存储器单元阵列的各个存储器单元被排列为电气串联。
3.如权利要求1所述的存储器，其中，该晶体管元件是具有至少三个端子的半导体晶体管。
4.如权利要求3所述的存储器，其中，该半导体晶体管至少部分形成在该存储器的衬底中。
5.如权利要求3所述的存储器，其中，该半导体晶体管垂直地形成在该存储器器件中并且本质上与该存储器器件的基底垂直。
6.如权利要求1所述的存储器，其中，该双端子多状态元件是非易失阻变器件。
7.如权利要求1所述的存储器，其中，该双端子多状态元件是电阻存储器、铁磁存储器、相变存储器、磁阻存储器、有机存储器、或导电桥接存储器。
8.如权利要求1所述的存储器，其进一步包括衬底和栅极氧化物，其中，该存储器单元的各自一个包括该晶体管元件阵列的各自一个，其具有形成在该衬底内的各个信道区域以及具有形成在该栅极氧化物上方的各个栅极。
9.如权利要求8所述的存储器，其中，该各个栅极作为用于该存储器单元阵列的字线组中的各自一个。
10.如权利要求8所述的存储器，其中，该存储器单元的各自一个包括该双端子多状态元件阵列的各自一个。
11.如权利要求10所述的存储器，其中，该双端子多状态元件阵列的各自一个为：
排列成分别与该组晶体管的各自一个电气串联；以及
形成在该存储器的衬底上方以及在该晶体管元件阵列的各自一个上方。
12.如权利要求10所述的存储器，其中，该晶体管元件阵列排列为从源极电气串联到漏极。
13.如权利要求12所述的存储器，其中，该双端子多状态元件阵列分别排列为电气串联，其中，该双端子多状态元件阵列的各自一个与该晶体管阵列的各自一个电器并联。
14.如权利要求1所述的存储器，还包括：
电气短路，其连接该双端子多状态元件的第一电极到该晶体管元件的第一节点；以及
第二电气短路，其连接该双端子多状态元件的第二电极到该晶体管元件的第二个节点。
15.如权利要求1所述的存储器，还包括：
位线接触，其连接到该存储器单元阵列的第一端以用于供电该存储器单元阵列；以及
共源极线，其连接到该存储器单元阵列的第二端和该存储器的该存储器单元的第二阵列的第一端，并且被配置成便于选择或取消选择用于存储器操作的该存储器单元阵列或该存储器单元的第二阵列。
16.一种制造存储器的方法，其包括：
形成用于晶体管阵列的信道区域，该信道区域将晶体管阵列排列为从源极电气串联到漏极；
形成用于存储器的字线组，其作为该晶体管阵列中的各自一个的各个控制栅极；
形成双端子切换器件组，其排列为从该双端子切换器件组的各个第一端子电气串联到该双端子切换器件组的各个第二端子；以及
以并联方式将该双端子切换器件组的一个连接到该晶体管阵列的一个。
17.如权利要求16所述的方法，还包括：
将由该晶体管阵列的一个的源极和该双端子切换器件组的一个的第一端子所共享的共同节点连接到位线，该位线被配置为施加用于存储器单元阵列的电力，该存储器单元阵列包括晶体管阵列和该双端子切换器件组；以及
将由该晶体管阵列的第二个的漏极和该双端子切换器件组的第二个的第二端子所共享的共同节点连接到源极线，该源极线被配置为激活或去激活用于存储器操作的该存储器单元阵列。
18.如权利要求16所述的方法，其中，将该晶体管阵列排列为电气串联还包括形成用于该晶体管阵列的逻辑NAND布局，并且进一步地，其中，形成该双端子切换器件组还包括形成结合该晶体管阵列的各个阻变存储器器件的阵列，以形成1晶体管-1电阻器的NAND存储器。
19.一种电子器件，其包括：
存储器，其配置为藉由执行存储器操作而储存或读出数据；以及
存储器控制器，其通信地连接到该存储器并且被配置为实现相对于与该电子器件相关联的存储器单元阵列的存储器操作，该存储器单元阵列包括晶体管元件阵列和多状态阻变元件的阵列，其中：
该存储器单元阵列从该存储器单元的各自一个的各个第一端子电气串联到该存储器单元的各自一个的各个第二端子；
该存储器单元阵列的存储器单元包括该晶体管元件阵列的晶体管元件，其以并联方式与该多状态阻变元件阵列的多状态阻变元件电气连接；
该多状态阻变元件响应于该晶体管元件被激活而被禁止执行该存储器操作；以及
该多状态阻变元件响应于该晶体管元件被去激活而被使能执行该存储器操作。
20.如权利要求19的电子器件，其中，该存储器操作是读操作、写操作、或擦除操作，并且进一步地，其中，该存储器控制器被配置为分别选择并施加读信号、写信号、或擦除信号到该存储器单元，以便于该读操作、写操作、或擦除操作分别在该多状态切换元件上的执行，以响应于该多状态开关元件为了存储器操作而被使能。
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