CN105244058B - 使用选择器器件保持特性的非易失性存储器器件感测方法 - Google Patents

使用选择器器件保持特性的非易失性存储器器件感测方法 Download PDF

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Abstract

本文提供一种对于非易失性电阻型存储器的改进感测方法，以实现更高的感测容限。该感测方法可以放大在该电阻型存储器内的易失性选择器器件的电流‑电压特性。所公开的感测方法可以包括用激活电压来激活该选择器器件，然后将该激活电压降低至保持电压，在该保持电压处该选择器器件对于断态存储单元仍然使其失活，但对于通态存储单元仍然让其激活。因此，可以在电阻型存储器的感测方法中应用该选择器器件的极高的通断比特性，从而实现之前对于非易失性存储器无法实现的感测容限。

Description

使用选择器器件保持特性的非易失性存储器器件感测方法
相关申请的交叉引用
本申请主张于2015年6月5日提交的题为“使用选择器器件保持特性的电阻型存储器器件的感测方法”的美国临时专利申请No.62/171,728的优先权，以及于2014年7月7日提交的题为“场辅助超线性阈值法(Field Assisted Superlinear Threshold)”的美国临时专利申请No.62/012,660的优先权，并且出于所有目的，该两案全部内容以引用的方式并入本申请中。
技术领域
本发明总体上涉及电子存储器，例如，本发明描述了使用电阻型存储器的选择器器件的保持特性的非易失性电阻型存储器的感测方法。
背景技术
双端存储器是近来集成电路技术领域中的一个创新。双端存储器技术是相对于栅极控制存储器而言的。在栅极控制存储器中，两个端子之间的导电性通过第三端子调控，该第三端子被称为栅极端子(gate terminal)。双端存储器器件在结构和功能上与三端子器件不同。例如，一些双端器件可以被构造成在一对导电触点之间，不同于具有与一组导电端子相邻的第三端子。不同于通过施加给第三端子的刺激来操作，该双端存储器件可以通过在一对导电触点的一个或在两个导电触点上施加刺激来控制。本发明的发明者还了解许多双端存储技术，例如，相变存储器、磁阻存储器等等。
一种具有优良的物理特性的双端存储器是电阻型存储器。然而，许多电阻型存储技术还处于研发阶段，本发明的受让人展示了许多电阻型存储器的技术概念，并且这些技术概念仍然处于证实或证伪相关理论的一个或多个阶段。即便如此，电阻型存储器技术具有本质上优于与之相竞争的半导体电子工业中的其它技术的前景。
随着电阻型存储器技术的模型被测试并得到测试结果，这些测试结果被大胆地推广到由电阻型存储器代替传统存储器的存储器器件中。例如，本发明的受让人进行了与包括电阻型存储器代替互补金属氧化物半导体(CMOS)或NOR存储器的存储器阵列的软件模型相关的研究。软件项目建议双端阵列可以为电子器件带来显著的好处。这些好处包括减少的功率消耗，更高的存储密度，改进的技术结点或提高的性能等等。鉴于以上所述，发明人致力于发现双端存储器可以为电子器件带来实际的好处的发明。
发明内容
以下给出本说明书的简要概述来提供本发明一些方面的基本理解。本发明内容并不是对于本说明书的广泛综述。既不是为了说明本发明的关键或重要元素，也不是为了列出本说明书任何特定实施例的范围和任何权利要求的范围。其目的是为了以简要形式给出本发明的一些概念来作为将要给出的详细说明的前序。
在各个实施例中，本发明提供一种对于非易失性电阻型存储器进行感测来实现高的感测范围的方法。该感测方法可以放大在易失性存储器内的选择器器件的电流电压(I-V)特性。例如，在一个或多个实施例中，该感测方法可以包括使用激活电压来激活该选择器器件，然后将该激活电压降低到一个保持电压，在该保持电压下该选择器器件使断态存储单元失活，但是仍使通态存储单元保持活性。因此，可以利用该选择器器件的极高的通断比(on-off ratio)特性来感测电阻型存储器，从而提供以前对于非易失性存储器无法实现的感测范围。
一种对于在与易失性选择器件电串联的非易失性存储器中的数据的感测方法，包括：在该非易失性存储器的第一电极与第二电极之间施加第一电压，该第一电压的量值大于该易失性选择器件的激活量值，从而将该易失性选择器件从高选择电阻切换到低选择电阻；在该第一电极与该第二电极之间施加第二电压，该第二电压具有第二量值，该第二量值小于该易失性选择器件的激活量值；以及响应于该非易失性存储器来确定由该非易失性存储器存储的数据值。
在另一个实施例中，提供一种对于一晶体管多电阻器(1TnR)阵列的读取方法。该方法包括对1TnR存储单元阵列的非目标位线施加干扰抑制电压，以及对该1TnR存储单元阵列的非目标字线施加第二干扰抑制电压。另外，该方法可以包括在该1TnR电阻型存储单元阵列的目标位线与目标字线之间施加激活电压，该目标位线和目标字线分别连接到目标存储单元。除以上内容以外，该方法可以包括在该目标位线与该目标字线之间施加保持电压，该保持电压的量值小于激活电压，以及响应于施加该保持电压来测量通过该目标存储单元的读取电流值。
以下描述和附图将阐述本发明的某些方面。但是，这些方面仅用来指示可以应用本发明原理的多种方式中的一些方式。从结合附图做出的以下详细描述中，本发明的其他优势和新颖特征会变得一目了然。
附图说明
参照附图对本发明的各个方面和特点进行了描述，其中，在整个说明书中类似的附图标记用于指代类似的元件。在本说明书中详细地描述许多具体的细节是为了提供对本发明的全面理解。然而，应当理解，本发明特定的方向可以在没有这些细节的情况下，或者可以与其它的方法、部件、材料等相结合来实施。在其他例子中，公知的结构和器件以方块图示出以便于描述本发明。
图1是描绘了根据一个或多个所公开实施例的实例存储单元阵列和目标感测操作的示意图；
图2示出了另一个实施例中的所公开的感测操作的实例感测信号的示意图；
图3示出了根据多个实施例的包括选择器器件的实例非易失性电阻型存储单元的方块图；
图4描绘了包括选择器器件的非易失性电阻型存储器的实例I-V响应的示意图；
图5示出了在一个或多个实施例中的示例性的与非易失性电阻型存储器结合的选择器的实例保持特性的示意图；
图6描绘了在另外的实施例中使用选择器器件保持特性感测存储单元的示例性方法的流程图；
图7描绘了根据额外实施例的感测1TnR存储单元阵列的实例方法的流程图；
图8是示出根据其他实施例的感测1TnR存储单元阵列时增强感测容限(sensingmargin)的实例方法的流程图；
图9描绘了根据所公开的实施例的存储器器件的实例操作和控制环境的方块图；
图10示出了能够与其他各个实施例结合的示例性操作环境的方块图。
具体实施方式
本发明的实施例涉及对包括选择器器件的双端存储器件的改进的感测方法。所公开的感测技术可以放大在该双端选择器器件内的选择器器件的特性以完成上述改进的感测方法。例如，可以实现大大改进的感测容限。同时，改进的感测容限可以缓解漏电流对交叉点阵列的影响，有利于实现更大或更高密度的存储器阵列，更大的操作带宽(例如，同时读取或写入更大数量的存储单元的能力)，以及其他益处。
如在本文中所实施，选择器器件可以是与非易失性存储单元电串联的易失性开关组件。此外，该选择器器件通常具有大的通态电流(例如，当选择器器件具有低电阻时)与断态电流(例如，当选择器器件具有高电阻时)之比。该通态电流与断态电流之比在本文中也被称为通/断电流比。作为一个说明性实例，该选择器器件可以是本发明申请的当前受让人开发的FASTTM选择器，尽管其它选择器器件(例如，Ovonic开关、金属绝缘体相变(MIT)，MOTT绝缘体等)可以与一个或多个实施例等结合使用。
在另外的实施例中，可以通过使用激活电压激活目标存储单元来实现改进的感测方法，该激活电压具有足以使得目标存储单元的选择器器件进入低选择器电阻状态的量值。在激活期之后，施加保持电压，其量值小于激活电压的量值。另外，该保持电压可以被选择为响应于非易失性存储器器件处于高存储器电阻状态而使得该选择器器件进入高选择器电阻状态，并且响应于非易失性存储器器件处于低存储器电阻状态而使得该选择器器件仍保持在低选择器电阻状态。因此，在该保持电压处，该目标存储单元的通/断电流比通过该选择器器件驱动而不是通过非易失性存储器器件来驱动。因为该选择器器件可以具有比非易失性存储器器件大得多的通/断电流比，在该保持电压处的感测促成了对目标存储单元的改进的感测容限。
以下将更详细但简要地描述了感测操作和改进的感测容限：响应于该激活电压和该选择器器件处于低选择器电阻状态，通过该目标存储单元的非易失性存储器器件的存储器电阻来确定通过目标存储单元的电流。例如，响应于该非易失性存储器件具有低存储器电阻，在该目标存储单元处的电流将是相对较高量级的电流，并且，响应于该非易失性存储器器件具有高存储电阻，在该目标存储单元处的电流将是相对较低量值的电流。感测容限(sensing margin)通常由目标单元的通/断电流比决定(至少在单个存储单元的层次上)，并且非易失性存储器件通常具有约10E3至约10E6的通/断电流比。因此，当该非易失性存储器件确定该目标单元的通/断电流比时，感测容限受限于该10E3至10E6的比率。然而，相反，当该激活电压被减小到该保持电压时，选择器器件可以决定目标单元的通/断电流比。另外，该选择器器件可以具有约10E9至约10E12范围内的通/断电流比，相对于非易失性存储器器件决定目标单元的通/断电流比时，实现大得多的感测容限。
本发明涉及存储单元阵列的改进的感测方法，其中，该阵列的各个存储单元包括选择器器件和双端存储器件。更加全面地参照所公开的实施例，双端存储单元可以包括电阻技术，例如电阻型开关双端存储单元。如在本文中所应用，电阻型开关双端存储单元(也被称为电阻型开关存储单元或电阻型开关存储器)包括电路组件，该电路组件具有一对导电触点和导电触点之间的活化区域。在电阻型开关存储器的背景下，该双端存储器器件的活化区域表现出多个稳定或半稳定的电阻状态，每个电阻状态具有独特的电阻。并且，可以响应于施加到该等导电触点处的适宜的电信号来形成或激活该多个状态的各个状态。这些电信号可以被选择为具有适宜的特性，例如，电压值或电流值、电压或电流的极性、场强、场极性等，或者它们的合适的组合。电阻型开关双端存储器器件的实例可以包括(但并非详尽的)电阻型随机存取存储器(RRAM)、相变RAM(PCRAM)和磁性RAM(MRAM)。
除了以上所述，本发明的实施例提供了一种能够与非易失性双端存储器器件集成的易失性选择器器件。该选择器器件和非易失性存储器器件可以具有不同的取向，但是通常被构造为电串联。在多个实施例中，该易失性选择器器件或非易失性存储单元可以是基于导电丝的器件。基于导电丝的器件的一个实例可以包括：导电层，例如，金属、含有掺杂p型(或n型)硅(Si)的层(例如，p型或n型多晶硅或p型或n型多晶SiGe等)、电阻开关层(RSL)和能够被离子化的活性金属层。在适宜的条件下，该活性金属层可以向该RSL提供形成导电丝的离子。在此类实施例中，导电丝(例如，由离子形成的导电丝)可以实现通过RSL的至少一个子集的导电性，并且基于导电丝的电阻可以被确定，例如，通过导电丝与导电层之间的隧穿电阻来确定。
在本发明的存储单元的各个实施例中，含有p型或n型Si的层可以包括p型或n型多晶、p型或n型多晶SiGe等。RSL(在相关技术领域中其也被称为电阻型开关介质(RSM))可以包括，例如，未掺杂非晶硅层、具有本征特性的半导体层、Si低价氧化物层(例如，SiOX，其中x的值在0.1到2之间)等等。适宜于RSL的材料的其他实例可以包括SiXGeYOZ(其中，X、Y和Z表示各个适宜的正值)、硅氧化物(例如，SiON，其中N是适宜的正值)，非晶Si(a-Si)、非晶SiGe(a-SiGe)、TaOB(其中B是适宜的正值)、HfOC(其中，C是适宜的正值)、TiOD(其中，D为适宜的值)、Al2OE(其中，E是适宜的正值)等等，或者它们的适宜的组合。
在一些实施例中，被用作非易失性存储器件的一部分的RSL可以包括在该RSL内部的若干个材料孔隙或缺陷以捕获粒子(至少在低压处)。这些被捕获的粒子可以在没有外部刺激(例如，电源)的情况下使非易失性存储器器件保持在低电阻状态，从而实现非易失性操作。在其他实施例中，易失性选择器器件采用的RSL可以具有非常少的材料孔隙或缺陷。因此，该选择器器件具有较小或没有能力去捕获粒子。因此，该选择器器件可以响应于适宜的外部刺激而形成导电丝，并且在没有外部刺激的情况下，导电丝粒子在RSL内部或外部自由扩散和漂移，从而使导电丝变形。注意，该选择器器件的RSL和导电丝可以具有与非易失性存储器器件的导电丝和RSL不同的电学特性。例如，该选择器器件的RSL可以具有更高的材料电阻，并且可以具有更高的通/断电流比等等。
基于导电丝的存储单元的活性金属层可以包含：银(Ag)、金(Au)、钛(Ti)、氮化钛(TiN)或其它适宜的钛化合物、镍(Ni)、Cu(铜)、铝(Al)、铬(Cr)、钽(Ta)、铁(Fe)、锰(Mn)、钨(W)、钒(V)、钴(Co)、铂(Pt)、铪(Hf)和钯(Pd)等等。在本发明的一些方面，其他适宜的导电材料和前述或相似材料的化合物、合金或组合可以被用作活性金属层。本发明实施例的与前述实例类似的一些细节可以在以下授权给本专利申请的发明人的美国专利申请中找到：于2007年10月19日提交的申请序列号11/875,541、于2009年10月8日提交的申请序列号12/575,921；以及以下转让给本专利申请受让人的美国专利申请：于2014年12月31日提交的申请序列号14/588,185。出于所述目的，前述专利申请中的每一个通过引用的方式被全文并入本文中。
导电丝选择器器件可以在没有适宜的外部刺激的情况下表现出第一状态(例如，第一电阻或其它适宜的可测量特性)。该刺激可以具有一定的阈值或阈值范围，使得当施加该刺激时诱导该导电丝选择器器件从第一状态变化为第二状态。响应于该刺激下降到阈值(或阈值范围)以下，该导电丝选择器器件回到第一状态。在一些所公开的实施例中，基于导电丝的选择器设备可以以双极的方式操作，响应于不同的极性(或方向、能量流、能量源朝向等)的外部刺激而行为不同。如示例性的实例所示，响应于第一极性刺激超过第一阈值电压(或一系列电压)，该导电丝选择器器件可以从第一状态变为第二状态。另外，响应于第二极性刺激超过第二阈值电压(或多个电压)，该导电丝选择器器件可以从第一状态变为第三状态。在一些实施例中，该第三状态可以与第一状态大体相同，即具有相同或相近的可测量的区别特性(例如，导电性等等)，具有相同或相近的阈值刺激量值(尽管极性或方向相反)等等。在其他一些实施例中，该第三状态可以与第二状态不同，不论是在可测量特性方面(例如与正向极性相比，响应于与正向极性相反的反向极性的不同的导电性值)还是在与脱离第一状态的转换相关的阈值刺激方面(例如，与过渡到第三状态所需的负电压的量值相比，转换到第二状态需要不同量值的正电压)。
在一些实施例中，通过实例公开了基于导电丝的选择器器件可以响应于适宜的外部刺激形成穿过电阻相对较高部分的导电路径或导电丝。该外部刺激可以导致在活性金属层中的金属粒子在该导电丝选择器器件的RSL层中迁移(或在RSL层中离子化)。如上所述，该RSL可以被选择为对于易失性导电丝开关器件具有相对少的物理缺陷位点，使得在RSL中实现金属粒子相对好的移动性。因此，在相关的阈值刺激之下(或小于阈值的范围)，金属粒子可以在RSL内分散以防止形成穿过RSL的足够的导电路径通过RSL以至于降低与第一状态相关的高电阻。在该阈值之上，该外部刺激可以维持金属粒子充分地形成以提供导电路径，实现相对较低电阻的第二状态。在双极性的背景下，模拟机制可以控制第三状态的操作。
对于基于导电丝的非易失性存储单元而言，RSL可以被选择为其中具有足够多的物理缺陷位点，以在没有适宜的外部刺激的情况下捕获粒子，减少粒子移动性，例如漂移或扩散。响应于施加给存储单元的适宜的编程电压，形成穿过该RSL的导电路径或导电丝。具体地，在施加该编程偏置电压后，从活性金属层产生金属离子并且迁移到RSL层中。更具体地，金属离子移动到在RSL层的孔隙或缺陷位点中。在一些实施例中，在移除该偏置电压后，金属离子变为中性的粒子并且仍被捕获在RSL层的孔隙或缺陷中。当足够的粒子被捕获，就形成了导电丝。并且存储单元从相对高的电阻状态切换到相对低的电阻状态。更具体地，被捕获的金属粒子提供通过RSL层的导电路径或导电细丝，并且该电阻通常由穿过RSL层的隧穿电阻来确定。在一些电阻型开关器件中，可以实施擦除过程来使导电丝至少部分地变形，使得该存储单元从低电阻状态回到高电阻状态。更具体地，在施加擦除偏置电压后，在RSL的孔隙或缺陷中被捕获的金属粒子开始移动并且朝活性金属层迁移回来。在存储器的背景下，这种状态的改变可以与二进制位的各个状态相关。对于多个存储单元的阵列而言，存储单元的字、位、页、块等等可以被编程或擦除以表示二进制信息的0或1，并且通过保持这些状态不随着时间发生变化，有效地存储二进制信息。在各个实施例中，多级信息(例如多个位)可以被存储在此类存储单元中。
应当理解本文中的各个实施例可以使用具有不同物理特性的多种存储单元技术。例如，不同的电阻型开关存储单元技术可以具有不同的离散的可编程电阻、不同的相关的编程/擦除电压，以及其它不同的特性。例如，本发明的各个实施例可以使用双极开关器件，其表现出对于第一极性的电学信号的第一开关响应(例如，编程到一系列编程状态中的一个)以及对于具有第二极性的电信号的第二开关响应。例如，双极开关器件是相对于单极器件而言的，该单极器件响应于具有相同极性和不同量值的电信号表现出第一开关响应(例如，编程)和第二开关响应(例如，擦除)。
在本文中的各个方面和实施例中没有规定任何特定的存储单元技术或编程/擦除电压的情况下，正如本领域内的普通技术人员或在本文所提供的背景下所知道的那样，意图这些方面和实施例包括任何适宜的存储单元技术，并且适宜于这种技术的编程/擦除电压来操作。应当进一步进解，本领域普通技术人员知道，替代使用不同的存储单元技术需要对电路进行修改或者改变操作信号的水平。包括替代的存储单元技术或信号水平的变化的实施例被认为在本发明的范围内。
除了电阻型存储器以外，本发明的发明人还熟知其它非易失性双端存储器的结构。例如，铁电随机存取存储器(RAM)是一个实例。其它的实例包括磁阻RAM、有机RAM、相变RAM和导电桥RAM等等。双端存储技术具有不同的优点和缺点，并且在优点与缺点之间进行取舍是常见的。尽管电阻型开关存储技术在本文中所公开的许多个实施例中涉及，本领域的普通技术人员可以在所公开的其它一些实施例中使用其他的双端存储技术。
现在参照附图，图1示出根据各公开的实施例的双端存储单元108的示例交叉点阵列的示意图。图1的交叉点阵列为一个晶体管、多个电阻器(1TnR，其中n为适合的正数)的存储器阵列100。图中每根位线102和字线104通过单个位线晶体管102A或字线晶体管104A分别激活并且连接到多个存储单元。由于单个晶体管激活或失活多个存储单元108，1TnR阵列100在1TnR阵列100的位线102和字线104之间可能具有漏电流。为了说明起见，通过连接到单根位线102的每个存储单元108来观察施加到该位线102的信号，这可能导致与该位线102上的存储单元108连接的每根字线104上的漏电流。此外，该位线102与相邻位线102之间的电容耦合可能在该相邻位线上感应出电压，导致额外的漏电流穿过这些相邻位线上的存储单元。为了减少1TnR阵列100中的漏电流，每个存储单元108除了非易失性存储器件之外，还能够包括选择器器件，该选择器器件被配置为将漏电流抑制到非常小的量值(例如参见如下图3)。
可以根据各种电子布局方案来构建1TnR阵列100。在某些实施例中，位线102可以连接到第一数量n个存储单元，而字线104可以连接到第二数量m个存储单元，其中m也为适合的正数。在至少一个实施例中，n＝m，而本发明公开内容不限于此并且在各实施例中n和m可以是不同的整数值。
1TnR阵列100示出与阵列操作相关的多个目标单元106。在1TnR阵列100中示出三个目标单元106，然而应理解可以选择其他数量的目标单元106用于阵列操作。位线A、B以及C为用于阵列操作所选择的位线，并且激活它们各自的位线晶体管102A。将适合的操作信号施加到所选择的位线A、B以及C，该操作信号可以包括读取信号、写入信号、擦除信号或类似信号。在某些实施例中，未被选择的位线102的子集(用与它们各自的位线晶体管102A相邻的抑制信号IV所示出)可以具有用于阵列操作所施加的抑制信号。这可以对与所选择的位线A、B以及C之一紧邻的(或与所选择的位线A、B以及C之一相距小于正整数x根位线的)未被选择位线102实施。在一个或多个实施例中，可以选择抑制信号以通过所选择的位线A、B以及C减少在相邻位线上感应的电容耦合电压。
连接到目标单元106的字线104接地，产生与施加给目标单元106的操作信号相等的电压。操作信号电压导致穿过目标单元106的各电流通路，通过沿所选择的位线A、B以及C和接地字线104的虚线所示。抑制信号IV可另外被施加到没有与目标单元106连接的字线104。这可以促成在未被选择位线102和未被选择字线104之间的低电压(例如随着来自相邻位线的电容耦合电压改变)，为1TnR阵列100降低阵列操作的功率消耗。
在各公开的实施例中，该阵列操作可以为感测操作。例如，阵列操作可以为改进的感测操作，对于存储器阵列(例如1TnR阵列100)中的存储单元108的读取操作提高感测容限。通过放大各存储单元108所采用的选择器器件的特性，可以至少部分地实现改进的感测容限。尽管在本说明书中关于单个目标存储单元经常描述感测信号，应理解的是，本公开的实施例可以用多个目标单元(例如目标单元106或存储器阵列的目标单元的其它子集)实现。
图2示出在一个或多个实施例中，对于图1的1TnR阵列100所公开的感测操作能够采用的实例感测信号200的示意图。感测信号200在二维坐标上示出，该二维坐标具有沿着纵轴的电压量值和沿着横轴的时间。电压量值分别绘制，对于施加到未选择的位线的信号，电压量值朝向纵轴的上端，并且对于施加到所选择的位线A、B以及C的信号，电压量值朝向纵轴的下端。
读取周期在横轴上的t＝0处开始，其中施加到未选择的位线的电压可以从0伏特增加到抑制电压IV 202。对于1TnR阵列100的存储单元，抑制电压202可以具有例如幅度、脉宽等的特征，选择这些量值用于减少或避免干扰误差。作为一个实例，可以选择抑制电压202的电压幅度，来减少1TnR阵列100的未被选择位线与所选择位线之间的电容耦合电压，然而一个本领域技术人员可以预测在本公开的范围内能够实现减少干扰误差的额外实例。在至少一个实施例中，可以从约1.2伏特到约1.6伏特的范围中选择抑制电压202，然而在本发明公开内容的范围中可以采用其它值或范围。在至少一个实施例中，一旦被启动，则读取周期期间可以维持抑制电压。
对于所选择的位线A、B以及C，在时间t＝0处，感测信号200可以在0伏特处开始。在一些实施例中，感测信号200可以包括施加到所选择位线的预充电电压204。在至少一个实施例中，预充电电压204的量值可以与抑制电压202的量值大致相同，然而本发明公开内容不限于该实施例。在这些实施例中，预充电电压204可以包括抑制电压202，换言之，在这些实施例中，预充电电压204可以促成抑制与所选择的位线A、B以及C连接的单元中的状态变化。
可以将预充电电压204保持一段适合的预充电时段。在特定实施例中，可以将该预充电时段选择为具有从约50纳秒(ns)到约150ns(例如75ns、100ns、125ns等)中选择的时段，然而可以使用其它时段或时段的范围来代替。在至少一个实施例中，感测信号200不具有预充电电压204，代替地，所选择位线从0伏特增加到激活电压206。
激活电压206可以具有一些特性，这些特性经选择以激活与所选择位线连接的存储单元的选择器器件。在各实施例中，激活电压特性可以包括电压量值以及激活时段。在一些实施例中，激活电压206的量值(幅度)可以从约1.4伏特到约3伏特中选择，并且在额外实施例中，激活时段可以从约50ns到约150ns中选择，然而在另外的实施例中还可以采用其它值或范围。在至少一个实施例中，电压量值可以选择为约2.4伏特，并且激活时段可以选择为约100ns。在进一步实施例中，在激活时段开始时，激活电压206可以(例如在某些实施例中从预充电电压204，或在至少一个实施例中从0伏特)增加，从而在激活时段开始之后的一段时间，达到激活电压206的所选量值。在替代或额外实施例中，在激活时段结束之前，激活电压206可以从所选择的电压量值降低，从而在激活时段结束时，激活电压206低于所选择的电压量值(幅度)。
在激活时段结束时，感测信号202包括施加到所选择位线的读取电压208。读取电压208可以从适当的读取电压210的范围中选择。在一个或多个实施例中，读取电压208可以根据1TnR阵列100的存储单元所采用的选择器器件的特征进行选择。作为一个实例，读取电压208可以具有对应于与存储单元的选择器器件相关的本征电流-电压响应的量值。在至少一个实施例中，读取电压208可以具有如下幅度，该幅度响应于与选择器器件成对的双端存储装置处于高阻态，与选择器器件的失活或至少部分失活对应，并且该幅度当与选择器器件成对的双端存储器器件处于低阻态时，与选择器器件的激活或至少较少的失活对应(例如参见如下图4和图5)。根据该实施例，则选择器器件响应于双端存储器器件被编程或被擦除，分别被激活(或至少在与被激活相关的导电率的80％或90％内)或被失活(或至少在与被失活相关的电阻系数的80％或90％内)。本实施例对于感测存储单元提供了显著的优点，这是由于选择器器件具有非常高的通/断电流比(例如10E9或10E9以上)，并且选择器器件的状态表示了存储器器件的状态。结果是，可以从选择器器件的通/断电流比来确定用于读取存储单元的感测容限，导致显著较大的感测容限。
除了上述内容之外，增加的感测容限可以获得存储器的阵列(例如1TnR阵列100)的非常大的优点。例如，较大感测容限可促进每个晶体管具有更大量的存储单元(例如较大整数n)，提高1TnR阵列100中的存储器密度。替代地或之外，较大感测容限可导致改进的感测可靠性、较少的位错误、或更长的存储器寿命以及其他优点。
如上文所述，读取电压208的幅度可以被选择为在适合的读取电压210的范围内。在某些实施例中，适合的读取电压210的范围可以与为了存储单元所采用的选择器器件或双端存储器件的物理特性相关。因此，例如，对于擦除的存储装置，选择器器件失活(或基本失活)的电压的范围对于编程的存储器装置仍然保持激活(或基本激活)，可以确定本领域技术人员对于读取电压208的量值将采用的适合的电压210的范围。在至少一个实施例中，适合的电压210的范围可以从约0.8伏特到约1.5伏特，并且读取电压208可以从此范围中选择；然而，其他范围在本公开的范围内，并且可以由本领域技术人员(例如基于1TnR阵列100所采用的存储单元的开关特性)优选。在一个或多个替代或额外实施例中，读取时段还可以选择为允许激活电压206降低到读取电压208的适当时间量，并且对于(与在低的存储器导电状态中的存储装置相关的)选择器器件响应于读取电压208被失活。
注意到，如同在本发明中所使用的，术语存储器电导或存储器电阻分别指的是双端存储器器件的电导率和电阻率。此外，术语选择器电导或选择器电阻分别指的是选择器器件的电导率或电阻率。然而，存储器电导/电阻与选择器电导/电阻之间的区别不希望表示任何定量区别。尽管一般来说可能具有定量区别，然而这些术语用作相关的限定词而不是量词。
图3示出根据本发明公开内容的一个或多个实施例的实例双端存储单元300的框图。双端存储单元300可包括位于第一电触点302A与第二电触点302B之间的非易失性存储器件304和易失性选择器器件。电触点302A与302B可促进电信号施加给双端存储单元300，并且可包括多路器、开关等的输出点。
存储器件304是非易失性存储器，并且可以包括电阻型开关存储器(例如电阻型随机存取存储器(RRAM))、导体桥接存储器、磁阻存储器、相变存储器、有机存储器等。存储器件304可包括第一电极306和非易失性开关层308。选择器器件310是易失性开关装置。在某些实施例中，选择器器件310在各实施例中可以是FASTTM选择器器件、双向(Ovonic)开关、金属绝缘体相变(MIT)装置、MOTT绝缘体或其它适合的易失性开关装置。在下文中描述并且如图3所示的存储器器件304和选择器器件310的更特别的实例与非易失性电阻型开关器件和易失性FAST选择器器件相关，但是应理解，可以采用其它非易失性存储器件或易失性选择器器件。
在某些实施例(例如存储器件304为电阻型开关非易失性存储器的实施例)中，第一电极306可包括能够响应于第一刺激(例如施加到触点302A、302B的信号、电压、场等)被离子化的粒子。此外，粒子可以从第一电极306漂移或扩散到非易失性开关层308，在各实施例中，在非易失性开关层308中或穿过非易失性开关层308形成导电丝。被离子化时，导电丝至少可以降低存储器件304的电阻(例如存储器件304的存储器电阻)，将存储器器件304从高存储器阻态切换到低存储器阻态。
此外，在非易失性开关层308的材料内，非易失性开关层308可以包括适合数量或比例的空隙、缺陷、裂缝、间隔等，适于可逆地将第一电极306的粒子捕获到适当的位置。因此，例如，响应于第一刺激或较弱刺激，第一电极的粒子变得被离子化并且漂移到非易失性开关层308中，并且某些粒子变得被捕获到其空隙/缺陷内。捕获的粒子可以形成上文介绍的导电丝，并且当被离子化时，至少将存储器装置304切换到低存储器阻态。响应于第二刺激(例如反极性电压或场、比第一刺激具有较高或较低幅度的电流或电压、或根据对于存储装置304所采用的存储器技术的类型的其他适合的刺激)，粒子可以至少从空隙/缺陷等的子集喷出，至少足以使得穿过非易失性开关层308的电连接的导电丝变形，从而将存储器器件304从高存储器阻态切换到低存储器阻态。如不存在第二刺激，例如低电压、低场强度等，则粒子可以保持被捕获在非易失性开关层308内。因此，在没有电力时，保持存储器装置304的存储器状态，促成存储器装置304的非易失性操作。
选择器器件310可包括导体312、选择器层314以及第二电极316。导体312可包括第一组粒子，该第一组粒子能够响应于第一极性的第一外部刺激被离子化并且漂移或扩散到选择器层314。此外，第一组粒子可以响应于第一外部刺激来形成从导体312穿过选择器层314到第二电极316的第一导电路径。选择器层314可以被配置为具有较少空隙、缺陷、裂缝、间隔等，利用这些空隙、缺陷、裂缝、间隔等从导体312(或第二电极316)捕获粒子，因此在没有第一外部刺激的情况下，第一导电路径可以至少部分变形，损坏第一导电路径的电气连接(或显著降低电气连接)。穿过选择器层314的导电路径变形并且损坏电气连接的电压(或电压范围)被称为变形阈值电压。在各实施例中，值得注意的是，此变形阈值电压的(第一极性的)幅度可至少部分取决于存储装置304的导电状态。例如，如果存储装置304处于导电存储状态，则在比如果存储装置304在阻性存储状态下(例如对应于约1.5伏特到约2.0伏特之间的范围内的变形阈值电压)低的电压处(例如约0.5伏特到约1.0伏特之间的范围内)，可能发生第一导电路径的变形。在一个或多个实施例中，导体312可以是适合的活泼金属，或如同本发明所述的其他适合的导电粒子施体层。此外，导体312在各实施例中可以是浮置导体，没有连接到外部电源或接地，并且替代地，受到在电触点302A与302B处施加的信号影响。
第二电极316可包括第二组粒子，该第二组粒子能够响应于第二极性的第二外部刺激被离子化并且漂移或扩散到选择器层314。根据各实施例，第二外部刺激与第一外部刺激相比较可以具有相反的极性(例如第二极性可以是负的，而第一极性是正的，反之亦然)。与上文所述的第一组粒子类似，来自第二电极316的第二组粒子可以在选择器层314中形成导电路径，导致选择器层314从高选择器阻态切换到低选择器阻态。当第二外部刺激在幅度上降低为低于第二变形电压时，第二组粒子形成的导电路径可以变得电性不连续，导致选择器层314从低选择器阻态切换到高选择器阻态。此外，变形电压可以取决于存储装置304的状态，当存储装置304处于导电存储状态时，(第二极性的)低幅度变形电压可以使导电路径变形，并且当存储装置304处于阻性存储状态时，较高幅度变形电压可以使导电路径变形。
在操作中，存储装置304可以是双极型装置，该装置响应于正极性信号被激活(例如被编程)，并且响应于负极性信号被失活(例如被擦除)。然而，为了使编程或擦除信号具有足够的电流来使存储装置304从一个状态切换到另一个状态，选择器器件310必须被激活(并且处于低选择器阻态，从而允许电流)。因此，并且与存储装置304相反，选择器器件310可以响应于(具有足够正极性幅度的)正极性信号被激活(例如从高选择器阻态切换到低选择器阻态)，并且可以响应于(具有足够负极性幅度的)负极性信号也被激活。然而，在其它实施例中，作为一个实例，根据导体312或第二电极316所采用的材料，正极性信号幅度可能与负极性信号幅度不同。
在至少一个实施例中，双端存储单元300可以包括一个或多个附加层，在本发明中没有示出。例如，可以提供阻挡层以减少或防止原子或粒子从一个层扩散到另一个层。作为一个特定实例，可以在导体312与非易失性开关层308之间设置适合的阻挡层，以减少或防止导体312的粒子漂移或扩散到非易失性开关层308。在其它实施例中，阻挡层可以设置在其它这种层之间。在进一步的实施例中，双端存储单元300可以包括适当的蚀刻停止层(例如W、TiN、TaN等)，以提高平版印刷掩膜和蚀刻工艺的功效；粘合层，以机械地(或化学地)将一个层固定到另一个层；连续层，以促进两个层之间的良好的欧姆接触；钝化层，以减少或防止一个或多个层的化学退化(例如氧化等)等。
图4示出根据进一步公开的实施例的双端存储单元的实例电流-电压响应400的示意图。在一个或多个实施例中，与电流-电压响应400相关的双端存储单元可以实质上与上文图3所示的类似。然而，本发明公开内容不限于此，并且应注意到，电流-电压响应400可以与在本发明中没有明确描述的存储单元实施例对应，但是本领域技术人员通过本发明提供的上下文的方式应当了解。
电流-电压响应400示出了纵轴上的相关电流(用安培A所示)和横轴上的绝对电压(用伏特V所示)。为了更容易地描述选择器器件在降低的保持电压处的开/关比，图4(和如下图5)标准化了近似在电压处的电流，使得在相关存储装置处于低存储器阻态的情况下，选择器器件失活。垂直刻度是对数刻度，因此示出在垂直刻度上每个描绘引起的电流的量级变化。
从0伏特开始并且在选择器激活402之前，存储单元的选择器器件处于高选择器阻态。选择器器件趋向于当失活时具有非常高的电阻，因此响应于增加的电压，电流增加的非常少。当失活时，响应于电压约2伏特的增加，电流仅增加了两个量级。
在选择器激活402之后，选择器器件进入低选择器阻态。这里，随着增加的电压，电流非常快速的增加，并且对于双端存储单元，存储装置变成显性阻力。因此，如果存储装置在选择器激活402之后处于高存储器阻态(断开单元404)，则响应于小于10伏特的增加，电流增加约5.5个量级。如果存储装置处于低存储器阻态(接通单元405)，则响应于小于10伏特，电流可以增加高达9个量级。
在约2伏特之上，随着增加的电压，电流稳定地并相对慢速地增加。注意到，在一个或多个实施例中，尽管电流相对于电压的增加对于约2伏特和小于3伏特之间的断开单元404和接通单元406非常类似，电流的绝对值可以在3和4量级之间，对于接通单元406比断开单元404高。在约3伏特处，断开单元编程408可以发生，将存储装置从断开单元404变成接通单元406(例如，将存储装置从高存储器阻态变成低存储器阻态)。在此电压下，可以避免断开单元编程408。
如图4所示，响应于对于断开单元404和接通单元406降低电压，双端存储单元可以具有非常不同的电流。具体地，对于断开单元404存储装置，在刚刚低于与选择器激活402相关的电压处(例如低于约2伏特)，选择器器件可以开始被失活。然而，对于接通单元406存储装置，在低于与选择器激活402相关的电压处，选择器器件仍然被激活。值得注意的是，对于接通单元降低电压的电流响应412和对于断开单元降低电压的电流响应414可以根据双端存储装置的材料和层的选择而改变(例如上述图3中所描述的)。但是，对于接通单元降低电压的电流响应412和对于断开单元降低电压的电流响应414的不同是双端存储单元所公开的共同特性。在用于降低电压的电流响应的此不同使得从选择器器件失活或缺少选择器器件推断出存储装置的状态。结果是，可以采用选择器器件的通/断电流比，用于感测存储装置的状态，代替存储装置本身的通/断电流比。
对于负电压，选择器器件可以响应于超过负激活阈值的电压被激活。如图4所示，负激活阈值的电压幅度可以和与选择器激活402相关的正激活阈值的电压幅度不同。然而，在至少某些实施例中，负激活阈值可以与正激活阈值基本相同。一旦选择器器件被激活，随着负电压的下降而电流增加，并且通过存储装置的状态来确定最大电流。在擦除电压416处，接通单元406存储装置被擦除到断开单元存储装置，如图所示。在负激活阈值处，增加负电压(返回到0)失活选择器器件，直到0伏特被再次到达为止。
图5示出根据本公开的进一步实施例的响应于所公开的感测信号的双端存储单元的实例电流-电压响应500的示意图。在某些实施例中，电流-电压响应500可以对应于上述图2的感测信号200和图3的双端存储装置300。然而，，本发明公开不限于这些实施例。
从在0伏特开始，电压可以增加。在某些实施例中，电压增加到预充电电压。在各适合的实施例中，可以从约0.8伏特到约2.0伏特之间的电压选择预充电电压。作为特定实例，预充电电压可以是约1.4伏特。在替代实施例中，预充电电压可以跳过，并且电压从0伏特增加到选择器器件激活电压。一经达到选择器器件激活电压，选择器器件激活，并且随着电压增加，电流比在选择器器件激活之前增加的快速的多。
在选择器器件激活电压之上，并且在编程电压502之下，通过存储装置的通/断电流比来确定双端存储单元的通/断电流比。在激活电压之上的存储装置的断态电流514可以与用于存储装置的通态电流516相比较。存储装置通/断电流比恰高于三个量级。在用于存储单元的感测容限中，这里的感测双端存储单元将给出约三个量级。
在两个电流响应之一中将电压降低为低于激活电压结果：断开单元响应以降低电压508和接通单元响应以降低电压506。如附图所示，在断开单元的选择器器件已经开始失活而接通单元的选择器器件仍然激活的电压处，接通单元响应506和断开单元响应508可以快速偏离。可以在断开电池选择器器件具有失活性或至少开始失活(例如在某些实施例中低于激活电压，或在其它实施例中低于激活电压的电压范围)的电压范围内，选择保持电压504。例如如图5所示，在断开单元响应508在选择装置的激活之前接近(或融合)双端存储单元的初始电流-电压响应的电压处，选择保持电压504。在此保持电压504处，断态选择器电流510约为9个量级，小于通态选择器电流512。在至少某些公开的实施例中，断态选择器电流510可以与12个量级一样大，小于通态选择器电流512。应注意到，在小于选择器器件失活电压的其它电压值处，可以选择保持电压504，并且不限于图5所示的保持电压504。
已经关于存储单元的某些元件(例如层)之间的相互作用、存储单元的层、或包括这些存储单元/导电层的存储器架构描述了上述示意图。应注意，在本发明公开内容的某些适合的替代方案中，这些附图可以包括在本发明中指定的这些元件和层、某些指定的元件/层、或额外的元件/层。子元件还可以被实施为电连接到其它子元件，而不是包括在母元件/层内。例如，可以建立与一个或多个所公开的层相邻的中间层。作为一个实例，减少或控制不期望的氧化的适当阻挡层可以位于一个或多个所公开的层之间。在另一个实施例中，所公开的存储器堆栈或膜层的组可以比附图所示具有较少的层。例如，切换层可以直接与导线电接触，而不是在其间具有电极层。此外，应注意到，所公开的一个或多个过程可以组合成单一过程来提供整合的功能。所公开的架构的元件还可以与在本文中没有公开但是本领域技术人员所知的一个或多个其他元件交互作用。
基于上文描述的示例图，结合图6至图8的流程图将会更好地理解可以根据本发明实施的过程方法。出于简明的目的，图6至图8的方法被示出并展示为一系列块，应当理解和了解，所主张的发明不受这些块的次序的限制，因为一些块可以以在此示出并描述的块不同的次序或并行的次序来进行。并且在实施所公开的方法时并非都需要全部示出的块。此外，应当进一步理解，本说明书公开的一些方法或所有方法可以被存储在制造品上以便于将此类方法转移或传递到电子器件，或者与装置或电子器件集成(例如，存储在可擦除存储器中，存储在只读存储器中，以可编程或非可编程逻辑阵列实施，等)，或者部分地存储在制造品上，以及部分地与装置或电子器件集成。所使用的术语“制造品”意图涵盖可以通过任何计算机可读器件、结合载波的存储器件或存储介质存储的计算机程序。
图6示出根据各个所公开的实施例的对双端存储单元进行感测的示例方法600的流程图。在一些实施例中，方法600可以包括对于在电阻型存储器中存储的数据的感测方法，该电阻型存储器包括第一电极、第二电极以及与在该第一电极和该第二电极之间设置的选择器件电串联的电阻型开关介质。在602处，方法600可以包括在该第一电极与该第二电极之间施加第一电压。例如，该第一电压的量值可以大于该选择器件的激活量值。在至少一个实施例中，该第一电压可以从约2伏特至约2.5伏特之间选择。例如，响应于该第一电压，该选择器件可以从高选择电阻切换到低选择电阻。
在604处，方法600可以包括在该第一电极与该第二电极之间施加第二电压。该第二电压可以具有低于该选择器件的激活量值的第二量值。在一个或多个实施例中，该第二电压可以从约0.5伏特至约1.5伏特之间选择。在606处，方法600可以包括测量响应于该第二电压通过该电阻型开关介质的读取电流的值。一般来说，将该电压降至该选择器件的激活量值以下是常规的将该选择器件失活的方法，因此，常规情况中在电压低于选择器件的激活量值的情况下并不能完成对于读取电流的测量。而对于由于相关的存储器器件的状态而部分地失活的选择器器件，对于低于该激活电压的存储单元的感测方法可以用来确定该存储单元的状态，如本文中所述。
在606处，方法600可以包括测量响应于该第二电压通过该电阻型开关介质的读取电流的值。此外，该方法可以包括响应于该读取电流的值来确定该电阻型开关介质的电阻状态。例如，可以响应于具有第一读取电流值(例如，低于阈值电流)的读取电流而将该电阻状态确定为高存储器电阻，可以响应于具有第二读取电流值(例如，高于阈值电流)的读取电流而将该电阻状态确定为低存储器电阻。在额外实施例中，第一读取电流值与第二读取电流值的比值可以在约10E3至约10E4的范围之内。
在另外的实施例中，响应于在第一电极与第二电极之间施加第一电压，在导电状态中的电阻型开关介质的通态电流值与在非导电状态中的电阻型开关介质的断态电流值之间的通断读取电流比在约10E2与约10E3.5之间。额外地，响应于在第一电极与第二电极之间施加第二电压，通态电流值与断态电流值之间的通断读取电流比可以在约10E4.5至约10E9之间。
在额外实施例中，方法600可以包括在第一电极与第二电极之间施加预充电电压。该预充电电压可以具有低于激活量值的第三量值。在各个实施例中，可以在该第一电压之前施加该预充电电压。另外，施加该预充电电压可以导致有初始电流通过该电阻型开关介质，其中，初始电流值与读取电流值的比例可以在约10E6至约10E9的范围之内。在实施例中，施加该预充电电压可以持续一段时间，该时间可以选自约50ns至约200ns。根据替代或额外实施例，施加该第一电压可以持续一段时间，该时间可以选自约50ns至约200ns。
图7示出根据本发明的一个或多个实施例的对于双端存储单元阵列进行感测的示例方法700的流程图。在702处，方法700可以包括对1TnR存储单元阵列的非目标位线施加干扰抑制电压。在704处，方法700可以包括对该1TnR电阻型存储单元阵列的非目标字线施加第二干扰抑制电压。除上述内容以外，在706处，方法700可以包括在该1TnR电阻型存储单元阵列中的目标位线与目标字线之间施加激活电压，其中，该目标位线和目标字线分别连接到目标存储单元。在708处，方法700可以包括在该目标位线与该目标字线之间施加保持电压，其中，该保持电压具有低于该激活电压的量值。作为前述激活电压和保持电压的一个实例，该保持电压可以在约0.5伏特至约2.0伏特的范围之内，该激活电压可以在约2.0伏特至约3.0伏特的范围之内。在其他实施例中可以使用其他适宜的电压。在710处，方法700可以包括测量响应于施加该保持电压通过该目标存储单元的读取电流值。
在一个或多个实施例中，施加该激活电压可以包括施加在约2伏特至约3伏特的范围之内的电压。额外地，施加该保持电压可以包括施加在约0.5伏特至约2伏特范围之内的电压。在一些实施例中，施加该保持电压可以包括将该激活电压从约2.2伏特至约2.6伏特的第一值，降低为约0.5伏特至约1.5伏特的第二值。
在另外的实施例中，施加该干扰抑制电压或该第二干扰抑制电压可以包括施加在约1伏特至约2伏特范围之内的电压。在另外一个实施例中，方法700可以额外地包括在施加该激活电压之前在该目标位线与该目标字线之间施加预充电电压。在另一个实施例中，方法700可以包括维持该预充电电压达约50ns至约200ns的一段时间。额外地，可以将该预充电电压维持约50ns至约200ns的一段时间。在一个或多个额外实施例中，方法700可以包括在测量响应于施加该保持电压的读取电流值时应用10E6或10E6以上的感测容限。
图8所示为根据本发明其他实施例的对存储器阵列进行感测的实例方法800的流程图。在802处，方法800可以包括选择一个存储单元来进行读取，在804处，方法800可以包括对所选的存储单元的所选位线施加预充电电压。额外地，在806处，方法800可以包括对该存储器阵列的未选择的位线施加抑制电压。
在808处，方法800可以包括对所选位线施加激活电压，并且，在810处，可以包括将该激活电压维持达一个选择器器件激活时间。在812处，方法800可以包括在所选的位线上将该激活电压降低至保持电压。在814处，方法800可以包括对该所选的存储单元应用10E6或10E6以上的感测容限。
在816处，方法800可以包括感测在该所选的位线上的电流量值。在818处，方法800可以额外地包括将该电流量值与该感测容限进行比较，以及在820处，方法800可以包括响应于该比较而输出该所选的存储单元的状态。在822处，方法800可以通过终止该抑制电压和该保持电压来结束。
在本发明的各个实施例中，所公开的存储器架构可以应用独立的存储器器件或与CPU或微型计算机集成的嵌入式存储器器件。例如，一些实施例可以实施为计算机存储器的一部分(例如，随机存取存储器、快取存储器、只读存储器、存储设备存储器等)。其他实施例可以实施为例如便携式存储器器件。适宜的便携式存储器器件的实例可以包括可移动存储器，诸如安全数字卡(SD卡)、通用串行总线(USB)存储棒、闪存卡(CF)等，或前述各项的适宜组合。(例如，见上文中的图9和图10)。
NAND FLASH被应用于闪存器件、USB器件、SD卡、固态硬盘(SSD)，以及存储类别存储器，以及其他类型。尽管在过去的二十年中NAND已经被证明为将驱动器缩小为更小器件以及提高芯片密度的成功技术，该技术达到了25纳米(nm)以下的存储单元技术，但是，发明人已经明显地发现了一些结构、性能和可靠性上的问题。这些问题或相似问题的一个或多个可以通过所公开方面的一些或所有来解决。
为了给所公开的主旨的各个方面提供一个技术背景，图9以及以下描述意图提供可以实施或进行所公开主旨的各个方面的适宜环境的大体的一般描述。尽管已经在电子存储器和制造和操作该电子存储器的方法的大体环境中描述了本发明，但是本领域技术人员将认识到，本发明也可以结合存储器的其他部分或层、存储器架构或方法来实施。另外，本领域技术人员将会认识到，所公开的方法可以在处理系统或计算机处理器内独立实施，或者与主机计算机结合来实施，该主机计算机可以包括单处理器或多处理器计算机系统、小型计算器件、大型计算机，以及个人计算机、手持式计算机器件(例如，PDA、智能手机、手表等)、基于微处理器或可编程的消费型或工业型电子设备等。所说明的方面也可以在分布式计算环境中实施，其中，任务通过由通信网络连接的远端处理器件来执行。所主张发明的一些(如果不是全部)方面可以在独立的电子器件上实施，诸如存储卡、闪存模块、可移动存储器等。在分布式计算环境中，程序模块可以位于本地和远端存储器存储模块或器件中。
在本发明的一个或多个实施例中，包含附件A和附件B的两个附件与本说明书同时提交，该两个附件的各自全部内容出于所有目的以引用的方式并入本文中。
图9所示为根据本发明方面的存储单元阵列902的实例操作和控制环境900的方块图。在本发明的至少一个方面中，存储单元阵列902可以包括各种存储单元技术。具体地，存储单元阵列902可以包括双端存储器，诸如包括非易失性存储器器件和易失性选择器器件的电阻型存储单元，如本文中所描述。
列控制器906可以形成为与存储单元阵列902相邻。另外，列控制器906可以与存储单元阵列902的位线电耦接。列控制器906可以控制各个位线，从而对所选的位线施加适宜的编程、擦除或读取电压。
此外，操作和控制环境900可以包括行控制器904。行控制器904可以形成为与列控制器906相邻，并与存储单元阵列902的字线电连接。行控制器904可以通过适宜的选择电压来选择存储单元的特定行。另外，行控制器904可以通过在所选的字线处施加适宜电压来实现编程、擦除或读取操作。
时钟源908可以提供各种时钟脉冲来促成行控制904和列控制906的读取、写入和编程操作。时钟源908可以响应于由操作和控制环境900接收的外部或内部命令来促成字线或位线的选择。输入/输出缓冲器912可以经由I/O缓冲器或其他I/O通信接口连接到外部主机设备，诸如计算机或其他处理装置(未示出)。输入/输出缓冲器912可以被配置为接收写入数据，接收擦除指令，输出读出数据，以及接收地址数据和命令数据，以及关于各个指令的地址数据。地址数据可以通过地址寄存器910传递到行控制器904和列控制器906。此外，输入数据经由信号输入线传输到存储单元阵列902，输出数据从存储单元阵列902经由信号输出线被接收。输入数据可以从主机设备接收，输出数据可以经由该I/O缓冲器传递到该主机设备。
从该主机设备接收的命令可以被提供到命令接口914。命令接口914可以被配置为从该主机设备接收外部控制信号，并确定输入到输入/输出缓冲器912的数据是写入数据、命令数据还是地址。输入命令可以被转移到状态机916。
状态机916可以被配置为管理存储单元阵列的编程和再编程。状态机916从该主机设备经由输入/输出接口912和命令接口914接收命令，并且管理与存储单元阵列902相关的读取、写入、擦除、数据输入、输出输出等类似功能性。在一些方面中，状态机916可以发送和接收与各个命令的成功接收或执行有关的确认或否认。
在一实施例中，状态机916可以控制模拟电压波形产生器918来给行控制器904和列控制器906提供读取/写入和编程/擦除信号。
为了实施读取、写入、擦除、输入、输出等功能性，状态机916可以控制时钟源908。时钟源908的控制可以使得输出脉冲促成行控制器904和列控制器906实施特定功能性。输出脉冲可以通过列控制器906转移到所选的位线，例如通过行控制器904转移到所选的字线。
本发明所说明的方面也可以在分布式计算环境中实施，其中，通过由通信网络连接的远端处理器件来执行某些任务。在分布式计算环境中，程序模块或者所存储的信息、指令等可以位于本地或远端存储器存储设备中。
另外，应了解，本文中所述的各个部件可以包括电路，可以包括适宜值的组件和电路元件来实施本发明的实施例。另外，可以了解，各个组件的大多数可以在一个或多个IC芯片上实施。例如，在一个实施例中，一组组件可以在单个IC芯片上实施。在其他实施例中，一个或多个组件制造或实施在独立的IC芯片上。
结合图10，下文描述的系统和方法可以实施在硬件中，诸如单个集成电路(IC)芯片、多个芯片、专用集成电路(ASIC)等。另外，在每一方法中出现的一些或所有块不应被理解为是限制性的。而是，应当理解，这些块中的一些块可以以各种顺序执行，并不一定是本文中所明确列出的。
参看图10，用于实施所主张发明各方面的适宜环境100包括计算机1002。计算机1002包括处理单元1004、系统存储器1006、编码解码器1035，以及系统总线1008。系统总线1008将包含(但不限于)系统存储器1006的系统组件耦接到处理单元1004。处理单元1004可以包括各种可用的处理器中的任何一种。双微处理器和其他多处理器架构也可以应用为处理单元1004。系统总线1008可以是各种类型总线结构中的任何一种，包括存储器总线或存储器控制器、外围总线或外部总线，或者使用任何可用总线架构的本地总线，包括但不限于工业标准架构(ISA)、微通道架构(MSA)、扩展ISA(EISA)、智能驱动电子设备(IDE)、VESA本地总线(VLB)、外围组件互连(PCI)、卡总线、通用串行总线(USB)、高级图形端口(AGP)、个人计算机存储卡国际协会总线(PCMCIA)、火线(IEEE 1394)以及小型计算机系统接口(SCSI)。
系统存储器1006包括易失性存储器1010和非易失性存储器1012，在各个实施例中其可以应用所公开存储器架构的一个或多个。基本输入/输出系统(BIOS)存储在非易失性存储器1012中，含有在计算机1002内的元件之间传递信息的各种常式，诸如在启动期间。此外，根据本发明，编码解码器1035可以包括编码器或解码器中的至少一个，其中，编码器或解码器中的至少一个可以由硬件、软件或硬件和软件的组合来组成。尽管，编码解码器1035被图示为独立组件，编码解码器1035也可以被包含在非易失性存储器1012中。说明而非限制，非易失性存储器1012可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存存储器。在至少一些实施例中，非易失性存储器1012可以应用所公开的存储器器件中的一种或多种。另外，非易失性存储器1012可以是计算机存储器(例如，与计算机1002或其主板物理集成)，或可移动存储器。可以实施所公开实施例的适宜可移动存储器的实例可以包括安全数字(SD)卡、快闪(CF)卡、通用串行总线(USB)存储棒等。易失性存储器1010包括作为外部快取存储器的随机存取存储器(RAM)，还可以在各个实施例中应用一种或多种所公开的存储器器件。说明而非限制，RAM可以以多种形式出现，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDRSDRAM)以及增强型SDRAM(ESDRAM)等。
计算机1002还可以包括可移动/非可移动、易失性/非易失性计算机存储介质。图10所示为盘存储1014。盘存储1014包括但不限于诸如磁盘驱动、固态硬盘驱动(SSD)、软盘驱动、磁带驱动、Jaz驱动、Zip驱动、LS-100驱动、快闪存储卡或存储棒。此外，盘存储1014可以包括独立的或与其他存储介质组合的存储介质，包括但不限于光盘驱动，诸如高密度光盘ROM器件(CD-ROM)、CD可记录驱动(CD-R驱动)、CD可重写驱动(CD-RW驱动)或数字多功能光碟ROM驱动(DVD-ROM)。为了促成盘存储器件1014到系统总线1008的连接，通常使用可移动或非可移动接口，诸如接口1016。应了解，存储器件1014可以存储与使用者有关的信息。此类信息可以存储在或者提供给服务器或者提供给在使用者器件上运行的应用程序。在一个实施例中，可以将存储到盘存储1014或传输到服务器或应用程序的信息的类型通知使用者(例如，通过输出器件1036)。使用者可以拥有参与或退出将此类信息与服务器或应用程序分享或收集的机会(通过来自输入器件1028的输入)。
应了解，图10描述充当在使用者与在适宜操作环境1000中描述的基本计算机资源之间的中介的软件。此类软件包括操作系统1018。操作系统1018可以存储到盘存储1014上，用于控制和分配计算机系统1002的资源。应用程序1020通过存储在系统存储器1006或盘存储1014上的程序模块1024和程序数据1026(诸如关机/停机异动表等)来利用操作系统1018的资源管理。应了解，所主张的发明可以通过各种操作系统或操作系统的组合来实施
用户通过输入装置1028将指令或信息输入计算机1002。输入装置1028包括但不限于，点击设备(例如鼠标)、跟踪球、触笔、触摸板、键盘、麦克风、操纵杆、游戏摇杆、卫星天线、扫描器、电视卡(TV tuner card)、数码相机、数码摄像机、网络相机等。这些以及其他输入装置通过接口端口1030经系统总线1008连接到处理单元1004。接口端口1030包括，例如，串行接口、并行接口、游戏端口、通用串行总线(USB)。输出装置1036将一些相同类型的端口用作输入装置1028。这样，例如，USB端口可以用于向计算机1002输入信息，并从计算机1002输出信息到输出装置1036。输出适配器1034被提供来表示存在有诸如显示器、扩音器、打印机等等需要特殊适配器的输出装置1036。作为例子，输出适配器1034包括但不限于视频和音频卡，其用作输出装置1036和系统总线1008之间的连接手段。应该注意，其他的装置或装置系统，例如远程计算机，既提供输入功能也提供输出功能。
计算机1002可以通过采用与一个或多个远程计算机(例如，远程计算机1038)的逻辑连接来在网络环境中运行。远程计算机1038可以是个人电脑、服务器、路由器、网络计算机、工作站、基于微处理器的家用电器、对等装置(peer device)、智能手机、平板电脑或其他网络节点，并且通常包括很多与计算机相关联的原件。为了简单起见，只将存储器装置1040与远程计算机1038一起示出。远程计算机1038通过网络接口1042与计算机1002逻辑连接，然后通过通信连接1044而被连接。网络接口1042包括有限或无线通信网络，例如局域网(LAN)和广域网(WAN)以及蜂窝网络。LAN技术包括光纤分布式数据接口(FDDI)、铜线分布式数据接口(CDDI)、以太网、令牌网等。WAN技术包括但不限于，点对点链接、电路交换网络(如综合业务数字网，即，ISDN)及其变型、包交换网络和数字用户线路(DSL)。
通信连接(communication connection)1044指的是用来连接网络接口1042和总线1008的硬件/软件。虽然为了清楚起见通信连接1044被示出为在计算机1002内部，它也可以在计算机1002的外部。用于连接到网络接口1042所需的硬件/软件包括，例如，内部技术和外部技术，例如，包括常规电话等级调制解调器(regular phone grade modem)、电缆调制解调器和DSL调制解调器的各种调制解调器、ISDN适配器，以及有线和无线以太网卡、集线器和路由器。
本文所使用的术语“组件”、“系统”、“结构”等是用来指代计算机或电子类实体，既可以是硬件，也可以是硬件和软件的组合或软件(例如被执行的软件)或固件。例如，一个组件可以是一个或两个晶体管、存储器单元、多个晶体管或存储器的组合、门阵列、可编程门阵列、指定用途的集成电路、控制器、处理器、在处理器上运行的程序、可执行的目标、能够访问半导体存储器或与半导体存储器相协同的程序或应用程序、或计算机等，或者是以上各项的适当组合。组件包括可擦除的程序(例如，至少部分地存储在可擦除的存储器上的处理指令)和不可擦除的程序(例如，在制造存储器时就记录在不可擦除的存储器的处理指令)。
作为示例，存储器和处理器执行的处理都可以是组件。作为另一个例子，“结构”包括电器硬件(例如，并联或串联的晶体管)的设置、处理指令和处理器，该处理器以适于该电器硬件的设置的方式来执行该处理指令。此外，结构可以包括单个组件(例如，晶体管、门阵列,……)或多个组件的设置(例如，串联或并联的晶体管设置，与可编程电路、电源引线、接地端、输入信号线和输出信号线等连接的门阵列)。系统可以包括一个或多个组件及一个或多个结构。系统的一个例子是交换区块结构(switching block architecture)，包括交叉输入/输出线和通门晶体管，以及电源、信号发生器、通信总线、控制器、I/O接口、地址寄存器等。可以理解，这些定义的范围会部分重叠，结构或系统可以是独立的组件，或另一个结构或系统的组件。
除上述内容以外，所公开的发明可以实施为方法、设备或制造品，利用典型的制造、编程或工程技术来生产出硬件、固件、软件或它们的任何组合来控制电子装置实施所公开的法民。术语“设备”和“制造品”在文中使用时意图涵盖电子器件、半导体器件、计算机或者可以通过任何计算机可读器件、载波或媒体来存取的计算机程序。计算机可读媒体可以包括硬件媒体或软件媒体。此外，该媒体可以包括非传输型媒体或传输型媒体。在一个实例中，非传输型媒体可以包括计算机可读硬件媒体。计算机可读硬件媒体的特定实例可以包括(但不限于)磁性存储器件(例如，硬盘、软盘、磁带等)、光盘(例如，紧密光盘(CD)、数字多功能光盘(DVD)等)、智能卡以及快闪存储器(例如，卡、棒、键驱动)。计算机可读传输型媒体包括载波等。当然，本领域技术人员可以认识到在不偏离所公开发明范围或精神的前提下可以对此配置做出多种修改。
上文所描述的为本发明的实例。当然，应理解，出于描述本发明的目的，不可能将组件或方法的每一种可能的组合都描述出来，但是本领域技术人员可以认识到可以对本发明做出其他的组合和改变。因此，所公开的发明意图涵盖落入本发明精神和范围内的所有此类变更、修改和变化。另外，对于在具体实施方式或权利要求中所使用的术语“包括/包含”、“具有”等，此类术语在被用作权利要求中的过渡词时，当以包含性的方式来理解，与术语“包含”类似。
另外，本文中术语“示例性”意图指的是一个实例、示例或例证。在本文中被描述为“示例性”的任何方面或涉及并非一定比其他设计或方面更优选或更有优势。而是，使用术语“示例性”意图以具体形式呈现概念。如在本申请书中所使用，术语“或”用来指包含性的“或”，而非排他性的“或”。也就是说，除非文中另有说明，或从上下文中一目了然，“X使用A或B”意图表示自然的包含性改变中的任何一种。也就是说，如果X使用A，X使用B或X使用A和B两者，这些情况均满足“X使用A或B”。在说明书和权利要求书中的冠词“a/an(一)”应大体理解为表示一个或多个，除非另有说明或者从上下文中可以明确看出表示单数形式。
此外，具体实施方式的一些部分已经呈现为对在电子存储器内的数据位的算法或方法操作的形式。这些方法操作或表示为由本领域技术人员所使用的机制，用来将自身的工作有效地传达给同等技术水平者。此处的方法/过程应当理解为能够引出所要结果的自洽的动作序列。这些动作是需要对物理量进行物理操作的动作。通常，但并非必需，这些量可以采取能够存储、传递、组合、比较和/或以其他方式操作的电信号或磁信号的形式。
主要出于常用的原因，将这些信号称作位、值、元件、符号、字符、术语、数字等，被证明是便捷的。但是，还应注意的是，所有这些术语和相似的术语应当与恰当的物理量相关联，或者仅仅是给这些量施加的便捷标签。除非另有指示或者从前述论述中一目了然，可以了解在本发明中，利用诸如处理、计算、复制、模拟、确定、传输等术语的论述指代处理系统和/或相似的消费型或产业型电子器件或机器的动作和方法，将在电子器件的电路、寄存器或存储器内的被表示为物理量(电或电子的)的数据或信号，操作或变换成，在机器或计算机系统存储器或寄存器或其他此类信息存储、传输和/或显示器件内的以相似方式被表示为物理量的其他数据或信号。
对于由上述组件、架构、电路、过程等执行的各种功能，用于描述此类组件的术语(包括“构件”)意图对应(除非另有说明)于执行所述组件的特定功能的任何组件(例如，功能等效)，即使在结构上与所公开的结构在结构上不等效，只要能够执行在实施例的示例性方面中所述的功能即可。此外，当一个特定特征仅参考若干实施方案中的一个实施方案来公开时，此类特征可以与其他实施方案中的一个或多个其他特征进行组合，只要可以给任何给定或特定的应用满足需要或带来优势即可。还应认识到，本发明还包括系统以及具有用于执行各种过程的动作和/或事件的计算机可执行指令的计算机可读媒体。

Claims (20)

1.一种对在与易失性选择器件电串联的非易失性存储器中存储的数据的感测方法，包括：
在所述非易失性存储器的第一电极与第二电极之间施加第一电压，所述第一电压具有大于所述易失性选择器件的激活量值的量值，从而将所述易失性选择器件从高选择电阻切换为低选择电阻；然后
在所述第一电极与所述第二电极之间施加第二电压，所述第二电压具有小于所述易失性选择器件的所述激活量值的第二量值；以及
响应于所施加的所述第二电压来确定由所述非易失性存储器存储的数据值。
2.根据权利要求1所述的方法，其中，施加所述第一电压还包括从2伏特至2.5伏特之间选择所述第一电压。
3.根据权利要求1所述的方法，其中，施加所述第二电压还包括从0.5伏特至1.5伏特之间选择所述第二电压。
4.根据权利要求1所述的方法，其中，确定所述数据值还包括测量响应于所述第二电压通过所述非易失性存储器的读取电流的值，以及通过所述读取电流的值来确定所述非易失性存储器的电阻状态；以及以下两者中的至少一者：
响应于所述读取电流具有第一读取电流值而确定所述电阻状态为高存储电阻；或
响应于所述读取电流具有第二读取电流值而确定所述电阻状态为低存储电阻。
5.根据权利要求4所述的方法，其中，所述第一读取电流值与所述第二读取电流值的比值在10E3至10E4的范围之内。
6.根据权利要求4所述的方法，其中：
响应于在所述第一电极与所述第二电极之间施加所述第一电压，所述非易失性存储器在导电状态下的通态电流值与所述非易失性存储器在非导电状态下的断态电流值的通断读取电流比在10E2至10E3.5之间；以及
响应于在所述第一电极与所述第二电极之间施加所述第二电压，所述通态电流与所述断态电流的所述通断读取电流比在10E4.5至10E9之间。
7.根据权利要求4所述的方法，还包括在所述第一电极与所述第二电极之间施加预充电电压，所述预充电电压具有低于所述激活量值的第三量值。
8.根据权利要求7所述的方法，其中，在施加所述第一电压之前，实施施加所述预充电电压。
9.根据权利要求7所述的方法，其中，施加所述预充电电压使得有初始电流通过所述非易失性存储器，其中，所述初始电流的值与所述读取电流的值的比是在10E6至10E9的范围之内。
10.根据权利要求7所述的方法，还包括施加所述预充电电压持续一段时间，所述时间选自50ns至200ns。
11.根据权利要求1所述的方法，还包括施加所述第一电压持续一段时间，所述时间选择50ns至200ns。
12.一种电阻型存储器的一晶体管多电阻器的读取方法，包括：
对1TnR存储单元阵列的非目标位线施加干扰抑制电压；
对所述1TnR存储单元阵列的非目标字线施加第二干扰抑制电压；
对所述1TnR存储单元阵列的目标位线与目标字线之间的目标存储单元施加激活电压，所述目标位线与所述目标字线分别连接到所述目标存储单元，所述目标存储单元包括与易失性选择器串联的非易失性存储器，所述激活电压具有大于所述易失性选择器的激活阈值的量值；
在所述目标位线与所述目标字线之间施加保持电压，所述保持电压具有小于所述激活阈值的量值；以及
测量响应于施加所述保持电压而通过所述目标存储单元的读取电流值。
13.根据权利要求12所述的方法，其中，施加所述激活电压还包括施加在2伏特至3伏特范围内的电压。
14.根据权利要求12所述的方法，其中，施加所述保持电压还包括施加在0.5伏特至2伏特范围内的电压。
15.根据权利要求12所述的方法，其中，施加所述保持电压还包括将所述激活电压，从2.2伏特至2.6伏特的第一范围，降低为，从0.5伏特至1.5伏特的第二范围。
16.根据权利要求12所述的方法，其中，施加所述干扰抑制电压或所述第二干扰抑制电压还包括施加在1伏特至2伏特范围内的电压。
17.根据权利要求12所述的方法，还包括在施加所述激活电压之前，在所述目标位线与所述目标字线之间施加预充电电压。
18.根据权利要求17所述的方法，还包括维持所述预充电电压持续一段在50ns至200ns的时间。
19.根据权利要求17所述的方法，还包括维持所述激活电压持续一段在50ns至200ns的时间。
20.根据权利要求12所述的方法，还包括对于测量响应于施加所述保持电压的读取电流值，应用10E6或10E6以上的感测容限。
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