JP2000058681A

JP2000058681A - 不揮発性半導体メモリ装置及びその駆動方法

Info

Publication number: JP2000058681A
Application number: JP22123498A
Authority: JP
Inventors: Yasushi Okuda; 寧奥田
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1998-08-05
Filing date: 1998-08-05
Publication date: 2000-02-25

Abstract

(57)【要約】【課題】書き込み・消去が低電圧化・低消費電流化さ
れ、信頼性の劣化の少ない不揮発性半導体メモリ装置及
びその駆動方法を提供する。【解決手段】メモリトランジスタ１０１は、第１トン
ネル障壁膜５を介して電荷蓄積電極１２と対向する電荷
移動層６と、第２トンネル障壁膜７を介して電荷移動層
６と対向する電荷供給電極８と、記憶制御ゲート絶縁膜
１０を介して電荷移動層６の全側面を囲む記憶制御ゲー
ト電極１１とを有するデータ記憶部１０３を備えてい
る。また、選択トランジスタ１０２も設けられている。
電荷蓄積電極１２と電荷供給電極８との間の電位差と、
記憶制御ゲート電極１１の電位によって、電荷蓄積電極
１２と電荷供給電極８との間の電荷の移動を制御してデ
ータの書き込み，消去を行ない、電荷蓄積電極１２の電
荷量に対応したメモリトランジスタ１０１の電流特性の
変化によってデータを読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置及びその駆動方法に係り、特にデータ記憶部の
電荷分布状態の変化を用いてデータを記憶するものに関
する。

【０００２】

【従来の技術】従来より、図１３に示されるような断面
構造を有するメモリセルは、一般的な不揮発性半導体メ
モリ装置内に汎用的に設けられるセル構造である。

【０００３】同図に示すように、この不揮発性半導体メ
モリ装置は、制御ゲート電極３０４と半導体基板３０１
との間に浮遊ゲート電極３０３を有するいわゆるスタッ
ク型ゲート（Stacked Gate）構造のメモリトランジスタ
からなり、この浮遊ゲート電極３０３に蓄積された電荷
量によるメモリトランジスタのしきい値電圧の変化を利
用してデータを記憶するように構成されている。すなわ
ち、上記浮遊ゲート電極３３はＭＯＳＦＥＴのゲート電
極に相当する部材である。データを書き込むには、ドレ
イン領域３０５及び制御ゲート電極３０４に高電圧を印
加することによって発生したホットキャリアがトンネル
酸化膜３０２のエネルギー障壁を乗り越えることで、キ
ャリア（一般には電子）を半導体基板３０１から浮遊ゲ
ート電極３０３に注入する。データの消去は、ソース領
域３０６に高電圧を印加して、上記とは逆方向の高電界
をトンネル酸化膜３０２に発生させて、浮遊ゲート電極
３０３からソース領域３０６にＦ−Ｎ（Fowler-Nordhei
m ）トンネル電流としてキャリアを引き抜くことによっ
て行う。

【０００４】また、このメモリトランジスタに並列に選
択トランジスタを設け、選択トランジスタのゲート電極
（選択ゲート電極）の電位を制御することで、個別に電
気的に書き込みが可能なＥＥＰＲＯＭとして機能する不
揮発性半導体メモリ装置もよく知られている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性半導体メモリ装置においては、半導体基板
３０１と浮遊ゲート電極３０３との間で、ホットキャリ
ア注入やＦ−Ｎトンネル電流によるデータの書き込み・
消去を行なっているために、メモリセルの内部に高電界
を発生させる必要があり、書き込み・消去の低電圧化が
困難であった。

【０００６】また、ホットキャリアによる書き込みには
単位メモリセルあたり数百μＡの電流を必要とするた
め、消費電流が大きいという問題があった。

【０００７】さらに、トンネル酸化膜（シリコン酸化
膜）をホットキャリア注入やＦ−Ｎトンネル電流によっ
てキャリアが頻繁に通過することで、トンネル酸化膜へ
の電荷トラップが生じるために、読み出し時の低電界状
態においてトンネル酸化膜にリーク電流が発生してメモ
リセル特性が変動したり、書き込み・消去速度が遅くな
るという信頼性の悪化もあった。

【０００８】本発明は上記問題点に鑑みてなされたもの
であって、その第１の目的は、書き込み・消去の低電圧
化と消費電流の低減を実現するとともに、書き込み・消
去によるメモリセル特性の信頼性劣化の生じない不揮発
性半導体メモリ装置を提供することにある。

【０００９】また、本発明のもう１つの目的は、そのよ
うな特性の改善された不揮発性半導体メモリ装置に適し
たデータの書き込み，消去及び読み出しを行なうための
駆動方法を提供することにある。

【００１０】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の不揮発性半導体メモリ装置は、電荷
の蓄積が可能に構成された第１導電層と、上記第１導電
層に対向して設けられた第２導電層と、上記第１導電層
と第２導電層との間に介設され、電荷の移動が可能に構
成された電荷移動層と、上記電荷移動層の側方に設けら
れた記憶制御ゲート電極と、上記記憶制御ゲート電極と
上記電荷移動層との間に介設された記憶制御ゲート絶縁
膜とを有するデータ記憶部が配置された不揮発性半導体
メモリ装置であって、上記電荷移動層を介して上記第１
導電層と上記第２導電層との間で、上記第１導電層，第
２導電層及び上記記憶制御ゲート電極の電位に応じた電
荷の移動が可能に、かつ、上記第１導電層と上記第２導
電層との電荷分布に対応したデータを記憶することが可
能に構成されている。

【００１１】これにより、データ記憶部における電荷の
分布によってデータが記憶されるので、書き込み・消去
の低電圧化と消費電流の低減とを実現するとともに、書
き込み・消去によるメモリセル特性の信頼性劣化の生じ
ない不揮発性半導体メモリ装置が得られる。

【００１２】上記不揮発性半導体メモリ装置において、
上記第１導電層と上記電荷移動層との間に介設され、電
荷のトンネリングが可能に構成された第１トンネル障壁
膜と、上記第２導電層と上記電荷移動層との間に介設さ
れ、電荷のトンネリングが可能に構成された第２トンネ
ル障壁膜とをさらに備えることにより、データをより確
実に保持することができる。

【００１３】上記不揮発性半導体メモリ装置において、
上記第１導電層をゲート電極とするメモリトランジスタ
をさらに備え、上記第１導電層に蓄積される電荷の量に
応じた上記メモリトランジスタの電流特性により、上記
データ記憶部のデータを読み出すことが可能に構成する
ことができる。

【００１４】上記不揮発性半導体メモリ装置において、
上記第１導電層に対向する半導体基板をさらに備え、上
記メモリトランジスタに、上記第１導電層と上記半導体
基板との間に介設されたゲート絶縁膜と、上記半導体基
板内には、上記ゲート絶縁膜を挟んで上記第１導電層に
対向するチャネル層及びその両側の２つの不純物拡散層
とを設けることにより、メモリセル面積の小さい高集積
化された構造を容易に実現できる。

【００１５】上記不揮発性半導体メモリ装置において、
上記記憶制御ゲート電極及び記憶制御ゲート絶縁膜が上
記電荷移動層の側方を環状に取り囲んでいる構造を採る
ことにより、記憶制御ゲート電極の電位が電荷移動層の
側面全体から作用するので、電荷移動層のポテンシャル
が制御しやすくなり、データを記憶する際に第１導体層
と第２導体層との間での電荷の移動を精度よく制御する
ことが可能になる。

【００１６】上記不揮発性半導体メモリ装置において、
上記記憶制御ゲート電極を、基板上に堆積された導体膜
に異方性エッチングを施すことにより形成しておくこと
により、記憶制御ゲート電極が第１導電層に自己整合的
に形成された構造となり、占有面積の小さい高集積化さ
れたメモリセルを有する不揮発性半導体メモリ装置が実
現する。

【００１７】上記不揮発性半導体メモリ装置において、
上記半導体基板に、上記メモリトランジスタの２つの不
純物拡散層のうちの一方の不純物拡散層に対向するもう
１つの不純物拡散層を設け、上記一方の不純物拡散層と
上記もう１つの不純物拡散層との間の上に設けられた選
択ゲート電極を有する選択トランジスタをさらに備える
ことができる。

【００１８】上記不揮発性半導体メモリ装置において、
上記電荷移動層を、上記第１導電層及び上記第２導電層
のバンドギャップよりも大きいバンドギャップを有する
材料により構成することにより、記憶制御ゲート電極を
接地電位に固定することによって、第１導体層と第２導
体層との間での電荷の移動、即ちデータの書き込み・消
去が妨げられる。従って、記憶制御ゲート電極の電位に
よるデータの書き込み・消去の制御が向上する。

【００１９】上記不揮発性半導体メモリ装置において、
上記第１導電層，上記第２導電層及び上記電荷移動層の
うち少なくともいずれか１つを、シリコンを主成分とし
て含む材料により構成することにより、微細加工技術の
進んだシリコン系の材料を用いて更なる高集積化が可能
になる。

【００２０】上記不揮発性半導体メモリ装置において、
上記第１トンネル障壁膜及び上記第２トンネル障壁膜の
うち少なくともいずれか１つを膜厚４ｎｍ以下のシリコ
ン酸化膜により構成することにより、直接トンネル電流
による電荷トラップの発生の少ない良質なトンネル障壁
膜を得ることができるので、データの書き込み・消去に
よるトンネル障壁膜の信頼性劣化を確実に抑制すること
ができる。

【００２１】上記不揮発性半導体メモリ装置において、
上記データ記憶部，上記メモリトランジスタ及び上記選
択トランジスタからなる単位メモリセルの複数個を行列
状に配置し、上記複数の単位メモリセルのうち共通の行
に位置する単位メモリセルの上記記憶制御ゲート電極に
それぞれ接続される接続する複数の記憶ワード線と、上
記複数の単位メモリセルのうち共通の行に位置する単位
メモリセルの上記選択ゲート電極にそれぞれ接続される
複数の選択ワード線と、上記複数の単位メモリセルのう
ち共通の行に位置する単位メモリセルの上記もう１つの
不純物拡散層にそれぞれ接続され、かつ、上記複数の単
位メモリセルのうち共通の行に位置する単位メモリセル
の上記第２導電層に少なくとも電圧の供給が可能に近接
している複数のビット線とをさらに備えている。

【００２２】これにより、１種類のビット線で書き込み
・消去用のデータ線と読み出し用のデータ線とが兼用さ
れているので、高集積化に適した簡略なメモリセルアレ
イ構成が得られる。

【００２３】その場合、上記複数のビット線が上記複数
の単位メモリセルのうち共通の行に位置する単位メモリ
セルの上記第２導電層に接する部位に介設された絶縁膜
をさらに備えることにより、ビット線を介してメモリセ
ル外部からデータ記憶部に電荷が供給されないので、デ
ータ記憶部内の第１導体層と第２導体層との間での電荷
の移動によってのみデータの書き込み・消去がなされ、
極めて消費電力の小さい不揮発性半導体メモリ装置が得
られる。

【００２４】また、上記第２の目的を達成するために、
本発明では、以下のような第１，第２及び第３の不揮発
性半導体メモリ装置に関する手段を講じている。

【００２５】本発明の第１の不揮発性半導体メモリ装置
は、第１導電層，電荷移動層，第２導電層及び上記第１
導電層の側面に記憶制御ゲート絶縁膜を介して設けられ
た記憶制御ゲート電極を有するデータ記憶部と、上記第
１導電層をゲート電極とするメモリトランジスタと、上
記メモリトランジスタに並列に設けられた選択トランジ
スタとからなる単位メモリセルの複数個を行列状に配置
し、上記複数の単位メモリセルのうち共通の行に位置す
る単位メモリセルの上記記憶制御ゲート電極にそれぞれ
接続される接続する複数の記憶ワード線と、上記複数の
単位メモリセルのうち共通の行に位置する単位メモリセ
ルの上記選択トランジスタのゲート電極にそれぞれ接続
される複数の選択ワード線と、上記複数の単位メモリセ
ルのうち共通の行に位置する単位メモリセルの上記もう
１つの不純物拡散層にそれぞれ接続され、かつ、上記複
数の単位メモリセルのうち共通の行に位置する単位メモ
リセルの上記第２導電層にそれぞれ接している複数のビ
ット線とを備えた不揮発性半導体メモリ装置の駆動方法
であって、上記複数の記憶ワード線のうち、データを書
き込むように選択された単位メモリセルに接続される記
憶ワード線の電位を第１の値に設定する一方、上記選択
された単位メモリセルに接続されていない記憶ワード線
の電位を第２の値に設定し、上記複数の選択ワード線の
全ての電位を共通の第３の値に設定して、上記選択トラ
ンジスタの全てをオフ状態に制御するとともに、上記複
数のビット線の電位を２値以上の第４の値に設定するこ
とにより、上記選択された単位メモリセルのデータ記憶
部に、上記第４の値に対応した２値以上のデータを書き
込む方法である。

【００２６】この方法により、デーや記憶部内で第１導
体層と第２導体層との間で電荷を移動させることによっ
て、低電圧でデータを書き込むことが可能になる。ま
た、第１導体層と第２導体層との間の電荷のやり取りだ
けでデータを記憶するので、低消費電流化を実現するこ
とができる。さらに、メモリトランジスタのゲート絶縁
膜における電荷トラップがほとんど生じないため、メモ
リセル特性の信頼性劣化を抑制することができる。

【００２７】本発明の第２の不揮発性半導体メモリ装置
は、第１導電層，電荷移動層，第２導電層及び上記第１
導電層の側面に記憶制御ゲート絶縁膜を介して設けられ
た記憶制御ゲート電極を有するデータ記憶部と、上記第
１導電層をゲート電極とするメモリトランジスタと、上
記メモリトランジスタに並列に設けられた選択トランジ
スタとからなる単位メモリセルの複数個を行列状に配置
し、上記複数の単位メモリセルのうち共通の行に位置す
る単位メモリセルの上記記憶制御ゲート電極にそれぞれ
接続される接続する複数の記憶ワード線と、上記複数の
単位メモリセルのうち共通の行に位置する単位メモリセ
ルの上記選択トランジスタのゲート電極にそれぞれ接続
される複数の選択ワード線と、上記複数の単位メモリセ
ルのうち共通の行に位置する単位メモリセルの上記もう
１つの不純物拡散層にそれぞれ接続され、かつ、上記複
数の単位メモリセルのうち共通の行に位置する単位メモ
リセルの上記第２導電層にそれぞれ接している複数のビ
ット線とを備えた不揮発性半導体メモリ装置の駆動方法
であって、上記複数の記憶ワード線のすべての電位を第
１の値に設定し、上記複数の選択ワード線の全ての電位
を共通の第２の値に設定して、上記選択トランジスタの
全てをオフ状態に制御するとともに、上記複数のビット
線のすべての電位を共通の第３の値に設定することによ
り、上記複数の単位メモリセルのデータを一括して消去
する方法である。

【００２８】この方法により、１本のビット線で書き込
み・消去用のデータ線と読み出し用のデータ線とが兼用
されており、高集積化に適した簡略なメモリセルアレイ
構成における選択的なデータ消去方法が実現する。

【００２９】本発明の第３の不揮発性半導体メモリ装置
は、第１導電層，電荷移動層，第２導電層及び上記第１
導電層の側面に記憶制御ゲート絶縁膜を介して設けられ
た記憶制御ゲート電極を有するデータ記憶部と、上記第
１導電層をゲート電極とするメモリトランジスタと、上
記メモリトランジスタに並列に設けられた選択トランジ
スタとからなる単位メモリセルの複数個を行列状に配置
し、上記複数の単位メモリセルのうち共通の行に位置す
る単位メモリセルの上記記憶制御ゲート電極にそれぞれ
接続される接続する複数の記憶ワード線と、上記複数の
単位メモリセルのうち共通の行に位置する単位メモリセ
ルの上記選択トランジスタのゲート電極にそれぞれ接続
される複数の選択ワード線と、上記複数の単位メモリセ
ルのうち共通の行に位置する単位メモリセルの上記もう
１つの不純物拡散層にそれぞれ接続され、かつ、上記複
数の単位メモリセルのうち共通の行に位置する単位メモ
リセルの上記第２導電層にそれぞれ接している複数のビ
ット線とを備えた不揮発性半導体メモリ装置の駆動方法
であって、上記複数の記憶ワード線のすべての電位を第
１の値に設定し、上記複数の選択ワード線のうち、デー
タを読み出すように選択された単位メモリセルに接続さ
れる選択ワード線の電位を第２の値に設定する一方、上
記選択された単位メモリセルに接続されていない選択ワ
ード線の電位を第３の値に設定するとともに、上記複数
のビット線のうち選択された単位メモリセルに接続され
るビット線の電位を第４の値に設定して、上記選択され
た単位メモリセルの選択トランジスタをオン状態に制御
することにより、上記選択された単位メモリセルのデー
タ記憶部のデータを、上記第１導電層の電荷量に応じた
上記メモリトランジスタの電流特性から読み出す方法で
ある。

【００３０】この方法により、１種類のビット線で書き
込み・消去用のデータ線と読み出し用のデータ線とが兼
用されており、高集積化に適した簡略なメモリセルアレ
イ構成における選択的なデータ読み出し方法が実現す
る。

【００３１】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施の形態について、図面を参照しながら説明
する。

【００３２】図１は、本発明の第１の実施形態に係る不
揮発性半導体メモリ装置の断面図である。同図に示すよ
うに、本実施形態に係る不揮発性半導体メモリ装置は、
メモリトランジスタ１０１と選択トランジスタ１０２と
を備えたＥＥＰＲＯＭとして機能するものである。同図
に示すように、ｐ型シリコン基板１の上には、素子分離
領域２が形成されており、素子分離領域２で囲まれる活
性領域の上にゲート酸化膜３が形成されている。

【００３３】上記メモリトランジスタ１０１は、ｎ型ア
モルファスシリコンからなる電荷蓄積電極１２と、酸化
シリコンからなる第１トンネル障壁膜５ａと、シリコン
カーバイドからなる電荷移動層６と、酸化シリコンから
なる第２トンネル障壁膜７と、ｎ型アモルファスシリコ
ンからなる電荷供給電極８と、酸化シリコンからなる被
覆絶縁膜１０ａと、ｎ型多結晶シリコンからなる記憶制
御ゲート電極１１とを備えている。

【００３４】上記選択トランジスタ１０２は、ｎ型アモ
ルファスシリコンからなるゲート電極１３と、酸化シリ
コンからなる第１上面絶縁膜５ｂと、酸化シリコンから
なる第２上面絶縁膜１０ｂとを備えている。

【００３５】そして、ｐ型シリコン基板内には、ソース
拡散層１４と、中間拡散層１５と、ドレイン拡散層１６
とが形成されている。

【００３６】また、基板上には、ＢＰＳＧ膜からなる層
間絶縁膜１７と、該層間絶縁膜１７を貫通するコンタク
トホールを介して上記ドレイン拡散層１６にコンタクト
するビット線１８が形成されている。このビット線１８
は、被覆絶縁膜１０ａを介して電荷供給電極８と容量結
合している。

【００３７】ここで、メモリトランジスタ１０１の電荷
蓄積電極１２は、図１３に示す不揮発性メモリセルのフ
ローティングゲート電極に相当し、ＭＯＳＦＥＴとなる
メモリトランジスタのゲート電極に相当する機能を果た
すものである。

【００３８】一方、電荷蓄積電極１２と電荷移動層６と
の間で、薄い第１トンネル障壁膜５を挟んでキャリアの
移動が可能に構成されている。また、電荷移動層６と電
荷供給電極８との間で、薄い第２トンネル障壁膜７を挟
んでキャリアの移動が可能に構成されている。そして、
被覆絶縁膜１０ａを挟んで記憶制御ゲート電極１１から
印加される電界によって、電荷移動層６のポテンシャル
を変化させるように構成されている。すなわち、記憶制
御ゲート電極１１はＦＥＴのゲート電極として機能する
ものであり、電荷蓄積電極１２と電荷供給電極８とはＦ
ＥＴのソース・ドレインとして機能するものであり、電
荷移動層８はＦＥＴのチャネルとして機能するものであ
り、被覆絶縁膜１０ａのうち電荷蓄積電極６の側方の部
分はＦＥＴのゲート絶縁膜（記憶制御ゲート絶縁膜）と
して機能するものである。

【００３９】以上のように、上記電荷蓄積電極１２，第
１トンネル障壁膜５，電荷移動層６，第２トンネル障壁
膜７，電荷供給電極８，側方ゲート酸化膜１０ａ及び記
憶制御ゲート電極１１により、いわば記憶制御用トラン
ジスタとして機能するデータ記憶部１０３が構成されて
いる。そして、電荷蓄積電極１２は、メモリトランジス
タのゲート電極として機能するとともに、データ記憶部
１０３を構成する記憶制御用トランジスタのソース・ド
レインとしても機能するように、メモリトランジスタ１
０１とデータ記憶部１０３とによって共有されている。

【００４０】また、メモリトランジスタ１０１が選択ト
ランジスタ１０２と中間拡散層１５を介して直列に接続
されており、ドレイン拡散層１６とソース拡散層１４と
の間に動作電流が流れるように構成されている。

【００４１】以上のように構成された不揮発性半導体メ
モリ装置について、以下にその動作を説明する。

【００４２】まず、データの書き込み動作は、以下のよ
うに行なわれる。記憶制御ゲート電極１１の電位を所定
の電位（例えば２Ｖ）に設定し、ビット線１８の電位を
書き込むデータに対応した電位（例えば０Ｖ〜３Ｖ）に
設定すると、記憶制御ゲート電極１１に印加された電圧
によって電荷移動層６のポテンシャルが変化する。これ
により、電荷供給電極８の電子が薄い第２トンネル障壁
膜７をトンネリングして電荷移動層６に到達し、電荷移
動層６中を移動した後、薄い第１トンネル障壁膜５ａを
トンネリングして電荷蓄積電極１２に到達する。このと
き、ビット線１８の電位に対応した電界が電子に作用す
るので、ビット線電圧によって電荷蓄積電極１２に移動
する電子の数、すなわち電荷量を制御することができ
る。一方、記憶制御ゲート電極１１の電位を接地電位
（０Ｖ）に設定すると、電荷移動層６がエネルギー障壁
として作用するため、ビット線１８に電圧を印加して
も、電荷供給電極８の電子は電荷蓄積電極１２への移動
を妨げられる。従って、記憶制御ゲート電極１１の電圧
を制御することによって、データ記憶部１０３に選択的
にデータを書き込むことが可能である。

【００４３】次に、データの読み出し動作は、記憶制御
ゲート電極１１の電位を接地電圧（０Ｖ）に設定して、
電荷供給電極８と電荷蓄積電極１２との間で電荷が移動
しないようにした状態で行なわれる。つまり、この状態
で、ビット線１８の電位を所定の電位（例えば１Ｖ）に
設定し、ゲート電極１３の電圧を選択トランジスタ１０
２のしきい置電圧よりも高く設定して、ドレイン拡散層
１６とソース拡散層１４との間に流れる電流を検知する
のである。メモリトランジスタ１０１のゲート電極であ
る電荷蓄積電極１２の電位は電荷量に対応して変化する
ので、電荷蓄積電極１２の電荷量によって、直列に接続
されたメモリトランジスタ１０１と選択トランジスタ１
０２に流れる電流が決定される。従って、この電流の変
化を感知することによってデータ記憶部１０３のデータ
を読み出すことが可能である。

【００４４】本実施形態に係る不揮発性半導体メモリ装
置によると、書き込み・消去時に高電界を必要とするＦ
−Ｎ電流やホットキャリア注入を用いないので、記憶制
御ゲート電極１１やビット線１２の電位を適度に調整す
ることによって書き込み電圧及び消去電圧の低電圧化が
可能である。

【００４５】また、本実施形態に係る不揮発性半導体メ
モリ装置は、書き込み・消去時にメモリセル外部からの
電流供給を必要としないので、書き込み動作及び消去動
作における低消費電力化が可能である。

【００４６】さらに、本実施形態に係る不揮発性半導体
メモリ装置は、書き込み・消去時に電荷蓄積電極１２に
Ｆ−Ｎ電流やホットキャリアを注入しないので、ゲート
酸化膜３等の破壊を生じることがなく、信頼性劣化を招
くことはない。

【００４７】しかも、上述のように、本実施形態の不揮
発性半導体メモリ装置は、ビット線電位によって電荷蓄
積電極１２に蓄積される電荷量を連続的に調節できるの
で、メモリトランジスタ１０１に流れる電流量を検知す
ることにより、アナログデータの記憶も可能である。

【００４８】次に、図２〜図７を参照しながら本発明の
第１の実施形態に係る不揮発性半導体メモリ装置の製造
方法を説明する。

【００４９】まず、図２に示す工程で、ｐ型シリコン基
板１上に素子分離領域２をＬＯＣＯＳ法（局所酸化法）
を用いて形成する。

【００５０】次に、図３に示す工程で、９００℃の水蒸
気雰囲気中で熱酸化して、ｐ型シリコン基板１の表面上
に厚みが約１０ｎｍのゲート酸化膜３を形成した後、基
板の全面にわたって厚みが約３００ｎｍのｎ型アモルフ
ァスシリコン膜４を堆積する。更に、ｎ型アモルファス
シリコン膜４の上面を９００℃の希釈酸素雰囲気で熱酸
化して、厚みが約２ｎｍの下方熱酸化膜５を形成する。

【００５１】つづいて、図４に示す工程で、基板の全面
上に、バンドギャップ幅がシリコンよりも大きいシリコ
ンカーバイト膜を減圧ＣＶＤ法（減圧化学気相法）を用
いて堆積し、９５０℃の希釈酸素雰囲気で熱酸化するこ
とにより、厚みが約２ｎｍの上方熱酸化を形成する。更
に、基板の全面上に厚みが約２００ｎｍのｎ型アモルフ
ァスシリコン膜を堆積した後、レジスト膜９をマスクと
するドライエッチングにより、ｎ型アモルファスシリコ
ン膜，上方熱酸化膜，シリコンカーバイド膜を順次パタ
ーニングする。そして、電荷供給電極８，第２トンネル
障壁膜７，電荷移動層６をそれぞれ形成する。

【００５２】次に、図５に示す工程で、基板の全面上
に、減圧ＣＶＤ法を用いて厚みが約１０ｎｍのシリコン
酸化膜１０を堆積する。

【００５３】さらに、図６に示す工程で、基板の全面上
にｎ型多結晶シリコン膜を堆積した後、異方性ドライエ
ッチングを用いてｎ型多結晶シリコン膜をエッチバック
することにより、電荷移動層６の側方に残る導体サイド
ウォールからなる記憶制御ゲート電極１１を形成する。
このとき、図６には示されていないが、平面的に見ると
記憶制御ゲート電極１１は、シリコン酸化膜１０を挟ん
で電荷移動層６の周囲を取り囲むように環状に形成され
る。これにより、記憶制御ゲート電極１１による電荷移
動層６のポテンシャルを制御する機能が高くなる。

【００５４】この後、図７に示す工程で、フォトリソグ
ラフィー工程とドライエッチング工程とを行なって、シ
リコン酸化膜１０と下方熱酸化膜５とｎ型アモルファス
シリコン膜４とを順次パターニングする。これにより、
メモリトランジスタ１０１においては、電荷蓄積電極１
２と、第１トンネル障壁膜５ａと、被覆酸化膜１０ａと
が形成される。一方、選択トランジスタ１０２において
は、選択ゲート電極１３と、第１上面絶縁膜５ｂと第２
上面絶縁膜１０ｂとが形成される。さらに、各電極１
２，１３をマスクとしてｐ型シリコン基板１内に不純物
イオンの注入を行なって、ソース拡散層１４，中間拡散
層１５，ドレイン拡散層１６をそれぞれ形成する。

【００５５】最後に、常圧ＣＶＤ法を用いてＢＰＳＧ膜
１７を堆積した後、図１に示すようにビット線１８等の
配線層を形成することにより素子間の電気的接続を行
う。

【００５６】なお、本実施形態では、ビット線１８と電
荷供給電極８との間に被覆酸化膜１０ａを介在させて、
ビット線１８と電荷供給電極８とは電気的に絶縁されて
いる構成としたが、図１の破線に示すように、ビット線
１８を電荷供給電極８に電気的に接続させてもよい。

【００５７】ここで、本実施形態のように、ビット線１
８と電荷供給電極８との間に被覆酸化膜１０ａを介在さ
せた場合には、外部からの電荷を供給しなくても、デー
タ記憶部１０３内部の電荷の分布状態だけで、メモリト
ランジスタ１０１の電流を制御することができるので、
消費電力を極めて低く抑制することができる。一方、ビ
ット線１８と電荷供給電極８とを電気的に接続させた場
合には、外部からの電荷の供給により、電荷蓄積電極１
２に蓄える電荷量を大きくできるので、書き込み状態と
消去状態との電荷量の差を大きくすることができるの
で、動作のマージンを大きく確保することができ、誤動
作を確実に防止することができる。

【００５８】また、本実施形態では、電荷移動層６をバ
ンドギャップ幅がシリコンよりも大きいシリコンカーバ
イドにより構成して、電荷移動層６のバンドギャップ幅
をシリコンで構成されている電荷供給電極８及び電荷蓄
積電極１２のバンドギャップ幅よりも大きくなるように
構成している。このような構成により、記憶制御ゲート
電極１１の電位が接地電位に固定されている場合には、
電荷供給電極８と電荷蓄積電極１２との間で電荷が移動
するのを確実に妨げることができる。また、その場合、
各トンネル障壁膜５ａ，７が存在しなくても、書き込み
時以外のときに電荷蓄積電極１２と電荷供給電極８との
間で電荷が移動するのを妨げることが可能である。

【００５９】（第２の実施形態）以下、本発明の第２の
実施の形態について、図面を参照しながら説明する。

【００６０】図８は、本実施形態に係る不揮発性半導体
メモリ装置のメモリセルアレイの構成を示す電気回路図
である。

【００６１】図８において、１０１はメモリトランジス
タ、１０２は選択トランジスタ、１０３はデータ記憶
部、２０１はビット線、２０２は書き込みワード線、２
０３は読み出しワード線、２０４は電荷蓄積電極、２０
５は電荷供給電極、２０６は記憶制御ゲート電極、２０
８は選択ゲート電極、２０９はドレイン拡散層をそれぞ
れ示している。ただし、メモリトランジスタ１０１，選
択トランジスタ１０２，データ記憶部１０３の構造は、
ほぼ上記第１の実施形態で説明したとおりであるが、本
実施形態においては、ビット線２０１と電荷供給電極２
０５とが電気的に接続されている点で上記第１の実施形
態とは異なっている。

【００６２】図８を参照しながら、本発明の第２の実施
形態に係る不揮発性半導体メモリ装置の構成を説明す
る。

【００６３】単位メモリセルは、メモリトランジスタ１
０１と、記憶制御用トランジスタとして動作するデータ
記憶部１０３と、選択トランジスタ１０２とによって構
成されている。第１の実施形態において説明したよう
に、電荷蓄積電極２０４は、記憶制御用トランジスタと
して動作するデータ記憶部１０３のソース・ドレインと
しても、メモリトランジスタ１０１のゲート電極として
も機能するように各トランジスタ間で共有化されてお
り、メモリトランジスタ１０１と選択トランジスタ１０
２とが直列に接続されている。

【００６４】さらに、同一列に配置されたメモリトラン
ジスタ１０１のドレイン拡散層２０９及びデータ記憶部
１０３の電荷供給電極２０５がビット線２０１に接続さ
れており、同一行に配置された記憶制御ゲート電極２０
６が書き込みワード線２０２に接続されており、同一行
に配置された選択トランジスタ１０２の選択ゲート電極
２０８が読み出しワード線２０３に接続されている。

【００６５】データの書き込みの際には、書き込みワー
ド線２０２の電位の制御によってデータ記憶部１０３の
等価回路であるＭＩＳ型トランジスタ（記憶制御用トラ
ンジスタ）をオン状態にして、ビット線２０１の電位に
対応した電荷を電荷蓄積電極２０４に蓄積する。

【００６６】データの消去の際には、書き込みワード線
２０２の電位の制御によってデータ記憶部１０３の等価
回路であるＭＩＳ型トランジスタをオン状態にして、ビ
ット線２０１の電位を書き込み時とは逆極性にして、電
荷蓄積電極２０４に蓄積されている電荷を電荷供給電極
２０５に移動させる。

【００６７】データの読み出しの際には、読み出しワー
ド線２０３の電位の制御によって選択トランジスタ１０
２をオン状態にして、電荷蓄積電極２０４の電荷量に対
応して流れるメモリトランジスタ１０１の電流値の変化
をビット線２０１を介してセンスアンプで増幅する。

【００６８】以上のように、本実施形態のメモリセルア
レイの構成により、図１の破線で示す構造を有するメモ
リセルを利用して、データの書き込み，消去，読み出し
が可能な不揮発性半導体メモリ装置を得ることができ
る。しかも、選択トランジスタ１０２の選択ゲート電極
２０８の電位と、データ記憶部１０３の電荷の移動を制
御するための電荷供給電極２０５の電位とを共通のビッ
ト線２０１により制御できる構成となっているので、メ
モリセルアレイの動作の制御用信号線の種類数（配線層
の数）を従来のＥＥＰＲＯＭよりも増やす必要がない。
言い換えると、３トランジスタで１つのメモリセルを構
成しながら、２本のワード線と１本のビット線とにより
データの書き込み，消去，読み出しを行なうことができ
るという効果を得ることができる。

【００６９】（第３の実施形態）以下、本発明の第３の
実施形態について、図面を参照しながら説明する。

【００７０】図９〜図１２は本発明の不揮発性半導体メ
モリ装置のメモリセルアレイの回路図を示すものであ
る。

【００７１】図９〜図１２において、１０１はメモリト
ランジスタ、１０２は選択トランジスタ、１０３はデー
タ記憶部、２０１はビット線、２０２は書き込みワード
線、２０３は読み出しワード線、２０４は電荷蓄積電
極、２０５は電荷供給電極、２０６は記憶制御ゲート電
極、２０７は記憶制御データ電極、２０８は選択ゲート
電極、２０９はドレイン拡散層である。

【００７２】まず、図９を参照しながら本実施形態に係
る不揮発性半導体メモリ装置の構成を説明する。

【００７３】単位メモリセルは、第２の実施形態に係る
不揮発性半導体メモリ装置と同様に、メモリトランジス
タ１０１と、記憶制御用トランジスタとして動作するデ
ータ記憶部１０３と、選択トランジスタ１０２とから構
成されている。本実施形態に係る不揮発性半導体メモリ
装置の構造が上記第２の実施の形態と異なっている点
は、データ記憶部１０３の電荷供給電極２０５がビット
線２０１に直接接続されておらず、電荷供給電極２０５
と容量結合した記憶制御データ電極２０７とビット線２
０１が接続している点である。すなわち、図１に示すメ
モリセルの構造において、ビット線１８が電荷供給電極
８にコンタクトしていない構造となっている。このよう
な構成の場合、データの書き込み・消去の際にメモリセ
ルの外部からビット線２０１を介してデータ記憶部１０
３に電荷が供給されることはなく、データ記憶部１０３
内の電荷量は一定であり、電荷の分布状態が変化するだ
けである。即ち、電荷供給電極２０５と電荷蓄積電極２
０４との間の電荷のやり取りのみによって、データの書
き込み・消去が行なわれる。

【００７４】次に、図１０を参照しながら本実施形態に
係る不揮発性半導体メモリ装置のデータの書き込み方法
を説明する。

【００７５】図１０に示すように、行列状に配置された
４個のメモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１が書
き込みワード線ＭＷＬ０，ＭＷＬ１と読み出しワード線
ＳＷＬ０，ＳＷＬ１とビット線ＢＬ０，ＢＬ１によって
接続されている。すべての読み出しワード線ＳＷＬ０，
ＳＷＬ１の電位を０Ｖに設定することによって、全ての
メモリセルの選択トランジスタ１０２をオフ状態とし
て、ビット線ＢＬ０，ＢＬ１から選択トランジスタ１０
２を介してメモりトランジスタ１０１に電流が流れない
ように制御する。書き込みワード線ＭＷＬ０，ＭＷＬ１
については、選択書き込みワード線ＭＷＬ１の電位を
１.５Ｖに設定することによって、メモリセルＭ１０，
Ｍ１１のデータ記憶部１０３内での電荷の移動が可能と
なる一方、非選択書き込みワード線ＭＷＬ０の電位を０
Ｖに設定することによって、メモリセルＭ００，Ｍ０１
のデータ記憶部１０３内では電荷が移動しないように制
御する。この状態で、ビット線ＢＬ０の電位を１.５Ｖ
に設定すると、メモリセルＭ１０にのみ１.５Ｖに対応
した電荷がメモリトランジスタ１０１の電荷蓄積電極２
０４に蓄積され、ビット線ＢＬ１の電位を３Ｖに設定す
ると、メモリセルＭ１１にのみ３Ｖに対応した電荷がメ
モリトランジスタ１０１の電荷蓄積電極２０４に蓄積さ
れることによって、選択的にデータの書き込みがなされ
れる。

【００７６】なお、図１０には、理解を容易にするため
に、メモリセルアレイ内に４個のメモリセル（２×２行
列）が配置されている状態を示したが、現実の不揮発性
半導体メモリ装置においては、メモリセルアレイ内には
極めて多数のメモリセルがｍ行ｎ列（ｍ，ｎは自然数）
として配置されていることはいうまでもない。その場合
には、１本の書き込みワード線を選択して１.５Ｖに設
定し、その他の書き込みワード線を全て非選択として０
Ｖに設定すればよい。

【００７７】また、本実施形態においては、ビット線の
電位を２種類にしたが、３本以上のビット線に３種類以
上の電位を設定することによって多値メモリとして動作
させることも可能である。

【００７８】つづいて、図１１を参照しながら本実施形
態に係る不揮発性半導体メモリ装置のデータの消去方法
を説明する。

【００７９】すべての読み出しワード線ＳＷＬ０，ＳＷ
Ｌ１の電位を０Ｖに設定することによって、全てのメモ
リセルの選択トランジスタ１０２をオフ状態として、ビ
ット線ＢＬ０，ＢＬ１から選択トランジスタ１０２を介
してメモりトランジスタ１０１に電流が流れないように
制御する。そして、すべての書き込みワード線ＭＷＬ
０，ＭＷＬ１の電位を１.５Ｖに設定することによっ
て、全てのメモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１
のデータ記憶部１０３内における電荷の移動が可能とな
る。ここで、すべてのビット線ＢＬ０，ＢＬ１の電位を
０Ｖに設定すると、全てのメモリセルＭ００，Ｍ０１，
Ｍ１０，Ｍ１１のうち書き込み状態にあったメモリトラ
ンジスタ１０１の電荷蓄積電極２０４に蓄積されていた
電荷が電荷供給電極２０５に移動する。これにより、全
てのメモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１の電荷
蓄積電極２０４内の電荷がリセットされて、データの一
括消去が行なわれる。

【００８０】なお、図１１には、理解を容易にするため
に、メモリセルアレイ内に４個のメモリセル（２×２行
列）が配置されている状態を示したが、現実の不揮発性
半導体メモリ装置においては、メモリセルアレイ内には
極めて多数のメモリセルがｍ行ｎ列（ｍ，ｎは自然数）
として配置されていることはいうまでもない。

【００８１】さらに、図１２を参照しながら本実施形態
に係る不揮発性半導体メモリ装置のデータの読み出し方
法を説明する。

【００８２】すべての書き込みワード線ＭＷＬ０，ＭＷ
Ｌ１の電位を０Ｖに設定することによって、全てのメモ
リセルのデータ記憶部１０３内で電荷が移動しないよう
に制御する。読み出しワード線ＳＷＬ０，ＳＷＬ１につ
いては、選択読み出しワード線ＳＷＬ１の電位を１.５
Ｖに設定することによって、メモリセルＭ１０，Ｍ１１
の選択トランジスタ１０２をオン状態とする一方、非選
択読み出しワード線ＳＷＬ０の電位を０Ｖに設定するこ
とによって、メモリセルＭ００，Ｍ０１の選択トランジ
スタ１０２をオフ状態とする。ここで、ビット線ＢＬ０
の電位を０Ｖに設定すると、メモリセルＭ１０内の選択
トランジスタ１０２はオン状態であるもののソース・ド
レインの電位が同じであることからメモリトランジスタ
１０１には電流は流れず、ビット線ＢＬ１を１Ｖに設定
すると、メモリセルＭ１１にのみメモリトランジスタ１
０１の電荷蓄積電極２０４に蓄積された電荷量に応じた
電流値が生じるので、ビット線ＢＬ１の電流値またはビ
ット線ＢＬ１の電位の変化ををセンスアンプで増幅する
などして、メモリセルＭ１１のデータを選択的に読み出
すことができる。

【００８３】なお、本実施形態では、メモリセルＭ１１
のデータのみ選択的に読み出したが、ビット線ＢＬ０，
ＢＬ１にそれぞれセンスアンプなどの読み出し手段が独
立に接続されている場合は、ビット線ＢＬ０，ＢＬ１の
電位をいずれも１Ｖに設定することによって、メモリセ
ルＭ１０，Ｍ１１を同時に読み出すことも可能である。

【００８４】また、図１２には、理解を容易にするため
に、メモリセルアレイ内に４個のメモリセル（２×２行
列）が配置されている状態を示したが、現実の不揮発性
半導体メモリ装置においては、メモリセルアレイ内には
極めて多数のメモリセルがｍ行ｎ列（ｍ，ｎは自然数）
として配置されていることはいうまでもない。

【００８５】本実施形態のメモリセルアレイの構成によ
っても、図１に示す構造を有するメモリセルを利用し
て、データの書き込み，消去，読み出しが可能な不揮発
性半導体メモリ装置を得ることができる。しかも、選択
トランジスタ１０２の選択ゲート電極２０８の電位と、
データ記憶部１０３の電荷の移動を制御するための電荷
供給電極２０５の電位とを共通のビット線２０１により
制御できる構成となっているので、メモリセルアレイの
動作の制御用信号線の種類数（配線層の数）を従来のＥ
ＥＰＲＯＭよりも増やす必要がない。よって、上記第２
の実施形態と同様の効果を得ることができる。特に、本
実施形態のメモリセルアレイの構成の場合、既に説明し
たように、データの書き込み，消去時においてデータ記
憶部１０３内に外部から電荷を供給する必要がなく、デ
ータ記憶部１０３内における電荷の移動だけで済む。し
たがって、第２の実施形態に比べて、消費電力をより低
減でき、かつ、いっそうの低電圧化を図ることができ
る。

【００８６】

【発明の効果】本発明の不揮発性半導体メモリ装置によ
ると、第１導電層と第２導電層との間に電荷移動層を設
け、さらに電荷移動層の側方に記憶制御ゲート絶縁膜を
介して記憶制御ゲート電極を設けて、電荷移動層を介し
て第１導電層と第２導電層との間で電荷の移動が可能
に、かつ、第１導電層と第２導電層との電荷分布に対応
したデータを記憶することが可能に構成下ので、書き込
み・消去の低電圧化と消費電流の低減とを実現するとと
もに、書き込み・消去によるメモリセル特性の信頼性劣
化の生じない不揮発性半導体メモリ装置の提供を図るこ
とができる。

【００８７】また、上記不揮発性半導体メモリ装置にお
いて、上記データ記憶部と、メモリトランジスタ及び選
択トランジスタからなる単位メモリセルの複数個を行列
状に配置し、共通行の単位メモリセルの記憶制御ゲート
電極を記憶ワード線で接続し、共通行の単位メモリセル
の選択ゲート電極を選択ワード線で接続するとともに、
共通行の単位メモリセルの不純物拡散層を接続するとと
もに、共通行の単位メモリセルの第２導電層にそれぞれ
接する複数のビット線とをさらに設けることにより、１
種類のビット線で書き込み・消去用のデータ線と読み出
し用のデータ線とを兼用し、高集積化に適した簡略なメ
モリセルアレイ構造を得ることができる。

【００８８】また、このメモリセルアレイ構造を有する
不揮発性半導体メモリ装置を利用して、書き込み，消
去，読み出しを行なう駆動方法を提供することもでき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る不揮発性半導体
メモリ装置の構造を示す断面図である。

【図２】第１の実施形態に係る不揮発性半導体メモリ装
置の製造工程のうち素子分離領域を形成する工程を示す
断面図である。

【図３】第１の実施形態に係る不揮発性半導体メモリ装
置の製造工程のうち第１トンネル障壁膜となる酸化膜を
形成するまでの工程を示す断面図である。

【図４】第１の実施形態に係る不揮発性半導体メモリ装
置の製造工程のうち電荷蓄積電極から電荷供給電極まで
の積層膜を形成するまでの工程を示す断面図である。

【図５】第１の実施形態に係る不揮発性半導体メモリ装
置の製造工程のうち記憶制御ゲート絶縁膜となる酸化膜
を形成するまでの工程を示す断面図である。

【図６】第１の実施形態に係る不揮発性半導体メモリ装
置の製造工程のうち記憶制御ゲート電極を形成するまで
の工程を示す断面図である。

【図７】第１の実施形態に係る不揮発性半導体メモリ装
置の製造工程のうち選択トランジスタを形成するまでの
工程を示す断面図である。

【図８】本発明の第２の実施形態に係る不揮発性半導体
メモリ装置のメモリセルアレイの構成を示す回路図であ
る。

【図９】本発明の第３の実施形態に係る不揮発性半導体
メモリ装置のメモリセルアレイの構成を示す回路図であ
る。

【図１０】本発明の第３の実施形態に係る不揮発性半導
体メモリ装置のメモリセルアレイのデータの書き込み動
作を説明するための回路図である。

【図１１】本発明の第３の実施形態に係る不揮発性半導
体メモリ装置のメモリセルアレイのデータの消去動作を
説明するための回路図である。

【図１２】本発明の第３の実施形態に係る不揮発性半導
体メモリ装置のメモリセルアレイのデータの読み出し動
作を説明するための回路図である。

【図１３】従来の不揮発性半導体メモリ装置の構造を示
す断面図である。

【符号の説明】

１ｐ型シリコン基板２素子分離領域３ゲート酸化膜４ｎ型アモルファスシリコン膜５第１トンネル障壁膜６電荷移動層７第２トンネル障壁膜８電荷供給電極（第２導電層）９レジスト１０シリコン酸化膜１１記憶制御ゲート電極１２電荷蓄積電極（第１導電層）１３選択ゲート電極１４ソース拡散層（不純物拡散層）１５ｎ型拡散層（不純物拡散層）１６ドレイン拡散層（もう１つの不純物拡散層）１７ＢＰＳＧ膜１８ビット線１０１メモリトランジスタ１０２選択トランジスタ１０３データ記憶部２０１ビット線２０２書き込みワード線２０３読み出しワード線２０４電荷蓄積電極２０５電荷供給電極２０６記憶制御ゲート電極２０７記憶制御データ電極２０８ゲート電極２０９ドレイン拡散層

フロントページの続きＦターム(参考） 5B025 AA01 AB01 AC02 AE06 AE07 AE08 5F001 AA02 AB02 AB30 AC02 AC04 AD04 AD12 AD41 AD52 AD62 AE02 AE08 AF06 AF07 AF10 AF25 AG10 AG12 AG21 AG22 AG32 5F083 EP02 EP22 EP32 EP43 ER02 ER03 ER08 ER13 ER14 ER18 ER21 GA05 GA21 GA30 JA02 JA33 KA01 KA05 NA02 PR03 PR12 PR21 PR36

Claims

【特許請求の範囲】

【請求項１】電荷の蓄積が可能に構成された第１導電
層と、上記第１導電層に対向して設けられた第２導電層と、上記第１導電層と第２導電層との間に介設され、電荷の
移動が可能に構成された電荷移動層と、上記電荷移動層の側方に設けられた記憶制御ゲート電極
と、上記記憶制御ゲート電極と上記電荷移動層との間に介設
された記憶制御ゲート絶縁膜とを有するデータ記憶部が
配置された不揮発性半導体メモリ装置であって、上記電荷移動層を介して上記第１導電層と上記第２導電
層との間で、上記第１導電層，第２導電層及び上記記憶
制御ゲート電極の電位に応じた電荷の移動が可能に、か
つ、上記第１導電層と上記第２導電層との電荷分布に対
応したデータを記憶することが可能に構成されているこ
とを特徴とする不揮発性半導体メモリ装置。
【請求項２】請求項１記載の不揮発性半導体メモリ装
置において、上記第１導電層と上記電荷移動層との間に介設され、電
荷のトンネリングが可能に構成された第１トンネル障壁
膜と、上記第２導電層と上記電荷移動層との間に介設され、電
荷のトンネリングが可能に構成された第２トンネル障壁
膜とをさらに備えていることを特徴とする不揮発性半導
体メモリ装置。
【請求項３】請求項１又は２記載の不揮発性半導体メ
モリ装置において、上記第１導電層をゲート電極とするメモリトランジスタ
をさらに備え、上記第１導電層に蓄積される電荷の量に応じた上記メモ
リトランジスタの電流特性により、上記データ記憶部の
データを読み出すことが可能に構成されていることを特
徴とする不揮発性半導体メモリ装置。
【請求項４】請求項３記載の不揮発性半導体メモリ装
置において、上記第１導電層に対向する半導体基板をさらに備え、上記メモリトランジスタは、上記第１導電層と上記半導体基板との間に介設されたゲ
ート絶縁膜と、上記半導体基板内には、上記ゲート絶縁膜を挟んで上記
第１導電層に対向するチャネル層及びその両側の２つの
不純物拡散層とが設けられていることを特徴とする不揮
発性半導体メモリ装置。
【請求項５】請求項４記載の不揮発性半導体メモリ装
置において、上記記憶制御ゲート電極及び記憶制御ゲート絶縁膜は、
上記電荷移動層の側方を環状に取り囲んでいることを特
徴とする不揮発性半導体メモリ装置。
【請求項６】請求項４又は５記載の不揮発性半導体メ
モリ装置において、上記記憶制御ゲート電極は、基板上に堆積された導体膜
に異方性エッチングを施すことにより形成されているこ
とを特徴とする不揮発性半導体メモリ装置。
【請求項７】請求項４〜６のうちいずれか１つに記載
の不揮発性半導体メモリ装置において、上記半導体基板には、上記メモリトランジスタの２つの
不純物拡散層のうちの一方の不純物拡散層に対向するも
う１つの不純物拡散層が設けられており、上記一方の不純物拡散層と上記もう１つの不純物拡散層
との間の上に設けられた選択ゲート電極を有する選択ト
ランジスタをさらに備えていることを特徴とする不揮発
性半導体メモリ装置。
【請求項８】請求項１〜７のうちいずれか１つに記載
の不揮発性半導体メモリ装置において、上記電荷移動層は、上記第１導電層及び上記第２導電層
のバンドギャップよりも大きいバンドギャップを有する
材料により構成されていることを特徴とする不揮発性半
導体メモリ装置。
【請求項９】請求項１〜８のうちいずれか１つに記載
の不揮発性半導体メモリ装置において、上記第１導電層，上記第２導電層及び上記電荷移動層の
うち少なくともいずれか１つは、シリコンを主成分とし
て含む材料により構成されていることをことを特徴とす
る不揮発性半導体メモリ装置。
【請求項１０】請求項２記載の不揮発性半導体メモリ
装置において、上記第１トンネル障壁膜及び上記第２トンネル障壁膜の
うち少なくともいずれか１つは膜厚４ｎｍ以下のシリコ
ン酸化膜により構成されていることを特徴とする不揮発
性半導体メモリ装置。
【請求項１１】請求項７記載の不揮発性半導体メモリ
装置において、上記データ記憶部，上記メモリトランジスタ及び上記選
択トランジスタからなる単位メモリセルの複数個を行列
状に配置し、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記記憶制御ゲート電極にそれぞれ接続
される接続する複数の記憶ワード線と、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記選択ゲート電極にそれぞれ接続され
る複数の選択ワード線と、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記もう１つの不純物拡散層にそれぞれ
接続され、かつ、上記複数の単位メモリセルのうち共通
の行に位置する単位メモリセルの上記第２導電層に少な
くとも電圧の供給が可能に近接している複数のビット線
とをさらに備えていることを特徴とする不揮発性半導体
メモリ装置。
【請求項１２】請求項１１記載の不揮発性半導体メモ
リ装置において、上記複数のビット線が上記複数の単位メモリセルのうち
共通の行に位置する単位メモリセルの上記第２導電層に
接する部位に介設された絶縁膜をさらに備えていること
を特徴とする不揮発性半導体メモリ装置。
【請求項１３】第１導電層，電荷移動層，第２導電層
及び上記第１導電層の側面に記憶制御ゲート絶縁膜を介
して設けられた記憶制御ゲート電極を有するデータ記憶
部と、上記第１導電層をゲート電極とするメモリトラン
ジスタと、上記メモリトランジスタに並列に設けられた
選択トランジスタとからなる単位メモリセルの複数個を
行列状に配置し、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記記憶制御ゲート電極にそれぞれ接続
される接続する複数の記憶ワード線と、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記選択トランジスタのゲート電極にそ
れぞれ接続される複数の選択ワード線と、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記もう１つの不純物拡散層にそれぞれ
接続され、かつ、上記複数の単位メモリセルのうち共通
の行に位置する単位メモリセルの上記第２導電層にそれ
ぞれ接している複数のビット線とを備えた不揮発性半導
体メモリ装置の駆動方法であって、上記複数の記憶ワード線のうち、データを書き込むよう
に選択された単位メモリセルに接続される記憶ワード線
の電位を第１の値に設定する一方、上記選択された単位
メモリセルに接続されていない記憶ワード線の電位を第
２の値に設定し、上記複数の選択ワード線の全ての電位を共通の第３の値
に設定して、上記選択トランジスタの全てをオフ状態に
制御するとともに、上記複数のビット線の電位を２値以上の第４の値に設定
することにより、上記選択された単位メモリセルのデータ記憶部に、上記
第４の値に対応した２値以上のデータを書き込むことを
特徴とする不揮発性半導体メモリ装置の駆動方法。
【請求項１４】第１導電層，電荷移動層，第２導電層
及び上記第１導電層の側面に記憶制御ゲート絶縁膜を介
して設けられた記憶制御ゲート電極を有するデータ記憶
部と、上記第１導電層をゲート電極とするメモリトラン
ジスタと、上記メモリトランジスタに並列に設けられた
選択トランジスタとからなる単位メモリセルの複数個を
行列状に配置し、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記記憶制御ゲート電極にそれぞれ接続
される接続する複数の記憶ワード線と、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記選択トランジスタのゲート電極にそ
れぞれ接続される複数の選択ワード線と、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記もう１つの不純物拡散層にそれぞれ
接続され、かつ、上記複数の単位メモリセルのうち共通
の行に位置する単位メモリセルの上記第２導電層にそれ
ぞれ接している複数のビット線とを備えた不揮発性半導
体メモリ装置の駆動方法であって、上記複数の記憶ワード線のすべての電位を第１の値に設
定し、上記複数の選択ワード線の全ての電位を共通の第２の値
に設定して、上記選択トランジスタの全てをオフ状態に
制御するとともに、上記複数のビット線のすべての電位を共通の第３の値に
設定することにより、上記複数の単位メモリセルのデー
タを一括して消去することを特徴とする不揮発性半導体
メモリ装置の駆動方法。
【請求項１５】第１導電層，電荷移動層，第２導電層
及び上記第１導電層の側面に記憶制御ゲート絶縁膜を介
して設けられた記憶制御ゲート電極を有するデータ記憶
部と、上記第１導電層をゲート電極とするメモリトラン
ジスタと、上記メモリトランジスタに並列に設けられた
選択トランジスタとからなる単位メモリセルの複数個を
行列状に配置し、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記記憶制御ゲート電極にそれぞれ接続
される接続する複数の記憶ワード線と、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記選択トランジスタのゲート電極にそ
れぞれ接続される複数の選択ワード線と、上記複数の単位メモリセルのうち共通の行に位置する単
位メモリセルの上記もう１つの不純物拡散層にそれぞれ
接続され、かつ、上記複数の単位メモリセルのうち共通
の行に位置する単位メモリセルの上記第２導電層にそれ
ぞれ接している複数のビット線とを備えた不揮発性半導
体メモリ装置の駆動方法であって、上記複数の記憶ワード線のすべての電位を第１の値に設
定し、上記複数の選択ワード線のうち、データを読み出すよう
に選択された単位メモリセルに接続される選択ワード線
の電位を第２の値に設定する一方、上記選択された単位
メモリセルに接続されていない選択ワード線の電位を第
３の値に設定するとともに、上記複数のビット線のうち選択された単位メモリセルに
接続されるビット線の電位を第４の値に設定して、上記
選択された単位メモリセルの選択トランジスタをオン状
態に制御することにより、上記選択された単位メモリセルのデータ記憶部のデータ
を、上記第１導電層の電荷量に応じた上記メモリトラン
ジスタの電流特性から読み出すことを特徴とする不揮発
性半導体メモリ装置の駆動方法。