JP2016033847A - 揮発性スイッチング二端子装置およびｍｏｓトランジスタを利用した不揮発性メモリセル - Google Patents

Abstract

【課題】揮発性抵抗スイッチング装置およびＭＯＳトランジスタを利用した不揮発性メモリセルを提供する。
【解決手段】不揮発性メモリ装置２００は、電圧源２２０によって印加される電圧に基づいて、低抵抗状態または高抵抗状態になる抵抗変化型二端子選択装置２０６を含む。電圧源２２０は、選択装置２０６の第１セレクタ端子（上部電極）に接続された第２端子２０４を有するキャパシタの第１端子２０２に結合され、第１ＭＯＳトランジスタは、選択装置２０６の第２セレクタ端子（下部電極）に接続された浮遊ゲート２０８、ソース２１０およびドレイン２１２を含む。ドレイン２１２は、ゲート２１４、ソース２１６およびドレイン２１８を有する第２ＭＯＳトランジスタと、直列に接続される。
【選択図】図２

Description

関連出願の参照
本特許出願は、「揮発性スイッチング二端子装置およびＭＯＳトランジスタを利用した不揮発性メモリセル(Non-Volatile Memory Cell Utilizing Volatile Switching Two-Terminal Device and a MOS Transistor)」という名称で２０１４年７月９日出願の米国仮特許出願第６２／０２２，５９４号に基づく優先権の利益を主張しており、この出願の開示は、その全体が、あらゆる目的のために、参照によって本明細書に組み込まれる。「二端子メモリのための選択装置(Selector Device for Two-Terminal Memory)」という名称で２０１４年１２月３１日出願の米国非仮特許出願第１４／５８８，１８５号、２００７年１０月１９日出願の米国非仮特許出願第１１／８７５，５４１号、および、２００９年１０月８日出願の特許出願第１２／５７５，９２１号は、各々、あらゆる目的のために、個々の全体が参照によって本明細書に組み込まれる。

本明細書は、概して不揮発性メモリに関し、１つの具体的な例として、揮発性抵抗スイッチング装置およびＭＯＳトランジスタを利用した不揮発性メモリセルに関する。

本明細書の発明者は、デジタル情報の電子的格納のために用いられる金属酸化物半導体（ＭＯＳ）型メモリセルなどの種々のメモリセル技術の、実行可能な代替として動作すると発明者が期待する、二端子メモリ装置を提案している。とりわけ抵抗スイッチングメモリ装置などの二端子メモリを用いるメモリセルのモデルは、純粋に不揮発性フラッシュＭＯＳ型トランジスタに比べて、たとえば、より小さいダイサイズ、より高いメモリ密度、より速やかな切り替え（たとえば、比較的導電状態から比較的非導電状態に、またはその逆）、良好なデータ信頼性、低製造コスト、集積回路製造互換性プロセスおよび他の長所を含む、いくつかの潜在的利点をもたらすと発明者によって考えられている。

以下の記載は、本明細書のいくつかの特徴の基本的理解を提供するために、本明細書の簡単な概要を示す。この概要は本明細書の広範な概観ではない。この概要は、本明細書のキーまたは重要な要素を特定することも、本明細書の特定の実施形態の範囲または請求項のいずれかの範囲を説明することも、意図するものではない。その目的は、本明細書に示されるより詳細な説明の序として、本明細書のいくつかの概念を単純な形態で、提示することである。

本明細書に記載のさまざまな実施形態は、キャパシタ構造、選択装置およびＭＯＳトランジスタを含むメモリ回路を操作する方法であって、前記キャパシタが第１の端子および第２の端子を含み、前記選択装置が前記第２の端子に接続された第１の電極および前記ＭＯＳトランジスタのゲートに接続された第２の電極を含み、前記ＭＯＳトランジスタがソースおよびドレインも含むメモリ回路を操作する方法を提供する。この方法は、所定の電圧よりも低い第１の正電圧範囲の第１の正電圧を、前記キャパシタ構造の前記第１の端子に印加して、前記選択装置が前記第１の正電圧範囲内の高抵抗状態になることを含み得る。この方法は、また、所定の電圧よりも高い第２の正電圧範囲の第２の正電圧を、前記キャパシタ構造の前記第１の端子に印加して、前記選択装置が低抵抗状態になり、前記第２の正電圧範囲内の第２の正電圧の印加に応じて、第１の電荷が前記ＭＯＳトランジスタの前記ゲートに蓄積することを含み得る。この方法は、また、前記キャパシタの前記第１の端子から前記第２の正電圧を取り除き、前記ＭＯＳトランジスタの前記ゲートに前記第１の電荷の一部を維持することを含み得る。

他の実施形態において、メモリ装置は、第１の端子および第２の端子を含み、前記第１の端子が前記メモリ装置の第１の端子として構成され、複数の入力電圧を受けるように構成されたキャパシタ構造を含み得る。このメモリ装置は、また、前記キャパシタの前記第２の端子に接続された第１の電極および第２の電極を含み得る選択装置を含み得、前記選択装置は、負の閾値電圧よりも高く正の閾値電圧よりも低い第１の電圧が、前記第１の電極と前記第２の電極との間に印加されたときに、高抵抗状態になり、前記選択装置は、前記負の閾値電圧よりも低いか前記正の閾値電圧よりも高い第２の電圧が、前記第１の電極と前記第２の電極との間に印加されたときに、低抵抗状態になる。このメモリ装置は、また、前記選択装置に接続されたＭＯＳトランジスタを含み得、前記ＭＯＳトランジスタは、前記選択装置の前記第２の電極に接続されたゲート、前記メモリ装置の第２の端子として構成されたソース、および、前記メモリ装置の第３の端子として構成されたドレインを含み、前記ＭＯＳトランジスタは、所定の電荷閾値に関する条件を満たす前記ＭＯＳトランジスタの前記ゲートの電荷の度合いに応じて、高導電状態と低導電状態との間で切り替わるように構成される。

さらに他の実施形態において、回路は、プログラミング電圧、消去電圧、および読み取り電圧を提供するように構成された電圧源、ならびに、前記電圧源に結合された第１の端子、および第２の端子を含むキャパシタ構造を含み得る。この回路は、また、前記キャパシタの前記第２の端子に接続された第１の電極、および第２の電極を含む選択装置を含み得、前記選択装置は、前記プログラミング電圧および前記消去電圧が、前記キャパシタ構造の前記第１の端子に印加されることに応じて、低抵抗状態になるように構成され、前記読み取り電圧が前記キャパシタ構造の前記第１の端子に印加されたときに、高抵抗状態になるように構成され得る。この回路は、また、前記選択装置に接続されたＭＯＳトランジスタを含み得、前記ＭＯＳトランジスタは、ソース、ゲートおよびドレインを含み、前記ゲートは、前記プログラミング電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて、第１の電荷を蓄積するように構成され、前記ゲートは、前記消去電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて、第２の電荷を蓄積するように構成され、前記ゲートは、前記読み取り電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて、前記第１の電荷または前記第２の電荷の蓄積を維持するように構成され、前記ゲートが前記第１の電荷の蓄積を維持するときに、前記ソースと前記ドレインとの間のチャンネルが、低抵抗状態になる。

本発明の１つの特徴に従うと、キャパシタ構造、選択装置、およびＭＯＳトランジスタを含むメモリ回路を操作する方法であって、前記キャパシタ構造が第１の端子および第２の端子を含み、前記選択装置が前記第２の端子に接続された第１の電極、および、前記ＭＯＳトランジスタのゲートに接続された第２の電極を有し、前記選択装置が上閾値電圧および下閾値電圧に関連付けられ、前記ＭＯＳトランジスタがソースおよびドレインも含むメモリ回路を、操作する方法が開示される。１つの技術は、前記下閾値電圧よりも大きく前記上閾値電圧よりも小さい第１の電圧を、前記選択装置の前記第１の電極に印加し、それに応じて前記選択装置が高抵抗状態になり、第１の電荷が前記ＭＯＳトランジスタの前記ゲートに維持されること、および、前記上閾値電圧よりも大きい第２の電圧を前記選択装置の前記第１の電極に印加し、それに応じて前記選択装置が低抵抗状態になり、第２の電荷が前記ＭＯＳトランジスタの前記ゲートに蓄積することを含む。処理は、前記下閾値電圧よりも大きく前記上閾値電圧よりも小さい第３の電圧を、前記選択装置の前記第１の電極に印加することを含んでよく、それに応じて前記選択装置が前記高抵抗状態になり、前記第２の電荷の少なくとも一部であって、前記第１の電荷よりも大きい一部が、前記ＭＯＳトランジスタの前記ゲートに維持される。

本発明の他の特徴に従うと、メモリ装置が開示される。１つの装置は、第１の端子および第２の端子を含むキャパシタ構造を含んでよく、前記第１の端子は、前記メモリ装置の第１の端子として構成され、複数の入力電圧を受けるように構成される。装置は、第１の電極および第２の電極を含む選択装置を含んでよく、前記第１の電極は前記キャパシタの前記第２の端子に結合され、前記選択装置は、第１の電圧が前記第１の電極と前記第２の電極との間に印加されるときの高抵抗状態によって特徴付けられ、前記第１の電圧は、負の閾値電圧よりも大きく正の閾値電圧よりも小さく、前記選択装置は、第２の電圧が前記第１の電極と前記第２の電極との間に印加されるときの低抵抗状態によって特徴付けられ、前記第２の電圧は、前記正の閾値電圧よりも大きく、ＭＯＳトランジスタが前記選択装置に結合され、前記ＭＯＳトランジスタは前記選択装置の前記第２の電極に結合されたゲートと、ソースおよびドレインを含み、前記ＭＯＳトランジスタは、前記ゲートに蓄えられた電荷の度合いに応じた高導電状態または低導電状態によって特徴付けられる。

本発明のさらに他の特徴に従うと、回路が開示される。１つの回路は、プログラミング電圧、消去電圧、および読み取り電圧を提供するように構成された電圧源、ならびに、前記電圧源に結合されたキャパシタ構造を含み、前記キャパシタ構造は、前記電圧源に結合された第１の端子、および第２の端子を含む。回路は、前記キャパシタ構造に結合された選択装置を含んでよく、前記選択装置は、前記キャパシタの前記第２の端子に結合された第１の電極、および第２の電極を含み、前記選択装置は、第１の電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて低抵抗状態になるように構成され、前記第１の電圧は、前記プログラミング電圧および前記消去電圧を含み、前記選択装置は、前記読み取り電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて、高抵抗状態になるように構成される。回路は、前記選択装置に結合されたＭＯＳトランジスタを含んでよく、前記ＭＯＳトランジスタは、ソース、ドレイン、前記ソースと前記ドレインとの間のチャンネル、および、前記選択装置の第２の電極に結合されたゲートを含み、前記ゲートは、前記プログラミング電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて、第１の電荷を蓄積するように構成され、前記ゲートは、前記消去電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて、第２の電荷を蓄積するように構成され、前記ゲートは、前記読み取り電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて、前記ゲートに蓄積された電荷の蓄積を維持するように構成され、前記ソースと前記ドレインとの間の前記チャンネルは、前記ゲートが前記第１の電荷の蓄積を維持するときに導電状態になり、前記ソースと前記ドレインとの間の前記チャンネルは、前記ゲートが前記第２の電荷の蓄積を維持するときに非導電状態になり、前記第１の電荷は前記第２の電荷よりも大きい。

以下の記述および図面は、本明細書のいくつかの例示的特徴を示す。ただし、これらの特徴は、本明細書の原理が採用されてよいさまざまな方法の少数を示すに過ぎない。本明細書の他の長所および新規な特徴は、図面と共に考慮するとき、本明細書の以下の詳細な説明から明らかになるであろう。

本明細書のさまざまな側面または特徴を、図面を参照して説明するが、図面全体を通じて、同様の要素には同様の参照番号を使用する。本明細書においては、本明細書の十分な理解を提供するために、多くの具体的な詳細を示す。ただし、本明細書のいくつかの特徴は、これらの具体的な詳細を伴うことなく、または、他の方法、構成要素、材料などで実施してもよいことを、理解すべきである。他の例では、本明細書の説明を容易にするために、周知の構造および装置を、ブロック図の形態で示す。

図１は、本明細書に記載のさまざまな特徴に従う、揮発性要素を有する例示の不揮発性メモリセルの略図を示す。

図２は、本明細書に記載のさまざまな特徴に従う、揮発性要素を有する例示の不揮発性メモリセルの略図を示す。

図３は、本明細書に記載のさまざまな特徴に従うスイッチング装置の抵抗を示すグラフを示す。

図４は、本明細書に記載のさまざまな特徴に従う、プログラム相における例示の不揮発性メモリセルの略図を示す。

図５は、本明細書に記載のさまざまな特徴に従う、消去相における例示の不揮発性メモリセルの略図を示す。

図６Ａは、本明細書に記載のさまざまな特徴に従う、蓄積電荷を有する例示のメモリセルの略図を示す。

図６Ｂは、本明細書に記載のさまざまな特徴に従う、蓄積電荷を有する例示のメモリセルの略図を示す。

図７は、本明細書に記載のさまざまな特徴に従う例示のメモリセルアレイの略図を示す。

図８は、本明細書に記載のさまざまな特徴に従う、検出装置を有する例示のメモリセルアレイの略図を示す。

図９は、開示の実施形態に従う高密度不揮発性セルを提供する例示の半導体スタックの断面図を表す。

図１０は、さらなる実施形態における他の高密度不揮発性セルを提供する例示の半導体スタックの断面図を表す。

図１１は、他の実施形態における、装置のバックエンド金属層間に一体化された不揮発性セルの例示の断面図を表す。

図１２は、他の実施形態に従う、揮発性要素を有する不揮発性メモリセルの例示の操作方法のフローチャートを示す。

図１３は、本明細書に開示の１つ以上の特徴の実施を容易にする見本の操作環境のブロック図を表す。

図１４は、さまざまな実施形態との組み合わせで実施され得る例示の計算環境のブロック図を示す。

本明細書は、１つ以上の揮発性要素を含む不揮発性メモリ装置に関する。いくつかの実施形態において、不揮発性メモリ装置は、抵抗変化型二端子選択装置に印加される個別の電圧または個別の電圧範囲に応じて、低抵抗状態と高抵抗状態とになり得る、抵抗変化型二端子選択装置を含み得る。選択装置は、複数の閾値（または、狭い閾値範囲）（たとえば、正の閾値および負の閾値）を有する、揮発性スイッチング装置であり得る。さまざまな実施形態において、選択装置は抵抗スイッチング装置、または、本発明の譲受人によって開発中の電界誘導超線形閾値（ＦＡＳＴ（商標））スイッチング装置（または、選択装置）である。抵抗変化型二端子選択装置に加えて、不揮発性メモリ装置は、キャパシタ構造およびＭＯＳ（「金属酸化物半導体」）トランジスタ（これは、少なくともいくつかの開示の実施形態において、追加のキャパシタとして振舞い、または作動し得る）を含み得る。キャパシタは、１つ以上の実施形態においてはＰＭＯＳトランジスタであり得、他の実施形態においては金属−絶縁体−金属キャパシタであり得るが、他の適するキャパシタも用いられ得る。キャパシタの第１の端子は電圧源に結合され得、キャパシタの第２の端子は、選択装置の第１のセレクタ端子に結合され得る。１つ以上の実施形態において、ＭＯＳトランジスタは、選択装置の第２のセレクタ端子に接続された浮遊ゲートを含むＮＭＯＳトランジスタであり得る。ＮＭＯＳトランジスタのソースとドレインとの間の導電性は、読み取り動作の間に浮遊する（たとえば、一般に、電源に接続されていない）ＭＯＳトランジスタゲートに蓄えられた電荷度合いによって変調される。いくつかの実施形態において、ＮＭＯＳトランジスタは、ロープロファイルゲートを有するディープトレンチトランジスタであり得、不揮発性メモリ装置によって消費される基板表面積を低減する。１つ以上の追加の実施形態において、第１のＮＭＯＳトランジスタのソース／ドレインと直列に接続されたソースまたはドレインを有する、第２のＮＭＯＳトランジスタが備えられ得る。

さまざまな実施形態において、開示の揮発性選択装置は、フィラメント系装置であり得る。フィラメント系装置の１つの例は、第１の導電層、たとえば、金属含有層（たとえば、ＴｉＮ，ＴａＮ，Ｃｕ，Ａｌ，Ａｇまたはそれらの合金など）、ドープしたｐ型（または、ｎ型）シリコン（Ｓｉ）含有層（たとえば、ｐ型またはｎ型ポリシリコン、ｐ型またはｎ型多結晶ＳｉＧｅなど）；抵抗スイッチング層（ＲＳＬ）；および、第２の導電層（たとえば、第１の導電層について記載したリストから選択される材料）含み得る。適切なバイアス条件下で、第１の導電層内からの導電イオンおよび第１の導電層が、導電イオンをＲＳＬに提供する。さまざまな実施形態において、バイアスが、閾値電圧の度合いを超える印加電圧（たとえば、正の閾値電圧を超える印加電圧）であってよい。さまざまな実施形態において、導電イオンは、バイアスの非存在下で中性の金属粒子になり、ＲＳＬ内で、少なくともＲＳＬのサブセットを貫通する導電性を促進し得る、導電フィラメントを形成する。いくつかの実施形態において、フィラメント系装置の抵抗は、したがって、フィラメントと第２の導電層との間のトンネル抵抗によって（または、ＲＳＬを貫通する導電短絡（たとえば、ＲＳＬ内でフィラメントを形成する金属粒子によって形成される）の本来の抵抗によって）、決定され得る。

さらなる実施形態に従うと、第２の導電層も、イオン化し得る中性の金属粒子を含み得る。そのような実施形態において、第２の導電層は、金属イオンを形成して、第２の適切なバイアス条件に応じて、金属イオンをＲＳＬに提供し得る。さまざまな実施形態において、バイアスは、閾値電圧の度合いを超える印加電圧（たとえば、負の閾値電圧よりも小さい印加電圧）であってよい。適切な条件下で、導電イオンが、バイアス条件に基づいて、第２の導電層内で形成され、第２の導電層は、導電イオンをＲＳＬに提供する。そのような実施形態において、導電イオンは、バイアスの非存在下で、中性の金属粒子を形成し、ＲＳＬ内に、少なくともＲＳＬのサブセットを貫通する導電性を促進し得る、導電フィラメントを形成する。フィラメント系装置の抵抗は、したがって、フィラメントと第１の導電層との間のトンネル抵抗によって（または、ＲＳＬを貫通する導電短絡（たとえば、ＲＳＬ内でフィラメントを形成するイオンによって形成される）の本来の抵抗によって）、決定され得る。

さまざまな実施形態において、印加電圧が約ゼロ、たとえばグランドの場合、導電フィラメントはＲＳＬ内に適切に形成されない。したがって、ＲＳＬ層の抵抗は、上記の実施形態が上述のバイアス条件下にあるときよりも、大幅に高くなる。ＲＳＬ（当技術分野において抵抗スイッチング媒体（ＲＳＭ）とも呼ばれ得る）は、たとえば、非ドープの非晶質Ｓｉ層、真性特性を有する半導体層、Ｓｉ亜酸化物（たとえば、ＳｉＯ_Ｘ、ここでＸは２未満のゼロでない値を有する）などを含み得る。ＲＳＬに好適な材料の他の例は、Ｓｉ_ＸＧｅ_ＹＯ_Ｚ（ここでＸ，ＹおよびＺは、それぞれ適切な正の数である）、酸化シリコン（たとえば、ＳｉＯ_Ｎ、ここでＮは適切な正の数である）、非晶質Ｓｉ（ａ−Ｓｉ）、非晶質ＳｉＧｅ（ａ−ＳｉＧｅ）、ＴａＯ_Ｂ（ここでＢは適切な正の数である）、ＨｆＯ_Ｃ（ここでＣは適切な正の数である）、ＴｉＯ_Ｄ（ここでＤは適切な数である）、Ａｌ_２Ｏ_Ｅ（ここでＥは適切な正の数である）、非化学量輪のシリコンを含有した材料、非化学量輪の金属酸化物など、または、これらの適切な組み合わせを含み得る。さまざまな実施形態において、ＲＳＬは、導電粒子を捕捉し得る材料空隙または欠陥を、ごく僅かまたは少数含み、したがって、いくつかの実施形態において、導電粒子は、ＲＳＬ内で、比較的良好な拡散または漂流可動性を有する。

第１の導電材料および／または第２の導電材料のための導電材料は、とりわけ、銀（Ａｇ）、金（Ａｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）またはチタンの他の適する化合物、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタル（Ｔａ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、タングステン（Ｗ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）、およびパラジウム（Ｐｄ）を含んでよい。他の好適な導電性材料および化合物、合金、または、これらの、もしくは同様の材料の組み合わせは、本明細書のいくつかの特徴において、活性金属層として用いられ得る。前述の例に類似した、本明細書の実施形態に関連するいくつかの詳細は、参照によって前述の「関連出願の参照」の節に組み込まれた、米国特許出願第１１／８７５，５４１号または米国特許出願第１２／５７５，９２１号に見られる。

開示のさまざまな実施形態において、フィラメント系スイッチング装置が開示され、それらの操作が説明される。いくつかの実施形態において、フィラメント系スイッチング装置は、適切な外部刺激（または複数刺激）の非存在下で、第１の測定可能で区別可能な状態を示し、適切な外部刺激（または複数刺激）に応じて、第２の測定可能で区別可能な状態を示す、揮発性スイッチング装置であり得る。揮発性フィラメント系スイッチング装置は、本明細書では、選択装置（ｓｅｌｅｃｔｏｒ ｄｅｖｉｃｅ）または選択装置（ｓｅｌｅｃｔｉｏｎ ｄｅｖｉｃｅ）、フィラメント選択装置、フィラメント系選択装置などと、しばしば呼ばれるが、そのような装置、それらの構成または応用が、この命名によって制限されるべきでない。さまざまな実施形態において、フィラメント選択装置は、非常に速い性能を有する不揮発性メモリセルの形成を容易にする回路内に設けられる。いくつかの実施形態において、不揮発性メモリセルは、２０ナノ秒（ｎｓ）未満の、１０ナノ秒未満の、または１ｎｓ〜５ｎｓの読み取り性能を、さまざまな実施形態において有し得る。さまざまな実施形態において、電界支援超線形閾値（商標）またはＦＡＳＴ（商標）の商標の下で、本発明の譲受人によって開発された選択装置が利用される。

開示のさまざまな実施形態に従うフィラメント選択装置は、適切な外部刺激（または複数刺激）の非存在下で、第１の状態（たとえば、第１の電気抵抗または他の適切な測定可能な特性）を示し得る。刺激（または複数刺激）は、刺激が印加される間、フィラメント選択装置が第１の状態から第２の状態に変化するのを誘導する閾値、またはそのような値の範囲を有し得る。刺激が閾値よりも下に（または、閾値の範囲外に）低下することに応じて、フィラメント選択装置は、第１の状態に戻る。いくつかの開示の実施形態において、フィラメント系選択装置は、バイポーラ態様で動作して、異なる極性（または方向、エネルギー流、エネルギー源配向など）の外部刺激に応じて、異なる挙動を示し得る（たとえば、文字「Ｕ」のように見える応答グラフ）。１つの例として、第１の閾値電圧（または電圧のセット）を超える第１の極性の刺激に応じて、フィラメント選択装置は、第１の状態から第２の状態へと変化し得る。さらに、第２の閾値電圧を超える第２の極性の刺激に応じて、フィラメント選択装置は、第１の状態から第３の状態へと変化し得る。いくつかの実施形態において、第３の状態は、第１の状態と実質的に同じであり得、同じまたは類似の測定可能な固有の特性（たとえば、導電性など）を有し、または、閾値刺激もしくはその範囲と同じもしくは類似の度合い（極性または方向が逆であるが）に応じて、切り替わるなどする。他の実施形態において、第３の状態は、測定可能な特性（たとえば、順方向極性への応答における順方向導電値と比べて、逆方向極性への応答における逆方向導電値が異なる）の点、または、第１の状態からの遷移（たとえば、第２の状態へと遷移するのに要する正電圧の度合いが、第３の状態へと遷移するのに要する負電圧の度合いとは異なる）に関連する閾値刺激の点、のいずれかにおいて、第２の状態から区別され得る。

他の実施形態において、選択装置は、単一の閾値電圧を有するユニポーラ装置であってよい。少なくともグランドと閾値電圧との間の印加電圧が印加されるとき、選択装置は高い特性抵抗を有する。さらに、印加電圧が閾値電圧よりも大きい度合いを有する（たとえば、正の閾値電圧よりも正であるか、負の閾値電圧よりも負である）とき、選択装置は、低い特性抵抗を有する。１つの実施形態において、選択装置は、逆転文字「Ｌ」のように見える応答グラフを有してよい。いくつかの実施形態において、２つのユニポーラ装置が、逆の極性で並列に配置されてよい。ユニポーラ装置のそのような構成は、上述の、バイポーラ選択装置に類似する特性応答（たとえば、文字「Ｕ」のように見える応答グラフ）をもたらすと期待される。

上述のように、開示のフィラメント系選択装置は、適切な外部刺激（または刺激の範囲）に応じて、比較的高抵抗の部位を貫通する導電経路またはフィラメントを形成し得る。外部刺激（または複数刺激）は、選択装置の端子内（たとえば、活性金属層端子、導電層端子など）の金属粒子を、フィラメント選択装置のＲＳＬ層内に移動（または、ＲＳＬ層内でイオン化）させ得る。さらに、ＲＳＬは、揮発性フィラメントスイッチング装置のために、比較的僅かな物理欠陥位置を有するように選択され、ＲＳＬ内での金属粒子の比較的良好な可動性を容易にし得る。したがって、順方向および正極性の刺激に関して、関連する正の閾値刺激（または正の閾値の狭い範囲）よりも下では、金属粒子はＲＳＬ内で分散し得、第１の状態に関連する高抵抗を低下させるのに十分な導電経路がＲＳＬを貫通して形成されるのに抵抗し、または回避する。閾値よりも上では、外部刺激は、導電経路を提供するのに十分なだけ形成された状態に金属粒子を維持し、第２の状態の比較的低抵抗に導く。類似の機構が、バイポーラな状況で第３の状態の動作を制御し得る（逆方向で逆極性の刺激）。

本明細書のさまざまな実施形態が、異なる物理特性を有する種々のメモリセル技術を利用してよいことを理解すべきである。たとえば、異なる抵抗スイッチングメモリセル技術は、異なる個別のプログラマブル抵抗、異なる関連プログラム／消去電圧とともに、他の区別可能な特性を有し得る。たとえば、本明細書のさまざまな実施形態は、第１の極性の電気信号に対する第１のスイッチング応答（たとえば、プログラミングして１組のプログラム状態の中の１つにする）、および、第２の極性を有する電気信号に対する第２のスイッチング応答（たとえば、消去して消去状態にする）を示す、バイポーラスイッチング装置を用い得る。バイポーラスイッチング装置は、たとえば、同じ極性で異なる度合いの電気信号に応じて、第１のスイッチング応答（たとえば、プログラミング）および第２のスイッチング応答（たとえば、消去）の両方を示すユニポーラ装置と対照的である。

本明細書のさまざまな特徴および実施形態について、特定のメモリセル技術またはプログラム／消去電圧が指定されない場合、当業者に知られているように、あるいは、本明細書に提供された文脈によって当業者に知られるように、そのような特徴および実施形態は、あらゆる適切なメモリセル技術を取り込み、その技術に適したプログラム／消去電圧によって操作されることが、意図されている。さらに、異なるメモリセル技術を代用することは、当業者が知っている回路変更、または、当業者が知っている操作信号レベルの変更を必要とし、代用したメモリセル技術または信号レベル変化を含む実施形態は、本明細書の範囲内であると考えられることを理解すべきである。

本出願の発明者は、抵抗スイッチングメモリ装置などの二端子メモリ装置が、電子メモリの分野で種々の長所を有すると考えている。たとえば、抵抗スイッチングメモリ技術は、一般に小さくあり得、一般に、隣接する抵抗スイッチング装置当たり、４Ｆ^２のオーダーのシリコン面積を消費し、ここで、Ｆはテクノロジーノードの最小の構造サイズを表す（たとえば、２つの抵抗スイッチング装置を含むメモリセルは、したがって、４Ｆ^２のオーダーの場合、隣接するシリコン領域に構築すると、約８Ｆ^２である）。非隣接抵抗スイッチング装置、たとえば、互いに上下に重ねられたものは、複数の非隣接装置１組につき僅か４Ｆ^２を消費し得る。さらに、メモリセル当たり２つ、３つ、またはそれ以上のビットを有する（たとえば、抵抗状態）マルチビット装置は、消費されるシリコン面積当たりのビット数の点で、さらに大きい密度となり得る。これらの長所は、所与の数のデジタル記憶ビットについて、より大きい半導体部品密度およびメモリ密度、ならびに、低製造コストに通じ得る。本発明者は、また、抵抗スイッチングメモリは、迅速なプログラミング速度および低プログラミング電流、ならびに、より大きな部品密度を可能にするより小さいセルサイズを示し得ると考えている。本発明者が認識する他の利点は、不揮発性、連続した電力供給なしでデータを格納する能力を有すること、および、抵抗スイッチング系装置を３次元のみならず２次元の半導体アーキテクチャで使用可能にする、金属配線層間に構築される能力を含む。

本出願の発明者は、追加の不揮発性二端子メモリ構造を熟知している。たとえば、強誘電体メモリ（ＲＡＭ）が１つの例である。他には、磁気抵抗ＲＡＭ、有機ＲＡＭ、相変化ＲＡＭおよび導電性ブリッジ型ＲＡＭなどがある。二端子メモリ技術は異なる長所と短所を有し、それらの長所と短所の相殺が普通である。たとえば、これらの装置のさまざまなサブセットは、比較的速やかなスイッチング時間、良好な耐久性、高いメモリ密度、低い製造コスト、長寿命など、または、これらの組み合わせを有し得る。一方、さまざまなサブセットは、また、製造が困難で、通常のＣＭＯＳ製造プロセスとの互換性に問題を有し、読み取り性能が低く、オン／オフ抵抗比が小さく（たとえば、小さい検出マージンに通じる）、または熱安定性が低い、といった問題を有し得る。抵抗スイッチングメモリ技術は、最多の利点と最少の欠点を有する最良の技術の１つであると本発明者によって考えられているが、外部刺激に応じて揮発特性で操作され得る他の二端子メモリ技術が、当業者に適する、開示の実施形態のいくつかで利用され得る。

概観

開示の不揮発性メモリセルの揮発性要素、選択装置は、電圧源によってキャパシタの第１の端子に印加される電圧に基づいて、低抵抗状態および高抵抗状態を有し得る。脱アクティブ化電圧の範囲（たとえば、負の閾値電圧から正の閾値電圧まで、または、他の適切な正の範囲、負の範囲、もしくは、正電圧と負電圧とに及ぶ範囲）内では、抵抗は非常に高くなり得、一方、脱アクティブ化電圧の範囲の外では、抵抗ははるかに低くなり得、選択装置を流れる電流（および、電荷移送）を促進する。選択装置をまたぐように加えられる電圧の度合いは、脱アクティブ化電圧の範囲から始めて上げられ（たとえば、時間とともに上昇）、最初に電荷が選択装置の第２の端子に接続されたＭＯＳトランジスタのゲートにゆっくりと蓄積する。電圧の度合いが脱アクティブ化電圧の範囲から離れて第１の閾値電圧（たとえば、正の閾値または正の閾値電圧の狭い範囲）を超えると、選択装置は低抵抗状態になり、電流をＭＯＳトランジスタに伝導し、電荷がはるかに速やかにＭＯＳトランジスタのゲートに蓄積するのを可能にする。電圧が、正の閾値（または、正の閾値電圧の狭い範囲）よりも下に低下するにつれて、選択装置は、高抵抗状態になって非導電性になる。選択装置の非導電性は、上述のようにＭＯＳトランジスタのゲートに蓄積された電荷を捕捉する役割を果たす。電圧源がゼロに戻るとき、ＭＯＳトランジスタのゲートに捕捉された電荷は、いまだに留まり得、その結果、ゼロよりも大きい測定可能な潜在的差異（たとえば、約０．５ボルト、約０．７５ボルト、約１ボルト、または、ゼロから測定可能に区別される他の適切な電圧）になる。この捕捉された測定可能な電荷は、ＭＯＳトランジスタを、より少ない電荷がＭＯＳトランジスタのゲートに捕捉された第１の状態とは異なる第２の状態にする。ＭＯＳトランジスタの２つの状態は、不揮発性ストレージのビットを提供する。

消去サイクルにおいては、降下する負電圧が印加され、選択装置が高抵抗状態にある間に、ＭＯＳトランジスタのゲートの電荷は徐々に低下する。選択装置が低抵抗状態に切り替わると、降下する負電圧に伴って、電荷はより速やかに低下する。選択装置が低抵抗状態へと切り替わるのは、降下する負電圧が再び脱アクティブ化電圧の範囲から離れる（負の閾値電圧、または負の閾値電圧の狭い範囲よりも下に下がる）ときに、生じる。正電圧（上述）によって生成される正電荷は速やかに低下し（たとえば、いくつかの実施形態においては負電荷に置き換わる）、ＭＯＳトランジスタの状態を切り替えて第２の状態から第１の状態に戻す。いくつかの実施形態において、選択装置が低抵抗状態にあることに伴って、負電荷が速やかに蓄積し、その後、印加電圧がゼロに戻り、選択装置が高抵抗状態に戻る間、負電荷がＭＯＳトランジスタのゲートに蓄積したままになる。選択装置の電流漏洩は非常に低くなり得るので（たとえば、少なくともいくつかの実施形態においては、アトアンペアで測定される）、ＭＯＳトランジスタのゲートの電荷は、変化したＭＯＳトランジスタの状態を維持するのに適する度合いを、長時間保ち得る。ＭＯＳトランジスタのゲートへの正電荷および負電荷の蓄積というこれら２つの異なる安定状態が、開示のメモリセルに不揮発性特性をもたらす。

揮発性スイッチング二端子装置およびＭＯＳトランジスタを利用する不揮発性メモリセルの非限定的な例

図面を参照して本明細書のさまざまな特徴を説明するが、全体を通じて、類似の要素には類似の参照符号を使用する。本明細書においては、本明細書の十分な理解を提供するために、多くの具体的な詳細を示す。ただし、本明細書のいくつかの特徴は、これらの具体的な詳細を伴うことなく、または、他の方法、構成要素、材料などで実施してもよいことを、理解すべきである。他の例では、本明細書の説明を容易にするために、周知の構造および装置を、ブロック図の形態で示す。

図面を参照すると、図１は、本明細書に記載のさまざまな特徴に従う、揮発性要素を有する例示の不揮発性メモリセル１００の略図を示す。不揮発性メモリセル１００は、印加される電圧に基づいて、低抵抗状態または高抵抗状態になり得る抵抗可変二端子選択装置１０６を含み得る。第１の端子１０２、および、選択装置１０６に接続された第２の端子１０４を有するキャパシタも備えられ得る。第１のＭＯＳトランジスタ（たとえば、ＮＭＯＳトランジスタまたは他の適するＭＯＳトランジスタ）は、選択装置１０６に接続されたゲート１０８、ソース１１０およびドレイン１１２を含み得る。１つの実施形態において、ドレイン１１２は、また、ゲート１１４、ソース１１６およびドレイン１１８を含む第２のトランジスタと直列に接続され得る。

選択装置１０６は、選択装置１０６の２つの端子の１つ以上に印加される、適切な電気信号に応じて操作可能に構成された、二端子装置であり得る。開示のいくつかの実施形態において、選択装置１０６は、選択装置１０６が、第１の範囲の電圧度合いに応じて第１の範囲内の電流、および、第２の範囲の電圧度合いに応じて第２の範囲（たとえば、前記第１の範囲よりも度合いがはるかに高い）内の電流を示す、非線形Ｉ−Ｖ応答を有し得る（たとえば、後述の図３参照）。第１の範囲の電圧度合いおよび第２の範囲の電圧度合いは、１つの例として、閾値電圧（たとえば、第１の範囲の電圧度合いと第２の範囲の電圧度合いとの間の度合いを有する）または電圧の閾値範囲によって、識別され得る。さまざまな実施形態において、選択装置１００は、２０１４年１２月３１日出願の米国非仮特許出願第１４／５８８，１８５号に開示され、本特許出願の現譲受人によって開発中の電界支援超線形閾値（ＦＡＳＴ（商標））選択装置として具体化され得、この特許出願は、あらゆる目的のために、その全体が本明細書に組み込まれる。

選択装置１０６は、上部電極および下部電極を含み得る。選択装置１０６の上部電極および下部電極は、導電体であり、電流の伝導を容易にするのに適する材料を含む。１つ以上の実施形態において、選択装置１０６の上部電極および下部電極は、適切な刺激に応じて、可動の原子またはイオンを提供する、または提供を容易にする材料を含み得る。適切な刺激の例は、電界（たとえば、プログラミング電圧）、ジュール加熱、磁界、または、方向付けられた、または部分的に方向付けられた粒子の動きに適する他の刺激を含み得る。１つの実施形態において、メモリセル１００は、半導体チップのバックエンド金属層まで強化することによって形成され得る。他の実施形態において、メモリセル１００および回路は、２０ｎｍテクノロジーサイズよりも小さいスケールであり得る。

選択装置１０６の上部電極または下部電極に好適な材料の例は、貴金属（たとえば、Ａｇ，Ｐｄ，Ｐｔ，Ａｕなど）または貴金属を部分的に含有する金属合金（たとえば、Ａｇ−Ａｌ，Ａｇ−Ｐｄ−Ｃｕ，Ａｇ−Ｗ，Ａｇ−Ｔｉ，Ａｇ−ＴｉＮ，Ａｇ−ＴａＮなど）を含み得る。貴金属またはその合金は、たとえば、上部電極または下部電極と、上部電極と下部電極との間に位置する選択装置１０６の選択層との、軽減された相互作用を促進するのに利用され得る。この軽減された粒子相互作用（たとえば、上部電極粒子または下部電極粒子と選択層１０４の粒子との化学結合を軽減または回避する）は、１つの例として、選択装置１０６の改善された寿命および信頼性を促進し得る。上部電極または下部電極に好適な材料の他の例は、比較的速やかに拡散する粒子を有する材料を含み得る。より速やかな拡散は、たとえば、固体内の欠陥位置（たとえば、分子性材料における空隙または間隙）間を移動する能力を含み得、たとえば、適切な凝集力（たとえば、閾値度合いよりも大きい外部電圧）がないときに比較的速やかに拡散する粒子の拡散を促進する。比較的速やかに拡散する粒子を有する材料は、低バイアス値にて、選択装置１０６の速やかな状態切り替え（たとえば、非導電状態から導電状態へ）を促進し得る。速やかに拡散する材料の好適な例は、Ａｇ，Ｃｕ，Ａｕ，Ｃｏ，Ｎｉ，Ａｌ，Ｆｅなど、それらの適切な合金、または、それらの適切な組み合わせを含み得る。

少なくとも１つの実施形態において、選択装置１０６の上部電極は、選択装置１０６の下部電極と同じ材料または実質的に同じ材料を含み得る。他の実施形態において、上部電極および下部電極は、異なる材料であり得る。さらに他の実施形態において、上部電極および下部電極は、少なくとも部分的に同じ材料、かつ、少なくとも部分的に異なる材料であり得る。たとえば、上部電極は、適切な導電材料を含み得、下部電極は、少なくとも部分的に、好適な導電材料の合金、または、具体的な例として、他の好適な導電体と組み合わせた好適な導電材料、を含み得る。

上記に加え、選択装置１０６は、選択装置１０６の上部電極と下部電極との間に配置された選択層を含み得る。ただし、上部電極または下部電極とは対照的に、選択層は、電気絶縁体またはイオン導電体であり得る。さらに、選択層は、少なくとも上部電極または下部電極の粒子に対して弱い透過性を有する材料（たとえば、酸化物）であり得る。いくつかの実施形態において、選択層は、非化学量論的材料であり得る。選択層１０４に好適な材料の例は、ＳＩＯ_Ｘ，ＴＩＯ_Ｘ，ＡｌＯ_Ｘ，ＷＯ_Ｘ，ＴＩ_ＸＮ_ＹＯ_Ｚ，ＨｆＯ_Ｘ，ＴａＯ_Ｘ，ＮｂＯ_Ｘなどの非化学量論的材料、またはそれらの適切な組み合わせを含み得、ここで、ｘ、ｙ、ｚは適切な非化学量論的値であり得る。いくつかの実施形態において、選択層は、（ドープまたは非ドープの）カルコゲナイドまたはＧｅ，Ｓｂ，Ｓ，Ｔｅの１種以上を含有する固体電解材料であり得る。さらに他の実施形態において、選択層材料は、上述の材料の複数の積み重ね（たとえば、ＳｉＯ_Ｘ／ＧｅＴｅ，ＴｉＯ_Ｘ／ＡｌＯ_Ｘなど）を含み得る。本明細書の少なくとも１つの実施形態において、選択層は、製造時に金属でドープされて、上部電極から下部電極への金属イオン注入を促進し得る。

不揮発性メモリセル１００に印加される適切な信号に応じて、選択装置１０６は、高電気抵抗および第１の電流（または第１の範囲の電流）を有する非導電状態から、低電気抵抗および第２の電流（または第２の範囲の電流）を有する比較的導電状態へと、遷移し得る。さまざまな実施形態において、第２の電流に対する第１の電流の電流比は、少なくとも、１，０００以上であり得る。たとえば、１つの実施形態において、電流比は、約１，０００〜約１０，０００の電流比の範囲から選択され得る。他の実施形態において、電流比は、約１０，０００〜約１００，０００の電流比の範囲から選択され得る。さらに他の実施形態において、電流比は、約１００，０００〜約１，０００，０００の電流比の範囲から選択され得る。さらに他の実施形態において、電流比は、約１，０００，０００〜約１０，０００，０００またはそれ以上の電流比の範囲から選択され得る。さらに他の実施形態において、電流比は、約１０^９〜約１０^１１の電流比の範囲内であり得る。他のさまざまな好適な実施形態において、他の好適な電流比が選択装置１０６に提供され得る。さらなる研究において、１０^１５または１０^１８までの電流比が得られるかも知れない、と期待されている。

図２に移ると、本明細書に記載のさまざまな特徴に従う、揮発性要素を有する例示の不揮発性メモリ装置２００の略図が示されている。不揮発性メモリ装置２００は、電圧源２２０によって印加される電圧に基づいて、低抵抗状態または高抵抗状態になり得る抵抗変化型二端子選択装置２０６を含み得る。電圧源２２０は、選択装置２０６の第１のセレクタ端子（たとえば、上部電極）に接続された第２の端子２０４を有するキャパシタの第１の端子２０２に、結合され得る。第１のＭＯＳトランジスタ（たとえば、ＮＭＯＳトランジスタまたは他の好適なトランジスタ）は、選択装置２０６の第２のセレクタ端子（たとえば、下部電極）に接続されたゲート２０８、ソース２１０およびドレイン２１２を含み得る。１つの実施形態において、ドレイン２１２は、また、ゲート２１４、ソース２１６およびドレイン２１８を有する第２のＭＯＳトランジスタと、直列に接続され得る。

以下は、具体的な例であるが、開示した電圧は限定的なものではなく、選択装置２０６のための他の電圧または電圧の範囲が、これに加えてまたは代えて、適用可能であることを理解すべきである。この例に従うと、電圧源２２０によって第１の端子２０２に印加される電圧が、選択装置２０６の端子間の有効な電圧が約−１．７Ｖ〜約＋１．７Ｖ（単に例示の電圧として）の負電圧および正電圧の閾値の間であるようにする場合、選択装置２０６は、高抵抗状態であり得る（留まり得る）。高抵抗状態において、キャパシタ、選択装置２０６および第１のＭＯＳトランジスタは、電気的な意味で、一連のキャパシタ（またはおおよそキャパシタ）として動作する。したがって、キャパシタの各々、選択装置２０６、および第１のＭＯＳトランジスタの間で低下した電圧は、電圧源２２０によって印加される上昇電圧に応じて、それらの個々の容量結合の比に比例して、上昇する。

いくつかの実施形態において、選択装置２０６をまたぐように印加される電圧が、約−１．７Ｖ〜約１．７Ｖの範囲を超える場合、選択装置２０６は、低抵抗状態になり得、はるかに大きい電流を伝導する（たとえば、もはやキャパシタとして動作しない）。対照的に、高抵抗状態においては、電圧源２２０によって印加される上昇電圧は、きわめて徐々に上昇する電荷をゲート２０８に蓄積させる（たとえば、高抵抗状態にある選択装置２０６の高抵抗のためである）。選択装置２０６をまたぐように印加される電圧が、約−１．７Ｖ〜約１．７Ｖの上記範囲の外にあり（たとえば、電圧源＜約−１．７または電圧源＞約−１．７）、選択装置２０６が低抵抗状態に遷移するとき、ゲート２０８の電荷は、選択装置２０６をまたぐように加えられる上昇電位に類似する速度で、上昇する。さまざまな実施形態において、正および負の閾値電圧は、たとえば、−１．５Ｖと１．７Ｖ；−１Ｖと１．５Ｖ；−１．１Ｖと１．２Ｖなどのように、具体的な構成に依存して異なってよい。

さまざまな実施形態において、電圧源２２０によって印加される電圧が最大に達し、度合いが降下し始めた後、ゲート２０８の電荷は、選択装置２０６をまたぐように加えられる降下電位に比例して降下する。電圧源２２０により選択装置２０６をまたぐように印加される電圧が約１．７Ｖの閾値よりも低くなると、選択装置２０６は、再び高抵抗状態になり、ゲート２０８での電荷拡散速度は大きく低下する。電圧源２２０によって印加される電圧がゼロになった後、蓄積電荷の一部はゲート２０８に留まり、ＭＯＳトランジスタを読み取り動作の間の導電「オン」状態にするのに適する。

類似の態様で、電圧源２２０は、キャパシタの端子２０２に負電圧を印加し得、ゲート２０８に蓄積した電荷は、キャパシタ、選択装置２０６およびＭＯＳトランジスタの容量比に基づいて、非常にゆっくりとした速度で降下する。しかし、選択装置２０６をまたぐように印加された負電圧が負電圧閾値よりも低くなり、選択装置２０６が低抵抗状態に遷移すると、（上記で蓄えられた）ゲート２０８の電荷は降下し、または（他の実施形態において）負電荷がはるかに速い速度で蓄積し得る。

いくつかの実施形態において、負電圧の度合いが小さくなってゼロボルトに向かうにつれて、選択装置２０６をまたぐように加えられる電圧は負の閾値電圧に対して相対的に上昇し、選択装置２０６は再び高抵抗状態になり、第２の電荷（たとえば、低い電荷、負電荷など）がゲート２０８に残る。捕捉された電荷は、一般に、ＭＯＳトランジスタを、ソースとドレインとの間の読み取り操作の間、非導電性（オフ状態）にするのに適する。

この正電圧および負電圧の循環がメモリセルのプログラムおよび消去であり、ＭＯＳトランジスタが導電性（たとえば、第２の状態にある）であるか非導電性（たとえばプリチャージ状態にある）であるかを決定するために、読み取り電圧が印加され得る。読み取り電圧およびＭＯＳトランジスタの状態に基づいて、メモリセルが、たとえば、プログラムされたかまたは消去されたかが決定され得る。

図３は、正電圧および負電圧の範囲についての選択装置のＩ−Ｖ応答３０２のグラフ３００を示す。グラフのｘ軸は電圧を表し、グラフのｙ軸は電流を示す。負電圧３０６と正電圧３０８との間において、非常に僅かな電流が選択装置によって伝導され、選択装置は、高抵抗の抵抗のように、またはさらにはキャパシタとして、有効に動作する。負電圧３０４および３０６の範囲ならびに正電圧３０８および３１０の範囲において、選択装置は非常に速やかに遷移して低抵抗状態になる。高抵抗状態と低抵抗状態との抵抗比は、少なくともいくつかの開示の実施形態において、１×１０^７：１〜１×１０^１０：１の付近にあり得る。

１つの実施形態において、選択装置は、約−１．７Ｖおよび約＋１．７Ｖ（それぞれ３０６および３０８）にて、高抵抗状態から低抵抗状態へと遷移し始め得る。遷移は、約−２Ｖおよび約＋２Ｖ（それぞれ３０４および３１０）までに終わり得る。他の実施形態において、電圧閾値３０６／３０８は、±１．５Ｖにて始まり、選択装置は、±１．８Ｖ（３０４／３１０）までに、低抵抗状態に完全に遷移し得る。さらなる他の実施形態において、負電圧３０４／３０６および正電圧３０８／３１０は、それぞれの他の範囲の電圧値を有し得る。閾値の度合いは、対称である必要はない（たとえば、−１．３ボルトおよび＋１．５ボルト）。

図４に移ると、本明細書に記載のさまざまな特徴に従う、プログラム相における例示の不揮発性メモリセルの略図４００が示されている。このグラフは、キャパシタの第１の端子（たとえば２０２）、太線４０２、選択装置（たとえば２０６）の第１の端子、実線４０４、および、ＭＯＳトランジスタゲート（たとえば２０８）、破線４０６、に印加される電圧を示す。実線４０４と破線４０６との縦方向の距離は、Ｖ_Ｓであり、選択装置をまたぐように加えられる電圧を表す。期間４０８の間、印加電圧４０２が上昇し、これらの構成要素の各々での電圧がそれぞれの速度で上昇するにつれて、電圧の相対的な上昇は、３つの構成要素（たとえば、キャパシタ、選択装置およびＭＯＳトランジスタゲート）のそれぞれの容量比に基づく。電圧は、第１の端子４０２において最も速く上昇し、上昇する供給電圧にほぼ等しく、一方、期間４０８中の信号４０４および４０６で表されるように、選択装置の第１の端子においては、よりゆっくりと、ＭＯＳトランジスタゲートにおいては、さらにゆっくりと、上昇する。また、期間４０８の間、選択装置は、Ｉ−Ｖグラフ４１６（電流が縦軸、電圧が横軸）に示される高抵抗状態にあり、Ｉ−Ｖグラフ４１６の影を付した下部によって示されるように、ごく僅かな電流を伝導する。領域４０８内ではＶ_Ｓ＜Ｖ_Ｔであり、ここで、Ｖ_Ｔは選択装置に関連する正の閾値電圧である。

しかし、期間４１０の間、電圧４０２は、選択装置をまたぐように加えられる電圧Ｖ_ＳがＶ_Ｔを超えるように、上昇する。このような状況では、Ｉ−Ｖグラフ４１８（右側の縦線の急速に上昇する電流は影を付されている）の影を付した部分に示されるように、選択装置は低抵抗状態に遷移する。さまざまな実施形態において、Ｖ_ＳはＶ_Ｔにほぼ保たれる。１つの実施形態において、電圧４０４と電圧４０６との差、たとえば、選択装置をまたぐように加えられる電圧が、正の閾値電圧（たとえば、約１．５〜約１．７ボルト）を越えるときに、遷移は生じる。いくつかの実施形態において、電圧源４０２は、選択装置をまたぐように加えられる電圧Ｖ_Ｓが正の閾値電圧ＶＴを超えるために、約３．２ボルトを超える電圧を印加する。他の実施形態において、選択装置をまたぐように加えられる閾値電圧を達成するために電圧源４０２によって印加される電圧は、設計パラメータ、ならびに、キャパシタ構造、選択装置およびＭＯＳトランジスタの特性に依存して、変化するであろうということを理解すべきである。

さまざまな実施形態において、期間４１０の間、選択装置は本質的に導体になり（前述のフィラメントの形成の結果として）、電圧４０６は、ＭＯＳゲートにて、期間４０８内で上昇した速度よりも速い速度で上昇する。この期間４１０の間、選択装置は、導電状態になって、もはやキャパシタではなくなり、よって、回路の容量比を変えるため、電圧４０４の上昇の速度は僅かに低下する（変化のスケールゆえに図４には示さず）。そして、４０６での電圧上昇の速度は、信号電圧４０４の上昇の速度に匹敵する。このように、期間４１０について、選択装置の第１の端子における電圧上昇４０４の速度は、Ｖ_ＳがＶ_Ｔにほぼ保持されたままなので、ＭＯＳトランジスタのゲートにおける電圧上昇４０６の速度に等しいか、ほぼ等しい。さまざまな実施形態において、期間４１０の間、電荷が選択装置をまたぐように伝導され、ＭＯＳトランジスタのゲートに蓄えられる。

期間４１２の間、電圧源によって印加される電圧は、最大に達してゆっくりと降下し、３つの構成要素の電圧は、Ｉ−Ｖグラフ４２０および４２２に示されるように、降下する。他の実施形態において、降下の傾斜または速度は、期間４０８および４１０内での傾斜または上昇速度と、異なってよい。期間４１２において、選択装置は遷移して高抵抗状態に戻り（たとえば、期間４１２において）、高抵抗状態を維持する（たとえば、期間４１４において）。より具体的には、印加電圧４２０が降下し始めると、電圧Ｖ_Ｓは約Ｖ_Ｔよりも低くなり、よって、選択装置は高抵抗状態になって、キャパシタ（プレート２０２および２０４）およびＭＯＳトランジスタ（ゲート２０８を有する）と直列のキャパシタのように見える。そうすると、期間４１２内での３つの構成要素の各々における電圧の相対的な降下は、選択装置の高抵抗状態への遷移に従って、３つの装置の個々の容量結合比に依存し、よって、期間４１２が終わるときには、キャパシタおよび選択装置は両方ともゼロボルトに達するけれども、ＭＯＳトランジスタのゲートに蓄積される、線４０６で示されるいくらかの電荷が存在する。期間４１４において、概略０．７５Ｖの小さな電圧（したがって、蓄積電荷）が、ＭＯＳトランジスタのゲートに残る。

図５に移ると、本明細書に記載のさまざまな特徴に従う、消去相における例示の不揮発性メモリセルの略図５００が示されている。このグラフは、キャパシタの第１の端子（たとえば２０２）、太線５０２、選択装置（たとえば２０６）の第１の端子、実線５０４、および、ＭＯＳトランジスタゲート（たとえば２０８）、破線５０６、の各々に印加される電圧を示す。相５１０における破線５０６と実線５０４との縦方向の距離は、Ｖ_Ｔであり、選択装置に関連する負の閾値電圧を表し、一方、Ｖ_Ｓは、選択装置をまたぐように加えられる電圧である。領域５０８および５１０内では、Ｖ_Ｓ＞Ｖ_Ｔである。期間５０８の間、電圧源によって印加される電圧はなく、キャパシタの第１の端子および選択装置における電圧はゼロであり、一方、ＭＯＳトランジスタのゲートは、前のプログラム相（たとえば、図４）の間に獲得した電圧を保つ。選択装置が、Ｉ−Ｖグラフ５１８に示されるように、高抵抗状態にあるので、ＭＯＳトランジスタゲート２０８に蓄積された電荷は、選択装置の高抵抗のためおよび外部電圧刺激の欠乏のため、留まる。しかし、期間５１０においては、電圧源によって降下負電圧が印加されるので、第１の端子、選択装置およびゲートにおける電圧は、個々の容量比によって決定される速度で、低下する。

ただし、相５１２においては、選択装置の電圧５０２（Ｖ_Ｓ）は、負の閾値電圧Ｖ_Ｔと交差し、選択装置は、Ｉ−Ｖグラフ５２０に示されるように、低抵抗状態に遷移する。１つの実施形態において、Ｖ_ＳはＶ_Ｔにほぼ保たれる。１つの実施形態において、遷移は、電圧５０４と電圧５０６との差、たとえば、選択装置をまたぐように加えられる電圧が、負の閾値電圧（たとえば、約−１．５〜約−１．７ボルト）を超えるときに、生じる。いくつかの実施形態において、電圧源５０２は、選択装置をまたぐように加えられる電圧Ｖ_Ｓが負の閾値電圧Ｖ_Ｔを超えるように、約−３．２ボルトを超える電圧を印加する。他の実施形態において、選択装置をまたぐように加えられる閾値電圧を達成するために電圧源５０２によって印加される電圧は、設計パラメータ、ならびに、キャパシタ構造、選択装置およびＭＯＳトランジスタの特性に依存して、変化するであろうということを理解すべきである。

相５１２において、選択装置の遷移（前述のフィラメントの形成の結果として）のため、回路の容量比は変化するので、また、選択装置は、導電状態にあって、もはやキャパシタとしては動作せず、回路の容量比を変化させるので、信号５０４の変化の速度は僅かに低下する（変化のスケールゆえに図５には示せず）。ゲートにおける電圧５０６は、負電圧が取り除かれると、期間５１４まで、選択装置における電圧５０４と同じ／類似の速度で低下し、選択装置は、Ｉ−Ｖグラフ５２２に示されるように、高抵抗状態に遷移する。より具体的には、印加電圧５０２が降下し始めると、電圧Ｖ_Ｓは約Ｖ_Ｔよりも低くなり、よって、選択装置は高抵抗状態になって、キャパシタおよびＭＯＳトランジスタと直列のキャパシタのように見える。供給電圧５０２および選択装置の第１の端子における電圧５０４は、ゼロへと降下し続ける。結局、期間５１６までに、負電圧がＭＯＳトランジスタのゲートに留まり、一方、電圧５０２および５０４は、ゼロに戻っている。選択装置が低抵抗状態（たとえば、Ｉ−Ｖグラフ５２４）にあり、外部電圧刺激が印加されないので、負電荷および概略−０．７５Ｖの電圧が、ＭＯＳトランジスタのゲートに留まる。

図６Ａおよび図６Ｂに移ると、本明細書に記載のさまざまな特徴に従う、蓄積電荷６０４および６１４を有する例示のメモリセル６００および６１０の略図が示されている。図６Ａにおいて、略図は、プログラムサイクルの後のメモリセル６００を示しており、電圧源からの正の印加電圧に応じて、正電荷６０４が、ＭＯＳトランジスタ（たとえば、ＮＭＯＳトランジスタ）のゲートに蓄積している。図６Ｂにおいて、略図は、消去サイクルの後のメモリセル６１０を示しており、電圧源からの負の印加電圧に応じて、負電荷６１４が、ＭＯＳトランジスタのゲートに蓄積している。

図７に移ると、本明細書に記載のさまざまな特徴に従う例示のメモリセルアレイ７００の略図が示されている。

メモリセルアレイ７００は、少なくとも１つの実施形態において、それらのそれぞれの交点（または、それらの交点のサブセット）に、それぞれのメモリセル７０２，７０４，７０６，７０８を有する、複数のワードライン（たとえば、７１０，７１１）および複数のビットライン（たとえば、７１２，７１３，７１４，７１５）を有する、クロスバーアレイであり得る。各メモリセル７０２，７０４，７０６および７０８の個々のキャパシタのそれぞれの第１の端子は、ワードラインの１つに接続され得、各セルの第１のＭＯＳトランジスタのソースは、ビットラインの第１のサブセット７１２，７１３に結合され得、各セルの第２のＭＯＳトランジスタのドレインは、ビットラインの第２のサブセット７１４，７１５に結合され得る。クロスバーアレイは、また、メモリセルアレイ７００の特定の行上の第２のＭＯＳトランジスタのゲートにそれぞれ接続する、複数のリードイネーブルライン（たとえば、７１６）を含み得る。

メモリセル７０４のプログラミングを阻止して、メモリセル７０２を選択的にプログラムするために、ビットライン７１３および７１５は、ワードライン７１０に印加されるプログラム信号に同期して（または、ほぼ同期して）、高いパルス（たとえば、３ボルト）を受ける。メモリセル７０２は、ビットライン７１２，７１４をゼロボルトに保つ（または接地する）ことによって、ワードライン７１０のプログラム信号に応じてプログラムされる。同様に、メモリセル７０２を選択的に消去するために、ビットライン７１３および７１５は、ワードライン７１０に印加される負電圧（不図示）に同期して、またはほぼ同期して、低いパルス（たとえば、マイナス３ボルト、不図示）を受け、これによってメモリセル７０４を阻止する。ビットライン７１２，７１４は接地され、したがって、メモリセル７０２は、ワードライン７１０に印加される負電圧に応じて消去される。

図８に移ると、本明細書に記載のさまざまな特徴に従う、検出装置８０２および８０４を有する例示のメモリセルアレイ８００の略図が示されている。１つの実施形態において、セルアレイ８００は２×２アレイであるが、他の実施形態においては、より大きいまたはより小さいアレイが可能である。検出装置８０２および８０４は、読み取り電圧（たとえば、いくつかの実施形態において約０．７Ｖ）を、ビットラインの第１のサブセット８１２，８１３の各々に提供し得、一方で、ビットラインの第２のサブセット８１４，８１５の各々は接地され、リードイネーブルライン８１６は、リードイネーブル電圧（たとえば、１．２ボルト）に設定される。たとえば、リードイネーブルライン８１６に接続されたメモリセルを参照すると、第１のＭＯＳトランジスタ（選択装置に接続されている）が導電性（たとえば、プログラムされている）の場合、各セルのＭＯＳトランジスタの直列の組み合わせの各々を貫通して電流が流れる。メモリセルは、ビットラインの第１のサブセット８１２および８１３に印加される０．７Ｖの読み取り電圧を、０Ｖが印加されているビットラインの第２のサブセット８１４および８１５に接続し、読み取り電圧を下げる。基準電圧（たとえば、０．５Ｖ）よりも低くなったビットライン読み取り電圧に応じて、検出アンプが低下したビットライン読み取り電圧を検出する。対照的に、第１のＭＯＳトランジスタが非導電性である（たとえば、プログラムされている）ことに応じて、ビットラインの第１のサブセット（８１２，８１３）の各々とビットラインの第２のサブセット（８１４，８１５）の各々との間で、電流は流れない。ビットラインの第１のサブセット上の読み取り電圧は、放電せず、検出アンプの出力は、セルが消去されていることを示す。

図９は、開示のさらなる実施形態に従う例示の不揮発性セル９００の断面図を表す。不揮発性セル９００は、消費する半導体面積（セル当たり）を大幅に小さくすることによって、アレイ内の不揮発性セル９００についてより高い密度を促進し得る。これは、たとえば、表面積の小さいゲート９０８を有するディープトレンチトランジスタ装置９０２を利用し、これにより、不揮発性セル９００あたり、消費する半導体表面積をより少なくすることによって達成される。さまざまな実施形態において、トランジスタトレンチ装置９０２の幅Ｗは、約０．１００μｍ未満であり得る。少なくともいくつかの実施形態において、Ｗは、０．０５５μｍ、約０．０５５μｍ、またはそれ未満であり得る。従来のトランジスタにおいては、ソース９１０とドレイン９１２との間の小さい幅は、ソース９１０とドレイン９１２との間での電流漏洩という結果になっており、これはメモリのアレイの操作に有害である。電流漏洩は、トレンチ装置９０２を基板９０８の中へと伸長し、随意的に、トレンチ９１６を裏打ちするために高電気抵抗層９１８を加え、ソース９１０とドレイン９１２との間の電流路９１４（破線）をトレンチ９１６の比較的長い深さの周りに通させる（図９のページ上の左から右をまたぐように、ソース９１０からドレイン９１２に直接通すのではなく）ことによって、不揮発性セル９００によって低減または回避され得る。このディープトレンチ装置９０２構成は、ソース９１０とドレイン９１２との間での電流漏洩を低減または回避するために、適切に長い電流路９１４を生成し、一方で、より少ない半導体基板表面積を消費し、不揮発性セル９００のために高密度メモリアレイを促進する。

図示したように、不揮発性セル９００は、上部キャパシタ９０３、揮発性選択装置９０４およびトランジスタゲート／下部キャパシタ９０５を含む。上部キャパシタ９０３、揮発性選択装置９０４およびトランジスタゲート／下部キャパシタ９０５は、実質的に本明細書に記載の不揮発性セルとして、動作し得る。加えて、不揮発性セル９００は、半導体基板表面積の所与の量に、より高いメモリ密度を有し得る。

図１０は、本明細書の代替または追加の実施形態に従う例示の不揮発性セル１０００の断面図を表す。不揮発性セル１０００は、不揮発性セル１０００の基板１００１内に深く形成されたｐウェル１００６を有する、ディープトレンチトランジスタ装置１００２を含む。いくつかの実施形態において、ｐウェル１００６は、最大で（約）０．２μｍであり得る。分離酸化膜１００４Ａ、１００４Ｂが、ディープトレンチトランジスタ装置１００２の外周に設けられている。図示されているように、軽くドープしたＮ−接点１０１０Ａ、１０１０Ｂを有するＮ＋ソース１００８ＡおよびＮ＋ドレイン１００８Ｂが、設けられている。ドレイン領域１００８Ａ、ソース領域１００８Ｂ、およびドープしたＮ−接点は、砒素またはリン（ＢＭＯＳトランジスタのため）またはホウ素（ＰＭＯＳトランジスタのため）を用いるイオン注入によって、形成され得る。いくつかの実施形態において、絶縁（たとえば、誘電性）スペーサ１０１２Ａ，１０１２Ｂが、ディープトレンチトランジスタ装置１００２のゲート１０１１に隣接して、設けられ得る。

ゲート１０１１に重なり電気的に接して、金属インターコネクト１０１８がある。金属インターコネクト１０１８に重なって、下部電極金属１０２０、揮発性抵抗スイッチング選択層１０２２、および上部電極金属１０２４を含む選択層スタックがある。選択層スタックは、本明細書で説明する揮発性抵抗スイッチング選択装置として動作し得る。上部電極金属１０２４に重なって、絶縁材料１０２６（たとえば、酸化物）、金属材料１０２８（たとえば、ビットライン、ワードライン、データライン、ソースラインなどの、メモリ装置の金属ライン）がある。金属材料１０２８、絶縁材料１０２６および上部電極金属１０２４は、Ｍ−Ｉ−Ｍキャパシタ（たとえば、後述の図９の上部キャパシタ９０３のため）を形成し得る。上部電極金属１０２４は、さらに、Ｍ−Ｉ−Ｍキャパシタと揮発性抵抗スイッチング選択層１０２２との金属インターコネクトとして働き、金属インターコネクト１０１８は、揮発性抵抗スイッチング選択層１０２２とゲート１０１１との金属インターコネクトとして働く。金属インターコネクト１０１８、ディープトレンチトランジスタ装置１００２のゲート１０１１（たとえば、ポリシリコン材料など）およびソースまたはドレインは、追加のキャパシタ（たとえば、後述の図９の下部キャパシタ９０５のため）として働き得る。

図１１は、メモリ装置のバックエンド金属層内に形成された見本の不揮発性セル１１００の断面図を表す。不揮発性セル１１００は、第１のキャパシタ１１０２（たとえば、ｐウェルトランジスタ）、揮発性抵抗スイッチング選択装置１１１０、および第２のキャパシタ１１２０（たとえば、ｎウェルトランジスタ）を含む。第１のキャパシタ１１０２は、１つ以上の実施形態において、ｎドープされたソース１１０５領域およびドレイン１１０４領域、ゲート酸化物１１０３、およびポリシリコンゲート１１０６を含み得る。接点１１０７が、ゲート１１０６をメモリ装置のバックエンド金属層１１１１に、電気的に接続し得る。金属層１１１１は、Ｍ_Ｘ層として表されており、ここで、Ｘは、あらゆる適切な正整数であり得る。下部電極１１１２、揮発性抵抗スイッチング選択層１１１３、および上部電極１１１４を含む揮発性抵抗スイッチング選択装置１１１０が、金属層１１１１と追加のバックエンド金属層１１１５との間に位置する。第１の金属インターコネクト１１１６が、上部電極１１１２と追加のＭ_Ｘ−１層１１１７とを電気的に接続し、第２の金属インターコネクト１１２３が、Ｍ_Ｘ−１層１１１７（および上部電極１１１２）を第２のキャパシタ１１２０のゲート１１２２に電気的に接続する。さらなる実施形態に従って、第２のキャパシタ１１２０は、ソース１１２４およびドレイン１１２５を有するｎウェル１１２６、ならびに、ゲート１１２２の下のゲート酸化物１１２１を含み得る。

上述の略図は、メモリセルのいくつかの構成要素間の相互作用、または、そのようなメモリセルを含むメモリアーキテクチャに関して説明したものである。本明細書のいくつかの適切な代替の特徴において、そのような略図は、ここで指定された構成要素およびアーキテクチャ、指定された構成要素／アーキテクチャのいくつか、または、追加の構成要素／アーキテクチャを含み得ることを理解すべきである。副次的構成要素も、親アーキテクチャに含まれるのではなく、他の副次的構成要素に電気的に接続されて、実施され得る。加えて、開示した１つ以上の処理は、統合機能を提供する１つの処理に組み合わされ得ることに、留意すべきである。たとえば、共通のライン上のメモリセルのサブセットの選択的な読み取りまたは書き込みを容易にするために、読み取り処理または書き込み処理は、阻止処理などを含み得、または、逆も成り立つ。開示したアーキテクチャの構成要素は、また、本明細書に具体的に記載していないが当業者に知られる１つ以上の他の構成要素と、相互作用し得る。

上述の例示的略図に鑑みて、開示した主題に従って実施され得る処理方法は、図９のフローチャートを参照することによって、よりよく理解されるであろう。説明の簡便さのために、図９の方法は、一連のブロックで示され記載されているが、いくつかのブロックは、ここに示し説明するものとは別の順序で、または他のブロックと同時に生じてよいので、特許請求する主題は、ブロックの順序によって限定されるものではないことを理解し留意すべきである。さらに、ここに説明する方法を実施するために、図示したすべてのブロックが必ずしも必要ではない。加えて、本明細書全体に開示されている方法は、そのような方法を電子装置に移送し移転するのを容易にするために、製品に格納され得ることをさらに理解すべきである。使用した製品の用語は、あらゆるコンピュータ読み取り可能な装置からアクセス可能なコンピュータプログラム、担体に関連した装置、もしくはストレージ媒体など、または、それらの適切な組み合わせを包含する意図である。

図１２に移ると、本明細書に開示した１つ以上の実施形態に従う、揮発性要素を有する不揮発性メモリセルの例示の操作方法のフローチャートが表されている。フローチャート１２００は、１２０２で始まり得、ここで、方法は、下閾値電圧よりも大きく上閾値電圧よりも小さい第１の電圧を、選択装置の第１の電極に印加し、選択装置がそれに応じて高抵抗状態になり、第１の電荷がＭＯＳトランジスタのゲートに維持されることを含む。

１２０４において、方法は、上閾値電圧よりも大きい第２の電圧を選択装置の第１の電極に印加し、選択装置がそれに応じて低抵抗状態になり、第２の電荷がＭＯＳトランジスタのゲートに蓄積することを含み得る。

１２０６において、方法は、下閾値電圧よりも大きく上閾値電圧よりも小さい第３の電圧を選択装置の第１の電極に印加し、選択装置がそれに応じて高抵抗状態になり、第２の電荷の少なくとも一部であって、第１の電荷よりも大きい一部がＭＯＳトランジスタのゲートに維持されることを含み得る。

１つ以上の実施形態において、第２の正電圧を取り除くことは、キャパシタ構造の第１の端子から印加電圧を取り除くことをさらに含む。他の実施形態において、低抵抗状態に対する高抵抗状態の比は、約１０^７：１〜約１０^１０：１の範囲内、または、約１０^９：１〜約１０^１１：１の範囲内である。代替または追加の実施形態に従うと、第１の正の閾値は、約１．２５〜約１．５ボルトの範囲内であり得、第２の正の閾値は、約１．５ボルト〜約１．８ボルトの範囲内であり得る。１つ以上のさらなる実施形態において、第１の正の閾値電圧と第２の正の閾値電圧との差は、約０．１ボルトの範囲内であり得る。さらに他の実施形態において、方法１２００は、第２の正電圧をキャパシタの第１の端子から除去することに続いて、第２の正の閾値電圧よりも小さい正の読み取り電圧をＭＯＳトランジスタのソースに印加し、グランドをＭＯＳトランジスタのドレインに結合し、正の読み取り電圧に応じてソースからドレインに流れ、メモリ回路の状態に関連する読み取り電流を検出することを、さらに含み得る。

１つ以上の実施形態に従うと、方法１２００は、第１の負電圧をキャパシタ構造の第１の端子に印加し、第１の負電圧が第１の負の閾値電圧よりも小さいときに、選択装置が低抵抗状態になり、ＭＯＳトランジスタのゲートに蓄積された第１の電荷の少なくともいくらかが消散し、第２の電荷がＭＯＳトランジスタのゲートに蓄積すること、を追加で含み得る。さらに、方法１２００は、第１の負電圧をキャパシタ構造の第１の端子から取り除いて、選択装置を高抵抗状態にし、第２の電荷をＭＯＳトランジスタのゲートに蓄積したまま維持すること、を含み得る。１つ以上の他の実施形態において、第１の負の閾値電圧は、約−１．５ボルト〜約−１．８ボルトの範囲内である。さらに他の実施形態において、第１の負電圧をキャパシタの第１の端子から取り除いた後、方法１２００は、ＭＯＳトランジスタのソースに読み取り電圧を印加し、グランドをＭＯＳトランジスタのドレインに接続し、読み取り電圧に応じてソースからドレインに流れ、メモリ回路の状態に関連する読み取り電流を検出すること、を追加で含み得る。

例示の操作環境

本明細書のさまざまな実施形態において、開示のメモリアーキテクチャは、スタンドアロンメモリ装置またはＣＰＵもしくはマイクロコンピュータとの一体化組込みメモリ装置として用いられ得る。いくつかの実施形態は、たとえば、コンピュータメモリ（たとえば、ランダムアクセスメモリ、キャッシュメモリ、読み取り専用メモリ、ストレージメモリなど）の一部として実施され得る。他の実施形態は、たとえば、携帯式メモリ装置として実施され得る。適切な携帯式メモリ装置の例は、セキュアデジタル（ＳＤ）カード、ユニバーサルシリアルバス（ＵＳＢ）メモリスティック、コンパクトフラッシュ（ＣＦ）カードなどの着脱式メモリ、または、これらの適切な組み合わせを含み得る（後述の図１３および図１４を参照）。

ＮＡＮＤフラッシュは、コンパクトフラッシュ装置、ＵＳＢ装置、ＳＤカード、ソリッドステートドライブ（ＳＳＤ）およびストレージクラスメモリのほか、他のフォームファクタに用いられている。ＮＡＮＤは、より小さい装置へのスケールダウンおよびより高いチップ密度の促進に成功した技術であることを、過去１０年をまたぐように証明しているが、技術が２５ナノメートル（ｎｍ）メモリセル技術を超えてスケールダウンするにつれて、本発明者らは、彼らにとって明らかになった、いくつかの構造上の、性能上の、および信頼性の問題を特定している。これらのまたは類似の考察が、開示された特徴のいくつかまたはすべてによって、対処され得る。

開示した主題のさまざまな特徴のための状況を提供するために、図１３は、以下の説明と共に、開示した主題のさまざまな特徴が実施されまたは処理され得る好適な環境の、簡潔な概説を提供することを意図したものである。主題は、電子メモリを作製しまたは操作するための電子メモリおよびプロセス方法の一般的な状況において、上記で説明してきたが、当業者は、本明細書がメモリの他の構成要素／層、メモリアーキテクチャ、またはプロセス技法との組み合わせにおいて実施され得ることを認識するであろう。さらに、当業者は、開示のプロセスが、処理システムまたはコンピュータプロセッサ内で、単独またはホストコンピュータとの組み合わせのいずれかで、実施され得ることを理解するであろうが、そのホストコンピュータは、単一プロセッサまたはマルチプロセッサのコンピュータシステム、ミニコンピューティング装置、メインフレームコンピュータのほか、パーソナルコンピュータ、手持ち式コンピュータ装置（たとえば、ＰＤＡ、スマートフォン、時計）、マイクロプロセッサ系のまたはプログラマブルの消費者もしくは産業的な電子機器などを含み得る。例示した特徴は、通信ネットワークを介して連結された遠隔処理装置によってタスクが実行される、分散コンピューティング環境において実施されてもよい。ただし、特許請求される発明の特徴の、すべてではないにしろいくつかは、メモリカード、フラッシュメモリモジュール、着脱式メモリなどのスタンドアロンの電子装置上で実施し得る。分散コンピューティング環境において、プログラムモジュールは、ローカルの、または遠隔の、メモリストレージモジュールもしくは装置に位置し得る。

図１３は、本明細書の特徴に従う、メモリセルアレイ１３０２の例示的な操作および制御環境１３００のブロック図を示す。本明細書の少なくとも１つの特徴において、メモリセルアレイ１３０２は、種々のメモリセル技術を含み得る。特に、メモリセルアレイ１３０２は、ここに説明するように、導電ポリシリコン材料を介して形成される抵抗スイッチング媒体を有する抵抗変化型メモリセルなどの、二端子メモリを含み得る。

列コントローラ１３０６が、メモリセルアレイ１３０２に隣接して形成され得る。さらに、列コントローラ１３０６は、メモリセルアレイ１３０２のビットラインと電気的に結合され得る。列コントローラ１３０６は、選択ビットラインに適切なプログラム、消去電圧または読み取り電圧を印加して、個々のビットラインを制御し得る。

加えて、操作および制御環境１３００は、行コントローラ１３０４を含み得る。行コントローラ１３０４は、列コントローラ１３０６に隣接して形成され、メモリセルアレイ１３０２のワードラインと電気的に結合され得る。行コントローラ１３０４は、メモリセルの特定の行を、適切な選択電圧で選択し得る。さらに、行コントローラ１３０４は、選択ワードラインに適切な電圧を印加することによって、プログラム、消去または読み取り操作を容易にし得る。

クロック源１３０８が、行コントローラ１３０４および列コントローラ１３０６の読み取り操作、書き込み操作、およびプログラム操作のタイミングを容易にするための、個々のクロックパルスを提供し得る。クロック源１３０８は、さらに、操作および制御環境１３００が受ける外部命令または内部命令に応じて、ワードラインまたはビットラインの選択を容易にし得る。入力／出力バッファ１３１２が、コンピュータまたは他の処理装置（不図示）などの外部ホスト装置に、Ｉ／Ｏバッファまたは他のＩ／Ｏ通信インターフェイスを介して、接続され得る。入力／出力バッファ１３１２は、書き込みデータを受け、消去命令を受け、読み出しデータを出力し、および、アドレスデータ、コマンドデータに加えて個々の命令のためのアドレスデータを受けるように、構成され得る。アドレスデータは、アドレスレジスタ１３１０によって、行コントローラ１３０４および列コントローラ１３０６に、渡され得る。加えて、入力データが、信号入力ライン経由でメモリセルアレイ１３０２に伝送され、出力データが、信号出力ライン経由でメモリセルアレイ１３０２から受け取られる。入力データはホスト装置から受け取られ得、出力データはＩ／Ｏバッファ経由でホスト装置に送られ得る。

ホスト装置から受けた命令は、コマンドインターフェイス１３１４に提供され得る。コマンドインターフェイス１３１４は、ホスト装置から、外部制御信号を受けて、入力／出力バッファ１３１２へのデータ入力が、書き込みデータ、命令またはアドレスであるかを判断するように構成され得る。入力命令はステートマシン１３１６に転送され得る。

ステートマシン１３１６は、メモリセルアレイ１３０２のプログラミングまたは再プログラミングを扱うように構成され得る。ステートマシン１３１６は、入力／出力バッファ１３１２およびコマンドインターフェイス１３１４経由でホスト装置から命令を受け取り、読み取り、書き込み、消去、データ入力、データ出力、および、メモリセルアレイ１３０２に関連する類似の機能を扱う。いくつかの特徴において、ステートマシン１３１６は、種々の命令の受信または実行の成功に関する確認応答および否定応答を送受信し得る。

１つの実施形態において、ステートマシン１３１６は、読み取り／書き込み信号およびプログラム／消去信号を行コントローラ１３０４および列コントローラ１３０６に提供する、アナログ電圧波形生成器１３１８を制御し得る。

読み取り、書き込み、消去、入力、出力などを実行するために、機能ステートマシン１３１６は、クロック源１３０８を制御し得る。クロック源１３０８の制御は、特定の機能を実行する行コントローラ１３０４および列コントローラ１３０６を促すように構成された、出力パルスを生じ得る。出力パルスは、たとえば列コントローラ１３０６によって選択ビットラインに、または、たとえば行コントローラ１３０４によってワードラインに転送可能である。

本明細書の例示の特徴は、何らかのタスクが通信ネットワークを介して連結された遠隔処理装置によって実行される、分散コンピューティング環境において実施されてもよい。分散コンピューティング環境において、プログラムモジュール、または、格納された情報、命令などは、ローカルのまたは遠隔のメモリストレージ装置に位置し得る。

さらに、本明細書に記載のさまざまな構成要素は、主題の革新の実施形態を実行するのに適する値の構成要素および回路素子を含み得る、電気回路を含み得ることを理解すべきである。さらに、さまざまな構成要素の多くが、１つ以上のＩＣチップに実装され得ることに、注目し得る。たとえば、１つの実施形態において、１組の構成要素が単一のＩＣチップ上に実装され得る。他の実施形態においては、１つ以上の個々の構成要素が、別個のＩＣチップに作製または実装される。

図１４に関して、以下に記載するシステムおよび処理は、単一の集積回路（ＩＣ）チップ、複数のＩＣ、特定用途向け集積回路（ＡＳＩＣ）などの、ハードウェア内に埋め込まれ得る。さらに、各処理内でいくつかまたはすべての処理ブロックが現れる順序は、限定的なものと考えるべきでない。むしろ、すべてはここに明示的に図示されていないかも知れない、いくつかの処理ブロックが、さまざまな順序で実行され得ることを理解すべきである。

図１４を参照すると、特許請求の主題のさまざまな特徴を実行するために適切な環境１４００は、コンピュータ１４０２を含む。コンピュータ１４０２は、処理ユニット１４０４、システムメモリ１４０６、コーデック１４３５、およびシステムバス１４０８を含む。システムバス１４０８は、システムメモリ１４０６を含むがこれに限定されないシステム構成要素を、処理ユニット１４０４に結合する。処理ユニット１４０４は、種々の利用可能なプロセッサのいずれかであり得る。デュアルマイクロプロセッサおよび他の多重プロセッサアーキテクチャも、処理ユニット１４０４として用いられ得る。

システムバス１４０８は、業界標準アーキテクチャ（ＩＳＡ）、マイクロチャネルアーキテクチャ（ＭＳＡ）、拡張ＩＳＡ（ＥＩＳＡ）、インテリジェントドライブエレクトロニクス（ＩＤＥ）、ＶＥＳＡローカルバス（ＶＬＢ）、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）、カードバス、ユニバーサルシリアルバス（ＵＳＢ）、アドバンストグラフィックスポート（ＡＧＰ）、パーソナルコンピュータメモリカードインターナショナルアソシエーションバス（ＰＣＭＣＩＡ）、ファイアワイヤ（ＩＥＥＥ １３９４）、および、小規模コンピュータシステムインターフェイス（ＳＣＳＩ）を含むが、これらに限られない、利用可能な多様なバスアーキテクチャを使用する、メモリバスもしくはメモリコントローラ、周辺バスもしくは外部バス、または、ローカルバスを含むさまざまな種類のバス構造のいずれかであり得る。

システムメモリ１４０６は、さまざまな実施形態に開示のメモリアーキテクチャの１つ以上を用い得る、揮発性メモリ１４１０および不揮発性メモリ１４１２を含む。起動時などにコンピュータ１４０２内の構成要素間で情報を伝達するためのベーシックルーチンを含む、基本入出力システム（ＢＩＯＳ）は、不揮発性メモリ１４１２に格納される。加えて、本革新に従うと、コーデック１４３５は、エンコーダまたはデコーダの少なくとも一方を含んでよく、ここで、エンコーダまたはデコーダの少なくとも一方は、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組み合わせで構成されてよい。コーデック１４３５は別個の構成要素と図示されているが、コーデック１４３５は、不揮発性メモリ１４１２に包含されてもよい。限定ではなく例示として、不揮発性メモリ１４１２は、読み取り専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、またはフラッシュメモリを含み得る。不揮発性メモリ１４１２は、少なくともいくつかの実施形態において、１つ以上の開示のメモリ装置を用い得る。さらに、不揮発性メモリ１４１２は、コンピュータメモリ（たとえば、コンピュータ１４０２またそのメインボードと物理的に一体化される）、または、取り外し可能なメモリであり得る。開示の実施形態を実施することが可能な、適切な取り外し可能なメモリの例は、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（ＣＦ）カード、ユニバーサルシリアルバス（ＵＳＢ）メモリスティックなどを含み得る。揮発性メモリ１４１０は、外部キャッシュメモリとして動作するランダムアクセスメモリ（ＲＡＭ）を含み、さまざまな実施形態に開示のメモリ装置の１つ以上を用い得る。限定でなく例示として、ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、倍データレートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）およびエンハンストＳＤＲＡＭ（ＥＳＤＲＡＭ）などの、多くの形態で利用可能である。

コンピュータ１４０２は、取り外し可能／取り外し不能な揮発性／不揮発性のコンピュータストレージ媒体も含んでよい。図１４は、たとえば、ディスクストレージ１４１４を示す。ディスクストレージ１４１４は、磁気ディスクドライブ、ソリッドステートディスク（ＳＳＤ）、フロッピーディスクドライブ、テープドライブ、Ｊａｚドライブ、Ｚｉｐドライブ、ＬＳ−１００ドライブ、フラッシュメモリカード、またはメモリスティックのなどの装置を含むが、これらに限られない。加えて、ディスクストレージ１４１４は、ストレージ媒体を、別個に、または、コンパクトディスクＲＯＭ装置（ＣＤ−ＲＯＭ）、ＣＤ記録可能ドライブ（ＣＤ−Ｒドライブ）、ＣＤ書き換え可能ドライブ（ＣＤ−ＲＷドライブ）、または、デジタルバーサタイルディスクＲＯＭドライブ（ＤＶＤ−ＲＯＭ）などの他の光学ディスクドライブとの組み合わせで含み得るが、これらに限られることのない、他のストレージ媒体と組み合わせて含み得る。ディスクストレージ装置１４１４のシステムバス１４０８への接続を容易にするために、インターフェイス１４１６などの取り外し可能または取り外し不能のインターフェイスが一般的に用いられる。ストレージ装置１４１４がユーザに関する情報を格納し得ることを理解すべきである。そのような情報は、サーバーに、もしくは、ユーザの装置で動作するアプリケーションに、格納または提供されるかも知れない。１つの実施形態において、ユーザは、ディスクストレージ１４１４に格納され、または、サーバーまたはアプリケーションに送られる情報の種類を、（たとえば、出力装置１４３６経由で）知らされ得る。ユーザは、収集され、または、サーバーもしくはアプリケーションと共有される情報を有することを、オプトインまたはオプトアウトする機会を、（たとえば、入力装置１４２８からの入力経由で）提供され得る。

図１４は、ユーザと、適切な操作環境１４００中の記載された基本的コンピュータ資源との間で、媒介として動作するソフトウェアを説明していることを理解すべきである。このようなソフトウェアは、オペレーティングシステム１４１８を含む。オペレーティングシステム１４１８は、ディスクストレージ１４１４に格納し得、コンピュータシステム１４０２の資源を制御し割り当てるよう動作する。アプリケーション１４２０は、プログラムモジュール１４２４、および、システムメモリ１４０６またはディスクストレージ１４１４に格納された、ブート／シャットダウントランザクションテーブルなどの、プログラムデータ１４２６を通じて、オペレーティングシステム１４１８による資源の管理を利用する。特許請求する主題は、種々のオペレーティングシステムまたはオペレーティングシステムの組み合わせで実施され得ることを理解すべきである。

ユーザは、入力装置１４２８を通じて、命令または情報をコンピュータ１４０２に入力する。入力装置１４２８は、マウス、トラックボール、スタイラス、タッチパッド、キーボード、マイクロフォン、ジョイスティック、ゲームパッド、サテライトディッシュ、スキャナ、ＴＶチューナカード、デジタルカメラ、デジタルビデオカメラ、ウェブカメラなどの、ポインティングデバイスを含むが、これに限られない。これらのおよび他の入力装置は、インターフェイスポート１４３０経由でシステムバス１４０８を通じて、処理ユニット１４０４に接続する。インターフェイスポート１４３０は、たとえば、シリアルポート、パラレルポート、ゲームポート、およびユニバーサルシリアルバス（ＵＳＢ）を含む。出力装置１４３６は、入力装置１４２８と同じ種類のポートのいくつかを使用する。よって、たとえば、ＵＳＢポートが、コンピュータ１４０２に入力を提供するために、および、コンピュータ１４０２から出力装置１４３６に情報を出力するために、使用されてよい。他の出力装置１４３６のほかに、モニタ、スピーカ、およびプリンタなどの、特別なアダプタを必要とするいくつかの出力装置１４３６があることを示すために、出力アダプタ１４３４が設けられる。出力アダプタ１４３４は、限定ではなく例示のために、出力装置１４３６とシステムバス１４０８との接続の手段を提供する、ビデオおよびサウンドカードを含む。リモートコンピュータ１４３８などの、他の装置または装置のシステムが、入力能力および出力能力の双方を提供することに留意すべきである。

コンピュータ１４０２は、リモートコンピュータ１４３８などの、１つ以上のリモートコンピュータへの論理結合を使用するネットワーク環境において動作し得る。リモートコンピュータ１４３８は、パーソナルコンピュータ、サーバー、ルータ、ネットワークＰＣ、ワークステーション、マイクロプロセッサ系機器、ピア装置、スマートフォン、タブレット、または他のネットワークノードであり得、一般に、コンピュータ１４０２に関して説明した要素の多くを含む。簡潔さのために、メモリストレージ装置１４４０のみが、リモートコンピュータ１４３８と共に図示されている。リモートコンピュータ１４３８は、ネットワークインターフェイス１４４２を通じてコンピュータ１４０２に論理結合され、次いで、通信接続１４４４経由で接続される。ネットワークインターフェイス１４４２は、ローカルエリアネットワーク（ＬＡＮ）およびワイドエリアネットワーク（ＷＡＮ）ならびにセルラーネットワークなどの、有線または無線の通信ネットワークを包含する。ＬＡＮ技術は、光ファイバ分散データインターフェイス（ＦＤＤＩ）、より線分散データインターフェイス（ＣＤＤＩ）、イーサネット、トークンリングなどを含む。ＷＡＮ技術は、ポイントツウポイントリンク、総合デジタル通信網（ＩＳＤＮ）およびその変形物などのサーキットスイッチングネットワーク、パケット交換ネットワーク、ならびに、デジタル加入者線（ＡＤＳＬ）を含むが、これらに限られない。

通信接続１４４４は、ネットワークインターフェイス１４４２をバス１４０８に接続するために用いられるハードウェア／ソフトウェアを指す。通信接続１４４４は、明瞭化のために、コンピュータ１４０２の内側に示されているが、コンピュータ１４０２の外部にも存在し得る。ネットワークインターフェイス１４４２への接続に必要なハードウェア／ソフトウェアは、例示のみの目的で、通常の電話等級モデム、ケーブルモデムおよびＤＳＬモデムを含むモデム、ＩＳＤＮアダプタ、有線および無線のイーサネットカード、ハブ、ならびに、ルータなどの内部技術および外部技術を含む。

ここで使用する、「構成要素」、「システム」、「アーキテクチャ」などの用語は、ハードウェア、ハードウェアとソフトウェアの組み合わせ、ソフトウェア（たとえば、実行時）、またはファームウェアのいずれかの、コンピュータまたはエレクトロニクス関連物を指すことが意図されている。たとえば、構成要素は、１つ以上のトランジスタ、メモリセル、トランジスタまたはメモリセルの配置、ゲートアレイ、プログラマブルゲートアレイ、特定用途向け集積回路、コントローラ、プロセッサ、プロセッサ上で動作するプロセス、オブジェクト、実行可能ファイル、プログラム、もしくは、半導体メモリにアクセスするまたは干渉するアプリケーション、コンピュータなど、または、これらの適切な組み合わせであり得る。構成要素は、消去可能なプログラミング（たとえば、消去可能メモリに少なくとも部分的に格納されたプロセス命令）、または、ハードプログラミング（たとえば、製造時に消去不能メモリに焼かれたプロセス命令）を含み得る。

例示のために、メモリから実行されるプロセスおよびプロセッサは、共に構成要素であり得る。他の例として、アーキテクチャは、電子ハードウェア（たとえば、パラレルトランジスタまたはシリアルトランジスタ）の配置、プロセス命令およびプロセッサを含み得、プロセッサは、プロセス命令を電子ハードウェアの配置に適する態様で実行する。加えて、アーキテクチャは、単一の構成要素（たとえば、トランジスタ、ゲートアレイなど）、または、構成要素の配置（たとえば、トランジスタのシリアルまたはパラレル配置、プログラム回路に接続されたゲートアレイ、電力リード線、電気的接地、入力信号線、および出力信号線など）を含み得る。システムは、１つ以上の構成要素に加えて、１つ以上のアーキテクチャを含み得る。１つのシステムの例は、交差した入力／出力線およびパスゲートトランジスタのほか、電源、信号生成器、通信バス、コントローラ、Ｉ／Ｏインターフェイス、アドレスレジスタなどを含むスイッチングブロックアーキテクチャを含み得る。定義においてはいくらかの重複が予期され、アーキテクチャまたはシステムは、スタンドアロンの構成要素、または、他のアーキテクチャ、システムなどの構成要素であり得る、ことを理解すべきである。

上記に加えて、開示の主題は、開示の主題を実施する電子装置を制御するための、ハードウェア、ファームウェア、ソフトウェア、もしくは、それらの適切な組み合わせを生産するための、一般的な製造技術、プログラミング技術またはエンジニアリング技術を使用した、方法、装置または製品として実施され得る。ここで使用する「装置」および「製品」の用語は、電子装置、半導体装置、コンピュータ、コンピュータ読み取り可能なあらゆる装置からアクセス可能なコンピュータプログラム、担体、または媒体、を包含することが意図されている。コンピュータ読み取り可能な媒体は、ハードウェア媒体またはソフトウェア媒体を含み得る。加えて、媒体は、非一時的媒体または輸送媒体を含み得る。１つの例において、非一時的媒体は、コンピュータ読み取り可能なハードウェア媒体を含み得る。コンピュータ読み取り可能なハードウェア媒体の具体的な例は、磁気ストレージ装置（たとえば、ハードディスク、フロッピーディスク、磁気ストリップなど）、光学ディスク（たとえば、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）など）、スマートカード、および、フラッシュメモリ装置（たとえば、カード、スティック、キードライブなど）を含み得るが、これらに限定されない。コンピュータ読み取り可能な輸送媒体は、搬送波などを含み得る。もちろん、当業者は、開示の主題の範囲および精神から逸脱することなく、この構成に多くの変更が加えられ得ることを認識するであろう。

上記で説明したことは、本革新の例を含む。本革新を説明するために、構成要素または技法の考えられるあらゆる組み合わせを記載することは、当然、不可能であるが、当業者は、本革新の他のさらなる組み合わせおよび並べ替えが、可能であることを認識し得る。したがって、開示の主題は、本明細書の精神および範囲に入る修正、変更、および変化をすべて包含すると意図されている。さらに、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」または「有している（ｈａｖｉｎｇ）」の用語およびそれらの変化形が、発明の詳細な説明または特許請求の範囲のいずれかで使用されている範囲内で、それらの用語は、「含む（ｃｏｍｐｒｉｓｉｎｇ）」という用語が特許請求の範囲の転換語として用いられるときに解釈されるように、「含む（ｃｏｍｐｒｉｓｉｎｇ）」と同様に包括的であることが意図されている。

さまざまな実施形態において、メモリ装置に印加される電圧は、直線的であるように表された。他の実施形態において、電圧は、非直線関数、階段状関数などであってよい。

さらに、「例示の（ｅｘｅｍｐｌａｒｙ）」の用語は、本明細書では、例（ｅｘａｍｐｌｅ）、例（ｉｎｓｔａｎｃｅ）または例（ｉｌｌｕｓｔｒａｔｉｏｎ）として役立つという意味で、使用されている。本明細書において「例示の（ｅｘｅｍｐｌａｒｙ）」として記載されたあらゆる特徴または設計は、他の特徴または設計よりも好ましいまたは有利であると、必ずしも解釈すべきでない。むしろ、「例示の（ｅｘｅｍｐｌａｒｙ）」の用語の使用は、概念を具体的な形態で提示することが意図されている。本出願で使用する「または」の用語は、排他的「または」ではなく包括的「または」の意味であると意図されている。つまり、他に規定されず、または、文脈から明瞭ない限り、「ＸがＡまたはＢを用いる」は、あらゆる自然な包括的配置を意味する意図である。すなわち、「ＸがＡを用いる」、「ＸがＢを用いる」、または「ＸがＡとＢの両方を用いる」場合、これらのいずれの例においても、「ＸがＡまたはＢを用いる」は満たされる。加えて、本出願明細書および添付の特許請求の範囲で使用する冠詞「ａ」および「ａｎ」は、単数形を示すことが他に規定されず、または、文脈から明瞭ない限り、一般に、「１つ以上」を意味すると解釈すべきである。

加えて、発明の詳細な説明のいくつかの部分は、アルゴリズムまたは電子メモリ内のデータビットの処理操作の観点で表されている。これらの処理の説明または記載は、自分の仕事の実体を同等に熟練した他の人に効果的に伝達することを知っている当技術分野の人によって用いられる機構である。処理とは、ここでは、一般に、所望の結果に至る首尾一貫した一連の行為であると考えられる。その行為とは、物理量の物理的操作を必要とする行為である。必ずではないが、一般に、これらの量は、格納、移転、結合、比較、および／または他の態様で操作され得る、電気的または磁気的信号の形態を取る。

主に普通の使用という理由で、これらの信号を、ビット、値、要素、符号、文字、用語、数などと呼ぶことが便利であることが判っている。しかし、これらのまたは類似の用語のすべては、適切な物理量に関連しており、それらの量に付される便利な標識に過ぎないことを、覚えておくべきである。他に具体的に述べず、前述の説明から明らかでない限り、開示の主題全体を通じて、処理する、計算する、複製する、模倣する、決定する、または伝達するなどの用語を用いた説明は、電子装置の回路、レジスタまたはメモリ内の物理（電気的または電子的）量として表されるデータまたは信号を操作または変形して、機械またはコンピュータシステムの、メモリもしくはレジスタまたは他のそのような情報格納装置、伝達装置および／または表示装置内の物理量として同様に表される他のデータまたは信号とする、処理システムおよび／または類似の消費者のまたは産業上の電子装置もしくは機械の、動作および処理を述べていることを理解すべきである。

上述の構成要素、アーキテクチャ、回路、プロセスなどによってなされる種々の機能に関して、それらの構成要素を説明するために使用される用語（「手段」への言及を含む）は、他に示されない限り、実施形態の例示の特徴に示した機能を行う開示の構造と構造的には等価でなくても、記載の構成要素の規定の機能を行うあらゆる構成要素に相当する（たとえば、機能的同等性）と意図されている。加えて、特定の特徴が、いくつかの実施態様の中の１つのみに関して開示されてきたかも知れないが、そのような特徴は、所望のとおりに、また、あらゆる所与のまたは特定の用途に有利になるように、他の実施態様の１つ以上の他の特徴と組み合わされてよい。実施形態は、システムのみならず、種々の処理の動作および／またはイベントを行うためのコンピュータ実行可能な命令を含む、コンピュータ読み取り可能な媒体を含むことも、認識すべきである。

Claims (25)

1. キャパシタ構造、選択装置およびＭＯＳトランジスタを含むメモリ回路を操作する方法であって、前記キャパシタ構造が第１の端子および第２の端子を含み、前記選択装置が前記第２の端子に接続された第１の電極および前記ＭＯＳトランジスタのゲートに接続された第２の電極を含み、前記選択装置が上閾値電圧および下閾値電圧に関連付けられ、前記ＭＯＳトランジスタがソースおよびドレインも含むメモリ回路を操作する方法において、
   前記下閾値電圧よりも大きく前記上閾値電圧よりも小さい第１の電圧を、前記選択装置の前記第１の電極に印加し、それに応じて前記選択装置が高抵抗状態になり、第１の電荷が前記ＭＯＳトランジスタの前記ゲートに維持されること、
   前記上閾値電圧よりも大きい第２の電圧を、前記選択装置の前記第１の電極に印加し、それに応じて前記選択装置が低抵抗状態になり、第２の電荷が前記ＭＯＳトランジスタの前記ゲートに蓄積すること、および、その後
   前記下閾値電圧よりも大きく前記上閾値電圧よりも小さい第３の電圧を、前記選択装置の前記第１の電極に印加し、それに応じて前記選択装置が前記高抵抗状態になり、前記第２の電荷の少なくとも一部であって、前記第１の電荷よりも大きい一部が前記ＭＯＳトランジスタの前記ゲートに維持されること、
   を含むことを特徴とする方法。
2. 前記第３の電圧を印加することが、前記選択装置の前記第１の電極に印加された電圧をグランドまで低下させることを含む請求項１に記載の方法。
3. 前記第１の電圧を印加することが、第４の電圧を前記キャパシタ構造の前記第１の端子に印加することを含み、前記第４の電圧は約０ボルト〜約３Ｖ未満の範囲内であり、
   前記第２の電圧を印加することが、第５の電圧を前記キャパシタ構造の前記第１の端子に印加することを含み、前記第５の電圧は約３ボルト〜約４Ｖの範囲内である
   請求項１に記載の方法。
4. 読み取り電圧を前記ＭＯＳトランジスタの前記ソースに印加すること、
   グランドを前記ＭＯＳトランジスタの前記ドレインに結合すること、および、
   前記読み取り電圧に応じて前記ソースから前記ドレインに流れる第１の読み取り電流を検出し、前記第１の読み取り電流が前記ＭＯＳトランジスタの前記ゲートに維持された電荷の量に関連する
   ことをさらに含む請求項１に記載の方法。
5. 前記メモリ回路の第１の状態が前記ＭＯＳトランジスタの前記ゲートに維持された前記第１の電荷に関連し、および
   前記メモリ回路の第２の状態が前記ＭＯＳトランジスタの前記ゲートに維持された前記第２の電荷の前記一部に関連する
   請求項４に記載の方法。
6. 前記下閾値電圧よりも小さい第４の電圧を、前記選択装置の前記第１の電極に印加し、前記選択装置が前記低抵抗状態になり、前記第２の電荷の前記一部のいくらかが、前記ＭＯＳトランジスタの前記ゲートから消散し、それに応じて第３の電荷が前記ＭＯＳトランジスタの前記ゲートに維持されること、および
   前記下閾値電圧よりも大きく前記上閾値電圧よりも小さい第５の電圧を、前記選択装置の前記第１の電極に印加し、それに応じて前記選択装置が前記高抵抗状態になり、前記第３の電荷の少なくとも一部であって、前記第２の電荷の前記一部よりも少ない一部が、前記ＭＯＳトランジスタの前記ゲートに維持されること、
   をさらに含む請求項１に記載の方法。
7. 前記第１の電圧および前記第３の電圧がグランドであり、
   前記第２の電圧を印加することが、前記選択装置の前記第１の電極に印加される電圧を、グランドから前記第２の電圧まで直線的に上昇させること
   を含む請求項１に記載の方法。
8. メモリ装置であって、
   第１の端子および第２の端子を含み、前記第１の端子が前記メモリ装置の第１の端子として構成され、複数の入力電圧を受けるように構成されたキャパシタ構造、
   第１の電極および第２の電極を含み、前記第１の電極が前記キャパシタの前記第２の端子に結合された選択装置であって、負の閾値電圧よりも大きく正の閾値電圧よりも小さい第１の電圧が、前記第１の電極と前記第２の電極との間に印加されたときの高抵抗状態によって特徴付けられ、前記正の閾値電圧よりも大きい第２の電圧が、前記第１の電極と前記第２の電極との間に印加されたときの低抵抗状態によって特徴付けられる選択装置、および
   前記選択装置に結合されたＭＯＳトランジスタであって、前記選択装置の第２の電極に結合されたゲートと、ソースおよびドレインを含み、前記ゲートに蓄えられた電荷の度合いに応じた高導電状態または低導電状態によって特徴付けられるＭＯＳトランジスタ
   を含むことを特徴とするメモリ装置。
9. 前記選択装置の前記低抵抗状態に対する前記選択装置の前記高抵抗状態の比が、約１×１０^９：１〜約１×１０^１１：１の範囲内である請求項８に記載のメモリ装置。
10. 前記ＭＯＳトランジスタの前記ソースまたは前記ドレインに結合された少なくとも１つの追加のＭＯＳトランジスタをさらに含み、前記追加のＭＯＳトランジスタが、当該メモリ装置をメモリアレイの他のメモリ装置に、電気的に結合させまたは脱結合させるように構成されている、請求項８に記載のメモリ装置。
11. 前記正の閾値電圧が約０．５Ｖ〜約１．７Ｖの範囲内である請求項８に記載のメモリ装置。
12. 前記第２の電圧が、前記正の閾値電圧よりも大きいか、前記負の閾値電圧よりも小さく、
    前記負の閾値電圧が、約−０．３Ｖ〜約−０．７Ｖの範囲内である
    請求項８に記載のメモリ装置。
13. 前記第２の電圧が、当該メモリ装置の前記第１の端子に印加される電圧に応じて、前記選択装置の前記第１の電極と前記第２の電極との間に印加され、
    前記電圧が約３．５Ｖ〜約４．５Ｖの範囲内である
    請求項１１に記載のメモリ装置。
14. 前記選択装置が、
    第１の金属材料を含む前記第１の電極、
    前記第１の電極に接するセレクタ材料の層、および
    前記セレクタ材料の層に接し、第２の金属材料を含む前記第２の電極
    を含み、
    前記第１の金属材料は、前記正の閾値電圧よりも大きい電圧が前記第１の層電極と前記第２の電極との間に印加されることに応じて、前記セレクタ材料に導電イオンを提供するように構成され、
    前記セレクタ材料は、前記正の閾値電圧よりも大きい前記電圧が前記第１の電極と前記第２の電極との間に印加されることに応じて、前記導電イオンを前記セレクタ材料の層内に広がらせるように構成された
    請求項８に記載のメモリ装置。
15. プログラミング電圧、消去電圧、および読み取り電圧を提供するように構成された電圧源、
    前記電圧源に結合されたキャパシタ構造であって、前記電圧源に結合された第１の端子、および第２の端子を含むキャパシタ構造、
    前記キャパシタ構造に結合された選択装置であって、前記キャパシタの前記第２の端子に結合された第１の電極、および第２の電極を含み、前記プログラミング電圧および前記消去電圧を含む第１の電圧が、前記キャパシタ構造の前記第１の端子に印加されることに応じて、低抵抗状態になるように構成され、前記読み取り電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて、高抵抗状態になるように構成された選択装置、ならびに
    前記選択装置に結合されたＭＯＳトランジスタであって、ソース、ドレイン、前記ソースと前記ドレインとの間のチャンネル、および、前記選択装置の前記第２の電極に結合されたゲートを含み、前記ゲートは、前記プログラミング電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて、第１の電荷を蓄積するように構成され、前記ゲートは、前記消去電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて、第２の電荷を蓄積するように構成され、前記ゲートは、前記読み取り電圧が前記キャパシタ構造の前記第１の端子に印加されることに応じて、前記ゲートに蓄積された電荷の蓄積を維持するように構成され、前記ソースと前記ドレインとの間の前記チャンネルは、前記ゲートが前記第１の電荷の蓄積を維持するときに導電状態になり、前記ソースと前記ドレインとの間の前記チャンネルは、前記ゲートが前記第２の電荷の蓄積を維持するときに非導電状態になり、前記第１の電荷は前記第２の電荷よりも大きく、前記チャンネルは約０．２００μｍの深さを有し、前記ゲートは約０．１００μｍ未満の幅を有するＭＯＳトランジスタ
    を含むことを特徴とする回路。
16. 前記高抵抗状態および前記低抵抗状態の抵抗が、約１×１０^９：１〜１×１０^１１：１の範囲内の比を有する請求項１５に記載の回路。
17. 前記ＭＯＳトランジスタの前記ソースに結合された電流検出器をさらに含み、前記電流検出器が、前記ソースと前記ドレインとの間の前記チャンネルが、前記導電状態または前記非導電状態にあるかを決定するように構成された請求項１５に記載の回路。
18. 前記プログラミング電圧が、第１の正電圧よりも大きい第１の電圧を含み、
    前記消去電圧が、第１の負電圧よりも低い第２の電圧を含む
    請求項１５に記載の回路。
19. 前記読み取り電圧が前記第１の負電圧よりも大きく前記第１の正電圧よりも低い請求項１８に記載の回路。
20. 前記第１の正電圧が約３Ｖ〜約５Ｖの範囲内である請求項１８に記載の回路。
21. 前記高抵抗状態の抵抗が１ＧΩよりも大きい請求項１５に記載の回路。
22. 前記ＭＯＳトランジスタに接続された第２のＭＯＳトランジスタであって、第２のソース、第２のドレイン、および第２のゲートを含み、前記第２のＭＯＳトランジスタの前記第２のソースまたは第２のドレインが、前記ＭＯＳトランジスタの前記ドレインまたは前記ソースにそれぞれ結合された第２のＭＯＳトランジスタ、
    複数のビットライン、複数のワードライン、および複数のイネーブルラインを含むクロスバーアレイであって、前記キャパシタ構造の前記第１の端子がワードライン経由で前記電圧源に結合され、前記第２のＭＯＳトランジスタの前記ゲートがイネーブルラインに接続され、前記第２のＭＯＳトランジスタのドレインがビットラインに結合されたクロスバーアレイ、ならびに
    前記クロスバーアレイに結合された検出回路であって、前記ＭＯＳトランジスタの前記ソースが前記検出回路の入力に結合された検出回路
    をさらに含む請求項１５に記載の回路。
23. ２０ｎｍテクノロジー未満にスケールされた請求項１５に記載の回路。
24. 半導体チップのバックエンド金属層まで強化することによって形成された請求項１５に記載の回路。
25. 前記選択装置が、
    第１の金属材料を含む前記第１の電極、
    前記第１の電極に接するセレクタ材料の層、
    前記セレクタ材料の層に接し、第２の金属材料を含む前記第２の電極、
    を含み、
    前記第１の金属材料は、前記正の閾値電圧よりも大きい電圧が前記第１の層電極と前記第２の電極との間に印加されることに応じて、前記セレクタ材料に導電イオンを提供するように構成され、
    前記セレクタ材料は、前記正の閾値電圧よりも大きい前記電圧が前記第１の電極と前記第２の電極との間に印加されることに応じて、前記セレクタ材料の層内に前記導電イオンを広がらせるように構成された
    請求項１５に記載の回路。