KR20160008466A - 전압 스위칭 2 단자 디바이스 및 ｍｏｓ 트랜지스터를 사용하는 비-휘발성 메모리 셀 - Google Patents

Abstract

하나 이상의 휘발성 엘러먼트들을 사용하는 비-휘발성 메모리 디바이스가 제공된다. 일부 실시예들에 있어, 휘발성 메모리 디바이스는 인가되는 전압에 따라 저 저항 상태 또는 고 저항 상태에 있을 수 있는 저항성 2-단자 선택기를 포함할 수 있다. 커패시터로서 동작하는 트랜지스터 또는 커패시터에 더하여 mos("금속-산화물-반도체") 트랜지스터가 또한 포함될 수 있다. 커패시터의 제 1 단자가 전원에 연결될 수 있으며, 커패시터의 제 2 단자가 선택기 디바이스에 연결될 수 있다. nmos 트랜지스터의 플로팅 게이트가 선택기 디바이스의 다른 면에 연결될 수 있으며, 제 2 nmos 트랜지스터가 제 1 nmos 트랜지스터와 직렬로 연결될 수 있다.

Description

휘발성 스위칭 2 단자 디바이스 및 ＭＯＳ 트랜지스터를 사용하는 비-휘발성 메모리 셀{NON-VOLATILE MEMORY CELL UTILIZING VOLATILE SWITCHING TWO TERMINAL DEVICE AND A MOS TRANSISTOR}

관련 출원들에 대한 참조

특허 청구항들에 대한 본 출원은 "Non-Volatile Memory Cell Utilizing Volatile Switching Two-Terminal Device and a MOS Transistor"이라는 명칭으로 2014년 07월 09일자로 출원된 미국 가특허 출원 일련번호 62/022,594호에 대한 우선권의 이익을 주장하며, 이러한 출원의 개시내용은 모든 목적들을 위해 그리고 그 전체가 본원에 참조로써 포함된다. "Selector Device for Two-Terminal Memory"라는 명칭으로 2014년 12월 31일자로 출원된 미국 정규 특허 출원 일련번호 14/588,185호, 2007년 10월 19일자로 출원된 미국 정규 특허 출원 일련번호 11/875,541호, 및 2009년 10월 8일자로 출원된 미국 정규 특허 출원 일련번호 12/575,921호 각각은 모든 목적들을 위해 그리고 그들의 전체가 본원에 참조로써 포함된다.

기술분야

본 발명은 전반적으로 비-휘발성 메모리 및 예시적인 일 예로서 휘발성 저항성 스위칭 디바이스 및 MOS 트랜지스터를 사용하는 비-휘발성 메모리 셀에 관한 것이다.

본 발명의 발명자들은 디지털 정보의 전자적 저장을 위해 이용되는 금속-산화물-반도체(metal-oxide-semiconductor: MOS) 타입 메모리 셀들과 같은 다양한 메모리 셀 기술들에 대한 실용적인 대안들로서 동작할 것으로 예상되는 2-단자 메모리 디바이스들에 대한 모델들을 제안해왔다. 특히 저항성-스위칭 메모리 디바이스들과 같은 2-단자 메모리를 사용하는 메모리 셀들의 모델들은 순수 비-휘발성 FLASH MOS 타입 트랜지스터들을 뛰어넘는 어떤 잠재적인 이점들을 제공할 것으로 발명자(들)에 의해 믿어지며, 이들은, 예를 들어, 더 작은 다이 크기, 더 높은 메모리 밀도, 더 빠른 스위칭(예를 들어, 상대적인 전도성 상태로부터 상대적인 비-전도성 상태로의, 또는 이의 역), 양호한 데이터 신뢰성, 낮은 제조 비용, 집적 회로 파운드리(foundry)-호환 프로세스들, 및 다른 이점들을 포함한다.

다음은 명세서의 일부 측면들의 기본적인 이해를 제공하기 위해 명세서의 간략화된 요약을 제공한다. 이러한 요약이 명세서의 포괄적인 개괄은 아니다. 이는 명세서의 핵심적인 또는 중요한 엘러먼트들을 식별하거나 또는 명세서의 임의의 특정 실시예들의 범위 또는 청구항들의 임의의 범위를 기술하도록 의도되지 않는다. 이의 목적은 본 개시에서 제공되는 더 상세화된 설명에 대한 서론으로서 간략화된 형태로 명세서의 일부 개념들을 제공하는 것이다.

본원에 개시된 다양한 실시예들이 커패시터 구조체(structure), 선택기 디바이스, 및 MMOS 트랜지스터를 포함하는 메모리 회로를 동작시키기 위한 방법을 제공하며, 여기에서 커패시터는 제 1 단자 및 제 2 단자를 포함하고, 선택기 디바이스는 제 2 단자에 연결된 제 1 전극, 및 MOS 트랜지스터의 게이트에 연결된 제 2 전극을 포함하며, MOS 트랜지스터는 소스 및 드레인을 또한 포함한다. 방법은, 커패시터 구조체의 제 1 단자로 미리 결정된 전압 이하(below)의 제 1 포지티브(positive) 전압 범위 내의 제 1 포지티브 전압을 인가하는 단계로서, 선택기 디바이스는 제 1 포지티브 전압 범위에서 높은 저항 상태인, 단계를 포함할 수 있다. 방법은 또한, 커패시터 구조체의 제 2 단자로 미리 결정된 전압 이하의 제 2 포지티브 전압 범위 내의 제 2 포지티브 전압을 인가하는 단계로서, 선택기 디바이스는 제 2 포지티브 전압 범위에서 낮은 저항 상태이며 제 2 포지티브 전압 범위의 제 2 포지티브 전압의 인가에 응답하여 제 1 전하가 MOS 트랜지스터의 게이트 상에 축적되는, 단계를 포함할 수 있다. 방법은 또한, 커패시터의 제 1 단자로부터 제 2 포지티브 전압을 제거하는 단계 및 MOS 트랜지스터의 게이트 상의 제 1 전하의 일 부분을 유지하는 단계를 포함할 수 있다.

다른 실시예에 있어, 메모리 디바이스는 제 1 단자 및 제 2 단자를 포함하는 커패시터 구조체를 포함할 수 있으며, 여기에서 제 1 단자는 메모리 디바이스의 제 1 단자로서 구성되고 복수의 입력 전압들을 수신하도록 구성된다. 메모리 디바이스는 또한, 커패시터의 제 2 단자에 연결된 제 1 전극 및 제 2 전극을 포함하는 선택기 디바이스를 포함할 수 있으며, 여기에서 선택기 디바이스는 네거티브(negative) 임계 전압 이상(above)이고 포지티브 임계 전압 이하인 제 1 전압이 제 1 전극과 제 2 전극에 걸쳐 인가될 때 높은 저항 상태이며, 선택기 디바이스는 네거티브 임계 전압 이하이거나 또는 포지티브 임계 전압 이상인 제 2 전압이 제 1 전극 및 제 2 전극에 걸쳐 인가될 때 낮은 저항 상태이다. 메모리 디바이스는 또한, 선택기 디바이스에 연결된 MOS 트랜지스터를 포함할 수 있으며, 여기에서 MOS 트랜지스터는 선택기 디바이스의 제 2 전극에 연결된 게이트, 메모리 디바이스의 제 2 단자로서 구성된 소스, 및 메모리 디바이스의 제 3 단자로서 구성된 드레인을 포함하며, 여기에서 MOS 트랜지스터는 미리 결정된 전하 임계에 대한 조건을 충족시키는 MOS 트랜지스터의 게이트 상의 전하의 크기(magnitude)에 응답하여 높은-전도성(conductivity) 상태와 낮은-전도성 상태 사이에서 스위칭하도록 구성된다.

또 다른 실시예에 있어, 회로는 프로그래밍 전압, 소거 전압, 및 판독 전압을 제공하도록 구성된 전압 소스, 및 전압 소스에 연결된 제 1 단자 및 제 2 단자를 포함하는 커패시터 구조체를 포함할 수 있다. 회로는 또한, 커패시터의 제 2 단자에 연결된 제 1 전극 및 제 2 전극을 포함하는 선택기 디바이스를 포함할 수 있으며, 여기에서 선택기 디바이스는 커패시터 구조체의 제 1 단자에 인가되는 소거 전압 및 프로그래밍 전압에 응답하여 낮은 저항 상태가 되도록 구성되며, 판독 전압이 커패시터 구조체의 제 1 단자에 인가될 때 높은 저항 상태가 되도록 구성된다. 회로는 또한, 선택기 디바이스에 연결된 MOS 트랜지스터를 포함할 수 있으며, 여기에서 MOS 트랜지스터는 소스, 게이트 및 드레인을 포함하며, 여기에서 게이트는 케패시터 구조체의 제 1 단자에 인가되는 프로그래밍 전압에 응답하여 제 1 전하를 축적하도록 구성되고, 여기에서 게이트는 커패시터 구조체의 제 1 단자에 인가되는 소거 전압에 응답하여 제 2 전하를 축적하도록 구성되며, 여기에서 게이트는 커패시터 구조체의 제 1 단자에 인가되는 판독 전압에 응답하여 제 1 전하 또는 제 2 전하의 축적을 유지하도록 구성되고, 여기에서 소스와 드레인 사이의 채널은 게이트가 제 1 전하의 축적을 유지할 때 낮은 저항 상태이다.

본 발명의 일 측면에 따르면, 커패시터 구조체, 선택기 디바이스 및 MOS 트랜지스터를 포함하는 메모리 회로를 동작시키기 위한 방법으로서, 여기에서 커패시터 구조체는 제 1 단자 및 제 2 단자를 포함하고, 선택기 디바이스는 제 2 단자에 연결된 제 1 전극으로서, 여기에서 선택기 디바이스는 상위(upper) 임계 전압 및 하위(lower) 임계와 연관되는 제 1 전극, 및 MOS 트랜지스터의 게이트에 연결된 제 2 전극을 포함하며, MOS 트랜지스터는 소스 및 드레인을 또한 포함하는, 방법이 개시된다. 하나의 기술은, 하위 임계 전압보다 더 크고 상위 임계 전압보다 더 작은 제 1 전압을 선택기 디바이스의 제 1 전극에 인가하는 단계로서, 여기에서 선택기 디바이스는 이에 응답하여 높은 저항 상태이며, 제 1 전하가 MOS 트랜지스터의 게이트 상에 유지되는, 단계, 및 선택기 디바이스의 제 1 전극에 상위 임계 전압보다 더 큰 제 2 전압을 인가하는 단계로서, 여기에서 선택기 디바이스가 이에 응답하여 낮은 저항 상태에 진입하고, 제 2 전하가 MOS 트랜지스터의 게이트 상에 축적되는, 단계를 포함한다. 프로세스는, 하위 임계 전압보다 더 크고 상위 임계 전압보다 더 작은 제 3 전압을 선택기 디바이스의 제 1 전극을 인가하는 단계를 더 포함할 수 있고, 여기에서 선택기 디바이스는 이에 응답하여 높은 저항 상태에 진입하며, 제 2 전하의 적어도 일 부분이 MOS 트랜지스터의 게이트 상에 유지되고, 여기에서 제 2 전하의 부분이 제 1 전하보다 더 크다.

본 발명의 다른 측면에 따르면, 메모리 디바이스가 개시된다. 하나의 장치는, 제 1 단자 및 제 2 단자를 포함하는 커패시터 구조체를 포함할 수 있으며, 여기에서 제 1 단자는 메모리 디바이스의 제 1 단자로서 구성되고, 복수의 입력 전압들을 수신하도록 구성된다. 디바이스는 제 1 전극 및 제 2 전극을 포함하는 선택기 디바이스를 포함할 수 있으며, 여기에서 제 1 전극은 커패시터의 제 2 단자에 연결되고, 여기에서 선택기 디바이스는 제 1 전극 및 제 2 전극에 걸쳐 제 1 전압이 인가될 때 높은 저항 상태로 특징지어지고, 여기에서 제 1 전압은 네거티브 임계 전압보다 크고 포지티브 임계 전압보다 작으며, 여기에서 선택기 디바이스는 제 1 전극 및 제 2 전극에 걸쳐 제 2 전압이 인가될 때 낮은 저항 상태로 특징지어지고, 여기에서 제 2 전압은 포지티브 임계 전압보다 더 크며, MOS 트랜지스터는 선택기 디바이스에 연결되고, 여기에서 MOS 트랜지스터는 선택기 디바이스의 제 2 전극에 연결된 게이트, 소스 및 드레인을 포함하며, 여기에서 MOS 트랜지스터는 게이트 상에 저장된 전하의 크기(magnitude)에 응답하여 높은 전도성 상태 또는 낮은-전도성 상태로 특징지어진다.

본 발명의 또 다른 측면에 따르면, 회로가 개시된다. 하나의 회로는, 프로그래밍 전압, 소거 전압, 및 판독 전압을 공급하도록 구성된 전압 소스, 및 전압 소스에 연결된 커패시터 구조체를 포함하며, 여기에서 커패시터 구조체는 전압 소스에 연결된 제 1 단자 및 제 2 단자를 포함한다. 회로는, 커패시터 구조체에 연결된 선택기 디바이스를 포함할 수 있으며, 여기에서 선택기 디바이스는 커패시터의 제 2 단자에 연결된 제 1 전극 및 제 2 전극을 포함하고, 여기에서 선택기 디바이스는 커패시터 구조체의 제 1 단자에 인가되는 제 1 전압에 응답하여 낮은 저항 상태가 되도록 구성되며, 여기에서 제 1 전압은 프로그래밍 전압 및 소거 전압을 포함하고, 여기에서 선택기 디바이스는 커패시터 구조체의 제 1 단자에 인가되는 판독 전압에 응답하여 높은 저항 상태가 되도록 구성된다. 회로는 선택기 디바이스에 연결된 MOS 트랜지스터를 포함할 수 있으며, 여기에서 MOS 트랜지스터는 소스, 드레인, 소스와 드레인 사이의 채널, 및 선택기 디바이스의 제 2 전극에 연결된 게이트를 포함하고, 여기에서 게이트는 커패시터 구조체의 제 1 단자에 인가되는 프로그래밍 전압에 응답하여 제 1 전하를 축적하도록 구성되며, 여기에서 게이트는 커패시터 구조체의 제 1 단자에 인가되는 소거 전압에 응답하여 제 2 전하를 축적하도록 구성되고, 여기에서 게이트는 커패시터 구조체의 제 1 단자에 인가되는 판독 전압에 응답하여 게이트 상에 축적된 전하의 축적을 유지하도록 구성되며, 여기에서 소스와 드레인 사이의 채널은 게이트가 제 1 전하의 축적을 유지할 때 전도성 상태이며, 여기에서 소스와 드레인 사이의 채널은 게이트가 제 2 전하의 축적을 유지할 때 비-전도성 상태이고, 여기에서 제 1 전하는 제 2 전하보다 더 크다.

다음의 설명 및 도면들은 명세서의 특정 예시적인 측면들을 기술한다. 그러나, 이러한 측면들은 명세서의 원리들이 이용될 수 있는 다양한 방식들 중 몇몇을 나타낸다. 도면들과 함께 고려될 때 명세서의 다른 이점들 및 진보적인 특징들이 다음의 명세서의 상세한 설명으로부터 자명해질 것이다.

본 발명의 다양한 측면들이 도면들을 참조하여 설명되며, 전체에 걸쳐 동일한 참조 부호들이 동일한 엘러먼트들을 지칭하기 위해 사용된다. 이러한 명세서에 있어, 다양한 특정 상세내용들이 본 발명의 철저한 이해를 제공하기 위해 기술된다. 그러나, 본 발명의 특정 측면들이 이러한 특정 상세내용들 없이, 또는 다른 방법들, 컴포넌트들, 재료들 등을 이용하여 실시될 수 있다는 것이 이해되어야만 한다. 다른 경우들에 있어, 잘 알려진 구조들 및 디바이스들은 본 발명의 설명을 용이하게 하기 위하여 블록도 형태로 도시된다.
도 1은 본원에 설명된 다양한 측면들에 따른 휘발성 엘러먼트를 갖는 예시적인 비-휘발성 메모리 셀의 개략도를 예시한다.
도 2는 본원에 설명된 다양한 측면들에 따른 휘발성 엘러먼트를 갖는 예시적인 비-휘발성 메모리 셀의 개략도를 예시한다.
도 3은 본원에 설명된 다양한 측면들에 따른 스위칭 디바이스의 저항을 나타내는 그래프를 예시한다.
도 4는 본원에 설명된 다양한 측면들에 따른 프로그램 단계의 예시적인 비-휘발성 메모리 셀의 개략도를 예시한다.
도 5는 본원에 설명된 다양한 측면들에 따른 소거 단계의 예시적인 비-휘발성 메모리 셀의 개략도를 예시한다.
도 6a는 본원에 설명된 다양한 측면들에 따른 축적된 전하를 갖는 예시적인 메모리 셀의 개략도를 예시한다.
도 6b는 본원에 설명된 다양한 측면들에 따른 축적된 전하를 갖는 예시적인 메모리 셀의 개략도를 예시한다.
도 7은 본원에 설명된 다양한 측면들에 따른 예시적인 메모리 셀의 개략도를 예시한다.
도 8은 본원에 설명된 다양한 측면들에 따른 센싱 디바이스를 갖는 예시적인 메모리 셀의 개략도를 예시한다.
도 9는 개시된 실시예들에 따른 고 밀도 비-휘발성 셀을 제공하는 예시적인 반도체 스택(stack)의 단면도를 도시한다.
도 10은 추가적인 실시예들에서 다른 고 밀도 비-휘발성 셀을 제공하는 샘플 반도체 스택의 단면도를 예시한다.
도 11은 다른 실시예에서, 디바이스의 백-엔드-오브-라인(back-end-of-line) 금속 층들 사이에서 집적된 비-휘발성 셀의 예시적인 단면도를 도시한다.
도 12는 다른 실시예들에 따른 휘발성 엘러먼트를 갖는 비-휘발성 메모리 셀을 동작시키기 위한 예시적인 방법의 순서도를 예시한다.
도 13은 본원에 설명된 하나 이상의 측면들의 구현을 가능하게 하기 위한 샘플 운영 환경의 블록도를 도시한다.
도 14는 다양한 실시예들과 함께 구현될 수 있는 예시적인 컴퓨팅 환경의 블록도를 예시한다.

본 발명은 하나 이상의 휘발성 엘러먼트를 포함하는 비-휘발성 메모리 디바이스에 관한 것이다. 일부 실시예들에 있어, 비-휘발성 메모리 디바이스는, 저항성 2-단자 선택기 디바이스에 인가되는 각각의 전압들 또는 전압들의 각각의 범위들에 응답하여 높은 저항 상태 또는 낮은 저항 상태에 있을 수 있는 저항성 2-단자 선택기 디바이스를 포함할 수 있다. 선택기 디바이스는 복수의 임계들(또는 협소한 임계 범위들)(예를 들어, 포지티브 임계 및 네거티브 임계)를 갖는 휘발성 스위칭 디바이스일 수 있다. 다양한 실시예들에 있어, 선택기 디바이스는 저항성 스위칭 디바이스, 또는 본 발명의 출원인에 의해 개발 중인 필드 유도형 초선형 임계(field induced superlinear threshold)(FAST™) 스위칭 디바이스(또는 선택기 디바이스)이다. 저항성 2-단자 선택기 디바이스에 더하여, 비-휘발성 메모리 디바이스는 커패시터 구조체 및 MOS("금속-산화물-반도체) 트랜지스터(개시된 적어도 일부 실시예들에 있어, 추가 커패시터로서 역할 또는 동작할 수 있는)를 포함할 수 있다. 캐패시터는, 하나 이상의 실시예에 있어 PMOS 트랜지스터일 수 있으며, 다른 실시예들에 있어 금속-절연체-금속 커패시터일 수 있지만, 다른 적합한 커패시터들이 이용될 수 있다. 커패시터의 제 1 단자는 전압 소스에 연결될 수 있으며, 커패시터의 제 2 단자는 선택기 디바이스의 제 1 선택기 단자에 연결될 수 있다. 하나 이상의 실시예들에 있어, MOS 트랜지스터는 선택기 디바이스의 제 2 선택기 단자에 연결된 플로팅(floating) 게이트를 포함하는 NMOS 트랜지스터일 수 있다. NMOS 트랜지스터의 소스와 드레인 사이의 전기 전도도가 판독 동작 동안 플로팅하는(예를 들어, 전형적으로 파워 소스에 연결되지 않은) MOS 트랜지스터 게이트 상에 저장된 전하 크기에 의해 조절된다. 일부 실시예들에 있어, NMOS 트랜지스터는 낮은 프로파일 게이트를 갖는 딥 트렌치(deep trench) 트랜지스터일 수 있으며, 이는 비-휘발성 메모리 디바이스에 의해 소비되는 기판 표면 면적을 감소시킨다. 하나 이상의 추가적인 실시예들에 있어, 제 1 NMOS 트랜지스터의 소스/드레인과 직렬로 연결된 소스 또는 드레인을 갖는 제 2 NMOS 트랜지스터가 제공될 수 있다.

다양한 실시예들에 있어, 개시된 휘발성 선택기 디바이스는 필라멘트-기반 디바이스일 수 있다. 필라멘트-기반 디바이스의 일 예는: 제 1 전도성 층, 예를 들어, 금속 함유 층(예를 들어, TiN, TaN, Cu, Al, Ag, 또는 이들의 합금 등), 도핑된 p-형(또는 n-형) 실리콘(Si) 함유 층(예를 들어, p-형 또는 n-형 폴리실리콘, p-형 또는 n-형 폴리결정질 SiGe, 등); 저항성 스위칭 층(RSL); 및 제 2 전도성 층(예를 들어, 제 1 전도성 층에 대해 설명된 목록으로부터 선택된 재료)을 포함할 수 있다. 적합한 바이어스 조건들 하에서, 전도성 이온들이 제 1 전도성 층 내에 형성되며, 제 1 전도성 층이 전도성 이온들을 RSL에 제공한다. 다양한 실시예들에 있어, 바이어스는 임계 전압의 크기를 초과하는 인가되는 전압(예를 들어, 포지티브 임계 전압을 초과하는 인가되는 전압)일 수 있다. 다양한 실시예들에 있어, 전도성 이온들이 바이어스의 부재시 중성 금속 입자들이 되며 RSL 내에 전도성 필라멘트를 형성하고, 이는 적어도 RSL의 서브세트를 관통하는 전기 전도를 가능하게 할 수 있다. 그러면, 일부 실시예들에 있어, 필라멘트-기반 디바이스의 저항은 필라멘트와 제 2 전도성 층 사이의 터널링(tunneling) 저항에 의해(또는, RSL을 관통하는 전도성 단락부(short)(예를 들어, RSL 내에 필라멘트를 형성하는 금속 입자들에 의해 형성된)의 고유 비저항에 의해) 결정될 수 있다.

추가적인 실시예들에 따르면, 제 2 전도성 층이 또한 이온화될 수 있는 중성 금속 입자들을 포함할 수 있다. 이러한 실시예들에 있어, 적합한 제 2 바이어스 조건(들)에 응답하여 제 2 전도성 층이 금속 이온들을 형성하고, 금속 이온들을 RSL에 제공할 수 있다. 다양한 실시예들에 있어, 바이어스는 임계 전압의 크기를 초과하는 인가되는 전압(예를 들어, 네거티브 임계 전압을 초과하는 인가되는 전압)일 수 있다. 적합한 조건들 하에서, 전도성 이온들이 제 2 전도성 층 내에 그리고 바이어스 조건들에 따라 형성되며, 제 2 전도성 층이 RSL에 전도성 이온들을 제공한다. 이러한 실시예들에 있어, 바이어스의 부재시 전도성 이온들이 중성 금속 입자들을 형성하며, RSL 내에 전도성 필라멘트를 형성하고, 이는 적어도 RSL의 서브세트를 관통하는 전기 전도를 가능하게 할 수 있다. 그러면, 일부 실시예들에 있어, 필라멘트-기반 디바이스의 저항은 필라멘트와 제 1 전도성 층 사이의 터널링 저항에 의해(또는, RSL을 관통하는 전도성 단락부(예를 들어, RSL 내에 필라멘트를 형성하는 이온들에 의해 형성된)의 고유 비저항에 의해) 결정될 수 있다.

다양한 실시예들에 있어, 인가되는 전압이 대략 0이면, 예를 들어 접지(ground)이면, RSL 내에 전도성 필라멘트들이 눈에 띄게 형성되지는 않는다. 따라서, RSL의 저항은 이상의 실시예들이 이상에서 설명된 바이어스 조건들 하에 있을 때의 저항보다 실질적으로 더 높다. RSL(당업계에서 저항성 스위칭 매체(resistive switching media: RSM)라고도 지칭될 수 있는)은, 예를 들어, 도핑되지 않은 비정질 Si 층, 고유(intrinsic) 특성을 갖는 반도체 층, Si 아산화물(sub-oxide)(예를 들어, SiOx, 여기에서 x는 2 미만의 0이 아닌 값을 갖는다), 등등을 포함할 수 있다. RSL에 대해 적합한 재료들의 다른 예들은 Si_XGe_YO_Z(여기에서 X, Y 및 Z는 각기 적합한 양수), 실리콘 산화물(예를 들어, SiO_N, 여기에서 N은 적합한 양수), 비정질 Si(a-Si), 비정질 SiGe(a-SiGe), TaO_B(여기에서 B는 적합한 양수), HfO_C(여기에서 C는 적합한 양수), TiO_D(여기에서 D는 적합한 수), Al₂O_E(여기에서 E는 적합한 양수), 비-화학량론적(non-stoichiometric) 실리콘 함유 재료, 비-화학량론적 금속 산화물 등등, 또는 이들을 적합한 조합을 포함할 수 있다. 다양한 실시예들에 있어, RSL은 전도성 입자들을 트래핑(trap)할 수 있는 소수의 또는 적은 수의 재료 공극(void)들 또는 결함부(defect)들을 포함하며; 따라서, 일부 실시예들에 있어, 전도성 입자들이 RSL 내에서 상대적으로 양호한 확산성 또는 표류(drift) 이동도(mobility)를 갖는다.

제 1 전도성 재료 및/또는 제 2 전도성 재료에 대한 전도성 재료는, 다른 것들 중에서도: 은 (Ag), 금(Au), 티타늄(Ti), 질화티타늄(TiN) 또는 티타늄의 다른 적합한 화합물들, 니켈(Ni), 구리(Cu), 알루미늄(Al), 크롬(Cr), 탄탈럼(Ta), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 코발트(Co), 백금(Pt), 하프늄(Hf), 및 팔라듐(Pd)을 포함할 수 있다. 화합물들뿐만 아니라, 다른 적합한 전도성 재료들, 합금들, 또는 전술한 것들의 조합들 또는 유사한 재료들이 본 발명의 일부 측면들에서 활성 금속 재료를 위해 이용될 수 있다. 이상의 예(들)과 유사한 본 발명의 실시예들에 대한 일부 상세 내용들이 미국 출원 일련번호 11/875,541호 또는 미국 출원 일련번호 12/575,921호에서 발견될 수 있으며, 이들은 이상의 "관련 출원들에 대한 참조" 섹션에 참조로써 포함된다.

개시된 다양한 실시예들에 있어, 필라멘트-기반 스위칭 디바이스들 및 그들의 동작이 설명된다. 일부 실시예들에 있어, 필라멘트-기반 스위칭 디바이스는 휘발성 스위칭 디바이스일 수 있으며, 이는 적합한 외부 자극(자극들)의 부재시 제 1 측정가능 별개 상태를 나타내고, 적합한 외부 자극(자극들)에 응답하여 제 2 측정가능 별개 상태를 나타낸다. 휘발성 필라멘트-기반 스위칭 디바이스가 본원에서 보통 선택기 디바이스 또는 선택 디바이스, 필라멘트 선택기 디바이스, 필라멘트-기반 선택기 디바이스 등으로 지칭되지만; 이러한 디바이스들, 그들의 성분 또는 애플리케이션이 이러한 용어에 의해 한정되지 않아야 한다. 다양한 실시예들에 있어, 필라멘트 선택기 디바이스는 매우 빠른 성능을 갖는, 비-휘발성 메모리 셀의 형성을 가능하게 하기 위한 회로로 제공된다. 일부 실시예들에 있어, 비-휘발성 메모리 셀은 20 나노초(ns) 미만의, 10 나노초 미만의, 또는 다양한 실시예들에서 1ns 내지 5ns 사이의 판독 성능을 가질 수 있다. 다양한 실시예들에 있어, 본 발명의 출원인에 의해 개발되는 선택기 디바이스는 상표들 Field Assisted Superliner Threshold™ 또는 FAST™ 하에서 사용된다.

개시된 다양한 실시예들에 따른 필라멘트 선택기 디바이스는 적합한 외부 자극(또는 자극들)의 부재시 제 1 상태(예를 들어, 제 1 전기 저항, 또는 다른 적합한 측정가능 특성)를 나타낼 수 있다. 이러한 자극(또는 자극들)은 자극이 인가되는 동안 필라멘트 선택기 디바이스가 제 1 상태로부터 제 2 상태로 변화하게끔 유도하는 임계 값 또는 이러한 값들의 범위를 가질 수 있다. 임계 값 밑으로 떨어지는(또는 값들의 임계 범위 밖의) 자극에 응답하여, 필라멘트 선택기 디바이스가 제 1 상태로 복귀한다. 개시된 일부 실시예들에 있어, 필라멘트 기반 선택기 디바이스는, 상이한 극성(또는 방향, 에너지 흐름, 에너지 소스 배향, 등)의 외부 자극에 응답하여 상이하게 거동하는(예를 들어, 문자 "U"와 유사한 응답 그래프를 나타내는), 바이폴라(bipolar) 방식으로 동작할 수 있다. 예시적인 일 예로서, 제 1 임계 전압(또는 전압들의 세트)을 초과하는 제 1 극성의 자극에 응답하여, 필라멘트 선택기 디바이스가 제 1 상태로부터 제 2 상태로 변화할 수 있다. 또한, 제 2 임계 전압(들)을 초과하는 제 2 극성의 자극에 응답하여, 필라멘트 선택기 디바이스는 제 1 상태로부터 제 3 상태로 변화할 수 있다. 일부 실시예들에 있어, 제 3 상태는 실질적으로 제 1 상태와 동일할 수 있으며, 이는 동일하거나 또는 유사한 측정가능한 별개의 특성(예를 들어, 전기 전도도 등등)을 갖거나, 또는 동일하거나 또는 유사한 임계 자극의 크기 또는 그 범위(반대 극성 또는 방향이라고 하더라도)에 응답하여 스위칭하거나, 또는 유사한 것을 갖는다. 다른 실시예들에 있어, 제 3 상태는, 측정가능한 특성(예를 들어, 순 극성(forward polarity)에 응답하는 순방향 전기 전도도 값과 비교할 때 역 극성(reverse polarity)에 응답하는 상이한 역방향 전기 전도도 값)과 관련하여, 또는 제 1 상태를 벗어나는 천이(transition)와 연관된 임계 자극(예를 들어, 제 3 상태로 천이하는데 요구되는 네거티브 전압의 크기와 비교할 때, 제 2 상태로 천이하는데 요구되는 포지티브 전압의 상이한 크기)과 관련하여 제 2 상태와 구별될 수 있다.

다양한 실시예들에 있어, 선택기 디바이스는 유니폴라(unipolar) 디바이스일 수 있으며, 이는 단일 임계 전압을 갖는다. 적어도 접지와 임계 전압 사이의 인가 전압이 인가될 때, 선택기 디바이스는 높은 특성 저항을 갖는다. 추가적으로, 인가 전압이 임계 전압보다 큰 크기를 가질 때(예를 들어, 포지티브 임계 전압보다 더 포지티브하거나, 또는 네거티브 임계 전압보다 더 네거티브할 때), 선택기 디바이스는 낮은 특성 저항을 갖는다. 일 실시예에 있어, 선택기 디바이스는 문자 "L"의 역상(reverse)과 유사하게 나타나는 응답 그래프를 가질 수 있다. 일부 실시예들에 있어, 2개의 유니폴라 디바이스들이 반대 극성으로 병렬로 위치될 수 있다. 유니폴라 디바이스들의 이러한 구성이 이상에서 설명된 바와 같은 바이폴라 선택기 디바이스와 유사한 특성 응답(예를 들어, 문자 "U"와 유사하게 나타나는 응답 그래프)을 제공할 것으로 예상된다.

이상에서 언급된 바와 같이, 개시된 필라멘트 기반 선택기 디바이스는 적합한 외부 자극(또는 자극의 범위)에 응답하여 상대적으로 높은 저항성 부분을 관통하는 전도성 경로 또는 필라멘트를 형성할 수 있다. 외부 자극(또는 자극들)은 선택기 디바이스의 단자(예를 들어, 활성 금속 층 단자, 전도성 층 단자, 등) 내의 금속 입자들이 필라멘트 선택기 디바이스의 RSL 층 내로 이동하게끔(또는 이 안에서 이온화되게끔) 할 수 있다. 또한, RSL은 휘발성 필라멘트 스위칭 디바이스에 대해 상대적으로 적은 물리적 결함 위치들을 갖도록 선택될 수 있으며, 이는 RSL 내에서 금속 입자들의 상대적으로 양호한 이동도를 가능하게 한다. 따라서, 순방향 및 포지티브 극성 자극과 관련하여, 연관된 포지티브 임계 자극(또는 포지티브 임계 값들의 협소한 범위) 아래에서 금속 입자들이 RSL 내에서 확산할 수 있으며, 이는 제 1 상태와 연관된 높은 저항을 낮추기에 충분한 RSL을 관통하는 전도성 경로의 형성에 저항하거나 또는 이를 회피한다. 임계 이상에서, 외부 자극은 전도성 경로를 제공하기에 충분한 형성상태로 금속 입자들을 유지하며, 이는 제 2 상태의 상대적으로 낮은 저항을 야기한다. 유사한 메커니즘이 바이폴라 맥락에서 제 3 상태의 동작을 제어할 수 있다(역방향 및 역 극성 자극으로).

본원의 다양한 실시예들이 상이한 물리적 속성들을 갖는 다양한 메모리 셀 기술들을 이용할 수 있다는 것이 이해되어야 한다. 예를 들어, 상이한 저항성-스위칭 메모리 셀 기술들이 상이한 개별 프로그램가능 저항들, 상이한 연관 프로그램/소거 전압들뿐만 아니라 다른 상이한 특성들을 가질 수 있다. 예를 들어, 본 발명의 다양한 실시예들이 제 1 극성의 전기 신호에 대해 제 1 스위칭 응답(예를 들어, 프로그램 상태들의 세트 중 하나에 대한 프로그래밍) 및 제 2 극성을 갖는 전기 신호에 대한 제 2 스위칭 응답(예를 들어, 소거 상태로의 소거)을 보이는 바이폴라 스위칭 디바이스를 이용할 수 있다. 바이폴라 스위칭 디바이스는, 예를 들어, 동일한 극성 및 상이한 크기들을 갖는 전기 신호들에 응답하여 제 1 스위칭 응답(예를 들어, 프로그래밍) 및 제 2 스위칭 응답(예를 들어, 소거) 둘 모두를 보이는 유니폴라 디바이스와 대비된다.

특정 메모리 셀 기술 또는 프로그램/소거 전압이 본원에서 다양한 측면들 및 실시예들에 대해 명시되지 않으며, 이는 이러한 측면들 및 실시예들이 임의의 적합한 메모리 기술을 통합하며, 당업자에게 공지된 또는 본원에서 제공되는 맥락으로 알게 된 것과 같은 기술에 대해 적절한 프로그램/소거 전압들에 의해 동작될 수 있도록 의도된다. 상이한 메모리 셀 기술을 대체하는 것이, 당업자에게 공지된 회로 수정들, 또는 당업자에게 공지된 동작 신호 레벨들에 대한 변화들을 요구하며, 대체된 메모리 셀 기술(들) 또는 신호 레벨 변화들을 포함하는 실시예들이 본 발명의 범위 내에서 고려된다는 것이 추가로 이해되어야만 한다.

본원의 발명자(들)는 저항성 스위칭 메모리 디바이스들과 같은 2-단자 메모리 디바이스들이 전자 메모리 분야에서 다양한 이점들을 갖는다고 생각한다. 예를 들어, 저항성-스위칭 메모리 기술은 일반적으로 소형일 수 있으며, 이는 전형적으로 인접 저항성-스위칭 디바이스 당 4F²의 실리콘 면적을 소비하며, 여기에서 F는 기술 노드의 최소 특징 크기를 나타낸다(예를 들어, 약 4F²인 경우, 인접 실리콘 공간에 구성된다면, 2개의 저항성-스위칭 디바이스를 포함하는 메모리 셀은 따라서 약 8F²일 것이다). 예를 들어, 서로 위 또는 아래로 적층된 비-인접 저항성 스위칭 디바이스들은 복수의 비-인접 디바이스들의 세트에 대해 기껏해야 4F²를 소비할 수 있다. 또한, 메모리 셀 당 2, 3 또는 그 이상의 비트들(예를 들어, 저항 상태들)을 갖는 다중-비트 디바이스들이 소모 실리콘 면적 당 비트들과 관련하여 더 큰 밀도를 야기할 수 있다. 이러한 이점들이 더 큰 반도체 컴포넌트 밀도 및 메모리 밀도, 및 소정의 수의 디지털 저장 비트에 대한 낮은 제조 비용으로 이어질 수 있다. 발명자(들)는 또한 저항성-스위칭 메모리가 빠른 프로그래밍 속도 및 낮은 프로그래밍 전류를 나타낼 수 있으며, 더 작은 셀 크기들이 더 큰 컴포넌트 밀도를 가능하게 할 수 있다고 생각한다. 발명자(들)에 의해 예상되는 다른 이익들은, 파워의 연속적인 인가 없이 데이터를 저장할 수 있는 능력을 갖는 비-휘발성, 및 금속 상호연결 층들 사이에 구축될 수 있는 능력을 포함하며, 이는 저항성 스위칭 기반 디바이스들을 2-차원뿐만 아니라 3-차원 반도체 아키텍처들에 대해서 유용하게 만든다.

본 출원의 발명자들은 추가적인 비-휘발성 2-단자 메모리 구조들에 익숙하다. 예를 들어, 강유전체(ferroelectric) 랜덤 액세스 메모리(RAM)가 일 예이다. 일부 다른 것들은 자기-저항성 RAM, 유기 RAM, 상변화 RAM 및 전도성 브리징 RAM, 등등을 포함한다. 2-단자 메모리 기술들이 상이한 이점들 및 단점들을 가지며, 이점들과 단점들 사이의 트레이드-오프(trade-off)가 일반적이다. 예를 들어, 이러한 디바이스들의 다양한 서브세트들이 상대적으로 빠른 스위칭 타임들, 양호한 내구성, 높은 메모리 밀도, 낮은 제조 비용, 긴 수명, 또는 유사한 것, 또는 이들의 조합들을 가질 수 있다. 반면, 다양한 서브세트들이 또한 제조하기 어려울 수 있으며, 다른 문제들뿐만 아니라 다수의 일반적인 CMOS 제조 프로세스들과의 호환성 문제들, 열악한 판독 성능, 작은 온/오프 저항 비율, 작은 온/오프 저항 비율(예를 들어, 작은 센싱 마진을 야기하는) 또는 열악한 열 안정성을 가질 수 있다. 저항성-스위칭 메모리 기술이 발명자들에 의해 최고 이득들 및 최소 손상들을 갖는 최상 기술들 중 하나인 것으로 고려되지만, 외부 자극에 응답하여 휘발성 특성들로 동작될 수 있는 다른 2-단자 메모리 기술들이 당업자에게 적합한 개시된 실시예들 중 일부에 대해 사용될 수 있다.

개괄

개시된 비-휘발성 메모리 셀들의 휘발성 엘러먼트인 선택기 디바이스는 전압 소스에 의해 커패시터의 제 1 단자에 인가되는 전압에 기초해 낮은 저항 상태 및 높은 저항 상태를 가질 수 있다. 비활성화 전압들의 범위(예를 들어, 네거티브 임계 전압으로부터 포지티브 임계 전압까지의, 또는 다른 적합한 포지티브 범위, 네거티브 범위, 또는 포지티브 및 네거티브 전압들에 걸친 범위) 사이에서 저항이 매우 높을 수 있으며, 반면 비활성화 전압들의 범위 밖에서 저항이 훨씬 낮을 수 있고 이는 선택기 디바이스에 걸친 전류 흐름(및 전하 이동)을 가능하게 한다. 비활성화 전압들의 범위 내에서 시작하는 선택기 디바이스에 걸친 전압의 크기가 증가됨에 따라(예를 들어, 시간이 증가하면서), 먼저 전하가 선택기 디바이스의 제 2 단자에 연결된 MOS 트랜지스터의 게이트 상에 매우 느리게 축적된다. 전압의 크기가 비활성화 전압들의 범위를 떠나 제 1 임계 전압(예를 들어, 포지티브 임계, 또는 포지티브 임계 전압들의 협소한 범위)을 초과하면, 선택기 디바이스가 낮은 저항 상태에 진입하며 MOS 트랜지스터로 전류를 전도하고, 이는 전하가 MOS 트랜지스터의 게이트 상에 훨씬 빠르게 축적되게 한다. 전압이 포지티브 임계(또는 포지티브 임계 전압들의 협소한 범위) 아래로 감소됨에 따라, 선택기 디바이스가 높은 저항 상태에 진입하고 비-전도성이 된다. 선택기 디바이스의 비-전도성이 이상에서 언급된 바와 같이 MOS 트랜지스터의 게이트에 축적되는 전하를 트래핑하는데 기여한다. 전압 소스가 0으로 복귀할 때, MOS 트랜지스터의 게이트에 트래핑된 전하가 계속해서 남아 있으며, 이는 0보다 더 큰 측정가능 전위 차(예를 들어, 약 0.5 볼트, 약 0.75 볼트, 약 1 볼트, 또는 0과 측정가능하게 구별되는 임의의 다른 전압)를 야기한다. 이러한 트래핑된 측정가능 전하가 MOS 트랜지스터로 하여금, 제 1 상태와 상이한 MOS 트랜지스터의 게이트에 전하가 더 적게 트래핑되는 제 2 상태에 있도록 할 수 있다. MOS 트랜지스터의 2개의 상태들이 비-휘발성 저장부의 비트를 제공한다.

소거 사이클에서, 감소하는 네거티브 전압이 인가되며, 선택기 디바이스가 높은 저항 상태에 있는 동안, MOS 트랜지스터의 게이트에서의 전하가 느리게 감소한다. 선택기 디바이스가 낮은 저항 상태로 스위칭되면, 전하가 감소하는 네거티브 전압에 따라 더 빠르게 감소한다. 감소하는 네거티브 전압이 다시 비활성화 전압들의 범위를 벗어날 때(예를 들어, 네거티브 임계 전압, 또는 네거티브 임계 전압들의 협소한 범위 아래로 떨어질 때), 선택기 디바이스의 낮은 저항 상태로의 스위칭이 발생한다. 포지티브 전압에 의해 생성된 포지티브 전하(이상에서 설명된)가 빠르게 감소하며(예를 들어, 일부 실시예들에 있어 네거티브 전하로 대체되며), MOS 트랜지스터의 상태를 제 2 상태로부터 다시 제 1 상태로 변경한다. 일부 실시예들에 있어, 네거티브 전하는 낮은 저항 상태에서 선택기 디바이스로 빠르게 축적되며, 그 뒤 인가되는 전압이 0으로 복귀하고 선택기 디바이스가 높은 저항 상태로 복귀함에 따라, 네거티브 전하가 MOS 트랜지스터의 게이트 상에 축적된 채로 남는다. 선택기 디바이스의 전류 누설이 매우 낮을 수 있기 때문에(예를 들어, 적어도 개시된 일부 실시예들에서 아토-암페어(atto-amp)로 측정됨), MOS 트랜지스터의 게이트 상의 전하가 긴 시간 기간 동안 MOS 트랜지스터의 변경된 상태를 유지하기에 적합한 크기를 유지할 수 있다. MOS 트랜지스터의 게이트 상의 포지티브 전하 및 네거티브 전하 축적의 이러한 2개의 상이한 안정 상태들이 개시된 메모리 셀들에 대한 비-휘발성 특성들을 제공한다.

휘발성 스위칭 2 단자 디바이스 및 MOS 트랜지스터를 사용하는 비-휘발성 메모리 셀의 비-제한적인 예들

본 발명의 다양한 측면들 또는 특징들이 도면들을 참조하여 설명되며, 도면들에서 유사한 참조 번호들이 전체에 걸쳐 유사한 엘러먼트들을 나타내기 위해 사용된다. 본 명세서에서, 다수의 특정 상세내용들이 본 발명의 철저한 이해를 제공하기 위해 기술된다. 그러나, 발명의 특정 측면들이 이러한 특정 상세내용들 없이, 또는 다른 방법들, 컴포넌트들, 재료들 등으로 실시될 수 있다는 것이 이해되어야만 한다. 다른 사례들에 있어, 잘 알려진 구조들 및 디바이스들이 본 발명의 설명을 용이하게 하기 위하여 블록도로 도시된다.

이제 도면들을 참조하면, 도 1에는 본원에서 설명되는 다양한 측면들에 따른 휘발성 엘러먼트를 갖는 예시적인 비-휘발성 메모리 셀(100)의 개략도가 예시된다. 비-휘발성 메모리 셀(100)은 인가되는 전압에 따라 낮은 저항 상태 또는 높은 저항 상태일 수 있는 저항성 2-단자 선택기 디바이스(106)를 포함할 수 있다. 제 1 단자(102) 및 선택기 디바이스(106)에 연결된 제 2 단자(104)를 갖는 커패시터가 또한 제공될 수 있다. 제 1 MOS 트랜지스터(예를 들어, NMOS 트랜지스터, 또는 다른 적합한 MOS 트랜지스터)는 선택기 디바이스(106)에 연결된 게이트(108), 소스(110) 및 드레인(112)을 포함할 수 있다. 일 실시예에 있어, 드레인(112)은 또한, 게이트(114), 소스(116) 및 드레인(118)을 포함하는 제 2 트랜지스터와 직렬로 연결될 수 있다.

선택기 디바이스(106)는, 선택기 디바이스(106)의 2개의 단자들 중 하나 이상에 인가되는 적합한 전기 신호에 응답하여 동작하도록 구성된 2-단자 디바이스일 수 있다. 개시된 다양한 실시예들에 있어, 선택기 디바이스(106)는 비-선형 I-V 응답을 가질 수 있으며, 여기에서 선택기 디바이스(106)는 전압 크기들의 제 1 범위에 응답하여 제 1 범위 내의 전류를 나타내고, 전압 크기들의 제 2 범위에 응답하여 제 2 범위(예를 들어, 제 1 범위보다 크기가 훨씬 더 큰) 내의 전류를 나타낸다(예를 들어, 아래의 도 3을 참조). 전압 크기들의 제 1 범위 및 전압 크기들의 제 2 범위는, 일 예로서, 임계 전압, 또는 전압들의 임계 범위(예를 들어, 전압 크기들의 제 1 범위와 전압 크기들의 제 2 범위 사이의 크기(들)를 갖는)에 의해 구별될 수 있다. 다양한 실시예들에 있어, 선택기 디바이스(100)는, 본 특허 출원의 현재 출원인에 의해 현재 개발 중에 있으며 그 전체가 모든 목적들을 위해 본원에 포함된 2014년 12월 31일자로 출원된 미국 정규 출원 일련번호 14/588,185호에서 설명되는, 필드-보조형 초선형 임계(FAST™) 선택기 디바이스로서 구현될 수 있다.

선택기 디바이스(106)는 상단 전극 및 하단 전극을 포함할 수 있다. 선택기 디바이스(106)의 상단 전극 및 하단 전극은 전기적으로 전도체들이며, 전류의 전도를 가능하게 하기에 적합한 재료들로 이루어진다. 하나 이상의 실시예들에 있어, 선택기 디바이스(106)의 상단 전극 및 하단 전극은 적합한 자극에 응답하여 이동성 원자들 또는 이온들의 공급을 제공하거나 또는 가능하게 하는 재료(들)를 포함할 수 있다. 적합한 자극의 예들은, 전기장(예를 들어, 프로그래밍 전압), 줄 가열, 자기장, 또는 유도형 또는 부분적 유도형 입자 운동을 위해 적합한 다른 자극들을 포함할 수 있다. 일 실시예에 있어, 메모리 셀(100)은 반도체 칩의 백 투 백-엔드-오브-라인 금속 층들에 의해 형성될 수 있다. 다른 실시예에 있어, 메모리 셀(100) 및 회로는 20nm 기술 크기(technology size) 이하의 스케일(scale)일 수 있다.

선택기 디바이스(106)의 상단 전극 또는 하단 전극에 대한 적합한 재료들의 예들은, 귀금속(예를 들어, Ag, Pd, Pt, Au, 등) 또는 귀금속을 부분적으로 함유하는 금속 합금(예를 들어, Ag-Al, Ag-Pd-Cu, Ag-W, Ag-Ti, Ag-TiN, Ag-TaN, 등등)을 포함할 수 있다. 따라서 귀금속 또는 이의 합금이, 예를 들어, 상단 전극 또는 하단 전극과, 상단 전극과 하단 전극 사이에 위치된 선택기 디바이스(106)의 선택기 층 사이의 경감된 상호작용을 가능하게 하기 위하여 사용될 수 있다. 이러한 경감된 입자 상호작용(예를 들어, 상단 전극 입자들 또는 하단 전극 입자들과 선택기 층(104)의 입자들의 화학적 결합을 경감 또는 회피하는)이, 일 예로서, 선택기 디바이스에 대한 개선된 수명 및 신뢰성을 가능하게 할 수 있다. 상단 전극 또는 하단 전극에 대한 적합한 재료의 다른 예는, 상대적으로 빠른 확산 입자들을 갖는 재료를 포함할 수 있다. 더 빠른 확산은, 예를 들어, 고체 내의 결함 사이트(defect site)들(예를 들어, 분자 재료 내의 공극들 또는 간극들) 사이에서 이동하기 위한 능력을 포함할 수 있으며, 이는, 예를 들어, 적합한 집성력(aggregating force)(예를 들어, 임계 크기보다 더 큰 외부 전압)의 부재시 상대적으로 빠른 확산 입자들의 분산을 가능하게 한다. 상대적으로 빠른 확산 입자들을 갖는 재료들이, 더 낮은 바이어스 값들에서, 선택기 디바이스(106)의 빠른 상태 스위칭(예를 들어, 비-전도성 상태로부터 전도성 상태로의)을 가능하게 할 수 있다. 적합한 빠른 확산 재료들의 예들은, Ag, Cu, Au, Co, Ni, Al, Fe, 또는 유사한 것, 이들의 적합한 합금들, 또는 이들의 적합한 조합들을 포함할 수 있다.

적어도 하나의 실시예에 있어, 선택기 디바이스(106)에 대한 상단 전극이 선택기 디바이스(106)에 대한 하단 전극과 동일한 재료 또는 실질적으로 동일한 재료로 구성될 수 있다. 다른 실시예들에 있어, 상단 전극과 하단 전극이 상이한 재료들일 수 있다. 또 다른 실시예들에 있어, 상단 전극 및 하단 전극이 적어도 부분적으로 동일한 재료이며 부분적으로 상이한 재료들일 수 있다. 예를 들어, 상단 전극이 적합한 전도성 재료를 포함할 수 있으며, 예시적인 일 예로서, 하단 전극이 적어도 부분적으로 적합한 전도성 재료의 합금, 또는 다른 적합한 전도체와 함께 적합한 전도성 재료를 포함할 수 있다.

전술한 것에 더하여, 선택기 디바이스(106)는 선택기 디바이스의 상단 전극과 하단 전극 사이에 배치된 선택기 층을 포함한다. 그러나, 상단 전극 또는 하단 전극과 대조적으로, 선택기 층은 전기 절연체 또는 이온 전도체일 수 있다. 또한, 선택기 층은 상단 전극 또는 하단 전극의 입자들에 대해 적어도 약한 투과성의 재료(예를 들어, 산화물)일 수 있다. 일부 실시예들에 있어, 선택기 층은 비-화학량론적 재료일 수 있다. 선택기 층(104)에 대한 적합한 재료들의 예들은: SiO_X, TiO_X, AlO_X, WO_X, Ti_XN_YO_Z, HfOx, TaOx, NbOx, 또는 유사한 것, 또는 이들의 적합한 조합들과 같은 비-화학량론적 재료들을 포함할 수 있으며, 여기에서 x, y 및 z는 비-화학량론적 값들일 수 있다. 일부 실시예들에 있어, 선택기 층은 Ge, Sb, S, Te 중 하나 이상을 함유하는 (도핑된 또는 도핑되지 않은) 고체-전해질 재료이거나 또는 칼코게나이드(chalcogenide)일 수 있다. 또 다른 실시예에 있어, 선택기 재료는 이상에서 언급된 복수의 재료들의 스택(예를 들어, SiOx/GeTe, TiOx/AlOx, 등등)을 포함할 수 있다. 본 발명의 적어도 하나의 실시예에 있어, 선택기 층은 상단 또는 하단 전극으로부터의 금속 이온 주입을 가능하게 하기 위해 제조 동안 금속(들)으로 도핑될 수 있다.

비-휘발성 메모리 셀(100)에 인가되는 적합한 신호에 응답하여, 선택기 디바이스(106)는 높은 전기 저항 및 제 1 전류(또는 전류들의 제 1 범위)를 갖는 비-전도성 상태로부터 더 낮은 전기 저항 및 제 2 전류(또는 전류들의 제 2 범위)를 갖는 상대적인-전도성 상태로 천이할 수 있다. 다양한 실시예들에 있어, 제 1 전류 대 제 2 전류의 전류 비율은 적어도 약 1,000 또는 그 이상일 수 있다. 예를 들어, 일 실시예에 있어, 전류 비율이 약 1,000 내지 10,000의 전류 비율들의 범위로부터 선택될 수 있다. 다른 실시예에 있어, 전류 비율은 약 10,000 내지 100,000의 전류 비율들의 범위로부터 선택될 수 있다. 또 다른 실시예에 있어, 전류 비율은 약 100,000 내지 1,000,000의 전류 비율들의 범위로부터 선택될 수 있다. 또 다른 실시예에 있어, 전류 비율은 약 1,000,000 내지 10,000,000 또는 그 이상의 전류 비율들의 범위로부터 선택될 수 있다. 추가적인 실시예에 있어, 전류 비율은 약 10E9 내지 약 10E11의 전류 비율들의 범위 내에 있을 수 있다. 적합한 다른 다양한 실시예들에 있어, 다른 적합한 전류 비율들이 선택기 디바이스(106)에 대해 제공될 수 있다. 추가적인 연구로, 10E15 또는 10E18에 이르는 전류 비율들이 획득가능할 것으로 예상된다.

이제 도 2를 참조하면, 본원에서 설명되는 다양한 측면들에 따른 휘발성 엘러먼트를 포함하는 예시적인 비-휘발성 메모리 디바이스(200)의 개략도가 예시된다. 비-휘발성 디바이스(200)는 전압 소스(220)에 의해 인가되는 전압에 따라 낮은 저항 상태 또는 높은 저항 상태에 있을 수 있는 저항성 2-단자 선택기 디바이스(206)를 포함할 수 있다. 전압 소스(220)는 선택기 디바이스(206)의 제 1 선택기 단자(예를 들어, 상단 전극)에 연결된 제 2 단자(204)를 갖는 커패시터의 제 1 단자(202)에 연결될 수 있다. 제 1 MOS 트랜지스터(예를 들어, NMOS 트랜지스터, 또는 다른 적합한 트랜지스터)는 선택기 디바이스(206)의 제 2 선택기 단자(예를 들어, 하단 전극)에 연결된 게이트(208), 소스(210), 및 드레인(212)을 포함할 수 있다. 일 실시예에 있어, 드레인(212)은 또한, 게이트(214), 소스(216) 및 드레인(218)을 포함하는 제 2 MOS 트랜지스터와 직렬로 연결될 수 있다.

다음은 예시적인 일 예이지만, 개시되는 전압들이 이에 한정되지 않으며, 선택기 디바이스(206)에 대한 다른 전압들 및 전압들의 범위들이 추가적으로 또는 그 대신에 적용될 수 있다는 것이 이해되어야만 한다. 상기 예에 따르면, 선택기 디바이스(206)의 단자들에 걸친 전압이 약 -1.7V 내지 약 +1.7V(단지 예시적인 전압들로서)의 네거티브 및 포지티브 임계 전압 사이가 되도록 전압 소스(220)에 의해 제 1 단자(202)에 전압이 인가되는 경우, 선택기 디바이스(206)는 높은 저항 상태가 되거나 또는 이러한 상태로 남아 있을 수 있다. 높은 저항 상태에서, 커패시터, 선택기 디바이스(206) 및 제 1 MOS 트랜지스터는 직렬 커패시터들(또는 유사 커패시터(들))로서 전기 센싱부(electrical sense)로 역할한다. 따라서, 커패시터, 선택기 디바이스(206) 및 제 1 MOS 트랜지스터 중 각각의 하나에 걸쳐 강하되는 전압들은 전압 소스(220)에 의해 인가되는 증가하는 전압에 응답하여 그들 각각의 용량성 결합 비율들에 비례하여 증가한다.

일부 실시예들에 있어, 선택기 디바이스(206)에 걸쳐 인가되는 전압이 약 -1.7V 내지 약 +1.7V의 범위를 넘는 경우, 선택기 디바이스(206)가 낮은 저항 상태에 진입할 수 있으며 훨씬 더 큰 전류를 전도시킬 것이다(예를 들어, 더 이상 커패시터로서 역할하지 않는다). 반면, 높은 저항 상태에서, 전압 소스(220)에 의해 인가되는 증가하는 전압은 게이트(208)에 축적되는 전하가 극도로 느리게 증가하게끔 한다(예를 들어, 고 저항 상태에 있는 선택기 디바이스(206)의 높은 비저항 때문에). 선택기 디바이스(206)에 걸쳐 인가되는 전압이 이상의 약 -1.7V 내지 약 +1.7V의 범위 밖에 있고(예를 들어, 전압 소스 <~-1.7, 또는 전압 소스>~1.7), 선택기 디바이스(206)가 낮은 저항 상태로 천이한 경우, 게이트(208)에서의 전하는 선택기 디바이스(206)에 걸쳐 증가하는 전위와 유사한 레이트(rate)로 증가할 것이다. 다양한 실시예들에 있어, 특정 구성에 따라, 포지티브 및 네거티브 임계 전압들이 상이할 수 있고, 예를 들어, -1.5V 내지 1.7V; -1V 내지 1.5V; -1.1V 내지 1.2V; 또는 이와 유사할 수 있다.

다양한 실시예들에 있어, 전압 소스(220)에 인가되는 전압의 크기가 피크에 도달한(peaked) 후 감소하기 시작하면, 게이트(208)에서의 전하가 선택기 디바이스(206)에 걸쳐 감소하는 전위에 비례하여 감소할 것이다. 선택기 디바이스(206)에 걸쳐 전압 소스(220)에 의해 인가되는 전압이 약 1.7V 아래로 떨어지면, 선택기 디바이스(206)가 다시 높은 저항 상태에 진입하며, 게이트(208)에서의 전하 확산 레이트가 크게 감소한다. 전압 소스(220)에 의해 인가되는 전압이 0이 된 후, MOS 트랜지스터를 판독 동작 동안 전도성 '온' 상태에 있게 하기에 적합한 축적된 전하의 일 부분이 게이트(208)에 유지된다.

유사한 방식으로, 전압 소스(220)가 커패시터의 단자(202)에 네거티브 전압을 인가할 수 있으며, 게이트(208)에 축적된 전하는 커패시터, 선택기 디바이스(206) 및 MOS 트랜지스터의 용량성 비율(capacitive ratio)들에 기초하여 매우 느린 레이트로 감소할 것이다. 그러나, 선택기 디바이스(206)에 걸쳐 인가되는 네거티브 전압이 네거티브 전압 임계 아래가 되고, 선택기 디바이스(206)가 낮은 저항 상태로 천이하면, 게이트(208)에서의 전하(이상에서 저장된)가 훨씬 빠른 레이트로 감소하거나(일부 실시예들에 있어) 또는 네거티브 전하를 축적할 수 있다(다른 실시예들에 있어).

일부 실시예들에 있어, 네거티브 전압의 크기가 0 볼트를 향해 감소함에 따라, 선택기 디바이스(206)에 걸친 전압이 네거티브 임계 전압에 대해 증가하고, 선택기 디바이스(206)가 높은 저항 상태로 재진입하며, 제 2 전하(예를 들어, 낮은 전하, 네거티브 전하, 등)가 게이트(208)에 남을 것이다. 트래핑된 전하는 전형적으로 MOS 트랜지스터가 판독 동작 동안 소스와 드레인 사이에서 비-전도성(오프 상태)이 되도록 하기에 적합하다.

포지티브 및 네거티브 전압들의 이러한 사이클링(cycling)이 메모리 셀의 프로그램 및 소거 사이클이며, 판독 전압이 MOS 트랜지스터가 전도성인지(예를 들어, 제 2 상태인지) 또는 비-전도성인지(예를 들어, 프리-차지(pre-charge) 상태인지) 여부를 결정하기 위해 인가될 수 있다. 판독 전압 및 MOS 트랜지스터 상태에 기초하여, 예를 들어, 메모리 셀이 프로그래밍되는지 또는 소거되는지 여부가 결정될 수 있다.

도 3은 포지티브 및 네거티브 전압들의 범위에 대한 선택기 디바이스의 I-V 응답(203)의 그래프(300)를 도시한다. 그래프의 x-축은 전압을 나타내고, 그래프의 y-축은 전류를 도시한다. 네거티브 및 포지티브 전압들(306 및 308) 사이에서, 선택기 디바이스에 의해 아주 약간의 전류가 전도되며, 선택기 디바이스는 실질적으로 높은 저항의 저항기 또는 심지어 커패시터와 유사하게 거동한다. 포지티브 전압들(308 및 310)뿐만 아니라 네거티브 전압들(304 및 306)의 범위에서, 선택기 디바이스가 매우 빠르게 낮은 저항 상태로 천이한다. 개시된 적어도 일부 실시예들에 있어, 높은 저항 상태와 낮은 저항 상태 사이의 저항들의 비율이 1x10⁷:1 내지 1x10¹⁰:1 근처일 수 있다.

일 실시예에 있어, 선택기 디바이스는 약 -1.7V 및 약 +1.7V(각기 306 및 308)에서 높은 저항 상태로부터 낮은 저항 상태로의 천이를 시작할 수 있다. 천이는 약 -2V 및 +2V(각기 304 및 310)에서 완료될 수 있다. 다른 실시예들에 있어, 전압 임계(306/308)가 ±1.5V에서 시작할 수 있으며, 선택기 디바이스는 ±1.8V(304/310)에 의해 낮은 저항 상태로 완전히 천이될 수 있다. 또 다른 실시예들에 있어, 네거티브 전압들(304/306) 및 포지티브 전압들(308/310)이 전압 값들의 다른 개별적인 범위들을 가질 수 있다. 임계들의 크기가 대칭적이어야만 하는 것은 아니다(예를 들어, -1.3 볼트 및 1.5 볼트).

도 4를 참조하면, 본원에서 설명되는 다양한 측면들에 따른 프로그램 단계의 예시적인 비-휘발성 메모리 셀의 도면이 예시된다. 이러한 그래프는 굵은 선(402)인 커패시터의 제 1 단자(예를 들어, 202)에 인가되는 전압, 실선(404)인 선택기 디바이스(206)의 제 1 단자에 인가되는 전압, 및 점선(406)인 MOS 트랜지스터 게이트(예를 들어, 208)에 인가되는 전압을 도시한다. 실선(404)과 점선(406) 사이의 수직 거리는 V_S이며, 이는 선택기 디바이스에 걸친 전압을 나타낸다. 시간 기간(408) 동안, 인가되는 전압(402)이 증가하고 엘러먼트들의 각각에서의 전압들이 개별적인 레이트들로 증가함에 따라, 전압의 상대적인 증가는 3개의 엘러먼트들(예를 들어, 커패시터, 선택기 디바이스 및 MOS 트랜지스터 게이트)의 개별적인 용량성 비율들에 기초한다. 제 1 단자(402)에서 전압은 증가하는 공급 전압과 거의 동일하게 가장 빠르게 증가하며, 반면, 시간 기간(408) 동안 신호들(404 및 406)에 의해 각기 도시되는 바와 같이, 선택기 디바이스의 제 1 단자에서는 더 느린 레이트로 증가하고 MOS 트랜지스터 게이트에서는 훨씬 더 느린 레이트로 증가한다. 또한, 시간 기간(408) 동안, 선택기 디바이스는 I-V 그래프(416)(수직 축 상의 전류 및 수평 축 상의 전압을 갖는)에 의해 도시되는 높은 저항 상태이며, 이는 I-V 그래프(416)의 음영진 하단 부분에 의해 도시되는 바와 같이 아주 적은 전류를 전도시킨다. 영역(408) 내에서 V_S<V_T이며, 여기에서 V_T는 선택기 디바이스와 연관된 포지티브 임계이다.

그러나 시간 기간(410) 동안, 전압(402)이 증가하여 선택기 디바이스에 걸친 전압 V_S가 V_T를 초과하기 시작한다. 이러한 상황에서, I-V 그래프(418)의 음영진 부분(우측 수직 라인 상에서 전류가 빠르게 증가하는 부분이 음영처리 된다)에 도시된 바와 같이, 선택기 디바이스가 낮은 저항 상태로 천이한다. 다양한 실시예들에 있어, V_S는 대략 V_T로 클램핑(clamp)된다. 일 실시예에 있어, 전압(404 및 406) 사이의 차이, 예를 들어, 선택기 디바이스에 걸친 전압이 포지티브 임계 전압(예를 들어, 약 1.5 내지 약 1.7 볼트)을 초과할 때 천이가 발생한다. 일부 실시예들에 있어, 전압 소스(402)는, 선택기 디바이스에 걸친 전압 V_S가 포지티브 임계 전압 V_T를 초과하도록 약 3.2 볼트가 넘는 전압을 인가한다. 다른 실시예들에 있어, 선택기 디바이스에 걸친 임계 전압을 달성하기 위해 전압 소스에 의해 인가되는 전압(402)이 커패시터 구조체, 선택기 디바이스, 및 MOS 트랜지스터의 설계 파라미터들 및 특성들에 따라 변화할 것임이 이해되어야만 한다.

다양한 실시예들에 있어, 시간 기간(410) 내에서, 선택기 디바이스는 본질적으로 전도체가 되며(이상에서 논의된 필라멘트 형성의 결과로서), 전압(406)이 시간 기간(408) 내에서보다 더 빠른 레이트로 MOS 게이트에서 증가한다. 이러한 시간 기간(410) 동안, 전압(404)의 증가 레이트가 약간 감소하며(변화의 스케일에 기인하여 도 4에 도시되지 않음), 이는 선택기가 전도성 상태에 있으며 더 이상 커패시터로서 역할하지 않기 때문에 그에 따라 회로의 용량성 비율(들)을 변화시키기 때문이다. 그러면, 406에서의 전압 증가의 레이트가 신호 전압(404)의 증가의 레이트와 매칭된다. 따라서, 시간 기간(410) 동안, 선택기 디바이스의 제 1 단자에서의 전압 증가(404)의 레이트는, V_S가 대략적으로 V_T로 클램핑된 채로 남아 있음에 따라, MOS 트랜지스터의 게이트에서의 전압 증가(406)의 레이트와 동일하거나 또는 거의 동일하다. 다양한 실시예들에 있어, 시간 기간(410) 동안, 전하들이 선택기 디바이스에 걸쳐 전도되며 MOS 트랜지스터의 게이트 상에 저장된다.

시간 기간(412) 동안, 전압 소스에 의해 인가되는 전압이 피크를 지나 느리게 감소하며, 3개의 엘러먼트들에서의 전압들이 I-V 그래프들(420 및 422)에 의해 도시된 바와 같이 램프 다운(ramp down)한다. 다른 실시예들에 있어, 감소의 기울기 또는 레이트가 시간 기간들(408 및 410) 내에서의 기울기 또는 레이트 증가와 상이할 수 있다. 시간 기간(412)에서, 선택기 디바이스는 다시 높은 저항 상태로 천이하며(예를 들어, 시간 기간(412)에서) 및 높은 저항 상태를 유지한다(예를 들어, 시간 기간(414)에서). 더 구체적으로, 인가되는 전압(420)이 감소하기 시작함에 따라, 전압 V_S가 대략 V_T 아래로 떨어지고, 그에 따라 선택기 디바이스가 높은 저항 상태에 진입하며, 커패시터(플레이트(202 및 402)) 및 MOS 트랜지스터(게이트(208)를 갖는)와 직렬인 커패시터로서 나타난다. 그러면, 높은 저항 상태로의 선택기 디바이스의 천이 다음에, 시간 기간(412) 내에서의 3개의 엘러먼트들의 각각에서의 전압의 상대적인 감소들이 3개의 디바이스들의 개별적인 용량성 결합 비율들에 기초하고, 그에 따라 시간 기간(412)이 종료할 때, 커패시터 및 선택기 디바이스 둘 모두가 0 볼트에 도달하더라도 라인(406)에 의해 도시된 바와 같은 MOS 트랜지스터의 게이트에 축적된 일부 전하가 계속해서 존재한다. 시간 기간(414)에서, 대략적으로 0.75V의 작은 전압(및 그에 따른 축적된 전하)이 MOS 트랜지스터의 게이트에 남는다.

도 5를 참조하면, 본원에서 설명되는 다양한 측면들에 따른 소거 단계의 예시적인 비-휘발성 메모리 셀의 도면(500)이 예시된다. 이러한 그래프는 굵은 선(502)인 커패시터의 제 1 단자(예를 들어, 202)에 인가되는 전압, 실선(504)인 선택기 디바이스(206)의 제 1 단자에 인가되는 전압, 및 점선(506)인 MOS 트랜지스터 게이트(예를 들어, 208)에 인가되는 전압을 도시한다. 단계(510)에서의 실선(504)과 점선(506) 사이의 수직 거리는 V_T이며 이는 선택기 디바이스와 연관된 네거티브 임계 전압을 나타내고, 반면, V_S는 선택기 디바이스에 걸친 전압이다. 영역들(508 및 510) 내에서, V_S>V_T이다. 시간 기간(508) 동안, 전압 소스에 의해 인가되는 전압이 존재하지 않으며, 커패시터의 제 1 단자 및 선택기 디바이스에서의 전압들이 0이고, 반면 MOS 트랜지스터의 게이트는 이전의 프로그램 단계(예를 들어, 도 4) 동안 획득된 전압을 유지한다. I-V 그래프(518)에 의해 도시된 바와 같이 선택기 디바이스가 높은 저항 상태에 있기 때문에, MOS 트랜지스터 게이트에 축적된 전하가 선택기 디바이스의 높은 저항 및 외부 전압 자극의 결여에 기인하여 남아 있을 것이다. 그러나, 시간 기간(510)에서, 감소하는 네거티브 전압이 전압 소스에 의해 인가됨에 따라, 제 1 단자, 선택기 디바이스 및 게이트에서의 전압이 개별적인 용량성 비율(들)에 의해 결정되는 레이트로 강하한다.

그러나 단계(512)에서, 선택기 디바이스에서의 전압(502)(V_S)이 네거티브 전압 임계 V_T와 교차하였으며, I-V 그래프(520)에 도시된 바와 같이 선택기 디바이스가 낮은 저항 상태로 천이한다. 일 실시예에 있어, V_S는 대략적으로 V_T로 클램핑된다. 일 실시예에 있어, 전압들(504 및 506) 사이의 차이가, 예를 들어, 선택기 디바이스에 걸친 전압이 네거티브 임계 전압(예를 들어, 약 -1.5 볼트 내지 약 -1.7 볼트)을 초과할 때 천이가 발생한다. 일부 실시예들에 있어, 전압 소스(502)는 선택기 디바이스에 걸친 전압 V_S가 네거티브 임계 전압 V_T를 초과하도록 약 -3.2 볼트를 초과하는 전압을 인가한다. 다른 실시예들에 있어, 선택기 디바이스에 걸친 임계 전압을 달성하기 위해 전압 소스에 의해 인가되는 전압(502)이 커패시터 구조체, 선택기 디바이스, 및 MOS 트랜지스터의 설계 파라미터들 및 특성들에 따라 변화할 것임이 이해되어야만 한다.

단계(512)에서, 선택기 디바이스의 천이(이상에서 논의된 필라멘트 형성의 결과로서)에 기인하여 회로의 용량성 비율이 변화하기 때문에, 신호(504)의 변화의 레이트가 약간 감소하며, 이는 선택기가 전도성 상태이며 더 이상 커패시터로서 역할하지 않고 그에 따라 회로의 용량성 비율(들)이 변화하기 때문이다(변화의 스케일에 기인하여 도 5에는 도시되지 않음). I-V 그래프(522)에 도시된 바와 같이, 네거티브 전압이 회수(withdraw)되고 선택기 디바이스가 높은 저항 상태로 천이할 때, 게이트에서의 전압(506)이 시간 기간(514)까지 선택기 디바이스(504)에서의 전압과 동일/유사한 레이트로 떨어지기 시작한다. 더 구체적으로, 인가되는 전압(502)이 감소하기 시작함에 따라, 전압 V_S가 대략 V_T 아래로 떨어지며, 그에 따라 선택기 디바이스가 높은 저항 상태에 진입하고, 커패시터 및 MOS 트랜지스터와 직렬인 커패시터로서 나타난다. 공급 전압(502) 및 선택기 디바이스의 제 1 단자에서의 전압(504)이 0까지 계속해서 감소한다. 결국, 시간 기간(516)에서, 네거티브 전압이 MOS 트랜지스터의 게이트에 남으며, 반면 전압들(502 및 504)이 0으로 복귀했다. 선택기 디바이스가 낮은 저항 상태이고(예를 들어, I-V 그래프(524)) 인가되는 외부 전압 자극이 존재하지 않기 때문에, 대략적으로 -0.75V의 전압 및 네거티브 전하가 MOS 트랜지스터의 게이트에 남는다.

도 6a 및 도 6b를 참조하면, 본원에서 설명되는 다양한 측면들에 따른 축적된 전하들(604 및 614)을 갖는 예시적인 메모리 셀들(600 및 610)의 개략도들이 예시된다. 도 6a에서, 도면은 프로그램 사이클 후의 메모리 셀(600)을 도시하며, 여기에서 포지티브 전하(604)가 전압 소스로부터 인가되는 포지티브 전압에 응답하여 MOS 트랜지스터(예를 들어, NMOS 트랜지스터)의 게이트 상에 축적되었다. 도 6b에서, 도면은 소거 사이클 후의 메모리 셀(610)을 도시하며, 여기에서 전압 소스로부터 인가되는 네거티브 전압에 응답하여 MOS 트랜지스터의 게이트 상에 네거티브 전하(614)가 축적되었다.

도 7을 참조하면, 본원에서 설명되는 다양한 측면들에 따른 예시적인 메모리 셀 어레이(700)의 개략도가 예시된다.

적어도 하나의 실시예에 있어, 도면(700)은, 그의 개별적인 교차부들(또는 이러한 교차부들의 서브세트)에서 개별적인 메모리 셀들(702, 704, 706, 708)을 갖는, 복수의 워드라인들(예를 들어, 710, 711) 및 복수의 비트라인들(예를 들어, 712, 713, 714, 715)을 구비한 크로스바(crossbar) 어레이일 수 있다. 각 메모리 셀(702, 704, 706, 및 708)의 개별적인 커패시터들 각각의 제 1 단자들이 워드라인들 중 하나에 연결될 수 있으며, 각 셀의 제 1 MOS 트랜지스터의 소스가 비트라인들의 제 1 서브세트(712, 713)에 연결될 수 있고, 각 셀의 제 2 MOS 트랜지스터의 드레인이 비트라인들의 제 2 서브세트(714, 715)에 연결될 수 있다. 크로스바 어레이는 또한 메모리 셀 어레이(700)의 특정 로우(row) 상의 제 2 MOS 트랜지스터들의 게이트들에 각기 연결되는 복수의 판독 인에이블 라인(enable line)들(예를 들어, 716)을 포함할 수 있다.

메모리 셀(704)의 프로그래밍을 금지하고 메모리 셀(702)을 선택적으로 프로그래밍하기 위하여, 비트라인들(713 및 715)이 워드라인(710)에 인가되는 프로그램 신호와 동기적으로(또는 대략 동기적으로) 하이(high)(예를 들어, 3 볼트)로 펄싱(pulse)된다. 메모리 셀(702)은, 비트라인들(712, 714)을 0 볼트(또는 접지)로 유지함으로써, 워드라인(710)에서의 프로그램 신호에 응답하여 프로그래밍된다. 유사하게, 메모리 셀(702)을 선택적으로 소거하기 위하여, 비트라인들(713 및 715)이 워드라인(710)에 인가되는 네거티브 전압(미도시)과 동기적으로 또는 대략 동기적으로 로우(low)(예를 들어, 네거티브 3 볼트, 미도시)로 펄싱되며, 그럼으로써 메모리 셀(704)을 금지한다. 비트라인들(712, 714)이 접지되며, 따라서 메모리 셀(702)이 워드라인(710)에 인가되는 네거티브 전압에 응답하여 소거된다.

이제 도 8을 참조하면, 본원에서 설명되는 다양한 측면들에 따른 센싱 디바이스들(802 및 804)을 갖는 예시적인 메모리 셀 어레이(800)의 개략도가 예시된다. 일 실시예에 있어 셀 어레이(800)이 2x2 어레이이지만, 다른 실시예들에 있어 더 큰 또는 더 작은 어레이들이 가능하다. 센싱 디바이스들(802 및 804)은 비트라인들의 제 1 서브세트(812, 813)의 각각의 비트라인 상에 판독 전압(예를 들어, 일부 실시예들에 있어 0.7V 근방)을 제공할 수 있으며, 반면 비트라인들의 제 2 서브세트(814, 815)의 각각의 비트라인들은 접지되고, 판독 인에이블 라인(816)은 판독 인에이블 전압(예를 들어, 1.2 볼트)으로 설정된다. 예를 들어, 판독 인에이블 라인(816)에 연결된 메모리 셀들과 관련하여, 제 1 MOS 트랜지스터(선택기 디바이스에 연결된)가 전도성인 경우(예를 들어, 프로그래밍된 경우), 전류가 각 셀의 MOS 트랜지스터들의 개별적인 직렬 조합을 통과할 것이다. 메모리 셀들은 비트라인들의 제 1 서브세트(812 및 813)에 인가되는 0.7V의 판독 전압을 OV가 인가되는 비트라인들의 제 2 세트(814 및 815)로 연결하며, 이는 판독 전압을 낮춘다. 센싱 앰프(sense amp)가 기준 전압(예를 들어, 0.5V) 밑으로 떨어지는 비트라인 판독 전압에 응답하여 낮춰진 비트라인 판독 전압을 검출할 것이다. 이와 대조적으로, 제 1 MOS 트랜지스터가 비-전도성(예를 들어, 프로그래밍된)인 것에 응답하여 전류가 비트라인들의 개별적인 제 1 서브세트(812, 813)와 비트라인들의 개별적인 제 2 서브세트(814, 815) 사이에서 전도되지 않을 것이다. 비트라인들의 제 1 서브세트 상의 판독 전압이 방전되지 않을 것이며, 센싱 앰프 출력은 셀이 소거되었다는 것을 지시할 것이다.

도 9는 개시된 추가 실시예들에 따른 예시적인 비-휘발성 셀(900)의 단면도를 예시한다. 비-휘발성 셀(900)은, 반도체 면적(셀 당)을 상당히 적게 소비함으로써, 어레이 내의 비-휘발성 셀(900)에 대한 더 높은 밀도를 가능하게 할 수 있다. 이는, 예를 들어, 작은 표면적을 갖는 게이트(908)를 갖는 딥 트렌치 트랜지스터 디바이스(902)를 사용하여 비-휘발성 셀(900) 당 더 적은 반도체 기판 표면적을 소비함으로써 달성될 수 있다. 다양한 실시예들에 있어, 트랜지스터 트렌치 디바이스(902)의 폭 W는 약 0.100μm 미만일 수 있다. 적어도 일부 실시예들에 있어, W는 0.055μm, 약 0.055μm 또는 그 미만일 수 있다. 종래의 트랜지스터들에 있어, 소스(910)와 드레인(912) 사이의 작은 폭이 소스(910)와 드레인(912) 사이에 메모리의 어레이의 동작에 해로운 전류 누설을 야기한다. 전류 누설은, 트렌치 디바이스(902)를 기판(908) 내로 더 깊이 연장하는 것, 선택적으로 높은 전기 저항 층(918)을 트렌치(916)의 라인에 부가하는 것, 소스(910)와 드레인(912) 사이의 전류 경로(914)(점선)를 트렌치(916)의 상대적으로 더 긴 깊이를 둘러 흐르게 강제 하는 것(도 9의 페이지의 좌측-대-우측을 가로질러 소스(910)로부터 드레인(912)로 직접적으로 흐르게 하는 것이 아니라)에 의해, 경감되거나 또는 회피될 수 있다. 이러한 딥 트렌치 디바이스(902) 구성은, 반도체 기판 표면적을 더 적게 소모하고 비-휘발성 셀(900)에 대한 더 높은 밀도의 메모리 어레이들을 가능하게 하면서, 소스(910)와 드레인(912) 사이의 전류 누설을 경감 또는 회피하기에 적합한 긴 전류 경로(914)를 생성한다.

도시된 바와 같이, 비-휘발성 셀(900)은 상부 커패시터(903), 휘발성 선택기 디바이스(904) 및 트랜지스터 게이트/하부 커패시터(905)를 포함한다. 상부 커패시터(903), 휘발성 선택기 디바이스(904) 및 트랜지스터 게이트/하부 커패시터(905)는 본원에서 설명된 바와 같이 실질적으로 비-휘발성 셀로서 동작할 수 있다. 이에 더하여, 비-휘발성 셀(900)은 주어진 양의 반도체 기판 표면적에 대해 더 높은 메모리 밀도를 가질 수 있다.

도 10은 본 발명의 대안적인 또는 추가적인 실시예들에 따른 예시적인 비-휘발성 셀(1000)의 단면도를 예시한다. 비-휘발성 셀(1000)은 비-휘발성 셀(1000)의 기판(1001) 내에 깊숙이 형성된 p-웰(well)(1006)을 갖는 딥 트렌치 트랜지스터 디바이스(1002)를 포함한다. 일부 실시예들에 있어, p-웰(1006)은 (약) 0.2μm까지 이를 수 있다. 분리 산화물들(1004A, 1004B)이 딥 트렌치 트랜지스터 디바이스(1002)의 주변부에 제공된다. 도시된 바와 같이, 약하게 도핑된 N- 접촉부들(1010A, 1010B)을 갖는 N+ 소스(1008A) 및 N+ 드레인(1008B)이 제공된다. 드레인 및 소스 영역들(1008A, 1008B) 및 약하게 도핑된 n_접촉부들은 비소 또는 인(NMOS 타입 트랜지스터들에 대해) 또는 붕소(PMOS 타입 트랜지스터들에 대해)를 이용한 이온 주입에 의해 형성될 수 있다. 일부 실시예들에 있어, 절연(예를 들어, 유전체) 스페이서(spacer)들(1012A, 1012B)이 딥 트렌치 트랜지스터 디바이스(1002)의 게이트(1011) 측면에 제공될 수 있다.

금속 상호연결부(1018)가 게이트(1011) 위에 놓이며 그리고 이와 전기적으로 접촉한다. 금속 상호연결부(1018) 위에 놓이는 것은 하단 전극 금속(1020), 휘발성 저항성-스위칭 선택기 층(1022), 상단 전극 금속(1024)을 포함하는 선택기 층 스택이다. 선택기 층 스택은 본원에서 설명된 바와 같은 휘발성 저항성 스위칭 선택기 디바이스로서 동작할 수 있다. 상단 전극 금속(1024) 위에 놓이는 것은 절연체 재료(1026)(예를 들어, 산화물), 및 금속 재료(1028)(예를 들어, 비트라인, 워드라인, 데이터라인, 소스라인, 등과 같은 메모리 디바이스의 금속 라인)이다. 금속 재료(1028), 절연체 재료(1026) 및 상단 전극 금속(1024)이 M-I-M 커패시터(예를 들어, 이상의 도9의 상부 커패시터(903)에 대한)를 형성할 수 있다. 상단 전극 금속(1024)은 M-I-M 커패시터와 휘발성 저항성 스위칭 선택기 층(1022) 사이의 금속 상호연결부로서 추가로 기여하며, 금속 상호연결부(1018)는 휘발성 저항성 스위칭 선택기 층(1022)과 게이트(1011) 사이의 금속 상호연결부로서 기여한다. 딥 트렌치 트랜지스터 디바이스(1002)의 금속 상호연결부(1018), 게이트(1011)(예를 들어, 폴리실리콘 재료, 또는 유사한 것) 및 소스 또는 드레인은 추가적인 커패시터(예를 들어, 이상의 도 9의 하부 커패시터(905))로서 기여할 수 있다.

도 11은 메모리 디바이스의 백-엔드-오브-라인 금속 층들 내에 형성된 샘플 비-휘발성 셀(1100)의 단면도를 예시한다. 비-휘발성 셀(1100)은 제 1 커패시터(1102)(예를 들어, p-웰 트랜지스터), 휘발성 저항성 스위칭 선택기 디바이스(1110), 및 제 2 커패시터(1120)(예를 들어, n-웰 트랜지스터)를 포함한다. 하나 이상의 실시예들에 있어, 제 1 커패시터(1102)는 n-도핑된 소스(1105) 및 드레인(1104) 영역들, 게이트 산화물(1103) 및 폴리실리콘 게이트(1106)를 포함할 수 있다. 접촉부(1107)는 게이트(1106)를 메모리 디바이스의 백-엔드-오브-라인 금속 층(1111)으로 전기적으로 연결할 수 있다. 금속 층(1111)은 M_X 층으로 예시되며, 여기에서 X는 임의의 적합한 양수일 수 있다. 휘발성 저항성 스위칭 선택기 디바이스(1110)는 금속 층(1111)과 추가적인 백-엔드-오브-라인 금속 층(1115) 사이에 위치되며, 이는 하단 금속 전극(1112), 휘발성 저항성 스위칭 선택기 층(1113) 및 상단 금속 전극(1114)을 포함한다. 제 1 금속 상호연결부(1116)는 상단 금속 전극(1112)을 추가적인 M_{X -1} 금속 층(1117)에 전기적으로 연결하며, 제 2 금속 상호연결부(1123)는 M_{X -1} 금속 층(1117)(및 상단 금속 전극(1112))을 제 2 커패시터(1120)의 게이트(1122)에 전기적으로 연결한다. 추가적인 실시예들에 따르면, 제 2 커패시터(1120)는, 소스(1124) 및 드레인(1125)을 갖는 n-웰(1126), 및 게이트(1122) 아래의 게이트 산화물(1121)을 포함할 수 있다.

전술된 도면들이 메모리 셀의 몇몇 컴포넌트들 사이의 상호연결, 또는 이러한 메모리 셀들로 구성된 메모리 아키텍처들에 관하여 설명되었다. 본 발명의 일부 적합한 대안적인 측면들에 있어, 이러한 도면들이 본원에 명시된 이러한 컴포넌트들 및 아키텍처들, 명시된 컴포넌트들/아키텍처들의 일부, 또는 추가적인 컴포넌트들/아키텍처들을 포함할 수 있다는 것이 이해되어야만 한다. 서브-컴포넌트들이 부(parent) 아키텍처들 내에 포함되는 대신 다른 서브-컴포넌트들에 전기적으로 연결되는 것으로서 또한 구현될 수 있다. 추가적으로, 개시된 하나 이상의 프로세스들이 집합적인 기능성을 제공하는 단일 프로세스로 결합될 수 있다. 예를 들어, 판독 프로세스 또는 기입 프로세스는 공통 라인 상의 메모리 셀들의 서브세트들에 대한 선택적인 판독 또는 기입을 가능하게 하기 위한 금지 프로세스, 또는 유사한 것, 또는 이의 역을 포함할 수 있다. 개시된 아키텍처들의 컴포넌트들이 또한 본원에서 특별하게 설명되지는 않았지만 당업자들에게 공지된 하나 이상의 다른 컴포넌트들과 상호작용할 수 있다.

이상에서 설명된 예시적인 도면들을 고려하면, 개시된 주제에 따라 구현될 수 있는 프로세스 방법들이 도 9의 순서도를 참조하여 더 양호하게 이해될 수 있을 것이다. 설명의 간명함을 위하여, 도 9의 방법들이 일련의 블록들로서 도시되고 설명되지만, 일부 블록들이 본원에 도시되고 설명된 것과 상이한 순서로 또는 다른 블록들과 동시에 일어날 수 있음에 따라, 청구된 주제가 블록들의 순서에 의해 제한되지 않는다는 것이 이해되고 인식될 것이다. 또한, 예시된 모든 블록들이 본원에 개시된 방법들을 구현하기 위하여 요구되지 않을 수도 있다. 추가적으로, 본 명세서 도처에 개시된 방법들이 이러한 방법론들을 전자 디바이스에 전송 및 운반하는 것을 용이하게 하기 위해 제조 물품 상에 저장될 수 있다는 것이 더 이해되어야만 한다. 사용되는 바와 같은 용어 제조 물품(article of manufacture)은 캐리어, 저장 매체, 또는 유사한 것, 또는 이들의 적합한 조합을 갖는 디바이스인, 임의의 적합한 컴퓨터-판독가능 디바이스로부터 액세스가능한 컴퓨터 프로그램을 포괄하도록 의도된다.

이제 도 12를 참조하면, 본원에서 설명된 하나 이상의 실시예들에 따른 휘발성 엘러먼트를 갖는 비-휘발성 메모리 셀을 동작시키기 위한 예시적인 방법의 순서도가 예시된다. 순서도(1200)는 1202에서 시작할 수 있으며, 여기에서 방법은, 하위 임계 전압보다 더 크고 상위 임계 전압보다 더 작은 제 1 전압을 선택기 디바이스의 제 1 전극에 인가하는 단계를 포함하며, 여기에서 선택기 디바이스는 이에 응답하여 높은 저항 상태이고, 제 1 전하가 MOS 트랜지스터의 게이트 상에 유지된다.

1204에서, 방법은 선택기 디바이스의 제 1 전극에 상위 임계 전압보다 더 큰 제 2 전압을 인가하는 단계를 포함할 수 있으며, 여기에서 선택기 디바이스는 이에 응답하여 낮은 저항 상태에 진입하고, 제 2 전하가 MOS 트랜지스터의 게이트 상에 축적된다.

1206에서, 방법은 선택기 디바이스의 제 1 전극에 하위 임계 전압보다 크고 상위 임계 전압보다 작은 제 3 전압을 인가하는 단계를 포함할 수 있으며, 여기에서 선택기 디바이스는 이에 응답하여 높은 저항 상태에 진입하고, 제 2 전하의 적어도 일 부분이 MOS 트랜지스터의 게이트 상에 유지되며, 여기에서 제 2 전하의 상기 부분은 제 1 전하보다 더 크다.

하나 이상의 추가적인 실시예들에 있어, 제 2 포지티브 전압을 제거하는 단계는 커패시터 구조체의 제 1 단자로부터 인가 전압을 제거하는 단계를 더 포함할 수 있다. 다른 실시예에 있어, 높은 저항 상태 대 낮은 저항 상태의 비율은 약 10E7:1 내지 약 10E10:1의 범위; 또는 약 10E9:1 내지 약 10E11:1의 범위 내이다. 대안적인 또는 추가적인 실시예들에 따르면, 제 1 포지티브 임계는 약 1.25 내지 약 1.5 볼트의 범위 내일 수 있고, 제2 포지티브 임계는 약 1.5 볼트 내지 약 1.8 볼트의 범위 내일 수 있다. 하나 이상의 추가적인 실시예들에 있어, 제 1 포지티브 임계 전압과 제 2 포지티브 임계 전압 사이의 차이는 약 0.1 볼트의 범위 내일 수 있다. 또 다른 실시예들에 있어, 방법(1200)은, 커패시터의 제 1 단자로부터 제 2 포지티브 전압을 제거하는 단계 다음에: MOS 트랜지스터의 소스에 포지티브 판독 전압을 인가하는 단계로서, 포지티브 판독 전압은 제 2 포지티브 임계 전압보다 작은, 단계; MOS 트랜지스터의 드레인에 접지를 연결하는 단계; 및 포지티브 판독 전압에 응답하여 소스로부터 드레인으로의 판독 전류 흐름을 센싱하는 단계를 더 포함할 수 있으며, 여기에서 판독 전류는 메모리 회로의 상태와 연관된다.

하나 이상의 다른 실시예들에 따르면, 방법(1200)은 추가로, 커패시터 구조체의 제 1 단자에 제 1 네거티브 전압을 인가하는 단계를 포함할 수 있으며, 여기에서, 제 1 네거티브 전압이 제 1 네거티브 임계 전압보다 작을 때, 선택기 디바이스는 낮은 저항 상태이고, MOS 트랜지스터의 게이트 상에 축적된 제 1 전하 중 적어도 일부가 소멸(dissipate)되며, 제 2 전하가 MOS 트랜지스터의 게이트 상에 축적된다. 추가로, 방법(1200)은, 선택기 디바이스가 높은 저항 상태가 되도록 그리고 제 2 전하가 MOS 트랜지스터의 게이트 상에 축적된 채로 유지되도록 하기 위하여, 커패시터 구조체의 제 1 단자로부터 제 1 네거티브 전압을 제거하는 단계를 포함할 수 있다. 하나 이상의 다른 실시예들에 있어, 제 1 네거티브 임계 전압은 약 -1.5 볼트 내지 약 -1.8 볼트의 범위 내이다. 또 다른 실시예들에 있어, 커패시터의 제 1 단자로부터 제 1 네거티브 전압을 제거하는 단계 후, 방법(1200)은 추가적으로: MOS 트랜지스터의 소스에 판독 전압을 인가하는 단계; 접지를 MOS 트랜지스터의 드레인에 연결하는 단계; 및 판독 전압에 응답하는 소스로부터 드레인으로의 판독 전류를 센싱하는 단계를 포함할 수 있으며, 여기에서 판독 전류는 메모리 회로의 상태와 연관된다.

예시적인 동작 환경들

본 발명의 다양한 실시예들에 있어, 개시된 메모리 또는 메모리 아키텍처는 독립형 메모리 디바이스로서 또는 CPU 또는 마이크로컴퓨터와 통합된 내장형 메모리 디바이스로서 이용될 수 있다. 예를 들어, 일부 실시예들은 컴퓨터 메모리(예를 들어, 랜덤 액세스 메모리, 캐시 메모리, 판독-전용 메모리, 저장 메모리, 또는 유사한 것)의 부분으로서 구현될 수 있다. 다른 실시예들은, 예를 들어, 휴대용 메모리 디바이스로서 구현될 수 있다. 적합한 휴대용 메모리 디바이스들의 예들은, SD(secure digital) 카드, USB(universal serial bus) 메모리 스틱, CF(compact flash) 카드, 또는 유사한 것, 또는 이들의 적합한 조합과 같은 착탈가능 메모리를 포함할 수 있다(아래의 도 13 및 도 10을 참조).

NAND FLASH가 콤팩트 FLASH 디바이스들, USB 디바이스들, SD 카드들, 고체 상태 드라이브들(SSD들), 및 저장 클래스 메모리뿐만 아니라, 다른 폼-팩터들에 대해 이용될 수 있다. NAND가 과거의 25 나노미터(nm) 메모리 셀 기술을 스케일 다운(scale down)한 기술로서, 지난 10년을 뛰어넘는 더 높은 칩 밀도 및 더 작은 디바이스들로의 스케일 다운하기 위한 드라이브를 가속하는데 성공적인 기술로 판명되었지만, 본 발명자들은 발명자들에게 명확해진 몇몇 구조적, 성능, 및 신뢰성 문제들을 식별하였다. 이러한 또는 유사한 고려사항들 중 하나 이상이 개시된 측면들의 전부 또는 일부에 의해 처리된다.

개시된 주제의 다양한 측면들에 대한 맥락을 제공하기 위하여, 다음의 논의뿐만 아니라 도 13이 개시된 주제의 다양한 측면들이 구현되거나 또는 프로세싱될 수 있는 적합한 환경의 간략하고 일반적인 설명을 제공하도록 의도된다. 주제가 이상에서 전자 메모리 및 전자 메모리를 제조하고 동작시키기 의한 프로세스 방법들의 맥락에서 설명되었지만, 당업자들은 본 발명이 또한 메모리의 다른 컴포넌트들/층들, 메모리 아키텍처들 또는 프로세스 방법론들과 결합되어 구현될 수 있다는 것을 인식할 것이다. 또한, 당업자들은 개시된 프로세스들이, 독립적으로 또는 호스트 컴퓨터와 함께, 프로세싱 시스템 또는 컴퓨터 프로세서로 구현될 수 있음을 이해할 것이며, 호스트 컴퓨터는, 개인용 컴퓨터들, 핸드-헬드 컴퓨팅 디바이스들(예를 들어, PDA, 스마트 폰, 시계), 마이크로프로세서-기반 또는 프로그램가능 소비자 또는 산업 전자기기들, 및 이와 유사한 것뿐만 아니라, 단일-프로세서 또는 다중프로세서 컴퓨터 시스템들, 미니-컴퓨팅 디바이스들, 메인프레임 컴퓨터들을 포함할 수 있다. 예시된 측면들이 또한 태스크(task)들이 통신 네트워크를 통해 링크된 원격 프로세싱 디바이스들에 의해 수행되는 분산형 컴퓨팅 환경들에서 실시될 수 있다. 그러나, 청구되는 혁신의 모든 측면은 아니지만 일부는 메모리 카드, 플래시 메모리 모듈, 착탈가능 메모리, 또는 유사한 것과 같은 독립형 전자 디바이스들 상에서 실시될 수 있다. 분산형 컴퓨팅 환경에서, 프로그램 모듈들이 로컬 및 원격 메모리 저장 모듈들 또는 디바이스들 둘 모두에 위치될 수 있다.

도 13은 본 발명의 측면들에 따른 메모리 셀 어레이(1302)에 대한 예시적인 운영 및 제어 환경(1300)의 블록도를 예시한다. 본 발명의 적어도 일 측면에 있어, 메모리 셀 어레이(1302)가 다양한 메모리 셀 기술을 포함할 수 있다. 특히, 메모리 셀 어레이(1302)는 본원에서 설명된 바와 같이 전도성 폴리실리콘 재료에 대한 이온 주입을 통해 형성된 저항성 스위칭 매체를 갖는 저항성 메모리 셀들과 같은 2-단자 메모리를 포함할 수 있다.

컬럼(column) 제어기(1306)는 메모리 셀 어레이(1302)에 인접하여 형성될 수 있다. 또한, 컬럼 제어기(1306)는 메모리 셀 어레이(1302)의 비트 라인들과 전기적으로 연결될 수 있다. 컬럼 제어기(1306)는 각각의 비트라인들, 선택된 비트라인들로의 적합한 프로그램, 소거 또는 판독 전압들의 인가를 제어할 수 있다.

이에 더하여, 운영 및 제어 환경(1300)은 로우(row) 제어기(1304)를 포함할 수 있다. 로우 제어기(1304)는 컬럼 제어기(1306)에 인접하여 형성될 수 있으며, 메모리 셀 어레이(1302)의 워드 라인들과 전기적으로 연결될 수 있다. 로우 제어기(1304)는 적합한 선택 전압으로 메모리 셀들의 특정 로우들을 선택할 수 있다. 또한, 로우 제어기(1304)는 선택된 워드 라인들에 적합한 전압들을 인가함으로써 프로그램, 소거 또는 판독 동작들을 가능하게 할 수 있다.

클럭 소스(들)(1308)는 로우 제어부(1304) 및 컬럼 제어부(1306)의 판독, 기입, 및 프로그램 동작들에 대한 타이밍(timing)을 가능하게 하기 위한 각각의 클럭 펄스들을 제공할 수 있다. 클럭 소스(들)(1308)는 운영 및 제어 환경(1300)에 의해 수신되는 외부 또는 내부 명령들에 응답하여 워드 라인들 또는 비트 라인들의 선택을 추가로 가능하게 할 수 있다. 입력/출력 버퍼(1312)는 I/O 버퍼 또는 다른 I/O 통신 인터페이스를 통해 컴퓨터 또는 다른 프로세싱 디바이스(미도시)와 같은 외부 호스트 장치에 연결될 수 있다. 입력/출력 버퍼(1312)는 기입 데이터를 수신하고, 소거 명령을 수신하며, 판독 데이터를 출력하고, 각각의 명령들에 대한 어드레스 데이터뿐만 아니라 어드레스 데이터 및 명령 데이터를 수신하도록 구성될 수 있다. 어드레스 데이터는 어드레스 레지스터(1310)에 의해 로우 제어부기(1304) 및 컬럼 제어기(1306)로 전송될 수 있다. 이에 더하여, 입력 데이터가 신호 입력 라인들을 통해 메모리 셀 어레이(1302)로 송신되며, 출력 데이터가 신호 출력 라인들을 통해 메모리 셀 어레이(1302)로부터 수신된다. I/O 버퍼를 통해 입력 데이터가 호스트 장치로부터 수신될 수 있으며, 출력 데이터가 호스트 장치로 전달될 수 있다.

호스트 장치로부터 수신된 명령들이 명령 인터페이스(1314)에 제공될 수 있다. 명령 인터페이스(1314)는 호스트 장치로부터 외부 제어 신호를 수신하고, 입력/출력 버퍼(1312)에 대한 데이터 입력이 기입 데이터, 명령, 또는 어드레스인지 여부를 결정하도록 구성될 수 있다. 입력 명령들이 상태 머신(state machine)(1316)으로 전송될 수 있다.

상태 머신(1316)은 메모리 셀 어레이(1302)의 프로그래밍 및 재프로그래밍을 관리하도록 구성될 수 있다. 상태 머신(1316)은 입력/출력 인터페이스(1312) 및 명령 인터페이스(1314)를 통해 호스트 장치로부터 명령들을 수신하고, 메모리 셀 어레이(1302)와 연관된 판독, 기입, 소거, 데이터 입력, 데이터 출력 및 유사한 기능을 관리한다. 일부 측면들에 있어, 상태 머신(1316)은 성공적인 수신 또는 다양한 명령들의 실행에 관한 확인(acknowledge) 또는 부정 확인(negative acknowledge)을 전송하고 수신할 수 있다.

일 실시예에 있어, 상태 머신(1316)은 로우 제어기(1304) 및 컬럼 제어기(1306)로 판독/기입 및 프로그램/소거 신호들을 제공하는 아날로그 전압 파형 생성기(1318)를 제어할 수 있다.

판독, 기입, 소거, 입력, 출력 등의 기능을 구현하기 위하여, 상태 머신(1316)은 클럭 소스(들)(1308)를 제어할 수 있다. 클럭 소스(들)(1308)의 제어는 특정 기능을 구현하는 로우 제어기(1304) 및 컬럼 제어기(1306)를 가능하게 하도록 구성된 출력 펄스들을 야기할 수 있다. 출력 펄스들이, 예를 들어, 컬럼 제어기(1306)에 의해 선택된 비트 라인들, 또는 예를 들어, 로우 제어기(1304)에 의해 워드 라인들에 전송될 수 있다.

본 발명의 예시된 측면들이 또한 특정 태스크들이 통신 네트워크를 통해 링크된 원격 프로세싱 디바이스들에 의해 수행되는 분산형 컴퓨팅 환경들에서 실시될 수도 있다. 분산형 컴퓨팅 환경에서, 프로그램 모듈들 또는 저장된 정보, 명령들, 또는 유사한 것이 로컬 또는 원격 메모리 저장 디바이스들에 위치될 수 있다.

또한, 본원에서 설명된 다양한 컴포넌트들이 본 발명의 실시예들을 구현하기 위해 적합한 값의 회로 엘러먼트들 및 컴포넌트들을 포함할 수 있는 전기 회로(들)를 포함할 수 있다는 것이 이해될 것이다. 추가로, 다수의 다양한 컴포넌트들이 하나 이상의 IC 칩들 상에 구현될 수 있다는 것이 이해될 수 있을 것이다. 예를 들어, 일 실시예에 있어, 컴포넌트들의 세트가 단일 IC 칩으로 구현될 수 있다. 다른 실시예들에 있어, 각각의 컴포넌트들 중 하나 이상이 별개의 IC 칩들 상에 제조되거나 또는 구현된다.

도 14와 관련하여, 이하에서 설명되는 시스템들 및 프로세스들은 단일 집적 회로(IC), 복수의 IC들, 응용 특정 집적 회로(ASIC), 또는 유사한 것과 같은 하드웨어 내에 내장될 수 있다. 추가로, 각각의 프로세스에서 프로세스 블록들의 일부 또는 전부가 나타나는 순서가 제한적으로 간주되지 않아야 한다. 오히려, 프로세스 블록들의 일부가 다양한 순서들로 실행될 수 있으며, 이들의 전부가 본원에서 명시적으로 예시되지 않을 수 있다는 것이 이해되어야만 한다.

도 14를 참조하면, 청구된 주제의 다양한 측면들을 구현하기 위한 적합한 운영 환경(1400)은 컴퓨터(1402)를 포함한다. 컴퓨터(1402)는 프로세싱 유닛(1404), 시스템 메모리(1406), 코덱(1435), 및 시스템 버스(1408)를 포함한다. 시스템 버스(1408)는 비제한적으로 시스템 메모리(1406) 내지 프로세싱 유닛(1404)을 포함하는 시스템 컴포넌트들을 연결한다. 프로세싱 유닛(1404)은 다양한 이용가능한 프로세스들 중 임의의 것일 수 있다. 듀얼 마이크로프로세서들 및 다른 다중 프로세서 아키텍처들이 또한 프로세싱 유닛(1404)으로서 이용될 수 있다.

시스템 버스(1408)는, 비제한적으로 ISA(Industrial Standard Architecture), MSA(Micro-Channel Architecture), EISA(Extended ISA), IDE(Intelligent Drive Electronics), VLB(VESA Local Bus), PCI(Peripheral Component Interconnect), 카드 버스, USB(Universal Serial Bus), AGP(Advanced Graphics Port), PCMCIA(Personal Computer Memory Card International Association bus), 파이어와이어(IEEE 1394), 또는 SCSI(Small Computer Systems Interface)를 포함하는, 다양한 이용가능한 버스 아키텍처들 중 임의의 버스 아키텍처를 사용하는 메모리 버스 또는 메모리 제어기, 주변기기 버스 또는 외부 버스, 및/또는 로컬 버스를 포함하는 몇몇 유형들의 버스 구조(들) 중 임의의 버스 구조일 수 있다.

시스템 메모리(1406)는, 다양한 실시예들에서 개시된 메모리 아키텍처들 중 하나 이상을 이용할 수 있는 비-휘발성 메모리(1414) 및 휘발성 메모리(1410)를 포함한다. 기동(start-up) 동안과 같이, 컴퓨터(1402) 내의 엘러먼트들 사이에서 정보를 전송하기 위한 기본 루틴들을 포함하는 기본 입력/출력 시스템(BIOS)이 비-휘발성 메모리(1412) 내에 저장된다. 이에 더하여, 본 발명에 따르면, 코덱(1435)이 인코더 또는 디코더 중 적어도 하나를 포함할 수 있으며, 여기에서 인코더 또는 디코더 중 적어도 하나는 하드웨어, 소프트웨어 또는 하드웨어 및 소프트웨어의 조합으로 구성될 수 있다. 코덱(1435)이 별도의 컴포넌트로서 도시되었지만, 코덱(1435)이 비-휘발성 메모리(1412) 내에 포함될 수도 있다. 예시로서 그리고 비제한적으로, 비-휘발성 메모리(1412)는 ROM(read only memory), PROM(programmable ROM), EPROM(electrically programmable ROM), EEPROM(electrically erasable programmable ROM), 또는 플래시 메모리를 포함할 수 있다. 비-휘발성 메모리(1412)는, 적어도 일부 실시예에 개시된 메모리 디바이스들 중 하나 이상을 이용할 수 있다. 또한, 비-휘발성 메모리(1412)는 컴퓨터 메모리(예를 들어 컴퓨터 또는 컴퓨터 메인보드에 물리적으로 통합된)이거나, 또는 착탈가능 메모리일 수 있다. 개시된 실시예들이 구현될 수 있는 적합한 착탈가능 메모리의 예들은 SD(secure digital) 카드, CF(compact Flash) 카드, USB(universal serial bus) 메모리 스틱, 또는 이와 유사한 것을 포함할 수 있다. 휘발성 메모리(1410)는 외부 캐시 메모리로서 동작하는 RAM(random access memory)을 포함하며, 이는 또한 다양한 실시예들에 개시된 하나 이상의 메모리 디바이스들을 이용할 수 있다. 예시로서 그리고 비제한적으로, RAM은 SRAM(static RAM), DRAM(dynamic RAM), SDRAM(synchronous DRAM), DDR SDRAM(double data rate SDRAM), 및 ESDRAM(enhanced SDRAM) 등등과 같은 다양한 형태들로 이용가능하다.

컴퓨터(1402)는 또한 착탈가능/비-착탈가능, 휘발성/비-휘발성 컴퓨터 저장 매체를 포함할 수 있다. 도 14는 예를 들어, 디스크 저장부(1414)를 예시한다. 디스크 저장부(1414)는 비제한적으로 자기 디스크 드라이브, 고체 상태 디스크(SSD) 플로피 디스크 드라이브, 테이프 드라이브, 재즈 드라이브, 집 드라이브, LS-100 드라이브, 플래시 메모리 카드, 또는 메모리 스틱과 유사한 디바이스들을 포함한다. 이에 더하여, 디스크 저장부(1414)는, 비제한적으로 CD-ROM(compact disk ROM) 디바이스, CD-R(CD recordable) 드라이브, CD-RW(CD rewritable) 드라이브 또는 DVD-ROM(digital versatile disk ROM) 드라이브와 같은 광 디스크 드라이브를 포함하는 다른 저장 매체와 조합으로 또는 이와 독립적인 저장 매체를 포함할 수 있다. 시스템 버스(1408)로의 디스크 저장 디바이스(1414)의 연결을 가능하게 하기 위하여, 인터페이스(1416)와 같은 착탈가능 또는 비-착탈가능 인터페이스가 전형적으로 사용된다. 저장 디바이스(1414)가 사용자와 연관된 정보를 저장할 수 있다는 것이 이해될 것이다. 이러한 정보는 사용자 디바이스 상에서 구동되는 애플리케이션으로 또는 서버로 제공되거나 또는 이에 저장될 수 있다. 일 실시예에 있어, 사용자는 디스크 저장부(1414)에 저장되거나 또는 서버 또는 애플리케이션으로 송신되는 정보의 유형을 통지 받을 수 있다(예를 들어, 출력 디바이스(들)(1436)를 통해). 이러한 정보가 서버 또는 애플리케이션에 수집되거나 또는 공유되는 것을 동의하거나 또는 거부할 기회가 사용자에게 제공될 수 있다(예를 들어, 입력 디바이스(들)(1428)를 통해).

도 14가 적합한 운영 환경(1400)에서 설명되는 기본 컴퓨터 자원들과 사용자들 사이에서 중개자로서 역할하는 소프트웨어를 설명한다는 것이 이해될 것이다. 이러한 소프트웨어는 운영 시스템(1418)을 포함한다. 디스크 저장부(1414) 상에 저장될 수 있는 운영 시스템(1418)은 컴퓨터 시스템(1402)의 자원들을 제어하고 할당하도록 동작한다. 애플리케이션들(1420)이, 시스템 메모리(1406) 내에 또는 디스크 저장부(1414) 상에 저장된, 부트/셧다운 트랜잭션 테이블 및 유사한 것과 같은 프로그램 데이터(1426) 및 프로그램 모듈들(1424)을 통해 운영 시스템(1418)에 의한 자원들의 관리를 이용한다. 청구된 주제가 다양한 운영 시스템들 또는 운영 시스템들의 조합으로 구현될 수 있다는 것이 이해될 것이다.

사용자는 입력 디바이스(들)(1428)를 통해 명령들 또는 정보를 컴퓨터(1402)로 입력한다. 입력 디바이스들(1428)은 비제한적으로, 포인팅 디바이스, 예컨대 마우스, 트랙볼, 스타일러스, 터치 패드, 키보드, 마이크로폰, 조이스틱, 게임 패드, 위성 접시, 스캐너, TV 튜너 카드, 디지털 카메라, 디지털 비디오 카메라, 웹 카메라, 및 이와 유사한 것을 포함한다. 이러한 그리고 다른 입력 디바이스들이 인터페이스 포트(들)(1430)를 통해서 시스템 버스(1408)를 통해 프로세싱 유닛(1404)에 연결된다. 인터페이스 포트(들)(1430)는, 예를 들어, 직렬 포트, 병렬 포트, 게임 포트, 및 USB(universal serial bus)를 포함한다. 출력 디바이스(들)(1436)는 입력 디바이스(들)(1428)과 동일한 유형의 포트들 중 일부를 사용한다. 따라서, 예를 들어, USB 포트가 컴퓨터(1402)에 입력을 제공하고 컴퓨터(1402)로부터 출력 디바이스(1436)로 정보를 출력하기 위해 사용될 수 있다. 출력 어댑터(1434)는 다른 출력 디바이스들 중에서도 특별한 어댑터들을 요구하는 모니터들, 스피커들, 및 프린터들과 유사한 일부 출력 디바이스들이 존재한다는 것을 예시하기 위해 제공된다. 출력 어댑터들(1434)은 비제한적인 예시로서 출력 디바이스(1436)와 시스템 버스(1408) 사이의 연결 수단을 제공하는 비디오 및 사운드 카드들을 포함한다. 다른 디바이스들 또는 디바이스들의 시스템들이 원격 컴퓨터(들)(1438)과 같이 입력 및 출력 성능들 둘 모두를 제공할 수 있다는 것이 주목되어야 한다.

컴퓨터(1402)는 원격 컴퓨터(들)(1438)과 같은 하나 이상의 원격 컴퓨터들에 대한 논리적 연결들을 사영하는 네트워크화된 환경에서 동작할 수 있다. 원격 컴퓨터(들)(1438)는 개인용 컴퓨터, 서버, 라우터, 네트워크 PC, 워크스테이션, 마이크로프로세서 기반 기기, 피어 디바이스, 스마트 폰, 태블릿, 또는 다른 네트워크 노드일 수 있으며, 전형적으로 컴퓨터(1402)에 관해 설명된 엘러먼트들 중 다수를 포함한다. 간명함을 위하여, 오로지 메모리 저장 디바이스(1440)만이 원격 컴퓨터(들)(1438)와 함께 예시된다. 원격 컴퓨터(들)(1438)가 네트워크 인터페이스(1442)를 통해 그리고 그 뒤 연결된 통신 연결(들)(1444)을 통해 컴퓨터(1402)에 논리적으로 연결된다. 네트워크 인터페이스(1442)는 LAN(local-area networks) 및 WAN(wide-area networks) 및 셀룰러 네트워크들과 같은 유선 및/또는 무선 통신 네트워크들을 포괄한다. LAN 기술들은 FDDI(Fiber Distributed Data Interface), CDDI(Copper Distributed Data Interface). 이더넷, 토큰 링, 및 유사한 것을 포함한다. WAN 기술들은 비제한적으로, 점-대-점 링크들, ISDN(Integrated Services Digital Networks) 및 그 변형들과 유사한 회로 스위칭 네트워크들, 패킷 스위칭 네트워크들, 및 DSL(Digital Subscriber Lines)을 포함한다.

통신 연결(들)(1444)은 네트워크 인터페이스(1442)를 버스(1408)에 연결하는데 이용되는 하드웨어/소프트웨어를 지칭한다. 예시적인 명료성을 위하여 통신 연결(1444)이 컴퓨터(1402) 내부에 있는 것으로 도시되지만, 이는 또한 컴퓨터(1402) 외부에 있을 수도 있다. 네트워크 인터페이스(1442)로의 연결을 위해 필요한 하드웨어/소프트웨어는, 오로지 예시적인 목적으로, 표준 전화기 등급 모뎀, 케이블 모뎀 및 DSL 모뎀, ISDN 어댑터, 및 유선 및 무선 이더넷 카드들, 허브들, 및 라우터들을 포함하는 모뎀들과 같은 내부 및 외부 기술들을 포함한다.

본원에서 사용되는 바와 같은 용어들 "컴포넌트", "시스템", "아키텍처" 및 유사한 것은 컴퓨터 또는 전자-연관형 엔터티, 또한 하드웨어, 하드웨어 및 소프트웨어의 조합, 소프트웨어(예를 들어, 실행중인), 또는 펌웨어를 지칭하도록 의도된다. 예를 들어, 컴포넌트는 하나 이상의 트랜지스터들, 메모리 셀, 트랜지스터들 또는 메모리 셀들의 배열, 게이트 어레이, 프로그램가능 게이트 어레이, 애플리케이션 특정 집적 회로, 제어기, 프로세서, 프로세서 상에서 구동되는 프로세스, 객체, 실행가능, 프로그램 또는 반도체 메모리에 대한 애플리케이션 액세싱 또는 인터페이싱, 컴퓨터, 또는 유사한 것, 또는 이들의 적합한 조합일 수 있다. 컴포넌트는 소거가능 프로그래밍(예를 들어, 소거가능 메모리에 적어도 부분적으로 저장된 프로세스 명령들) 또는 하드 프로그래밍(예를 들어, 제조시 비-소거가능 메모리에 버닝(burn)된 프로세스 명령들)을 포함한다.

예시로서, 메모리로부터 실행되는 프로세스 및 프로세서 둘 모두가 컴포넌트일 수 있다. 다른 예로서, 아키텍처는, 전자 하드웨어의 배열에 적합한 방식으로 프로세싱 명령들을 구현하는, 전자 하드웨어의 배열(예를 들어, 병렬 또는 직렬 트랜지스터들), 프로세싱 명령들 및 프로세서를 포함할 수 있다. 이에 더하여, 아키텍처는 단일 컴포넌트(예를 들어, 트랜지스터, 게이트 어레이,...) 또는 컴포넌트들의 배열(예를 들어, 트랜지스터들의 직렬 또는 병렬 배열, 파워 리드들, 전기 접지, 입력 신호 라인들, 출력 신호 라인들, 및 프로그램 회로부와 연결된 게이트 어레이, 등등)을 포함할 수 있다. 시스템은 하나 이상의 컴포넌트들뿐만 아니라 하나 이상의 아키텍처들을 포함할 수 있다. 예시적인 일 시스템은, 전원(들), 신호 생성기(들), 통신 버스(들), 제어기들, I/O 인터페이스, 어드레스 레지스터들 등뿐만 아니라 교차된 입력/출력 라인들 및 패스 게이트 트랜지스터들을 포함하는 스위칭 블록 아키텍처를 포함할 수 있다. 일부 중첩되는 정의들이 예상되며, 시스템 또는 아키텍처가 독립형 컴포넌트, 또는 다른 아키텍처, 시스템 등의 컴포넌트일 수 있다는 것이 이해될 것이다.

전술한 바에 더하여, 개시된 주제는, 전자 디바이스가 개시된 주제를 구현하도록 제어하기 위한, 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 적합한 조합을 생산하기 위한 전형적인 제조, 프로그래밍 또는 엔지니어링 기술들을 사용하는 방법, 장치, 또는 제조 물품으로서 구현될 수 있다. 본원에서 사용되는 용어들 "장치" 및 "제조 물품"은 전자 디바이스, 반도체 디바이스, 컴퓨터, 또는 임의의 컴퓨터-판독가능 디바이스, 캐리어, 또는 매체로부터 액세스가능한 컴퓨터 프로그램을 포괄하도록 의도된다. 컴퓨터-판독가능 매체는 하드웨어 매체, 또는 소프트웨어 매체를 포함할 수 있다. 이에 더하여, 매체는 비-일시적 매체, 또는 운반 매체를 포함할 수 있다. 일 예에 있어, 비-일시적 매체는 컴퓨터 판독가능 하드웨어 매체를 포함할 수 있다. 컴퓨터 판독가능 매체의 특정 예들은 비제한적으로 자기 저장 디바이스들(예를 들어, 하드 디스크, 플로피 디스크, 자기 스트립들...), 광 디스크들(예를 들어, CD(compact disk), DVD(digital versatile disk)...), 스마트 카드들, 및 플래시 메모리 디바이스들(예를 들어, 카드, 스택, 키 드라이브...)을 포함할 수 있다. 컴퓨터-판독가능 운반 매체는 반송파, 또는 이와 유사한 것을 포함할 수 있다. 물론, 당업자들은 개시된 주제의 범위 및 사상으로부터 벗어나지 않고 이러한 구성에 대해 다수의 수정들이 이루어질 수 있음을 인식할 것이다.

이상에서 설명된 것들은 본 혁신의 예들을 포함한다. 물론, 본 혁신을 설명하기 위하여 컴포넌트들 또는 방법론들의 상상할 수 있는 모든 조합을 설명하는 것이 불가능할 수도 있지만, 당업자는 본 혁신의 다수의 추가적인 조합들 및 치환들이 가능하다는 것을 인식할 것이다. 따라서, 개시된 주제는 본 발명의 사상 및 범위 내에 속하는 이러한 모든 수정들, 변형들, 및 변용들을 포괄하도록 의도된다. 또한, 용어 "포함한다", "포함하는", "갖는다" 또는 "갖는" 및 이의 변형들이 상세한 설명 또는 청구항들에서 사용되는 정도까지, 이러한 용어는 청구항에서 전이어로서 사용될 때 "구성되는"이 해석되는 것과 같이 용어 "구성되는"과 유사한 방식으로 포괄적이도록 의도된다.

다양한 실시예들에 있어, 메모리 디바이스에 인가되는 전압들이 선형적인 것으로 예시되었다. 다른 실시예들에 있어, 전압들이 비-선형적이거나, 스텝-유형 함수들이거나, 또는 유사한 것일 수 있다.

또한, 본원에서 사용되는 단어 "예시적인"은 예, 사례, 또는 예시로서 기능하는 것을 의미한다. "예시적인"으로서 본원에 설명된 임의의 측면 또는 설계가 반드시 다른 측면들 또는 설계들을 넘는 선호되는 또는 이점이 있는 것으로 간주되지는 않는다. 오히려, 단어 예시적인의 사용은 명확한 방식으로 개념을 제공하도록 의도된다. 본 출원에서 사용되는 바와 같은 용어 "또는"은 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미하도록 의도된다. 즉, 달리 명시되지 않거나 또는 문맥으로부터 명확하지 않은 경우, "X가 A 또는 B를 이용한다"는 자연적인 포괄적 치환들 중 임의의 것을 의미하도록 의도된다. 즉, X가 A를 이용하거나; X가 B를 이용하거나; 또는 X가 A 및 B 둘 모두를 이용하는 경우, "X가 A 또는 B를 이용한다"가 전술한 사례들 중 임의 사례 하에서 충족된다. 이에 더하여, 본 출원 및 첨부된 청구항들에서 사용되는 바와 같은 관사들 "일(a 및 an)"은, 달리 명시되거나 또는 문맥으로부터 단수형을 지시하는 것이 명확하지 않은 한, "하나 이상"을 의미하는 것으로 해석되어야 한다.

추가적으로, 상세한 설명의 일부 부분들이 전자 메모리 내에서 데이터 비트들에 대한 알고리즘들 또는 프로세스 동작들과 관련되어 제공되었다. 이러한 프로세스 설명들 또는 표현들은 당업자들이 작업의 본질을 다른 당업자들에게 효율적으로 전달하기 위해 당업자들에 의해 이용되는 메커니즘들이다. 본원에서 프로세스는 일반적으로 희망되는 결과를 야기하는 행동들의 자기-부합(self-consistent) 시퀀스로 여겨진다. 행동들은 물리적 수량들의 물리적 조작들을 필요로 한다. 필수적이지는 않더라도, 전형적으로, 이러한 수량들은 저장되거나, 전송되거나, 결합되거나, 비교되거나, 및/또는 달리 조작될 수 있는 전기 및/또는 자기 신호들의 형태를 취한다.

원칙적으로 일반적인 용법을 위하여, 이러한 신호들을 비트들, 값들, 엘러먼트들, 심볼들, 문자들, 용어들, 수들, 또는 유사한 것으로 지칭하는 것이 편리하다는 것이 증명되었다. 그러나, 이러한 그리고 유사한 용어들 모두가 적절한 물리적 수량들과 연관될 것이며 이들이 단지 이러한 수량들에 적용된 편의적인 라벨들이라는 것을 명심해야만 한다. 특별히 달리 언급되거나 또는 이상의 논의로부터 명백하지 않은 경우, 개시된 주제 전체에 걸쳐 프로세싱, 컴퓨팅, 복제, 모방, 결정, 또는 송신, 및 유사한 것과 같은 용어들을 사용하는 논의들은, 전자 디바이스(들)의 회로들, 레지스터들 또는 메모리들 내의 물리적(전기적 또는 전자적) 수량들로 표현된 데이터 또는 신호들을 조작하거나 또는 이들을 머신 또는 컴퓨터 시스템 메모리들 또는 레지스터들 또는 이러한 다른 정보 저장, 송신 및/또는 디스플레이 디바이스들 내의 물리적 수량들로서 유사하게 표현되는 다른 데이터 또는 신호들로 변환하는 프로세싱 시스템들, 및/또는 유사한 소비자 또는 산업 전자 디바이스들 또는 머신들의 액션들 및 프로세스들을 지칭한다는 것이 이해될 것이다.

이상에서 설명된 컴포넌트들, 아키텍처들, 회로들, 프로세스들 및 유사한 것에 의해 수행되는 다양한 기능들과 관련하여, 이러한 컴포넌트들을 설명하기 위해 사용되는 용어들("수단"에 대한 언급을 포함하는)은, 달리 표현되지 않으면, 설명된 컴포넌트의 특정 기능(예를 들어, 기능적 등가물)을 수행하는 임의의 컴포넌트에 대응되도록 의도되며, 이는 심지어 본원에 예시된 실시예들의 예시적인 측면들의 기능을 수행하는 개시된 구조와 구조적으로 균등하지 않은 경우에도 그러하다. 이에 더하여, 특정 특징이 몇몇 구현예들 중 오직 하나에 관해서만 개시되었지만, 이러한 특징이 희망될 수 있으며 임의의 주어진 또는 특정 애플리케이션에 대해 유리할 수 있는 바와 같이 다른 구현예들의 하나 이상의 다른 특징들과 결합될 수 있다. 실시예들이 다양한 프로세스들의 행동들 및/또는 이벤트를 수행하기 위한 컴퓨터-실행가능 명령들을 갖는 컴퓨터-판독가능 매체뿐만 아니라 시스템을 포함한다는 것이 또한 인식될 것이다.

Claims (25)

1. 커패시터 구조체, 선택기 디바이스, 및 MOS 트랜지스터를 포함하는 메모리 회로를 동작시키기 위한 방법으로서,
   상기 커패시터 구조체는 제 1 단자 및 제 2 단자를 포함하며, 상기 선택기 디바이스는 상기 제 2 단자에 연결된 제 1 전극으로서, 상기 선택기 디바이스는 상위(upper) 임계 전압 및 하위(lower) 임계 전압과 연관되는, 상기 제 1 전극 및 상기 MOS 트랜지스터의 게이트에 연결된 제 2 전극을 포함하고, 상기 MOS 트랜지스터는 소스 및 드레인을 또한 포함하며,
   상기 방법은:
   상기 하위 임계 전압보다 크고 상기 상위 임계 전압보다 작은 제 1 전압을 상기 선택기 디바이스의 상기 제 1 전극에 인가하는 단계로서, 상기 선택기 디바이스는 이에 응답하여 높은 저항 상태이며, 제 1 전하가 상기 MOS 트랜지스터의 상기 게이트 상에 유지되는, 단계;
   상기 상위 임계 전압보다 큰 제 2 전압을 상기 선택기 디바이스의 상기 제 1 전극에 인가하는 단계로서, 상기 선택기 디바이스는 이에 응답하여 낮은 저항 상태에 진입하고, 제 2 전하가 상기 MOS 트랜지스터의 상기 게이트 상에 축적되는, 단계; 및 그 이후에
   상기 하위 임계 전압보다 크고 상기 상위 임계 전압보다 작은 제 3 전압을 상기 선택기 디바이스의 상기 제 1 전극에 인가하는 단계로서, 상기 선택기 디바이스는 이에 응답하여 높은 저항 상태에 진입하고, 상기 제 2 전하의 적어도 부분이 상기 MOS 트랜지스터의 상기 게이트 상에 유지되며, 상기 제 2 전하의 상기 부분은 상기 제 1 전하보다 큰, 단계를 포함하는, 방법.
   
2. 청구항 1에 있어서,
   상기 제 3 전압을 인가하는 단계는, 상기 선택기 디바이스의 상기 제 1 전압에 인가되는 전압을 접지(ground)까지 감소시키는 단계를 포함하는, 방법.
   
3. 청구항 1에 있어서,
   상기 제 1 전압을 인가하는 단계는, 상기 커패시터 구조체의 상기 제 1 단자에 제 4 전압을 인가하는 단계로서, 상기 제 4 전압은 약 0 볼트 내지 약 3 볼트 미만의 범위 내인, 단계를 포함하며; 및
   상기 제 2 전압을 인가하는 단계는, 상기 커패시터 구조체의 상기 제 1 단자에 제 5 전압을 인가하는 단계로서, 상기 제 5 전압은 약 3 볼트 이상 내지 약 4 볼트의 범위 내인, 단계를 포함하는, 방법.
   
4. 청구항 1에 있어서,
   판독 전압을 상기 MOS 트랜지스터의 상기 소스에 인가하는 단계;
   접지를 상기 MOS 트랜지스터의 상기 드레인에 연결하는 단계; 및
   상기 판독 전압에 응답하는 상기 소스로부터 상기 드레인으로의 제 1 판독 전류 흐름을 센싱하는 단계로서, 상기 제 1 판독 전류는 상기 MOS 트랜지스터의 상기 게이트 상에 유지되는 전하의 양과 연관되는, 단계를 더 포함하는, 방법.
   
5. 청구항 4에 있어서,
   상기 메모리 회로의 제 1 상태는 상기 MOS 트랜지스터의 상기 게이트 상에 유지되는 상기 제 1 전하와 연관되고; 및
   상기 메모리 회로의 제 2 상태는 상기 MOS 트랜지스터의 상기 게이트 상에 유지되는 상기 제 2 전하의 상기 부분과 연관되는, 방법.
   
6. 청구항 1에 있어서,
   상기 하위 임계 전압보다 작은 제 4 전압을 상기 선택기 디바이스의 상기 제 1 전극에 인가하는 단계로서, 상기 선택기 디바이스는 상기 낮은 저항 상태에 진입하며, 상기 제 2 전하의 상기 부분 중 일부가 상기 MOS 트랜지스터의 상기 게이트로부터 소멸(dissipate)하고, 이에 응답하여 제 3 전하가 상기 MOS 트랜지스터의 상기 게이트 상에 유지되는, 단계; 및
   상기 하위 임계 전압보다 크고 상기 상위 임계 전압보다 작은 제 5 전압을 상기 선택기 디바이스의 상기 제 1 전극에 인가하는 단계로서, 상기 선택기 디바이스는 이에 응답하여 상기 높은 저항 상태에 진입하고, 상기 제 3 전하의 적어도 부분이 상기 MOS 트랜지스터의 상기 게이트 상에 유지되며, 상기 제 3 전하의 상기 부분은 상기 제 2 전하의 상기 부분보다 작은, 단계를 더 포함하는, 방법.
   
7. 청구항 1에 있어서,
   상기 제 1 전압 및 상기 제 3 전압은 접지이고;
   상기 제 2 전압을 인가하는 단계는, 상기 선택기 디바이스의 상기 제 1 전극에 인가되는 전압을 접지로부터 상기 제 2 전압까지 선형적으로 증가시키는 단계를 포함하는, 방법.
   
8. 메모리 디바이스로서,
   제 1 단자 및 제 2 단자를 포함하는 커패시터 구조체로서, 상기 제 1 단자는 상기 메모리 디바이스의 제 1 단자로서 구성되고 복수의 입력 전압들을 수신하도록 구성되는, 상기 커패시터 구조체;
   제 1 전극 및 제 2 전극을 포함하는 선택기 디바이스로서, 상기 제 1 전극은 상기 커패시터의 상기 제 2 단자에 연결되며, 상기 선택기 디바이스는 상기 제 1 전극 및 상기 제 2 전극에 걸쳐 제 1 전압이 인가될 때 높은 저항 상태로 특징지어지고(characterized), 상기 제 1 전압은 네거티브(negative) 임계 전압보다 크고 포지티브(positive) 임계 전압보다 작으며, 상기 선택기 디바이스는 상기 제 1 전극 및 상기 제 2 전극에 걸쳐 제 2 전압이 인가될 때 낮은 저항 상태로 특징지어지고, 상기 제 2 전압은 상기 포지티브 임계 전압보다 큰, 상기 선택기 디바이스; 및
   상기 선택기 디바이스에 연결된 MOS 트랜지스터로서, 상기 MOS 트랜지스터는 상기 선택기 디바이스의 상기 제 2 전극에 연결된 게이트, 소스 및 드레인을 포함하고, 상기 MOS 트랜지스터는 상기 게이트 상에 저장된 전하의 크기(magnitude)에 응답하여 높은-전도성 상태 또는 낮은-전도성 상태로 특징지어지는, 상기 MOS 트랜지스터를 포함하는, 메모리 디바이스.
   
9. 청구항 8에 있어서,
   상기 선택기 디바이스의 상기 낮은 저항 상태에 비한 상기 선택기 디바이스의 상기 높은 저항 상태의 비율은 약 1x10⁹:1 내지 약 1x10¹¹:1의 범위 내인, 메모리 디바이스.
   
10. 청구항 8에 있어서,
    상기 MOS 트랜지스터의 상기 소스 또는 상기 드레인에 연결된 적어도 하나의 추가적인 MOS 트랜지스터를 더 포함하며,
    상기 하나의 추가적인 MOS 트랜지스터는 상기 메모리 디바이스를 메모리 어레이 내의 다른 메모리 디바이스들에 전기적으로 연결하거나 또는 이로부터 전기적으로 분리하도록 구성되는, 메모리 디바이스.
    
11. 청구항 8에 있어서,
    상기 포지티브 임계 전압은 약 0.5 볼트 내지 약 1.7 볼트의 범위 내인, 메모리 디바이스.
    
12. 청구항 8에 있어서,
    상기 제 2 전압은 상기 포지티브 임계 전압보다 크거나 또는 네거티브 임계 전압보다 낮으며; 및
    상기 네거티브 임계 전압은 약 -0.3 볼트 내지 약 -1.7 볼트의 범위 내인, 메모리 디바이스.
    
13. 청구항 11에 있어서,
    상기 제 2 전압은 상기 메모리 디바이스의 상기 제 1 단자에 인가되는 전압에 응답하여 상기 선택기 디바이스의 상기 제 1 전극 및 상기 제 2 전극에 걸쳐 인가되며; 및
    상기 전압은 약 3.5 볼트 내지 약 4.5 볼트의 범위 내인, 메모리 디바이스.
    
14. 청구항 8에 있어서,
    상기 선택기 디바이스는:
    제 1 금속 재료를 포함하는 상기 제 1 전극;
    상기 제 1 전극과 접촉하는 선택기 재료의 층;
    상기 선택기 재료의 상기 층과 접촉하며 제 2 금속 재료를 포함하는 상기 제 2 전극을 포함하고,
    상기 제 1 금속 재료는, 상기 포지티브 임계 전압보다 큰 전압이 상기 제 1 전극 및 상기 제 2 전극에 걸쳐 인가되는 것에 응답하여 상기 선택기 재료로 전도성 이온들을 제공하도록 구성되며,
    상기 선택기 재료는, 상기 포지티브 임계 전압보다 큰 전압이 상기 제 1 전극 및 상기 제 2 전극에 걸쳐 인가되는 것에 응답하여 상기 전도성 이온들이 상기 선택기 재료의 층 내에 침투하는 것을 허용하도록 구성되는, 메모리 디바이스.
    
15. 회로로서,
    프로그래밍 전압, 소거 전압, 및 판독 전압을 제공하도록 구성된 전압 소스;
    상기 전압 소스에 연결된 커패시터 구조체로서, 상기 커패시터 구조체는 상기 전압 소스에 연결된 제 1 단자 및 제 2 단자를 포함하는, 상기 커패시터 구조체;
    상기 커패시터 구조체에 연결된 선택기 디바이스로서, 상기 선택기 디바이스는 상기 커패시터의 상기 제 2 단자에 연결된 제 1 전극 및 제 2 전극을 포함하고, 상기 선택기 디바이스는 상기 커패시터 구조체의 상기 제 1 단자에 인가되는 제 1 전압에 응답하여 낮은 저항 상태에 있도록 구성되며, 상기 제 1 전압은 상기 프로그래밍 전압 및 상기 소거 전압을 포함하고, 및 상기 선택기 디바이스는 상기 커패시터 구조체의 상기 제 1 단자에 인가되는 상기 판독 전압에 응답하여 높은 저항 상태에 있도록 구성되는, 상기 선택기 디바이스; 및
    상기 선택기 디바이스에 연결된 MOS 트랜지스터로서, 상기 MOS 트랜지스터는 소스, 드레인, 상기 소스와 드레인 사이의 채널, 및 상기 선택기 디바이스의 상기 제 2 전극에 연결된 게이트를 포함하며, 상기 게이트는 커패시터 구조체의 상기 제 1 단자에 인가되는 상기 프로그래밍 전압에 응답하여 제 1 전하를 축적하도록 구성되고, 상기 게이트는 상기 커패시터 구조체의 상기 제 1 단자에 인가되는 상기 소거 전압에 응답하여 제 2 전하를 축적하도록 구성되며, 및 상기 게이트는 상기 커패시터 구조체의 상기 제 1 단자에 인가되는 상기 판독 전압에 응답하여 상기 게이트 상에 축적된 전하의 축적을 유지하도록 구성되고, 상기 소스와 상기 드레인 사이의 상기 채널은 상기 게이트가 상기 제 1 전하의 축적을 유지할 때 전도성 상태이며, 및 상기 소스와 상기 드레인 사이의 상기 채널은 상기 게이트가 상기 제 2 전하의 축적을 유지할 때 비-전도성 상태이고, 상기 제 1 전하는 상기 제 2 전하보다 크며, 상기 채널은 약 0.200μm의 깊이를 가지고 상기 게이트는 약 0.100μm 미만의 폭을 갖는, 상기 MOS 트랜지스터를 포함하는, 회로.
    
16. 청구항 15에 있어서,
    상기 높은 저항 상태 및 상기 낮은 저항 상태의 저항들은 약 1x10⁹:1 내지 약 1x10¹¹:1의 범위 내의 비율을 갖는, 회로.
    
17. 청구항 15에 있어서,
    상기 MOS 트랜지스터의 상기 소스에 연결된 전류 센서를 더 포함하며,
    상기 전류 센서는 상기 소스와 상기 드레인 사이의 상기 채널이 전도성 상태인지 또는 비-전도성 상태인지 여부를 결정하도록 구성되는, 회로.
    
18. 청구항 15에 있어서,
    상기 프로그래밍 전압은 제 1 포지티브 전압보다 큰 제 1 전압을 포함하며, 및
    상기 소거 전압은 제 1 네거티브 전압보다 낮은 제 2 전압을 포함하는, 회로.
    
19. 청구항 18에 있어서,
    상기 판독 전압은 상기 제 1 네거티브 전압보다 크고 상기 제 1 포지티브 전압보다 낮은, 회로.
    
20. 청구항 18에 있어서,
    상기 제 1 포지티브 전압은 약 3 볼트 내지 약 5 볼트의 범위 내인, 회로.
    
21. 청구항 15에 있어서,
    상기 높은 저항 상태의 저항은 1 GΩ보다 큰, 회로.
    
22. 청구항 15에 있어서,
    상기 MOS 트랜지스터에 연결된 제 2 MOS 트랜지스터로서, 상기 제 2 MOS 트랜지스터는 제 2 소스, 제 2 드레인, 및 제 2 게이트를 포함하고, 상기 제 2 MOS 트랜지스터의 상기 제 2 소스 또는 상기 제 2 드레인은 각기 상기 MOS 트랜지스터의 상기 드레인 또는 상기 소스에 연결되는, 상기 제 2 MOS 트랜지스터;
    복수의 비트 라인들, 복수의 워드 라인들, 및 복수의 인에이블(enable) 라인들을 포함하는 크로스바(crossbar) 어레이로서, 상기 커패시터 구조체의 상기 제 1 단자는 워드 라인을 통해 상기 전압 소스에 연결되고, 상기 제 2 MOS 트랜지스터의 상기 게이트는 인에이블 라인에 연결되며, 및 상기 제 2 MOS 트랜지스터의 드레인은 비트 라인에 연결되는, 상기 크로스바 어레이; 및
    상기 크로스바 어레이에 연결된 센싱 회로로서, 상기 MOS 트랜지스터의 상기 소스는 상기 센싱 회로의 입력에 연결되는, 상기 센싱 회로를 더 포함하는, 회로.
    
23. 청구항 15에 있어서,
    상기 회로는 20nm 기술 밑으로 스케일링(scale)되는, 회로.
    
24. 청구항 15에 있어서,
    회로는 반도체 칩의 백-엔드-오브-라인(back-end-of-line) 금속 층들에 의해 형성되는, 회로.
    
25. 청구항 15에 있어서,
    상기 선택기 디바이스는:
    제 1 금속 재료를 포함하는 상기 제 1 전극;
    상기 제 1 전극과 접촉하는 선택기 재료의 층;
    상기 선택기 재료의 상기 층과 접촉하며 제 2 금속 재료를 포함하는 상기 제 2 전극을 포함하고,
    상기 제 1 금속 재료는, 상기 포지티브 임계 전압보다 큰 전압이 상기 제 1 전극 및 상기 제 2 전극에 걸쳐 인가되는 것에 응답하여 상기 선택기 재료로 전도성 이온들을 제공하도록 구성되며,
    상기 선택기 재료는, 상기 포지티브 임계 전압보다 큰 전압이 상기 제 1 전극 및 상기 제 2 전극에 걸쳐 인가되는 것에 응답하여 상기 전도성 이온들이 상기 선택기 재료의 층 내에 침투하는 것을 허용하도록 구성되는, 회로.

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